JP2012145947A - 表示装置及び電子機器 - Google Patents

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Abstract

【課題】ＳＲＡＭを用いたアクティブマトリクス型表示装置では、ＳＲＡＭ回路を構成するトランジスタ数が多く、画素面積が小さい場合、画素の中に入りきらない、もしくは開口率が低下するという問題があった。リフレッシュが不要で消費電力の小さな表示装置を提供する。
【解決方法】本発明は、画素をスイッチング素子と、不揮発性メモリ素子で構成する。不揮発性メモリ素子は強誘電体素子を用い、保持を行うことによって、静止画を表示する場合フレーム毎に書き込みを行う必要をなくすことができる。また、強誘電体メモリは占有面積が小さいので開口率を著しく落とすことなく、メモリを内蔵することができる。
【選択図】図１

Description

本発明は、表示装置に関し、特にガラス、プラスチックなどの透明基板上に形成された
薄膜トランジスタ（ＴＦＴ）を用いた表示装置およびその駆動方法に関する。また、表示
装置を用いた電子機器に関する。
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やよ
り多くの情報伝達が予想される。一方、パーソナルコンピュータもその軽量化によって、
モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も
多数生産され、普及しつつある。また、表示装置の発展により、それらの情報携帯機器の
ほとんどにはフラットパネルディスプレイが装備されている。
さらに、最近の技術では、それら使用される表示装置として、アクティブマトリクス型
表示装置を使用する方向に向かっている。アクティブマトリクス型表示装置は画素1つず
つに対してＴＦＴを配置し、そのＴＦＴによって画面を制御している。このようなアクテ
ィブマトリクス型表示装置はパッシブマトリクス型表示装置と比較して、高性能化、高画
質化、動画対応などの長所を持っている。それゆえに、液晶表示装置もパッシブマトリク
ス型からアクティブマトリクス型に主流が移ると考えられる。
また、アクティブマトリクス型の表示装置の中でも、近年、低温で結晶化した多結晶半
導体を用いた多結晶半導体を用いた薄膜トランジスタを用いて、表示装置の製品化が進め
られている。上記の低温とは、結晶化温度が６００℃以下であり、従来の結晶化温度の１
０００℃以上と比較すると、低温であるという意味である。低温で成膜した多結晶半導体
を用いたＴＦＴでは、画素だけでなく、画素部の周囲に駆動回路を一体形成することが可
能である為、表示装置の小型化や、高精細化が可能である。このため、今後はさらに普及
が見込まれる。
以下に、アクティブマトリクス型の液晶表示装置の画素部の動作について説明する。図
２に、アクティブマトリクス型液晶表示装置の構成の例を示す。一つの画素２２０はソー
ス信号線２０３とゲート信号線２０５と容量線２１９と画素ＴＦＴ２０７と保持容量２１
１と液晶２１５により構成される。ただし、容量線は他の配線などと兼用できれば必ずし
も必要ではない。画素ＴＦＴ２０７のゲート電極は、ゲート信号線２０５に接続され、画
素ＴＦＴ２０７のドレイン領域またはソース領域の１方は、ソース信号線２０３に接続さ
れ、もう一方は、保持容量２１１及び液晶２１５に接続されている。
ゲート信号線２０５、２０６はライン周期にて順次選択されていく。画素ＴＦＴ２０７
、２０９がＮチャネル型（Ｎｃｈ）の場合はゲート信号線２０５がＨｉのときにアクティ
ブとなり、画素ＴＦＴ２０７、２０９がオンとなる。画素ＴＦＴ２０７、２０９がオンに
なるとソース信号線２０３、２０４の電位が保持容量２１１、２１３と液晶２１５、２１
７に書き込まれる。次のライン期間には隣のゲート信号線２０６がアクティブとなり、画
素ＴＦＴ２０８、２１０がＨｉになり、同様にして保持容量２１２、２１４と液晶２１６
，２１８にソース信号線２０３、２０４の電位を書き込んでいく。書き込まれた電位に応
じて、液晶２１５〜２１８は配向し、光の透過率を変化させる。このようにしてアクティ
ブマトリクス型液晶表示装置は液晶を光シャッターとして表示をおこなう。
また、図１４に示すように画素の内部にスタティクＲＡＭ（ＳＲＡＭ）を設け表示を行
うものも開発されている（たとえば特許文献１を参照。）。
特開平８−２８６１７０号公報
図１４では１つの画素１４０７の中に、ＳＲＡＭ１４０３とスイッチ１４０５、１４０
６、液晶１４０４が含まれている。ソース信号線駆動回路１４０１はソース信号線１４０
８、１４０９に映像信号を出力する。ゲート信号線駆動回路１４０２によってゲート信号
線１４１０が選択されると、ＳＲＡＭ１４０３に映像信号が、ソース信号線１４０８、１
４０９を介して、書き込みが行われる。ＳＲＡＭ１４０３に記憶されたデータに基づき、
スイッチ１４０５、１４０６のいずれかが動作しＶａまたはＶｂのいずれかの電位が液晶
１４０４に印加される。この状態はＳＲＡＭに次の書き込みが行われるまで保持される。
このようにして表示が行われる。
従来のアクティブマトリクス型表示装置には以下のような問題があった。従来のアクテ
ィブマトリクス型表示装置の画素部は、上述したように、保持容量とスイッチ回路のよる
ダイナミックＲＡＭ（ＤＲＡＭ）型の構成をとっているため、定期的にリフレッシュ動作
が必要である。図３にその動作波形を示す。画素信号波形ははソース信号線波形がｔ１お
よびｔ４で変化するとその時点からソース信号線波形の方に引かれて行く。
図３に示す従来例ではｔ２〜ｔ３、ｔ５〜ｔ６で再書き込みを行っているため表示は問
題ないが、リフレッシュ動作を行わないまたは、リフレッシュの期間が長いと、保持容量
に蓄積した電荷が、スイッチＴＦＴのリーク電流によって放電し、液晶駆動に必要な電圧
が保持できなくなる。したがって、静止画のように本来画像データが変化しない表示する
場合においても、定期的な書き込みを必要としていた。その結果として、その書き込み動
作のために消費電力が大きくなるという課題があった。
また、図１４に示すようなＳＲＡＭを用いたアクティブマトリクス型表示装置では、Ｓ
ＲＡＭ回路を構成するトランジスタ数が多く、画素面積が小さい場合、画素の中に入りき
らない、もしくは開口率が低下するという問題があった。
前述した課題を解決する為、本発明の表示装置では次のような方策を用いる。すなわち
、画素に不揮発性のメモリ素子、たとえば強誘電体材料を用いた不揮発性メモリを設け、
その記憶内容が、リフレッシュを行わなくとも、保存されるようにする。強誘電体材料を
使うことにより、ＳＲＡＭが不要となるので、必要な素子面積を減らすことができる。
本発明は、ソース信号線とゲート信号線と画素をマトリクス状に配置した表示装置であ
って、画素にスイッチング素子と不揮発性メモリ素子と画素電極とを有するものである。
スイッチング素子は入力端子がソース信号線に電気的に接続され、出力端子が不揮発性メ
モリ素子と画素電極に電気的に接続され、制御端子がゲート信号線に電気的に接続されて
いる。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素は複数のサブ画素からなり、サブ画
素はスイッチング素子と不揮発性メモリ素子と画素電極を有し、スイッチング素子は入力
端子が前記ソース信号線に電気的に接続され、出力端子が不揮発性メモリ素子と画素電極
に電気的に接続され、制御端子がゲート信号線に電気的に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素は複数のサブ画素からなり、サブ画
素はそれぞれスイッチング素子と不揮発性メモリ素子と画素電極を有し、スイッチング素
子は入力端子がソース信号線に電気的に接続され、出力端子が不揮発性メモリ素子と画素
電極に電気的に接続され、制御端子がゲート信号線に電気的に接続され、１つの画素中の
スイッチング素子はそれぞれ異なるソース信号線に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素列に対して、ｎ本のソース信号線を
配置し、１つの画素はｎ個のサブ画素からなり、サブ画素はそれぞれスイッチング素子と
不揮発性メモリ素子と画素電極を有し、スイッチング素子は入力端子がソース信号線に電
気的に接続され、出力端子が不揮発性メモリ素子と画素電極に電気的に接続され、制御端
子がゲート信号線に電気的に接続され、１つの画素中のスイッチング素子はそれぞれ異な
るｎ本のソース信号線のいずれか１つに接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素は複数のサブ画素からなり、サブ画
素はそれぞれスイッチング素子と不揮発性メモリ素子と画素電極を有し、スイッチング素
子は入力端子がソース信号線に電気的に接続され、出力端子が不揮発性メモリ素子と画素
電極に電気的に接続され、制御端子がゲート信号線に電気的に接続され、１つの画素中の
スイッチング素子はそれぞれ異なるゲート信号線に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素列に対してｎ本のゲート信号線を配
置し、１つの画素はｎ個のサブ画素からなり、前記サブ画素はそれぞれスイッチング素子
と不揮発性メモリ素子と画素電極を有し、スイッチング素子は入力端子がソース信号線に
電気的に接続され、出力端子が不揮発性メモリ素子と画素電極に電気的に接続され、制御
端子がゲート信号線に電気的に接続され、１つの画素中のスイッチング素子はそれぞれ異
なるｎ本のゲート信号線のいずれか１つに接続されている。
本発明に係わる表示装置は、ソース信号線とゲート信号線と画素をマトリクス状に配置
した表示装置であって、画素にスイッチング素子と不揮発性メモリ素子と駆動素子と画素
電極とを有するものである。スイッチング素子は入力端子がソース信号線に電気的に接続
され、出力端子が不揮発性メモリ素子と駆動素子に電気的に接続され、制御端子がゲート
信号線に電気的に接続され、駆動素子は前記画素電極に電気的に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素は複数のサブ画素からなり、サブ画
素はスイッチング素子と不揮発性メモリ素子と駆動素子と画素電極を有し、スイッチング
素子は入力端子がソース信号線に電気的に接続され、出力端子が不揮発性メモリ素子と駆
動素子に電気的に接続され、制御端子がゲート信号線に電気的に接続され、駆動素子は画
素電極に電気的に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素は複数のサブ画素からなり、サブ画
素はそれぞれスイッチング素子と不揮発性メモリ素子と駆動素子と画素電極を有し、スイ
ッチング素子は入力端子がソース信号線に電気的に接続され、出力端子が不揮発性メモリ
素子と駆動素子に電気的に接続され、制御端子がゲート信号線に電気的に接続され、駆動
素子は画素電極に電気的に接続され、１つの画素中のスイッチング素子はそれぞれ異なる
ソース信号線に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素列に対して、ｎ本のソース信号線を
配置し、１つの画素はｎ個のサブ画素からなり、サブ画素はそれぞれスイッチング素子と
不揮発性メモリ素子と駆動素子と画素電極を有し、スイッチング素子は入力端子がソース
信号線に電気的に接続され、出力端子が不揮発性メモリ素子と駆動素子に電気的に接続さ
れ、制御端子がゲート信号線に電気的に接続され、駆動素子は画素電極に電気的に接続さ
れ、１つの画素中のスイッチング素子はそれぞれ異なるｎ本のソース信号線のいずれか１
つに接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素は複数のサブ画素からなり、サブ画
素はそれぞれスイッチング素子と不揮発性メモリ素子と駆動素子と画素電極を有し、スイ
ッチング素子は入力端子がソース信号線に電気的に接続され、出力端子が不揮発性メモリ
素子と駆動素子に電気的に接続され、制御端子がゲート信号線に電気的に接続され、駆動
素子は画素電極に電気的に接続され、１つの画素中のスイッチング素子はそれぞれ異なる
ゲート信号線に接続されている。
本発明に係る表示装置は、複数のソース信号線と複数のゲート信号線と複数の画素をマ
トリクス状に配置した表示装置であって、１つの画素列に対してｎ本のゲート信号線を配
置し、１つの画素はｎ個のサブ画素からなり、サブ画素はそれぞれスイッチング素子と不
揮発性メモリ素子と駆動素子と画素電極を有し、スイッチング素子は入力端子がソース信
号線に電気的に接続され、出力端子が不揮発性メモリ素子と駆動素子に電気的に接続され
、制御端子がゲート信号線に電気的に接続され、駆動素子は画素電極に電気的に接続され
、１つの画素中のスイッチング素子はそれぞれ異なるｎ本のゲート信号線のいずれか１つ
に接続されている。
上記した本発明において、不揮発性メモリ素子は強誘電体メモリを用いることが好まし
い。また、スイッチング素子は薄膜トランジスタを用いることができる。
上記した本発明において、画素と同一基板上にソース信号線駆動回路、および／または
、ゲート信号線駆動回路を形成することができる。ソース信号線駆動回路および／または
ゲート信号線駆動回路は単極性のトランジスタで構成することができる。
従来の表示装置では、画素に対して一定の周期でリフレッシュが必要であり、静止画を
出力するときでも、書き込みが必要であり、消費電力が大きいという問題があった。また
、ＳＲＡＭを用いた表示装置では、画素内にＴＦＴが多く必要なため、開口率の低下や、
画素内に必要な素子が入らないという問題があった。
本発明は、画素内に不揮発性メモリ素子を内蔵することによって、静止画表示時のリフ
レッシュ動作を不用にし、且つ、少ない素子数で保持ができるため、開口率を著しく低下
させることなく表示を可能にすることができた。
本発明の表示装置の構成を示す図。 従来の表示装置の構成を示す図。 従来の表示装置の画素部の動作波形を示す図。 本発明の表示装置の実施例を示す図。 本発明の表示装置の実施例を示す図。 本発明の表示装置のソース信号線駆動回路のブロック図。 本発明の表示装置のソース信号線駆動回路のブロック図。 単極性ＴＦＴを用いた信号線駆動回路を示す図。 本発明の画素の平面図。 本発明の構造断面を示す図。 本発明の構造断面を示す図。 本発明の構造断面を示す図。 本発明の構造断面を示す図。 従来のＳＲＡＭを用いた表示装置の画素を示した図。 本発明の表示装置を用いた電子機器の図。 本発明とＤＲＡＭ型画素を組み合わせた実施例の図。 本発明をＥＬ表示装置に応用した実施例 図１６を詳細に示した例を示す図。 本発明の断面図を示す図。
図１に本発明の構成を示す。図１は３ビットの階調を示す例である。ここでは３ビット
で説明を行うが、本発明は３ビットには限定されない。１つの画素１５２は３つのスイッ
チング素子、３つの不揮発性メモリ素子によって構成されている。スイッチング素子はゲ
ート信号線によってオンオフが制御される。不揮発性メモリ素子は一端が各スイッチング
素子、他端が共通電極１５１に接続されている。スイッチング素子は入力端子、出力端子
、制御端子を有し、入力端子はソース信号線に電気的に接続され、出力端子は不揮発性メ
モリ素子および画素電極（図示せず）を介して液晶素子に電気的に接続され、制御端子は
ゲート信号線に電気的に接続されている。
ソース信号線駆動回路１０１よりソース信号線１０３〜１０８にデジタル映像信号が出
力される。ゲート信号線駆動回路１０２がゲート信号線１０９〜１１１を選択すると、ス
イッチング素子１１５〜１１７、１２１〜１２３がオンし、ソース信号線１０３〜１０８
のデジタル映像信号を不揮発性メモリ素子１２７〜１２９、１３３〜１３５に書き込む。
ゲート信号線駆動回路１０２がゲート信号線１０９〜１１１の選択を解除するとスイッチ
ング素子１１５〜１１７、１２１〜１２３はオフする。しかし、不揮発性メモリ素子１２
７〜１２９、１３３〜１３５には状態が記憶されているので、液晶１３９〜１４１、１４
５〜１４７は書き込みが行われた状態で表示を行うことができる。
次に、ゲート信号線駆動回路１０２がゲート信号線１１２〜１１４を選択すると、スイ
ッチング素子１１８〜１２０、１２４〜１２６がオンし、ソース信号線１０３〜１０８の
デジタル映像信号を不揮発性メモリ素子１３０〜１３２、１３６〜１３８に書き込む。ゲ
ート信号線駆動回路１０２がゲート信号線１１２〜１１４の選択を解除するとスイッチン
グ素子１１８〜１２０、１２４〜１２６はオフする。しかし、不揮発性メモリ素子１３０
〜１３２、１３６〜１３８には状態が記憶されているので、液晶１４２〜１４４、１４８
〜１５０は書き込みが行われた状態で表示を行うことができる。
本発明において、保持はデジタル的に行うため、階調は面積階調を用いて表示を行う。
すなわち、３ビットの表示を行う場合には画素電極の面積を４：２：１に設定し、必要な
階調に応じて、必要な状態を記憶することによって階調を表現することができる。
不揮発性メモリ素子に強誘電体材料たとえばＰＺＴ（チタン酸ジルコン酸鉛、Pb[Zrx,T
i1-x]O3）を使用すると、電源がオフになってもその状態は保持されるので、静止画を表
示するときには、表示装置の電源をオフにでき、電力の削減を図ることが可能である。こ
のようにして、本発明では従来の問題点であった、リフレッシュ動作を不要にすることが
可能であり、低消費電力化が可能になった。また、強誘電体材料はＰＺＴに限定されず他
の材料でも良い。
また、本発明ではＳＲＡＭを用いた表示装置のように、画素内に多くのトランジスタを
必要とせず、画素が小さい場合や、開口率の著しい低下をまねくことなく、使用が可能で
ある。また、以上は液晶を例にとり説明をおこなったが液晶以外たとえば電気泳動素子な
どを用いてもよい。
本発明で使用するソース信号線駆動回路、ゲート信号線駆動回路、またはそれ以外の回
路は画素と同一基板上に一体形成しても良いし、別基板上に形成しＣＯＧ（Chip On Glas
s）またはＴＡＢ（Tape Automated Bonding）などの技術を用いて実装しても良い。
図４に本発明の実施例を示す。本実施例では、スイッチング素子をＴＦＴで構成してい
る構成している。図４は３ビットの階調を示す例である。ここでは３ビットで説明を行う
が本発明は３ビットには限定されない。１つの画素４５２は３つのＴＦＴ、３つの不揮発
性メモリ素子によって構成されている。ＴＦＴはゲート信号線によってオンオフが制御さ
れる。不揮発性メモリ素子は一端が各ＴＦＴおよび画素電極（図示せず）を介して液晶素
子、他端が共通電極４５１に接続されている。
ソース信号線駆動回路４０１よりソース信号線４０３〜４０８にデジタル映像信号が出
力される。ゲート信号線駆動回路４０２がゲート信号線４０９〜４１１を選択すると、Ｔ
ＦＴ４１５〜４１７、４２１〜４２３がオンし、ソース信号線４０３〜４０８のデジタル
映像信号を不揮発性メモリ素子４２７〜４２９、４３３〜４３５に書き込む。ゲート信号
線駆動回路４０２がゲート信号線４０９〜４１１の選択を解除するとＴＦＴ４１５〜４１
７、４２１〜４２３はオフする。しかし、不揮発性メモリ素子４２７〜４２９、４３３〜
４３５には状態が記憶されているので、液晶４３９〜４４１、４４５〜４４７は書き込み
が行われた状態で表示を行うことができる。
次に、ゲート信号線駆動回路４０２がゲート信号線４１２〜４１４を選択すると、ＴＦ
Ｔ４１８〜４２０、４２４〜４２６がオンし、ソース信号線４０３〜４０８のデジタル映
像信号を不揮発性メモリ素子４３０〜４３２、４３６〜４３８に書き込む。ゲート信号線
駆動回路４０２がゲート信号線４１２〜４１４の選択を解除するとＴＦＴ４１８〜４２０
、４２４〜４２６はオフする。しかし、不揮発性メモリ素子４３０〜４３２、４３６〜４
３８には状態が記憶されているので、液晶４４２〜４４４、４４８〜４５０は書き込みが
行われた状態で表示を行うことができる。
本発明において、保持はデジタル的に行うため、階調は面積階調を用いて表示を行う。
すなわち、３ビットの表示を行う場合には画素電極の面積を４：２：１に設定し、必要な
階調に応じて、必要な状態を記憶することによって階調を表現することができる。
不揮発性メモリ素子に強誘電体たとえばＰＺＴを使用すると、電源がオフになってもそ
の状態は保持されるので、静止画を表示するときには、表示装置の電源をオフにでき、電
力の削減を図ることが可能である。このようにして、本発明では従来の問題点であった、
リフレッシュ動作を不要にすることが可能であり、低消費電力化が可能になった。
また、本発明ではＳＲＡＭを用いた表示装置のように、画素内に多くのトランジスタを
必要とせず、画素が小さい場合や、開口率の著しい低下をまねくことなく、使用が可能で
ある。
図５に本発明の実施例を示す。本実施例では、ソース信号線を画素１列に対して１本と
したことが、実施例１と異なっている。図４は３ビットの階調を示す例である。ここでは
３ビットで説明を行うが本発明は３ビットには限定されない。１つの画素５４８は３つの
ＴＦＴ、３つの不揮発性メモリ素子によって構成されている。ＴＦＴはゲート信号線によ
ってオンオフが制御される。不揮発性メモリ素子は一端が各ＴＦＴおよび画素電極（図示
せず）を介して液晶素子、他端が共通電極５４７に接続されている。以下にその動作を説
明する。
ソース信号線駆動回路５０１よりソース信号線５０３、５０４にデジタル映像信号が出
力される。ゲート信号線駆動回路５０２がゲート信号線５０５を選択すると、ＴＦＴ５１
１、５１７がオンし、ソース信号線５０３、５０４のデジタル映像信号を不揮発性メモリ
素子５２３、５２９に書き込む。ゲート信号線駆動回路５０２がゲート信号線５０５の選
択を解除するとＴＦＴ５１１、５１７はオフする。しかし、不揮発性メモリ素子５２３、
５２９には状態が記憶されているので、液晶５３５、５４１は書き込みが行われた状態で
表示を行うことができる。
次に、ゲート信号線駆動回路５０２がゲート信号線５０６を選択すると、ＴＦＴ５１２
、５１８がオンし、ソース信号線５０３、５０４のデジタル映像信号を不揮発性メモリ素
子５２４、５３０に書き込む。ゲート信号線駆動回路５０２がゲート信号線５０６の選択
を解除するとＴＦＴ５１２、５１８はオフする。しかし、不揮発性メモリ素子５２４、５
３０には状態が記憶されているので、液晶５３６、５４２は書き込みが行われた状態で表
示を行うことができる。
次に、ゲート信号線駆動回路５０２がゲート信号線５０７を選択すると、ＴＦＴ５１３
、５１９がオンし、ソース信号線５０３、５０４のデジタル映像信号を不揮発性メモリ素
子５２５、５３１に書き込む。ゲート信号線駆動回路５０２がゲート信号線５０７の選択
を解除するとＴＦＴ５１３、５１９はオフする。しかし、不揮発性メモリ素子５２５、５
３１には状態が記憶されているので、液晶５３７、５４３は書き込みが行われた状態で表
示を行うことができる。このようにして１つの画素５４８のデータ書き込みが終了する。
これらの書き込みは１水平ライン期間に行われる。
続いて次の行の画素についても同様の書き込みが行われる。ゲート信号線５０８、５０
９、５１０が順に選択され、それに応じて、ＴＦＴ５１４、５２０、５１５、５２１、５
１６、５２２が順次オンし、ソース信号線５０３、５０４のデータを不揮発性メモリ素子
５３８、５４４、５３９、５４５、５４０、５４６に書き込んでいく。このようにして、
表示を行っていく。本実施例ではソース信号線の数を削減することが可能であるため、開
口率の向上に貢献することが可能となる。
図６に実施例１で示した画素構成に対応したソース信号線駆動回路の実施例を示す。図
６のソース信号線駆動回路はシフトレジスタ６０１と１ｓｔラッチ回路６１４と２ｎｄラ
ッチ回路６１５によって構成されている。以下に動作を説明する。
シフトレジスタ６０１の出力パルスがラッチ回路６０２〜６０４に入力されると、映像
信号線６１４のデジタル映像信号がラッチ回路６０２〜６０４に記憶される。次にシフト
レジスタ６０１の出力パルスがラッチ回路６０８〜６１０に入力されると、映像信号線６
１４のデジタル映像信号がラッチ回路６０８〜６１０に記憶される。同様にして、シフト
レジスタの出力パルスを順次走査していき、１ライン分の映像信号を１ｓｔラッチ回路６
１４に蓄える。次のラインの映像が始まる前に、ラッチ信号線６１５によりラッチパルス
をラッチ回路６０５〜６０７、６１１〜６１３に入力し、１ｓｔラッチ回路６１４のデー
タを２ｎｄラッチ回路６１５に記憶する。そして、ソース信号線にデータを出力する。こ
のようにして、ソース信号線駆動回路は動作する。
図７は実施例１と異なる構成のソース信号線駆動回路の実施例である。このソース信号
線駆動回路は実施例２の画素構成に対応したものである。シフトレジスタ７０１の出力パ
ルスにて、順次、映像信号線７１４のデータをラッチ回路７０２〜７０４、７０８〜７１
０に記憶し、１ライン分のデータが記憶されたのちラッチ信号線７１５のラッチパルスに
よってラッチ回路７０５〜７０７、７１１〜７１３にデータを転送する。
ここまでは実施例３と同じであるが、その後ラッチ回路７０５〜７０７の出力をスイッ
チ７１６で切り換え、それぞれ１ライン期間の３分の１ずつソース線に出力する。このよ
うにすることによって、ソース信号線の本数を削減することができる。すなわちソース信
号線の信号を時分割で活用することが可能である。ここでは３分割したが、３分割には限
定されない。同様に、ラッチ回路７１１〜７１３の出力もスイッチ７１７によって切り換
え、ソース信号線に出力することが可能である。
図８は単極性のＴＦＴを用いて、シフトレジスタを構成した例である。このように信号
線駆動回路またはその他の回路を単極性の回路にすることによって、表示装置のコスト低
減を図ることができる。図８はＮｃｈの例であるが、単極性はＮｃｈのみまたはＰチャネ
ル型（Ｐｃｈ）のみのいずれを用いても良い。単極性のプロセスを用いることによって、
マスク枚数の低減が可能となる。
図８において、スタートパルスは走査方向切り換えスイッチ８０２に入力され、スイッ
チ用ＴＦＴ８１１を経て、シフトレジスタ８０１に入力される。シフトレジスタはブート
ストラップを用いたセットリセット型のシフトレジスタである。以下にシフトレジスタ８
０１の動作を説明する。
スタートパルスはＴＦＴ８０３のゲートとＴＦＴ８０６のゲートに入力される。ＴＦＴ
８０６がオンになるとＴＦＴ８０４のゲートはロウになりＴＦＴ８０４はオフになる。ま
た、ＴＦＴ８１０のゲートもロウになるためＴＦＴ８１０もオフとなる。ＴＦＴ８０３の
ゲートは電源電位まで上がるため、まずＴＦＴ８０９のゲートは電源−Ｖｇｓまで上昇す
る。出力１は初期電位がロウであるため、ＴＦＴ８０９は出力１と容量８０８を充電しな
がらソース電位を上げていく、ＴＦＴ８０９のゲートが電源−Ｖｇｓまで上昇したときに
、ＴＦＴ８０９はまだオンしているので、出力１はさらに上昇を続ける。ＴＦＴ８０９の
ゲートは放電経路がないので、ソースに合わせて上昇し、電源をこえてもさらに上昇を続
ける。
ＴＦＴ８０９のドレイン、及びソースが等電位になったときに、電流が出力に流れるの
が停止し、そこでＴＦＴ８０９の電位上昇が止まる。このようにして、出力１は電源電位
に等しいハイ電位を出力できる。この時はＣＬｂの電位はハイとする。ＣＬｂがロウに落
ちると、容量８０８電荷はＴＦＴ８０９を介してＣＬｂにぬけて、出力１はロウに落ちる
。出力１のパルスは次の段のシフトレジスタに伝わっていく。以上が本実施例の回路の動
作である。本実施例は本発明の他の実施例と組み合わせて使用することができる。
図９は実施例１に示した画素の平面図である。ソース信号線９０１〜９０３、ゲート信
号線９０４〜９０６、ＴＦＴ９０７〜９０９、不揮発性メモリ素子９１０〜９１２、共通
電極９１３〜９１５、画素電極９１６〜９１８によって構成されている。この実施例は３
ビットの例であるが、３ビットには限定されない。図９に示すように、不揮発性メモリ素
子９１０〜９１２は占有面積が狭いので、開口率を落とさずにメモリ回路を内蔵すること
が可能になる。
また、画素電極９１６、９１７、９１８の面積を１：２：４とすることで３ビットの面積
階調が実現できる。同様にｎビットの場合は、サブ画素をｎ個設け、それぞれの面積比を
１から２のｎ−１乗とすることによって、３ビット以外においても実現ができる。
本発明の表示装置の作製工程について説明する。ここでは、同一基板上に画素部を構成
するスイッチング用ＴＦＴと、駆動回路や他の論理回路を構成するＴＦＴ及び不揮発性の
ラッチ回路を構成する強誘電体材料を用いた容量を同時に作製する方法について詳細に説
明する。図１０〜図１３はその作製工程を説明する断面図である。
まず図１０（Ａ）において基板１０００は、例えばバリウムホウケイ酸ガラスや、アル
ミノホウケイ酸ガラスなどのガラス基板、石英基板、ＳＵＳ基板等を用いることができる
。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と
比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば
用いることが可能である。
基板１０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶
縁膜から成る下地膜１００１及び１００２を形成する。例えば、プラズマＣＶＤ法でＳｉ
Ｈ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１００１を１０〜２００ｎｍ（好
ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素
化シリコン膜１００２を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積
層形成する。本実施例では下地膜を２層構造として示したが、前記絶縁膜の単層膜または
２層以上積層させた構造として形成しても良い。また、石英基板など不純物の拡散がさし
て問題とならない場合は、必ずしも設ける必要はない。
島状半導体層１００３〜１００５は、非晶質構造を有する半導体膜をレーザ結晶化法や
公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する（図１０（Ｂ））。この島
状半導体層１００３〜１００５の厚さは２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。なお島状半導体層１００３〜１００５は、非晶質半導体であっても良
いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウ
ムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０
．０１〜４．５atomic％程度であることが好ましい。
レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエ
キシマレーザやＹＡＧレーザ、ＹＶＯ4レーザを用いる。これらのレーザを用いる場合に
は、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方
法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザ
を用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４０
０ｍＪ／ｃｍ2（代表的には２００〜３００ｍＪ／ｃｍ2）とする。また、ＹＡＧレーザを
用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエ
ネルギー密度を３００〜６００ｍＪ／ｃｍ2（代表的には３５０〜５００ｍＪ／ｃｍ2）と
すると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ
光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率（オーバーラップ率
）を８０〜９８％として行う。
次いで、島状半導体層１００３〜１００５を覆うゲート絶縁膜１００６を形成する（図
１０（Ｃ））。ゲート絶縁膜１００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さ
を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍ
の厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜１００６はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構
造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で
ＴＥＯＳ（Tetraethyl Ortho Silicate）とO2とを混合し、反応圧力４０Ｐａ、基板温度
３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ
2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、そ
の後４００〜５００℃の熱アニールにより絶縁膜として良好な特性を得ることができる。
次に、図１１（Ａ）に示すように、ゲート絶縁膜１００６上にゲート電極１１００〜１
１０２を形成する。ゲート電極１１００〜１１０２はタンタル（Ｔａ）、チタン（Ｔｉ）
、モリブデン（Ｍｏ）、タングステン（Ｗ）、前記元素を主成分とする合金、あるいは多
結晶シリコンなどで形成すれば良い。まず表面上に導電層を形成し、レジストマスク（図
示せず）を用いて、導電層をエッチングすることで、ゲート電極１１００〜１１０２が形
成される。
その後、Ｎ型を付与する不純物元素をドーピングする。こうして、半導体活性層内にＮ
型の低濃度不純物領域１１０３〜１１０８が形成される。
次いで、ゲート電極１１０２を覆うようにレジストマスク（図示せず）を形成し、ゲー
ト電極１１０１と該レジストマスクをマスクとして自己整合的にｎ型不純物元素を添加し
、また、ゲート電極１１０１をマスクとして自己整合的にｐ型不純物元素を添加する。
こうしてｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ
型不純物領域１１１１、１１１２、１１１３、１１１４及びｐチャネル型ＴＦＴのソース
領域またはドレイン領域として機能する高濃度ｐ型不純物領域１１０９、１１１０を形成
する。ｎ型を付与する不純物元素にはリン（Ｐ）あるいは砒素（Ａｓ）を、ｐ型を付与す
る不純物元素にはボロン（Ｂ）を、それぞれ用いる。
その後、ｎ型及びｐ型不純物元素の活性化を行う。活性化手段としては、ファーネスア
ニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いる
とよい。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素
雰囲気中で４００〜７００℃で行う。
そして図１１（Ｃ）に示すように、ゲート電極１１００〜１１１２上に、窒化珪素膜又
は酸窒化珪素膜による第１の層間絶縁膜１１１５を形成する。
以上のようにして同一基板上に画素部を構成するスイッチングＴＦＴと、駆動回路や他
の論理回路を構成するＴＦＴが形成される。次に第１の層間絶縁膜１１１２の上に強誘電
体材料を用いた容量の形成を行う。
まず、下部電極層１２０１の形成を行う（図１２（Ａ））。形成方法はＣＶＤ法、スパ
ッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。下部電
極層１２０１の材料にはＰｔ／ＩｒＯ2、Ｐｔ／Ｔａ／ＳｉＯ2などを用いる事ができる。
強誘電体薄膜の電気的特性は結晶の配向に強く依存するため、下部電極の表面には配向制
御が容易なＰｔを用いるのが特に好ましい。金属膜形成後不要な部分をプラズマエッチン
グなどで処理して下部電極層１２０１を形成する。
次に、下部電極層１２０１の上に強誘電体層１２０２を形成する（図１２（Ｂ））。強
誘電体はＰＺＴ、ＰｂＴｉＯ3などの鉛含有ペロブスカイト、Ｂｉ4Ｔｉ３Ｏ12などのビス
マス層状化合物、ＬｉＮｂＯ3、ＬｉＴａＯ3などのイルメナイト系化合物を用いる事がで
きる。このうち鉛含有ペロブスカイトを用いた強誘電体、とりわけＰＺＴは広いの組成範
囲で強誘電体の性質を示すため好ましい。
強誘電体層１２０２の形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レ
ーザアブレーション法などから選べば良い。特にＣＶＤ法は膜組成や結晶性の制御性が高
く、大面積化や量産化に優れて好ましい。ＣＶＤ法で形成する場合、材料の条件として比
較的低温で大きな蒸気圧を持ち、長時間にわたって安定であること、また堆積温度範囲内
において析出速度が原料の供給量によって決まること、気相での核生成反応が起こらない
ことなどが挙げられるが、ＰＺＴはこれらの点でも優れている。
ＣＶＤ法による強誘電体層形成のプロセスは公知の手順に従えば良い。例えば圧力６６
０Ｐａ、基板温度５００〜６５０度でＰＺＴによる強誘電体層を形成させることができる
。
次に、強誘電体層１２０２の上に上部電極層１２０３を形成する（図１２（Ｃ））。形
成方法は下部電極１２０１と同様にＣＶＤ法、スパッタ法、イオンビームスパッタ法、レ
ーザアブレーション法などから選ぶ事ができる。上部電極層１２０３の材料には下部電極
層１２０１で用いた材料のほかＩｒ／ＩｒＯ2などを用いる事ができる。
次に、図１３（Ａ）に示すように、窒化珪素膜又は酸窒化珪素膜を材料とする第２の層
間絶縁膜１３０７を成膜した後、コンタクトホールを形成し、該コンタクトホールを介し
て配線１３００〜１３０６を形成する。なお、配線１３００〜１３０６とＴＦＴとの電気
的な接続の形態は、本実施例に限定されない。
最後に、図１３（Ｂ）に示すように第２の層間絶縁膜１３０７上に保護層１３０８を形
成する。保護層１３０８の材料としてはポリイミドやアクリル樹脂などの光硬化型または
熱硬化型の有機樹脂材料を用いることができる。
このような手順を経て、画素部を構成するＴＦＴと駆動回路や他の論理回路を構成するＴ
ＦＴ、及び不揮発性のラッチ回路を構成する強誘電体材料を用いた容量を同一基板上に同
時に作製することができる。
なお、本実施例では画素を構成するスイッチングＴＦＴとして、ゲート電極とオーバラ
ップしないＬＤＤ領域を有する構造を、駆動回路及び論理回路を構成するＴＦＴとして、
シングルドレイン構造を、それぞれ作製する場合を示したが、本実施例はこの構造に限定
されない。必要に応じ、ＧＯＬＤ構造や他のＬＤＤ構造などの用途に適したＴＦＴ構造を
、公知の方法に従って作製すればよい。
図１６は従来の表示方法と本発明の表示方法を組み合わせた実施例である。静止画を出
す場合には、ソース信号線駆動回路１６０１より、デジタル映像信号をソース信号線１６
０４〜１６０６に出力する。このときスイッチ１６１９〜１６２１は不揮発性メモリを選
択しているものとする。ゲート信号線駆動回路１６０２がゲート信号線１６２５〜１６２
７を選択すると、スイッチング素子１６１０〜１６１２がオンし、映像信号を不揮発性メ
モリ１６１３〜１６１５と液晶１６２２〜１６２４に書き込む。
動画を表示するときは、ソース線駆動回路１６０３よりアナログ映像信号をソース信号
線１６０４〜１６０６に出力する。このときスイッチ１６１９〜１６２１は保持容量１６
１６〜１６１８を選択しているものとする。ゲート信号線駆動回路１６０２がゲート信号
線１６２５〜１６２７を選択すると、スイッチング素子１６１０〜１６１２がオンし、ア
ナログ映像信号を保持容量１６１６〜１６１８と液晶１６２２〜１６２４に書き込む。こ
のようにして表示を行うことが可能になる。
図１８は、図１６の回路を具体化したものである。ゲート線１８０１は、画像が表示さ
れるときに選択される。ゲート線１８０１が選択されることによって、トランジスタ１８
０３がオンになる。また、画像を表示し続けているとき、ゲート信号線１８０２が選択さ
れる。ゲート信号線１８０２が選択されることによって、トランジスタ１８０４がオンに
なる。また、不揮発性メモリ１６１３と保持容量１６１６を含む画素の断面図を図１９に
示す。
図１７に本発明の実施例を示す。図１７は３ビットの階調を持ったＥＬ表示装置を示す
例である。ここでは３ビットで説明を行うが本発明は３ビットには限定されない。本実施
例ではスイッチング素子、および駆動素子を用いるが以下の説明ではそれらをスイッチン
グＴＦＴ、駆動ＴＦＴとして説明する。しかし、スイッチング素子、駆動素子はＴＦＴに
限定されるものではない。
１つの画素１７５２は３つのスイッチングＴＦＴ１７１５、１７１６、１７１７、３つ
の不揮発性メモリ素子１７２７、１７２８、１７２９、３つの駆動ＴＦＴ１７５３、１７
５４、１７５５、３つのＥＬ素子１７３９、１７４０、１７４１によって構成されている
。スイッチングＴＦＴはゲート信号線によってオンオフが制御される。不揮発性メモリ素
子は一端が各スイッチングＴＦＴ、他端が共通電極１５１に接続されている。スイッチン
グＴＦＴのドレインまたはソースのいずれか一方はソース信号線に電気的に接続され、ド
レインまたはソースの他の一方は不揮発性メモリ素子および駆動ＴＦＴのゲートに電気的
に接続され、ゲートはゲート信号線に電気的に接続されている。駆動ＴＦＴのソースは電
源供給線１７６５、１７６６に電気的に接続され、ドレインは画素電極（図示せず）を介
してＥＬ素子に電気的に接続される。
ソース信号線駆動回路１７０１よりソース信号線１７０３〜１７０８にデジタル映像信
号が出力される。ゲート信号線駆動回路１７０２がゲート信号線１７０９〜１７１１を選
択すると、スイッチングＴＦＴ１７１５〜１７１７、１７２１〜１７２３がオンし、ソー
ス信号線１７０３〜１７０８のデジタル映像信号を不揮発性メモリ素子１７２７〜１７２
９、１７３３〜１７３５に書き込む。ゲート信号線駆動回路１７０２がゲート信号線１７
０９〜１７１１の選択を解除するとスイッチングＴＦＴ１７１５〜１７１７、１７２１〜
１７２３はオフする。しかし、不揮発性メモリ素子１７２７〜１７２９、１７３３〜１７
３５には状態が記憶されているので、駆動ＴＦＴ１７５３〜１７５５、１７５９〜１７６
１のゲートは書き込みが行われた状態であり、書き込み内容に応じて、ＥＬ素子１７３９
〜１７４１、１７４５〜１７４７を駆動し、表示を行うことができる。
次に、ゲート信号線駆動回路１７０２がゲート信号線１７１２〜１７１４を選択すると
、スイッチングＴＦＴ１７１８〜１７２０、１７２４〜１７２６がオンし、ソース信号線
１７０３〜１７０８のデジタル映像信号を不揮発性メモリ素子１７３０〜１７３２、１７
３６〜１７３８に書き込む。ゲート信号線駆動回路１７０２がゲート信号線１７１２〜１
７１４の選択を解除するとスイッチングＴＦＴ１７１８〜１７２０、１７２４〜１７２６
はオフする。しかし、不揮発性メモリ素子１７３０〜１７３２、１７３６〜１７３８には
状態が記憶されているので、駆動ＴＦＴ１７５６〜１７５８、１７６２〜１７６４は書き
込みが行われた状態であり、書き込み内容に応じて、ＥＬ素子１７４２〜１７４４、１７
４８〜１７５０を駆動し、表示を行うことができる。
本実施例において、ソース信号線は１画素列に対して３本配置しているが、実施例２に
示したようにソース信号線を１画素列に対して1本とし、ゲート信号線を３本としても良
い。
本発明において、保持はデジタル的に行うため、階調は面積階調を用いて表示を行う。
すなわち、３ビットの表示を行う場合には画素電極の面積を４：２：１に設定し、必要な
階調に応じて、必要な状態を記憶することによって階調を表現することができる。前述し
たように、本発明は３ビットに限定されるものではない。
以上において、駆動ＴＦＴを飽和領域で動作させ、ＥＬ素子を定電流駆動にしても良い
し、駆動ＴＦＴを線形領域で動作させ、ＥＬ素子を定電圧駆動にしても良い。
不揮発性メモリ素子に強誘電体材料たとえばＰＺＴを使用すると、電源がオフになって
もその状態は保持されるので、静止画を表示するときには、表示装置の電源をオフにでき
、電力の削減を図ることが可能である。このようにして、本発明では従来の問題点であっ
た、リフレッシュ動作を不要にすることが可能であり、低消費電力化が可能になった。ま
た、強誘電体材料はＰＺＴに限定されず他の材料でも良い。
また、本発明ではＳＲＡＭを用いた表示装置のように、画素内に多くのトランジスタを
必要とせず、画素が小さい場合や、開口率の著しい低下をまねくことなく、使用が可能で
ある。
本発明で使用するソース信号線駆動回路、ゲート信号線駆動回路、またはそれ以外の回
路は画素と同一基板上に一体形成しても良いし、別基板上に形成しＣＯＧまたはＴＡＢな
どの技術を用いて実装しても良い。
以上のようにして作製される表示装置は各種電子機器の表示部として用いることができ
る。以下に、本発明を用いて形成された表示装置を表示媒体として組み込んだ電子機器に
ついて説明する。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げら
れる。それらの一例を図１５に示す。
図１５（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０
３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明
の表示装置はカメラの表示部３１０２に用いることができる。
図１５（Ｂ）はノートパソコンであり、本体３２０１、筐体３２０２、表示部３２０３
、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含
む。本発明の表示装置は表示部３２０３に使用することができる。
図１５（Ｃ）は携帯情報端末であり、本体３３０１、表示部３３０２、スイッチ３３０
３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の表示装置は表示部３３
０２に使用することができる。
図１５（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、
本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３４０５、
操作スイッチ３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。表示部
Ａは主として画像情報を表示し、表示部Ｂは主として文字情報を表示するが、本発明の表
示装置は記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。
なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明
を用いることができる。
図１５（Ｅ）は折りたたみ式携帯表示装置であり、本体３５０１に本発明を用いた表示
部３５０２を装着することができる。
図１５（Ｆ）は腕時計型表示装置であり、ベルト３６０１、表示部３６０２、操作スイ
ッチ３６０３、音声出力部３６０４などを含む。本発明の表示装置は表示部３６０２に用
いることができる。
図１５（Ｇ）は携帯電話であり、本体３７０１は、筐体３７０２、表示部３７０３、音
声入力部３７０４、アンテナ３７０５、操作キー３７０６、外部接続ポート３７０７など
を含む。本発明の表示装置を表示部３７０３に用いることができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからな
る構成を用いても実現することができる。

Claims (6)

  1. 第１の配線と、第２の配線と、スイッチング素子と、スイッチと、不揮発性メモリと、保持容量と、画素電極と、共通電極と、を有し、
    前記スイッチング素子は、前記第１の配線、前記第２の配線、及び前記画素電極と電気的に接続され、
    前記スイッチング素子は、前記スイッチを介して前記不揮発性メモリ又は前記保持容量の一方と電気的に接続され、
    前記不揮発性メモリ及び前記保持容量は、前記共通電極と電気的に接続されていることを特徴とする表示装置。
  2. 第１乃至第４の配線と、第１乃至第３のトランジスタと、不揮発性メモリと、保持容量と、画素電極と、共通電極と、を有し、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方、前記第３のトランジスタのソース又はドレインの一方、及び前記画素電極と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記不揮発性メモリと電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記不揮発性メモリ及び前記保持容量は、前記共通電極と電気的に接続されていることを特徴とする表示装置。
  3. 請求項２において、
    前記第２のトランジスタ、前記第３のトランジスタ、及び前記保持容量上に設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、第１の電極と、前記第１の電極上に設けられた強誘電体層と、前記強誘電体層上に設けられた第２の電極と、を有する前記不揮発性メモリと、
    前記不揮発性メモリ上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜上に設けられた前記共通電極と、を有し、
    前記保持容量は、前記第１の絶縁膜及び前記第２の絶縁膜に形成された第１のコンタクトホールを介して前記共通電極と電気的に接続され、
    前記不揮発性メモリは、前記第２の絶縁膜に形成された第２のコンタクトホールを介して前記共通電極と電気的に接続されていることを特徴とする表示装置。
  4. 請求項１において、
    静止画を表示する際、前記スイッチング素子は前記スイッチを介して前記不揮発性メモリと電気的に接続され、
    動画を表示する際、前記スイッチング素子は前記スイッチを介して前記保持容量と電気的に接続されることを特徴とする表示装置。
  5. 請求項２又は３において、
    静止画を表示する際、前記第２のトランジスタはオン、前記第３のトランジスタはオフであり、
    動画を表示する際、前記第２のトランジスタはオフ、前記第３のトランジスタはオンであることを特徴とする表示装置。
  6. 請求項１乃至５のいずれか一項に記載の表示装置を有することを特徴とする電子機器。
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