CN117714907B - 用在cmos图像传感器的fir滤波器以及adc模块 - Google Patents
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Abstract
本发明涉及滤波器设计技术领域，具体涉及用在CMOS图像传感器的FIR滤波器以及ADC模块。本发明提供了一种用在CMOS图像传感器的FIR滤波器，包括：1个全局计数器、N列列级电路。本发明公开的FIR滤波器通过优化电路结构实现N列列级电路共享使用全局计数器，大大减少了晶体管数量与版图面积。经过实验对比，本发明的用在CMOS图像传感器的FIR滤波器相较于现有传统FIR滤波器，晶体管数量降幅约30%。本发明解决了现有CMOS图像传感器使用的传统FIR滤波器面积偏大的问题。
Description
技术领域
本发明涉及滤波器设计技术领域，更具体的，涉及：1，一种用在CMOS图像传感器的FIR滤波器；2，基于该FIR滤波器设计的ADC模块。
背景技术
CMOS被称为互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor)，是一种如今广泛使用的集成电路设计工艺。
CMOS图像传感器是一种在CMOS工艺的基础上利用光电二极管对于光子捕获将阵列上接受的光信号转换成为电信号，然后进一步转换成一连串的数字信号输出的传感器。CMOS图像传感器具有功耗低，速度快，集成度好等突出优点，且可以与片上数字处理电路集成。CMOS图像传感器迅速替代了原先的电荷耦合器件(CCD)，成为了现代数字网络中最主流的图像传感器。
CMOS图像传感器中常用的调制器为列级ADC，一般包括单斜ADC，逐次逼近ADC，循环ADC与Σ-ΔADC。伴随着AI时代对于CMOS图像传感器分辨率、帧率、精度与功耗的要求越来越高，Σ-ΔADC由于其特有的快速、高精度与低功耗的特点，应用越来越广泛。
CMOS图像传感器中列级ADC通常需要数千通道进行同时量化，因此在有限的芯片面积下，留给ADC的面积极其有限。传统Σ-ΔADC由于包含面积较大的IIR滤波器而难以放在图像传感器内，因此需要对其结构进行改进——将传统Σ-ΔADC进行周期复位，变为增量型Σ-ΔADC，这样就可以将大面积的IIR滤波器替换成小面积的FIR滤波器。
如图1所示，现有传统FIR滤波器通过双重累加完成滤波，其包括多列，每一列均由1个计数器、1个加法器、1个寄存器、1个相关双采样结构（包括1个反相器、1个二选一选择器）构成：每当比较器输出高位信号时，计数器工作计数一下，实现对比较器输出信号的第一次累加，再将这些数输入到加法器中进行加法，并将结果存储在寄存器中，等待输出或者输入加法器输入进行下一次加法。二选一选择器进行相关双采样操作：输入“1”时为采样有效信号，直接输出计数器的计数值，加法器进行加法运算；输入为“0”时为采样复位信号，输出计数器的数值反码，加法器进行减法运算；在一次量化过程中，先输入采样复位信号“0”，再输入采样有效信号“1”，这样可以直接输出有效信号与复位信号之差，成功完成相关双采样。
但是伴随着量化位数的上升，现有传统FIR滤波器的面积仍然偏大。
发明内容
基于此，有必要针对现有CMOS图像传感器使用的传统FIR滤波器面积偏大的问题，提供了一种用在CMOS图像传感器的FIR滤波器、以及ADC模块。
本发明采用以下技术方案实现：
第一方面，本发明提供了一种用在CMOS图像传感器的FIR滤波器，包括：1个全局计数器、N列列级电路。
全局计数器用于进行信号计数。全局计数器包括：1个2T的反相器、7个11T的D触发器、7个4T的二选一选择器。反相器的输入端连接时钟信号CLK，输出端连接时钟信号CLKB；第1个D触发器的时钟正向输入端连接时钟信号CLK，时钟反向输入端连接反相器的输出端；第i个D触发器的D输入端、QB输出端相连；第i个D触发器的RES输入端连接RES信号，QB输出端连接第i+1个D触发器的时钟正向输入端和第i个二选一选择器的QB输入端，Q输出端连接第i+1个D触发器的时钟反向输入端和第i个二选一选择器的Q输入端；i∈[1,6]；第j个二选一选择器的控制端一连接mode信号，控制端二连接modeB信号；j∈[1,7]；mode信号与modeB信号为相反的信号。
第n列列级电路包括：1个加法器、1个寄存器。加法器用于对全局计数器的计数进行数据累加，寄存器用于存储加法器产生的累加数据；n∈[1,N]。
对于第n列列级电路，加法器包括：12个14T的全加器、1个10T的半加器、7个2T的选通开关、1个6T的模式选择器；寄存器包括：13个9T的锁存器。模式选择器的输入端一连接mode信号，输入端二连接第n个ADC_OUT信号，OUT输出端连接第1个全加器的Ci输入端、第k个全加器的B输出端、半加器的B输入端；k∈[8,12]；第j个选通开关的IN输入端连接第j个二选一选择器的Count输出端；第j个选通开关的OUT输出端连接第j个全加器的B输入端；第j个选通开关的控制端连接第n个ADC_OUTB信号；第n个ADC_OUT信号与第n个ADC_OUTB信号为相反的信号；第i个全加器的Co输出端连接第i+1个全加器的Ci输入端；第7个全加器的Co输出端连接第8个全加器的Co输出端；第l个全加器的Ci输入端连接第l+1个全加器的Co输出端；l∈[8,11]；第12个全加器的Ci输入端连接半加器的Co输出端；第m个全加器的S输出端连接第m个锁存器的Q输入端；m∈[1,12]；第m个锁存器的Latch输出端连接第m个全加器的A输入端；半加器的S输出端连接第13个锁存器的Q输入端；第13个锁存器的Latch输出端连接半加器的A输入端。
对于第n列列级电路，在mode、第n个ADC_OUT信号的配合作用下，加法器结合寄存器、并对全局计数器的计数进行累加及数字相关双采样。
该种FIR滤波器的实现根据本公开的实施例的方法或过程。
第二方面，本发明公开了一种用在CMOS图像传感器的ADC模块，包括：如第一方面公开的用在CMOS图像传感器的FIR滤波器、N个调制器。
N个调制器与FIR滤波器电性连接。调制器为二阶增量型Σ-ΔADC；其中，第n个调制器的输出端输出第n个ADC_OUT信号。
该种ADC模块的实现根据本公开的实施例的方法或过程。
与现有技术相比，本发明具备如下有益效果：
1，本发明公开的FIR滤波器通过优化电路结构实现N列列级电路共享使用全局计数器，大大减少了晶体管数量与版图面积。
2，本发明公开的ADC模块在本发明公开的FIR滤波器帮助下，可以在高动态范围下快速进行模数转换；且具有面积更小、功耗更小、逻辑简洁等优点，适用性也得到了提升。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为背景技术中现有传统FIR滤波器的结构图；
图2为本发明实施例1中用在CMOS图像传感器的FIR滤波器的整体结构图；
图3为图1中全局计数器的结构图；
图4为图3中反相器的电路图；
图5为图3中D触发器的电路图；
图6为图3中二选一选择器的电路图；
图7为图2中放大器的结构图；
图8为图7中模式选择器的电路图；
图9为图7中选通开关的电路图；
图10为图7中全加器的电路图；
图11为图7中半加器的电路图；
图12为图1中锁存器的电路图；
图13为本发明实施例1中进行仿真测试时的控制信号波形图；
图14为本发明实施例1中进行仿真测试时ADC_OUT信号、Latch输出信号的对应变化图；
图15为本发明实施例2中二阶增量型Σ-ΔADC的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
首先要说明的是，本实施例1的FIR滤波器是基于数学模型构建的：
具体的，现有传统FIR滤波器的时域函数可以表示为：
；
式中，sinc表示输出信号，time表示量化周期，S(k 1)表示输入信号，B表示具有采样频率的方波信号。
也就是说，基于上述时域函数可知，对输入信号实现二次累加就可以实现滤波。
那么，对上述时域函数进行交换次序，得到数学模型：
；
基于该数学模型可知，只需要进行一轮加法；且（time - k 1）为所有列相同，因此可使用全局电路实现、而不占用通道内面积。
因此，依据上述数学模型，本实施例1公开了如图2所示的用在CMOS图像传感器的FIR滤波器，包括两个部分：第一部分为1个全局计数器，第二部分为N列列级电路。1个全局计数器的输出同时给N列列级电路进行输入。
1，对于全局计数器来说，其用于进行信号计数。如图3所示，全局计数器包括：1个2T的反相器、7个11T的D触发器、7个4T的二选一选择器。
1.1，反相器的输入端连接时钟信号CLK，输出端连接时钟信号CLKB。
参看图4，展示了反相器的电路结构：反相器包括1个MMOS管（MA1）、1个PMOS管（MA2）。MA1的栅极连接CLK、并作为输入端，源极连接VSS，漏极连接CLKB、并作为输出端。MA2的栅极连接MA1的栅极，源极连接VDD，漏极连接MA1的漏极。
如图4所示，通过反相器使CLK反相成CLKB。
1.2，第1个D触发器的时钟正向输入端连接时钟信号CLK，时钟反向输入端连接反相器的输出端。第i个D触发器的D输入端、QB输出端相连；第i个D触发器的RES输入端连接RES信号，QB输出端连接第i+1个D触发器的时钟正向输入端和第i个二选一选择器的QB输入端，Q输出端连接第i+1个D触发器的时钟反向输入端和第i个二选一选择器的Q输入端；i∈[1,6]。
参看图5，展示了D触发器的电路结构：D触发器包括5个NMOS管（MB1、MB3、MB5、MB7、MB9）、4个PMOS管（MB2、MB4、MB6、MB8）。MB1的栅极连接CLKB、并作为时钟反向输入端。MB2的栅极连接CLK、并作为时钟正向输入端，源极连接MB1的源极、并作为D输入端，漏极连接MB1的漏极。MB3的栅极连接MB2的漏极，源极连接VSS。MB4的栅极连接MB3的栅极，源极连接VDD，漏极连接MB3的漏极。MB5的栅极连接CLK，源极连接MB3的漏极。MB6的栅极连接CLKB，源极连接MB5的源极，漏极连接MB5的漏极、并作为QB输出端。MB7的栅极连接MB6的漏极，源极连接VSS。MB8的栅极连接MB7的栅极，源极连接VDD，漏极连接MB7的漏极、并作为Q输出端。MB9的栅极连接RES信号、并作为RES输入端，源极连接MB6的漏极，漏极连接VSS。
如图5所示，在RES为低电平的情况下，当CLK为低电平时，MB1、MB2打开，MB3、MB4组成的反相器输出D输入端的反向信号，MB4、MB6关闭，阻止信号继续向后输出；当CLK从低跳变为高时，MB1、MB2关闭，阻止D输入端的信号传入，MB3、MB4打开并输出上升沿时的输出反向信号到QB输出端，再经过MB7、MB8组成的反相器输出到Q输出端。
另外，当RES为高电平时，QB输出端复位至0，Q输出端输出为1。
1.3，第j个二选一选择器的控制端一连接mode信号，控制端二连接modeB信号；j∈[1,7]；mode信号与modeB信号为相反的信号。
参看图6，展示了二选一选择器的电路结构：二选一选择器包括2个NMOS管（MC1、MC3）、2个PMOS管（MC2、MC4）。MC1的栅极连接modeB、并作为控制端二。MC2的栅极连接mode、并作为控制端一，漏极连接MC1的漏极、并作为Count输出端，源极连接MC1的源极、并作为Q输入端。MC3的栅极连接mode，漏极连接MC1的漏极。MC4的栅极连接modeB，漏极连接MC3的漏极，源极连接MC3的源极、并作为QB输入端。
如图6所示，mode信号即为采样状态信号，其控制着二选一选择器：当mode为低电平时，modeB为高电平，MC1、MC2导通，MC3、MC4断开，Count输出端与Q输入端连通。当mode为高电平时，modeB为低电平，MC1、MC2断开，MC3、MC4导通，Count输出端与QB输入端连通。也就是说，二选一选择器的输出由mode信号来决定。
2，对于N列列级电路来说，其每一列的结构都是相同的。参看图7，第n列列级电路包括：1个加法器、1个寄存器。加法器用于对全局计数器的计数进行数据累加，寄存器用于存储加法器产生的累加数据；n∈[1,N]。
对于第n列列级电路，加法器包括：12个14T的全加器、1个10T的半加器、7个2T的选通开关、1个6T的模式选择器；寄存器包括：13个9T的锁存器。其中，12个全加器使用了完整的14T，作为加法器的前十二位；1个半加器使用了不带进位的10T，作为加法器的第十三位。
接下来，对第n列列级电路中，各部件的连接方进行具体说明：
2.1，模式选择器的输入端一连接mode信号，输入端二连接第n个ADC_OUT信号（可表示为ADC_OUT<n-1>），OUT输出端连接第1个全加器的Ci输入端、第k个全加器的B输出端、半加器的B输入端；k∈[8,12]。
参看图8，展示了模式选择器的电路构成：模式选择器包括3个NMOS管（ME1、ME2、ME6）、3个PMOS管（ME3、ME4、ME5）。ME1的栅极作为输入端二，源极连接VSS。ME2的栅极连接mode信号、并作为输入端一，源极连接ME1的漏极。ME3的栅极连接ME1的栅极，源极连接ME2的源极，漏极连接VDD。ME4的栅极连接ME2的栅极，源极连接ME3的源极，漏极连接VDD。ME5的栅极连接ME3的源极，漏极连接VDD。ME6的栅极连接ME3的源极，源极连接VSS，漏极连接ME5的漏极、并作为OUT输出端。
如图8所示，模式选择开关实际上为6T与门结构，由mode、ADC_OUT<n-1>控制：
2.1.1，当mode为1时，为ADC第一次采样复位信号：每当ADC_OUT<n-1>为1时，模式选择开关的OUT输出端输出为1；每当ADC_OUT<n-1>为 0时，模式选择开关的OUT输出端输出为0；
2.1.2，当mode为0时，为ADC第二次采样有效信号，不论ADC_OUT<n-1>为1还是0，模式选择开关的OUT输出端输出均为0。
2.2，第j个选通开关的IN输入端连接第j个二选一选择器的Count输出端；第j个选通开关的OUT输出端连接第j个全加器的B输入端；第j个选通开关的控制端连接第n个ADC_OUTB信号（可表示为ADC_OUTB<n-1>）；第n个ADC_OUT信号与第n个ADC_OUTB信号为相反的信号。
参看图9，展示了选通开关的电路构成：选通开关包括1个NMOS管（MD1）、1个PMOS管（MD2）。MD1的栅极作为控制端，源极连接VSS，漏极作为OUT输出端。MD2的栅极连接MD1的栅极，源极作为IN输入端，漏极连接M1的漏极。
如图9所示，第j个选通开关由第n个ADC_OUTB信号控制：当第n个ADC_OUTB为0（即对应的第n个ADC_OUT为1）时，MD2导通、MD1关闭，第j个选通开关的输出即为全局计数器的数值；当第n个ADC_OUTB为1（即对应的第n个ADC_OUT为0）时，MD2关闭、MD1导通，第j个选通开关的输出为0。
2.3，第i个全加器的Co输出端连接第i+1个全加器的Ci输入端；第7个全加器的Co输出端连接第8个全加器的Co输出端；第l个全加器的Ci输入端连接第l+1个全加器的Co输出端；l∈[8,11]；第12个全加器的Ci输入端连接半加器的Co输出端；第m个全加器的S输出端连接第m个锁存器的Q输入端；m∈[1,12]；第m个锁存器的Latch输出端连接第m个全加器的A输入端；半加器的S输出端连接第13个锁存器的Q输入端；第13个锁存器的Latch输出端连接半加器的A输入端。
参看图10，展示了任一个全加器的电路构成：全加器包括：6个PMOS管（M1、M2、M9、M10、M12、M14）、8个NMOS管（M3、M4、M5、M6、M7、M8、M11、M13）。M1的漏极作为A输入端，栅极作为B输入端。M2的漏极连接M1的栅极，栅极连接M1的漏极，源极连接M1的源极。M3的漏极连接M1的漏极，栅极连接M1的栅极。M4的漏极连接M1的栅极，栅极连接M3的漏极，源极连接M4的源极。M5的漏极连接VDD，栅极连接M1的源极，源极连接M4的源极。M6的漏极连接VSS，栅极连接M3的源极，源极连接M2的源极。M7的漏极连接M5的源极，栅极作为Ci输入端，源极作为S输出端。M8的漏极连接M7的源极，栅极连接M5的源极，源极连接M7的栅极。M9的漏极连接M8的漏极，栅极连接M6的源极，源极连接M8的源极。M10的漏极连接M8的源极，栅极连接M7的栅极，源极连接M6的源极。M11的漏极连接M7的栅极，栅极连接M6的源极，源极作为Co输出端。M12的漏极连接M11的漏极，栅极连接M7的栅极，源极连接M11的源极。M13的漏极连接M1的漏极，栅极连接M12的栅极，源极连接M11的源极。M14的漏极连接M1的漏极，栅极连接M6的源极，源极连接M11的源极。
如图10所示，在任一个全加器中：
2.3.1，当A输入0、B输入0、C输入0时，M1、M2、M5、M6导通，M3、M4断开；M8、M9、M10、M13、M14导通，M7、M11、M12断开；S输出端输出为0，Co输出端输出为0；
2.3.2，当A输入0、B输入0、Ci输入1时，M1、M2、M5、M6导通，M3、M4断开；M7、M8、M9、M13、M14导通，M10、M11、M12断开；S输出端输出为1，Co输出端输出为0；
2.3.3，当A输入1 、B输入0、Ci输入0时，M1、M4导通，M2、M3、M5、M6断开；M10、M11、M12导通，M7、M8、M9、M13、M14断开；S输出端输出为1，Co输出端输出为0；
2.3.4，当A输入1、B输入0、Ci输入1时，M1、M4导通，M2、M3、M5、M6断开；M7、M11、M12导通，M8、M9、M10、M13、M14断开；S输出端输出为0，Co输出端输出为1；
2.3.5，当A输入0、B输入1 、Ci输入0时，M2、M3导通，M1、M4、M5、M6断开；M10、M11、M12导通，M7、M8、M9、M13、M14断开；S输出端输出为1，Co输出端输出为0；
2.3.6，当A输入0、B输入1 、Ci输入1时，M2、M3导通，M1、M4、M5、M6断开；M7、M11、M12导通，M8、M9、M10、M13、M14断开；S输出端输出为0，Co输出端输出为1；
2.3.7，当A输入1、B输入1 、Ci输入0时，M3、M4、M5、M6导通，M1、M2断开；M8、M9、M10、M13、M14导通，M7、M11、M12断开；S输出端输出为0，Co输出端输出为1；
2.3.8，当A输入0、B输入0 、Ci输入1时，M3、M4、M5、M6导通，M1、M2断开；M7、M8、M9、M13、M14导通，M10、M11、M12断开；S输出端输出为1，Co输出端输出为1。
2.4，参看图11，展示了半加器的电路构成：半加器包括：4个PMOS管（MG1、MG2、MG9、MG10）、6个NMOS管（MG3、MG4、MG5、MG6、MG7、MG8）。也就是说，半加器是将全加器的M11~M14去除后得到的，也对应去除了进位功能；为了表示区分，将M1~M10用MG1~M10进行表示。因此，MG1的漏极作为A输入端，栅极作为B输入端。MG2的漏极连接MG1的栅极，栅极连接MG1的漏极，源极连接MG1的源极。MG3的漏极连接MG1的漏极，栅极连接MG1的栅极。MG4的漏极连接MG1的栅极，栅极连接MG3的漏极，源极连接MG4的源极。MG5的漏极连接VDD，栅极连接MG1的源极，源极连接MG4的源极。MG6的漏极连接VSS，栅极连接MG3的源极，源极连接MG2的源极。MG7的漏极连接MG5的源极，栅极作为Ci输入端，源极作为S输出端。MG8的漏极连接MG7的源极，栅极连接MG5的源极，源极连接MG7的栅极。MG9的漏极连接MG8的漏极，栅极连接MG6的源极，源极连接MG8的源极。MG10的漏极连接MG8的源极，栅极连接MG7的栅极，源极连接MG6的源极。
如图11所示，在半加器中：
2.4.1，当A输入0、B输入0、C输入0时，MG1、MG2、MG5、MG6导通，MG3、MG4断开；MG8、MG9、MG10导通，MG7断开；S输出端输出为0；
2.4.2，当A输入0、B输入0、Ci输入1时，MG1、MG2、MG5、MG6导通，MG3、MG4断开；MG7、MG8、MG9 导通，MG10 断开；S输出端输出为1；
2.4.3，当A输入1 、B输入0、Ci输入0时，MG1、MG4导通，MG2、MG3、MG5、MG6断开；MG10导通，MG7、MG8、MG9 断开；S输出端输出为1；
2.4.4，当A输入1、B输入0、Ci输入1时，MG1、MG4导通，MG2、MG3、MG5、MG6断开；MG7导通，MG8、MG9、MG10 断开；S输出端输出为0；
2.4.5，当A输入0、B输入1 、Ci输入0时，MG2、MG3导通，MG1、MG4、MG5、MG6断开；MG10导通，MG7、MG8、MG9 断开；S输出端输出为1；
2.4.6，当A输入0、B输入1 、Ci输入1时，MG2、MG3导通，MG1、MG4、MG5、MG6断开；MG7导通，MG8、MG9、MG10 断开；S输出端输出为0；
2.4.7，当A输入1、B输入1 、Ci输入0时，MG3、MG4、MG5、MG6导通，MG1、MG2断开；MG8、MG9、MG10 导通，MG7 断开；S输出端输出为0；
2.4.8，当A输入0、B输入0 、Ci输入1时，MG3、MG4、MG5、MG6导通，MG1、MG2断开；MG7、MG8、MG9 导通，MG10 断开；S输出端输出为1。
2.5，参看图12，展示了任一个锁存器的电路结构：锁存器包括：5个NMOS管（MF1、MF3、MF5、MF7、MF9）、4个PMOS管（MF2、MF4、MF6、MF8）。MF1的栅极连接CLK。MF2的栅极连接CLKB，源极连接MF1的源极、并作为Q输入端，漏极连接MF1的漏极。MF3的栅极连接MF2的漏极，源极连接VSS。MF4的栅极连接MF3的栅极，源极连接VDD，漏极连接MF3的漏极。MF5的栅极连接CLKB，源极连接MF1的漏极。MF6的栅极连接CLK，源极连接MF5的源极，漏极连接MF5的漏极、并作为Latch输出端。MF7的栅极连接MF4的漏极，源极连接VSS，漏极连接NF3的漏极。MF8的栅极连接MF7的栅极，源极连接VDD，漏极连接MF7的漏极。MF9的栅极连接RST信号，源极连接QB，漏极连接VSS。
如图12所示，在RST为低电平的情况下，当CLK为高电平时，CLKB为低电平，MF1、MF2导通，MF5、MF6断开，Q输入端将信号传输到Latch输出端，实现信号传输至锁存器内部；当CLK为低电平时，CLKB为高电平，MF1、MF2断开，MF5、MF6导通，Q输入端无法将信号传输至锁存器内部，而锁存器内部形成锁存环路、并将前一时刻传输到内部的数据锁存住，防止丢失。
令第n列列级电路和全局计数器进行配合工作，概括来说：对于第n列列级电路，在mode、第n个ADC_OUT信号的配合作用下，加法器结合寄存器、并对全局计数器的计数进行累加及数字相关双采样。
具体来说，工作周期信号如图13所示：
在每个量化周期开始时，mode变为1，开始复位信号采样计数，RST发出一个脉冲复位寄存器，RES发出一个脉冲复位计数器，OUT输出端复位为0，Count初始输出为“0000000”；
每经过一个时钟上升沿，全局计数器的输出加一：当ADC_OUT<n-1>输出高信号时，全局计数器的输出输入到加法器的B，加法器的最低位Ci（即第1个全加器的Ci输入端）输入1；加法器对寄存器内的数据做减法运算，并输出结果至寄存器；每当ADC_OUT<n-1>输出低信号时，加法器的输入端B输入0，寄存器内数据不发生改变。
当复位信号量化完毕之后，mode变为0，RES信号发出一个脉冲复位计数器，Count输出为“1111111”；每经过一个时钟上升沿，计数器输出信号减一：当ADC_OUT<n-1>输出高信号时，全局计数器的输出输入到加法器的B，加法器最低位Ci输入0；加法器对寄存器内的数据做加法运算，并输出结果至寄存器。当ADC_OUT<n-1>输出低信号时，加法器的输入端B输入0，寄存器内数据不发生改变。
基于上述原理，实现了对ADC量化结果的累减和累加，即完成数字相关双采样。
本实施例基于上述电路结构进行了仿真验证：只输入一路ADC_OUT信号，打开一列列级电路，将该列列级电路中13个Latch输出转换成10进制后作为输出的latch值。结果参看图14，展示了ADC_OUT信号、latch值变化情况。由图14可知，latch值反映了对ADC_OUT信号的累加及数字相关双采样。因此可以说明，本实施例1提出的用在CMOS图像传感器的FIR滤波器可以对ADC_OUT信号完成滤波。
那么，在此基础上，将本实施例1的用在CMOS图像传感器的FIR滤波器与现有传统FIR滤波器进行晶体管数量对比，取常见的32列为例（即N=32），结果参看表1。
表1 晶体管数量对比
由表1可知，本实施例1的用在CMOS图像传感器的FIR滤波器相较于现有传统FIR滤波器，晶体管数量从14752降低至10315，降幅约30%，可以大幅度缩小版图面积。
实施例2
本实施例2公开了一种用在CMOS图像传感器的ADC模块，其包括两个部分：第一部分为实施例1公开的用在CMOS图像传感器的FIR滤波器；第二部分为N个调制器，其与第一部分的FIR滤波器电性连接。
参看实施例1的记载，FIR滤波器中包含了N列列级电路；其中，第n列列级电路的模式选择器连接第n个ADC_OUT信号。
那么，第n个ADC_OUT信号就来着于第n个调制器：第n个调制器的输出端输出第n个ADC_OUT信号。
需要说明的是，调制器为二阶增量型Σ-ΔADC。在本实施例2中，二阶增量型Σ-ΔADC的结构如图15所示，包括：2个模拟积分器、1个比较器、3个基准信号（VH、VL、Vref）。
对于第n个二阶增量型Σ-ΔADC来说，2个模拟积分器包括：第一级模拟积分器、第二级模拟积分器，每一级模拟积分器完成一次积分。模拟积分器由反相器构成，并通过非交叠时钟控制开关实现控制。具体的，第一级模拟积分器包括：反相器G1、开关1、开关/>2、电容C1~C5，其输入包括输入信号Vin、3个基准信号（VH、VL、Vref）。第二级模拟积分器包括：反相器G2、开关/>1、开关/>2、电容C6~C9，其输入包括：第一级模拟积分器的输出、3个基准信号（VH、VL、Vref）。比较器的正向输入端连接第二级模拟积分器的输出，负向输入端连接Vref，输出端输出第n个ADC_OUT信号。其中，C1~C9的电容大小一致。
当然，二阶增量型Σ-ΔADC也可以采用其他结构设计，此处不再赘述。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种用在CMOS图像传感器的FIR滤波器，其特征在于，包括：
1个全局计数器，其用于进行信号计数；所述全局计数器包括：1个2T的反相器、7个11T的D触发器、7个4T的二选一选择器；反相器的输入端连接时钟信号CLK，输出端连接时钟信号CLKB；第1个D触发器的时钟正向输入端连接时钟信号CLK，时钟反向输入端连接反相器的输出端；第i个D触发器的D输入端、QB输出端相连；第i个D触发器的RES输入端连接RES信号，QB输出端连接第i+1个D触发器的时钟正向输入端和第i个二选一选择器的QB输入端，Q输出端连接第i+1个D触发器的时钟反向输入端和第i个二选一选择器的Q输入端；i∈[1,6]；第j个二选一选择器的控制端一连接mode信号，控制端二连接modeB信号；j∈[1,7]；mode信号与modeB信号为相反的信号；
以及
N列列级电路；其中，第n列列级电路包括：1个加法器、1个寄存器，加法器用于对全局计数器的计数进行数据累加，寄存器用于存储加法器产生的累加数据；n∈[1,N]；
对于第n列列级电路，所述加法器包括：12个14T的全加器、1个10T的半加器、7个2T的选通开关、1个6T的模式选择器；所述寄存器包括：13个9T的锁存器；模式选择器的输入端一连接mode信号，输入端二连接第n个ADC_OUT信号，OUT输出端连接第1个全加器的Ci输入端、第k个全加器的B输出端、半加器的B输入端；k∈[8,12]；第j个选通开关的IN输入端连接第j个二选一选择器的Count输出端；第j个选通开关的OUT输出端连接第j个全加器的B输入端；第j个选通开关的控制端连接第n个ADC_OUTB信号；第n个ADC_OUT信号与第n个ADC_OUTB信号为相反的信号；第i个全加器的Co输出端连接第i+1个全加器的Ci输入端；第7个全加器的Co输出端连接第8个全加器的Co输出端；第l个全加器的Ci输入端连接第l+1个全加器的Co输出端；l∈[8,11]；第12个全加器的Ci输入端连接半加器的Co输出端；第m个全加器的S输出端连接第m个锁存器的Q输入端；m∈[1,12]；第m个锁存器的Latch输出端连接第m个全加器的A输入端；半加器的S输出端连接第13个锁存器的Q输入端；第13个锁存器的Latch输出端连接半加器的A输入端；
其中，对于第n列列级电路，在mode、第n个ADC_OUT信号的配合作用下，加法器结合寄存器、并对全局计数器的计数进行累加及数字相关双采样。
2.根据权利要求1所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述反相器包括：
MMOS管MA1，其栅极连接CLK、并作为输入端，源极连接VSS，漏极连接CLKB、并作为输出端；
以及
PMOS管MA2，其栅极连接MA1的栅极，源极连接VDD，漏极连接MA1的漏极。
3.根据权利要求1所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述D触发器包括：
NMOS管MB1，其栅极连接CLKB、并作为时钟反向输入端；
PMOS管MB2，其栅极连接CLK、并作为时钟正向输入端，源极连接MB1的源极、并作为D输入端，漏极连接MB1的漏极；
NMOS管MB3，其栅极连接MB2的漏极，源极连接VSS；
PMOS管MB4，其栅极连接MB3的栅极，源极连接VDD，漏极连接MB3的漏极；
NMOS管MB5，其栅极连接CLK，源极连接MB3的漏极；
PMOS管MB6，其栅极连接CLKB，源极连接MB5的源极，漏极连接MB5的漏极、并作为QB输出端；
NMOS管MB7，其栅极连接MB6的漏极，源极连接VSS；
PMOS管MB8，其栅极连接MB7的栅极，源极连接VDD，漏极连接MB7的漏极、并作为Q输出端；
以及
NMOS管MB9，其栅极连接RES信号、并作为RES输入端，源极连接MB6的漏极，漏极连接VSS。
4.根据权利要求2所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述二选一选择器包括：
NMOS管MC1，其栅极连接modeB、并作为控制端二；
PMOS管MC2，其栅极连接mode、并作为控制端一，漏极连接MC1的漏极、并作为Count输出端，源极连接MC1的源极、并作为Q输入端；
NMOS管MC3，其栅极连接mode，漏极连接MC1的漏极；
以及
PMOS管MC4，其栅极连接modeB，漏极连接MC3的漏极，源极连接MC3的源极、并作为QB输入端。
5.根据权利要求2所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述全加器包括：
PMOS管M1，其漏极作为A输入端，栅极作为B输入端；
PMOS管M2，其漏极连接M1的栅极，栅极连接M1的漏极，源极连接M1的源极；
NMOS管M3，其漏极连接M1的漏极，栅极连接M1的栅极；
NMOS管M4，其漏极连接M1的栅极，栅极连接M3的漏极，源极连接M4的源极；
NMOS管M5，其漏极连接VDD，栅极连接M1的源极，源极连接M4的源极；
NMOS管M6，其漏极连接VSS，栅极连接M3的源极，源极连接M2的源极；
NMOS管M7，其漏极连接M5的源极，栅极作为Ci输入端，源极作为S输出端；
NMOS管M8，其漏极连接M7的源极，栅极连接M5的源极，源极连接M7的栅极；
PMOS管M9，其漏极连接M8的漏极，栅极连接M6的源极，源极连接M8的源极；
PMOS管M10，其漏极连接M8的源极，栅极连接M7的栅极，源极连接M6的源极；
NMOS管M11，其漏极连接M7的栅极，栅极连接M6的源极，源极作为Co输出端；
PMOS管M12，其漏极连接M11的漏极，栅极连接M7的栅极，源极连接M11的源极；
NMOS管M13，其漏极连接M1的漏极，栅极连接M12的栅极，源极连接M11的源极；
以及
PMOS管M14，其漏极连接M1的漏极，栅极连接M6的源极，源极连接M11的源极。
6.根据权利要求2所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述半加器包括：
PMOS管MG1，其漏极作为A输入端，栅极作为B输入端；
PMOS管MG2，其漏极连接MG1的栅极，栅极连接MG1的漏极，源极连接MG1的源极；
NMOS管MG3，其漏极连接MG1的漏极，栅极连接MG1的栅极；
NMOS管MG4，其漏极连接MG1的栅极，栅极连接MG3的漏极，源极连接MG4的源极；
NMOS管MG5，其漏极连接VDD，栅极连接MG1的源极，源极连接MG4的源极；
NMOS管MG6，其漏极连接VSS，栅极连接MG3的源极，源极连接MG2的源极；
NMOS管MG7，其漏极连接MG5的源极，栅极作为Ci输入端，源极作为S输出端；
NMOS管MG8，其漏极连接MG7的源极，栅极连接MG5的源极，源极连接MG7的栅极；
PMOS管MG9，其漏极连接MG8的漏极，栅极连接MG6的源极，源极连接MG8的源极；
以及
PMOS管MG10，其漏极连接MG8的源极，栅极连接MG7的栅极，源极连接MG6的源极。
7.根据权利要求2所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述选通开关包括：
NMOS管MD1，其栅极作为控制端，源极连接VSS，漏极作为OUT输出端；
以及
PMOS管MD2，其栅极连接MD1的栅极，源极作为IN输入端，漏极连接MD1的漏极。
8.根据权利要求2所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述模式选择器包括：
NMOS管ME1，其栅极作为输入端二，源极连接VSS；
NMOS管ME2，其栅极连接mode信号、并作为输入端一，源极连接ME1的漏极；
PMOS管ME3，其栅极连接ME1的栅极，源极连接ME2的源极，漏极连接VDD；
PMOS管ME4，其栅极连接ME2的栅极，源极连接ME3的源极，漏极连接VDD；
PMOS管ME5，其栅极连接ME3的源极，漏极连接VDD；
以及
NMOS管ME6，其栅极连接ME3的源极，源极连接VSS，漏极连接ME5的漏极、并作为OUT输出端。
9.根据权利要求2所述的用在CMOS图像传感器的FIR滤波器，其特征在于，所述锁存器包括：
NMOS管MF1，其栅极连接CLK；
PMOS管MF2，其栅极连接CLKB，源极连接MF1的源极、并作为Q输入端，漏极连接MF1的漏极；
NMOS管MF3，其栅极连接MF2的漏极，源极连接VSS；
PMOS管MF4，其栅极连接MF3的栅极，源极连接VDD，漏极连接MF3的漏极；
NMOS管MF5，其栅极连接CLKB，源极连接MF1的漏极；
PMOS管MF6，其栅极连接CLK，源极连接MF5的源极，漏极连接MF5的漏极、并作为Latch输出端；
NMOS管MF7，其栅极连接MF4的漏极，源极连接VSS，漏极连接MF3的漏极；
PMOS管MF8，其栅极连接MF7的栅极，源极连接VDD，漏极连接MF7的漏极；
以及
NMOS管MF9，其栅极连接RST信号，源极连接QB，漏极连接VSS。
10.一种用在CMOS图像传感器的ADC模块，其特征在于，包括：
如权利要求1-8中任一项所述的用在CMOS图像传感器的FIR滤波器；
以及
N个调制器，其与所述FIR滤波器电性连接；所述调制器为二阶增量型Σ-ΔADC；其中，第n个调制器的输出端输出第n个ADC_OUT信号。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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