KR20230138663A - 스트롱암 래치 비교기 - Google Patents

스트롱암 래치 비교기 Download PDF

Info

Publication number
KR20230138663A
KR20230138663A KR1020220036524A KR20220036524A KR20230138663A KR 20230138663 A KR20230138663 A KR 20230138663A KR 1020220036524 A KR1020220036524 A KR 1020220036524A KR 20220036524 A KR20220036524 A KR 20220036524A KR 20230138663 A KR20230138663 A KR 20230138663A
Authority
KR
South Korea
Prior art keywords
nmos
pmos
source
drain
latch comparator
Prior art date
Application number
KR1020220036524A
Other languages
English (en)
Inventor
안현우
김요한
유수환
임효군
이일수
문용삼
Original Assignee
서울시립대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울시립대학교 산학협력단 filed Critical 서울시립대학교 산학협력단
Priority to KR1020220036524A priority Critical patent/KR20230138663A/ko
Publication of KR20230138663A publication Critical patent/KR20230138663A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 킥-백 노이즈(kick-back noise)를 방지할 수 있는 스트롱암 래치 비교기에 관한 것이다. 본 발명에 따른 스트롱암 래치 비교기는 PMOS(M1) 및 NMOS(M2)를 포함하는 제1 CMOS 회로; 상기 제1 CMOS 회로와 크로스-커플링되며, PMOS(M3) 및 NMOS(M4)를 포함하는 제2 CMOS 회로; 클럭 신호(CLK)=0일 때 턴-온되어 상기 제1 CMOS 회로의 출력단(OUTN)과 상기 제2 CMOS 회로의 출력단(OUTP)에 각각 전압(VDD)를 인가하는 PMOS(M5) 및 PMOS(M6); 상기 NMOS(M2)에 직렬로 연결된 NMOS(M9) 및 NMOS(M11); 및 상기 NMOS(M4)에 직렬로 연결된 NMOS(M10) 및 NMOS(M12)를 포함하되, 상기 NMOS(M9) 및 NMOS(M10)은 클럭 신호(CLK)=1일 때 턴-온되며, 상기 NMOS(M11) 및 NMOS(M12)의 소스는 그라운드에 각각 연결되며, 게이트에는 비교 대상 신호(DATA) 및 비교 대상 신호(DATAB)가 각각 인가되는 것을 특징으로 한다.

Description

스트롱암 래치 비교기{STRONGARM LATCH COMPARATOR}
본 발명은 킥-백 노이즈(kick-back noise)를 방지할 수 있는 스트롱암 래치 비교기에 관한 것으로, 과학기술정보통신부의 차세대지능형반도체기술개발(R&D)사업(과제고유번호: 1711134773, 세부과제번호: 2021M3F3A2A02037889, 과제명: 수직 적층 인공지능 플랫폼을 위한 신소자 기반 초고집적 적층형 시냅스 어레이 및 CMOS 집적회로)의 연구 결과로 도출되었다.
비교기(comparator)는 수신기가 수신한 데이터가 "0"인지 "1"인지 구분하는데 사용된다. 또한, 비교기는 SAR ADC(successive-approximation-register analog-to-digital converter)에 또한 사용된다.
고속의 신호에 사용되는 대표적인 비교기로 스트롱암 래치 비교기(StrongARM latch comparator)가 있다. 스트롱암 래치 비교기는 이전에 들어온 데이터의 대소 관계가 현재 데이터의 대소관계에 영향을 미치지 않으므로 고속의 신호에 적합하다는 장점이 있다.
도 1은 종래 기술에 따른 스트롱암 래치 비교기를 도시한 회로도이다.
도 1을 참조하면, 종래 기술에 따른 스트롱암 래치 비교기(10)는 기본적으로, 2개의 CMOS(complementary metal-oxide-semiconductor) 회로(20, 30)를 포함한다. CMOS 회로(20, 30)는 크로스-커플링(cross-coupling)되며, 각각 2개의 FET(field-effect transistor)로 구성된다.
도 2는 크로스-커플링된 2개의 CMOS 회로를 도시한 도면이다.
도 2를 참조하면, CMOS 회로(20)는 PMOS(M1) 및 NMOS(M2)로 구성되는 CMOS 인버터이며, CMOS 회로(30)는 PMOS(M3) 및 NMOS(M4)로 구성되는 CMOS 인버터이다.
보다 구체적으로는, CMOS 회로(20)는 PMOS(M1)와 NMOS(M2)가 직렬로 연결된 구성, 즉, PMOS(M1)의 드레인(D)과 NMOS(M2)의 드레인(D)이 연결되며, PMOS(M1)의 게이트(G)와 NMOS(M2)의 게이트(G)가 연결되는 구성을 포함한다.
또한, CMOS 회로(30)는 PMOS(M3)와 NMOS(M4)가 직렬로 연결된 구성, 즉, PMOS(M3)의 드레인(D)와 NMOS(M4)의 드레인(D)이 연결되며, PMOS(M3)의 게이트(G)와 NMOS(M4)의 게이트(G)가 연결되는 구성을 포함한다.
CMOS 회로(20)의 출력단(OUTN)은 CMOS 회로(30)의 입력에 연결되며, CMOS 회로(20)의 입력은 CMOS 회로(30)의 출력단(OUTP)에 연결된다. 이러한 연결 방식을 크로스-커플링이라 한다.
본 명세서에서, CMOS 회로는 상술한 바와 같이, 1개의 PMOS와 1개의 NMOS가 직렬로 연결된 구성을 지칭하며, "크로스-커플링"은 상술한 입력단과 출력단의 연결 방식을 지칭한다. 또한, 본 명세서에서, "연결"은 신호, 전압 등이 전달될 수 있도록 전기적으로 연결되는 것을 의미한다.
다시 도 1을 참조하면, 종래 기술에 따른 스트롱암 래치 비교기(10)는 클럭 신호(CLK)가 인가되는 PMOS(M5), PMOS(M6) 및 NMOS(M9) 및 비교 대상 신호(DATA, DATAB)가 각각 인가되는 NMOS(M7) 및 NMOS(M8)을 포함한다. 여기서, 비교 대상 신호(DATA, DATAB)는 서로 반전 신호일 수 있다. 예를 들어, 차동 신호(differential signal)의 경우 동일한 신호를 (+) 신호와 (-) 신호로 송신하는데, (+) 신호와 (-) 신호의 크기를 비교하면 수신한 신호가 "1"인지 "0"인지 판정할 수 있다.
도 1에 도시된 종래 기술에 따른 스트롱암 래치 비교기(10)의 동작을 설명하면 다음과 같다.
먼저, CLK=1이면, NMOS(M9)가 턴-온(turn on)된다. 이 때 예를 들어, DATA>DATAB이면, NMOS(M7)에 흐르는 전류(I7)가 NMOS(M8)에 흐르는 전류(I8)보다 크다. 따라서, 출력단(OUTN)의 전위(VN)가 출력단(OUTP)의 전위(VP)보다 더 빠른 속도로 강하된다. 즉, VN<VP이 된다.
CLK=1일 때는 PMOS(M5) 및 PMOS(M6)가 턴-오프(turn off) 상태이므로 CMOS 회로(20)와 CMOS 회로(30)는 클럭 신호(CLK)가 "0"에서 "1"로 되는 순간부터 크로스-커플링된 상태가 된다. 즉, 클럭 신호(CLK)가 "0"에서 "1"로 되는 순간부터 출력값이 결정되기 시작하며, 출력값이 결정되면 그 값이 유지된다.
CLK=0이면, NMOS(M9)가 턴-오프되고, PMOS(M5) 및 PMOS(M6)는 턴-온된다. 그 결과 NMOS(M9)를 통해 그라운드로 흐르는 전류는 차단되고, 출력단(OUTN) 및 출력단(OUTP)은 전압(VDD)로 충전(pre-charge)된다(즉, VN=VP=VDD).
이와 같이, CLK=0일 때, 출력단(OUTN) 및 출력단(OUTP)을 전압(VDD)로 충전하면, 다음 CLK=1일 때의 비교 대상 신호(DATA, DATAB)의 비교가 용이해진다.
이와 같이, 스트롱암 래치 비교기는 비교 대상 신호(DATA, DATAB)의 크기에 따라 출력단(OUTN) 및 출력단(OUTP) 중 어느 하나는 "1"에 가깝게, 다른 하나는 "0"에 가까운 신호로 만들어 주어 비교기의 기능을 수행한다.
그런데, 도 1에 종래 기술에 따른 스트롱암 래치 비교기에는 킥-백 노이즈(kick-back noise)라는 치명적인 단점이 있다.
킥-백 노이즈는 전자 회로에서 출력 신호의 변화가 입력 신호에 영향을 주어잡음(noise)처럼 작용하는 것을 의미한다. 모든 회로에는 킥-백 노이즈가 존재하지만, 스트롱암 래치 비교기에서 발생하는 킥-백 노이즈는 다른 전자 회로에 비해 매우 치명적이다.
도 3은 도 1에 도시된 종래 기술에 따른 스트롱암 래치 비교기의 킥-백 노이즈를 설명하기 위한 도면이며, 도 4는 도 1에 도시된 종래 기술에 따른 스트롱암 래치 비교기에서 발생하는 킥-백 노이즈를 도시한 파형도이다.
도 3을 참조하면, NMOS(M7)의 게이트(G)와 드레인(D) 사이에는 기생 커패시턴스(parasitic capacitance)(40)가 존재하며, NMOS(M8)의 게이트(G)와 드레인(D) 사이에는 기생 커패시턴스(50)가 존재한다.
킥-백 노이즈는 기생 커패시턴스(40) 및 기생 커패시턴스(50)에 의해 발생하는데 이에 대해 상세히 설명한다.
도 4를 참조하면, 킥-백 노이즈가 없는 이상적인 경우에는 비교 대상 신호(DATAi, DATABi)와 같이 출력 신호가 입력 신호인 비교 대상 신호(DATAi, DATABi)에 영향을 주지 않는다.
반면에, 킥-백 노이즈가 발생하면, 출력 신호가 입력 신호인 비교 대상 신호(DATAi, DATABi)에 영향을 주어, 비교 대상 신호(DATAk, DATABk)에 왜곡이 발생한다.
이에 대해 보다 구체적으로 설명하면 다음과 같다.
클럭 신호(CLK)가 "0"에서 "1"이 되면, NMOS(M9)가 턴-온(turn on)된다. DATA>DATAB인 경우를 예를 들면, 앞서 설명한 바와 같이, 출력단(OUTN)의 전위(VN)가 출력단(OUTP)의 전위(VP)보다 더 빠른 속도로 강하된다. 마찬가지로, 도 4에 도시된 바와 같이, 노드(P)의 전위도 노드(Q)의 전위에 비해 더 빠른 속도로 0으로 수렴한다.
그런데, 그 양단의 전압을 일정하게 유지하려는 커패시터의 성질로 인하여 NMOS(M7)의 게이트(G) 전압과 NMOS(M8)의 게이트(G) 전압도 함께 강하된다. 즉, 기생 커패시턴스(40) 및 기생 커패시턴스(50)로 인하여, NMOS(M7) 및 NMOS(M8)의 게이트(G)에 각각 인가되는 비교 대상 신호(DATAi, DATABi)에 전압 강하가 발생하고, 이로 인하여 비교 대상 신호(DATAi, DATABi)는 도 4에 도시된 비교 대상 신호(DATAk, DATABk)와 같이 왜곡된다.
이와 같이, 출력 신호가 입력 신호의 왜곡을 유발하는 것을 킥-백 노이즈라 한다.
여기서, 노드(Q)의 전위는 노드(P)의 전위에 비해 느린 속도로 강하되므로 NMOS(M8)의 게이트(G)에 발생하는 전압 강하는 상대적으로 작다. 즉, 비교 대상 신호(DATABi)에 영향을 주는 킥-백 노이즈도 상대적으로 작다.
결과적으로, 킥-백 노이즈는 비교 대상 신호의 전압이 높을수록 더 많이 발생하고, 이것은 비교기의 샘플링 게인을 감소시켜 비교기의 성능을 저하시킨다.
따라서, 킥-백 노이즈를 방지할 수 있는 향상된 스트롱암 래치 비교기가 필요하다.
1. 특허 공개 제10-2010-0120749호
1. 논문 "Characterizing sampling aperture of clocked comparators", M. Jeeradit, et al., 2008 IEEE Symposium on VLSI Circuits 2. 논문 "Kickback noise reduction techniques for CMOS latched comparators", P.M. Figueiredo et. al., IEEE Transactions on Circuits and Systems II: Express Briefs (Volume: 53, Issue: 7, July 2006) 3. 논문 "A Kick-Back Reduced Comparator for a 4-6-Bit 3-GS/s Flash ADC in a 90nm CMOS Process", T. Sundstrom, et al., 2007 14th International Conference on Mixed Design of Integrated Circuits and Systems
본 발명은 킥-백 노이즈(kick-back noise)를 방지할 수 있는 스트롱암 래치 비교기를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 스트롱암 래치 비교기는 PMOS(M1) 및 NMOS(M2)를 포함하는 제1 CMOS 회로; 상기 제1 CMOS 회로와 크로스-커플링되며, PMOS(M3) 및 NMOS(M4)를 포함하는 제2 CMOS 회로; 클럭 신호(CLK)=0일 때 턴-온되어 상기 제1 CMOS 회로의 출력단(OUTN)과 상기 제2 CMOS 회로의 출력단(OUTP)에 각각 전압(VDD)를 인가하는 PMOS(M5) 및 PMOS(M6); 상기 NMOS(M2)에 직렬로 연결된 NMOS(M9) 및 NMOS(M11); 및 상기 NMOS(M4)에 직렬로 연결된 NMOS(M10) 및 NMOS(M12)를 포함하되, 상기 NMOS(M9) 및 NMOS(M10)은 클럭 신호(CLK)=1일 때 턴-온되며, 상기 NMOS(M11) 및 NMOS(M12)의 소스는 그라운드에 각각 연결되며, 게이트에는 비교 대상 신호(DATA) 및 비교 대상 신호(DATAB)가 각각 인가되는 것을 특징으로 한다.
본 발명에 따른 스트롱암 래치 비교기는 클럭 신호(CLK)=0일 때 턴-온되어 상기 NMOS(M2)의 소스와 상기 NMOS(M4)의 소스에 각각 상기 전압(VDD)을 인가하는 PMOS(M7) 및 PMOS(M8)를 더 포함할 수 있다.
상기 PMOS(M1)의 소스에는 전압(VDD)이 인가되며, 상기 PMOS(M1)의 드레인에는 상기 NMOS(M2)의 드레인이 연결되며, PMOS(M1) 및 상기 NMOS(M2)의 게이트는 각각 상기 출력단(OUTP)에 연결되는 것이 바람직하다.
상기 NMOS(M9)의 드레인은 상기 NMOS(M2)의 소스에 연결되며, 상기 NMOS(M9)의 소스는 상기 NMOS(M11)의 드레인에 연결되는 것이 바람직하다.
상기 PMOS(M3)의 소스에는 전압(VDD)이 인가되며, 상기 PMOS(M3)의 드레인에는 상기 NMOS(M4)의 드레인이 연결되며, PMOS(M3) 및 상기 NMOS(M4)의 게이트는 각각 상기 출력단(OUTN)에 연결되는 것이 바람직하다.
상기 NMOS(M10)의 드레인은 상기 NMOS(M4)의 소스에 연결되며, 상기 NMOS(M10)의 소스는 상기 NMOS(M12)의 드레인에 연결되는 것이 바람직하다.
본 발명에 따른 스트롱암 래치 비교기는 상기 NMOS(M12)에 병렬로 연결되며, 그 게이트에 문턱 전압(VTHP)이 인가되는 NMOS(M13); 및 상기NMOS(M11)에 병렬로 연결되며, 그 게이트에 문턱 전압(VTHN)이 인가되는 NMOS(M14)를 더 포함할 수 있다.
본 발명에 따른 스트롱암 래치 비교기는 클럭 신호(CLK)=0일 때 턴-온되어 상기 NMOS(M2)의 소스와 상기 NMOS(M4)의 소스에 각각 상기 전압(VDD)을 인가하는 PMOS(M7) 및 PMOS(M8)를 더 포함할 수 있다.
상기 NMOS(M12)의 드레인은 상기 NMOS(M13)의 드레인에 연결되며, 상기 NMOS(M12)의 소스와 상기 NMOS(M13)의 소스는 각각 그라운드에 연결되는 것이 바람직하다.
상기 NMOS(M11)의 드레인은 상기 NMOS(M14)의 드레인에 연결되며, 상기 NMOS(M11)의 소스와 상기 NMOS(M14)의 소스는 각각 그라운드에 연결되는 것이 바람직하다.
본 발명에 따른 스트롱암 래치 비교기는 다음과 같은 장점이 있다.
(1) 종래 기술에 따른 스트롱암 래치 비교기에서 발생하는 킥-백 노이즈를 감소시킬 수 있어 입력 신호의 왜곡을 방지할 수 있다.
(2) 복잡한 킥-백 노이즈 제거 회로를 추가하지 않고 킥-백 노이즈를 감소시킬 수 있어 제조 비용이 상대적으로 저렴하다.
도 1은 종래 기술에 따른 스트롱암 래치 비교기를 도시한 회로도.
도 2는 크로스-커플링된 2개의 CMOS 회로를 도시한 도면.
도 3은 도 1에 도시된 종래 기술에 따른 스트롱암 래치 비교기의 킥-백 노이즈를 설명하기 위한 도면.
도 4는 도 1에 도시된 종래 기술에 따른 스트롱암 래치 비교기에서 발생하는 킥-백 노이즈를 도시한 파형도.
도 5는 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기를 도시한 회로도.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기에서 발생하는 킥-백 노이즈의 영향을 계산하기 위한 회로도.
도 7은 본 발명의 제2 실시예에 따른 스트롱암 래치 비교기를 도시한 회로도.
이하에서는, 첨부된 도면을 참조하여, 본 발명에 따른 스트롱암 래치 비교기에 대해 상세히 설명한다.
도 5는 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기를 도시한 회로도이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)는 제1 CMOS 회로(120), 제2 CMOS 회로(130), PMOS(M5), PMOS(M6), NMOS(M9), NMOS(M11), NMOS(M10) 및 NMOS(M12)를 포함한다.
또한, 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)는 PMOS(M7) 및 PMOS(M8)를 더 포함할 수 있다.
제1 CMOS 회로(120)는 PMOS(M1) 및 NMOS(M2)로 구성되는 CMOS 인버터이며, 제2 CMOS 회로(130)는 PMOS(M3) 및 NMOS(M4)로 구성되는 CMOS 인버터이다.
보다 구체적으로는, 제1 CMOS 회로(120)는 PMOS(M1)와 NMOS(M2)가 직렬로 연결된 구성을 포함한다. 즉, 도 5에 도시된 바와 같이, PMOS(M1)의 소스(S)에는 전압(VDD)이 인가되며, PMOS(M1)의 드레인(D)과 NMOS(M2)의 드레인(D)이 연결되며, PMOS(M1)의 게이트(G)와 NMOS(M2)의 게이트(G)는 각각 출력단(OUTP)에 연결된다.
또한, 제2 CMOS 회로(130)는 PMOS(M3)와 NMOS(M4)가 직렬로 연결된 구성을 포함한다. 즉, 도 5에 도시된 바와 같이, PMOS(M3)의 소스(S)에는 전압(VDD)이 인가되며, PMOS(M3)의 드레인(D)와 NMOS(M4)의 드레인(D)이 연결되며, PMOS(M3)의 게이트(G)와 NMOS(M4)의 게이트(G)는 각각 출력단(OUTN)에 연결된다.
제1 CMOS 회로(120)의 출력단(OUTN)은 제2 CMOS 회로(130)의 입력에 연결되며, 제1 CMOS 회로(120)의 입력은 제2 CMOS 회로(130)의 출력단(OUTP)에 연결된다. 즉, 도 5에 도시된 제1 CMOS 회로(120) 및 제2 CMOS 회로(130)는 도 2에 도시된 바와 같이 크로스-커플링된다.
PMOS(M5) 및 PMOS(M6)는 PMOS(M1) 및 PMOS(M3)와 각각 병렬로 연결되며, PMOS(M5) 및 PMOS(M6)의 게이트(G)에는 클럭 신호(CLK)가 인가된다. PMOS(M5) 및 PMOS(M6)는 클럭 신호가 low일 때, 즉 CLK=0일 때 턴-온되어 제1 CMOS 회로(120)의 출력단(OUTN)과 제2 CMOS 회로(130)의 출력단(OUTP)에 각각 전압(VDD)를 인가한다. 즉, PMOS(M5) 및 PMOS(M6)는 CLK=0일 때 출력단(OUTN) 및 출력단(OUTP)을 전압(VDD)로 충전(pre-charge)한다.
NMOS(M9) 및 NMOS(M11)는 NMOS(M2)와 그라운드 사이에 직렬로 연결된다. 구체적으로는, NMOS(M9)의 드레인(D)은 NMOS(M2)의 소스(S)에 연결되며, NMOS(M9)의 소스(S)는 NMOS(M11)의 드레인(D)에 연결된다. 또한, NMOS(M11)의 소스(S)는 그라운드에 연결된다.
NMOS(M9)의 게이트(G)에는 클럭 신호(CLK)가 인가된다. 따라서, NMOS(M9)는 클럭 신호가 high일 때, 즉 CLK=1일 때 턴-온된다.
NMOS(M11)의 게이트(G)에는 비교 대상 신호(DATA)가 인가된다. 따라서, NMOS(M11)는 비교 대상 신호(DATA)의 크기에 따라 턴-오프, 턴-온되거나 선형 영역에서 동작할 수 있다.
NMOS(M10) 및 NMOS(M12)는 NMOS(M4)와 그라운드 사이에 직렬로 연결된다. 구체적으로는, NMOS(M10)의 드레인(D)은 NMOS(M4)의 소스(S)에 연결되며, NMOS(M10)의 소스(S)는 NMOS(M12)의 드레인(D)에 연결된다. 또한, NMOS(M12)의 소스(S)는 그라운드에 연결된다.
NMOS(M10)의 게이트(G)에는 클럭 신호(CLK)가 인가된다. 따라서, NMOS(M10)는 클럭 신호가 high일 때, 즉 CLK=1일 때 턴-온된다.
NMOS(M12)의 게이트(G)에는 비교 대상 신호(DATAB)가 인가된다. 따라서, NMOS(M12)는 비교 대상 신호(DATAB)의 크기에 따라 턴-오프, 턴-온되거나 선형 영역에서 동작할 수 있다.
PMOS(M7)는 클럭 신호(CLK)=0일 때 턴-온되어 NMOS(M2)의 소스(S)에 전압(VDD)을 인가한다. 구체적으로는, PMOS(M7)의 소스(S)에는 전압(VDD)이 인가되며, 드레인(D)은 NMOS(M2)의 소스(S)에 연결된다.
PMOS(M8)는 클럭 신호(CLK)=0일 때 턴-온되어 NMOS(M4)의 소스(S)에 전압(VDD)을 인가한다. 구체적으로는, PMOS(M8)의 소스(S)에는 전압(VDD)이 인가되며, 드레인(D)은 NMOS(M4)의 소스(S)에 연결된다.
PMOS(M7)와 PMOS(M8)는 각각 PMOS(M5) 및 PMOS(M6)와 유사하게, CLK=0일 때 NMOS(M2) 및 NMOS(M4)의 소스(S)를 각각 전압(VDD)로 충전(pre-charge)한다.
이하에서는, 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)의 동작에 대해 상세히 설명한다.
본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)의 동작은 종래 기술에 따른 스트롱암 래치 비교기(10)와 거의 동일하다.
구체적으로는, 먼저, CLK=1이면, NMOS(M9)와 NMOS(M10)이 턴-온된다. 그리고, 비교 대상 신호(DATA)와 비교 대상 신호(DATAB)의 대소에 따라 NMOS(M11)와 NMOS(M12)에 흐르는 전류량에 차이가 발생하고, 흐르는 젼류량에 따라, 출력단(OUTN)의 전위(VN)와 출력단(OUTP)의 전위(VP)에도 차이가 발생한다.
예를 들어, DATA<DATAB이면, NMOS(M11)에 흐르는 전류(I11)가 NMOS(M12)에 흐르는 전류(I12)보다 작다. 따라서, 출력단(OUTP)의 전위(VP)가 출력단(OUTN)의 전위(VN)보다 더 빠른 속도로 강하된다. 즉, VN>VP이 된다.
여기서, 제1 CMOS 회로(120)와 제2 CMOS 회로(130)는 크로스-커플링되어 있으므로 전위(VN)와 전위(VP)의 차이가 증폭되어 매우 빠른 속도로 "1"과 "0"을 출력한다. 예를 들어, 상술한 바와 같이 DATA<DATAB이면, OUTN=1, OUTP=0이 출력된다.
CLK=0이면, NMOS(M9) 및 NMOS(M10)가 턴-오프되고, PMOS(M5), PMOS(M6), PMOS(M7), PMOS(M8)은 턴-온된다. 그 결과 NMOS(M9) 및 NMOS(M10)를 통해 흐르는 전류는 차단되고, NMOS(M2)와 NMOS(M4)의 드레인(D) 및 소스(S)는 각각 전압(VDD)로 충전(pre-charge)되어, 다음 CLK=1일 때의 동작을 미리 준비하게 된다
본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)에서는 종래 기술에 따른 스트롱암 래치 비교기(10)에 비해 킥-백 노이즈가 거의 발생하지 않는다. 이에 대해 도 6을 참조하여 상세히 설명한다.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기에서 발생하는 킥-백 노이즈의 영향을 계산하기 위한 회로도이다.
킥-백 노이즈는, 도 4에 도시된 바와 같이, CLK=0에서 CLK=1로 천이될 때 발생한다. 이 때, NMOS(M9)는 포화(saturation) 상태이고, NMOS(M11)은 선형 영역(linear region)에서 동작한다.
천이되는 순간의 도 6의 (a)의 회로를 소신호 모델링(small signal modeling)하면 도 6의 (b)의 회로와 같다.
도 6의 (b)의 회로에서 NMOS(M11)의 드레인(D) 전압의 변화량(Vkb)을 계산하면 아래의 수학식 1과 같다.
Figure pat00001
여기서, Ron11은 선형 영역에서의 NMOS(M11)의 온저항(on-resistance)이며, gm9은 포화 영역에서의 NMOS(M9)의 트랜스-컨덕턴스(trans-conductance)이며, ro9는 포화 영역에서의 NMOS(M9)의 출력 저항(output resistance)이다.
수학식 1에서 알 수 있는 바와 같이, NMOS(M11)의 드레인(D) 전압의 변화량(Vkb)은 ΔV에 비해 매우 작다. 구체적으로는, NMOS(M9)가 없다면, ΔV=Vkb이므로 큰 킥-백 노이즈가 발생하여 비교 대상 신호(DATA)를 왜곡시켰을 것이다. 그러나, NMOS(M9)로 인하여, NMOS(M11)의 드레인(D) 전압의 변화량(Vkb)이 크게 감소한다. 즉, 킥-백 노이즈로 인한 비교 대상 신호(DATA)의 왜곡이 최소화된다.
도 7은 본 발명의 제2 실시예에 따른 스트롱암 래치 비교기를 도시한 회로도이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 스트롱암 래치 비교기(200)는 NMOS(M13) 및 NMOS(M14)를 제외하면, 도 5에 도시된 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)와 동일하다. 따라서, 이하에서는, NMOS(M13) 및 NMOS(M14)에 대해서만 상세히 설명한다.
NMOS(M13)는 NMOS(M12)에 병렬로 연결된다. 즉, NMOS(M13)의 드레인(D)은 NMOS(M12)의 드레인(D)에 연결되며, NMOS(M13)의 소스(S)는 NMOS(M12)의 소스(S)와 연결된다. NMOS(M13)의 소스(S)는 그라운드에 연결되며, 게이트(G)에는 문턱 전압(VTHP)이 인가된다.
NMOS(M14)는 NMOS(M11)에 병렬로 연결된다. 즉, NMOS(M14)의 드레인(D)은 NMOS(M11)의 드레인(D)에 연결되며, NMOS(M14)의 소스(S)는 NMOS(M11)의 소스(S)와 연결된다. NMOS(M14)의 소스(S)는 그라운드에 연결되며, 게이트(G)에는 문턱 전압(VTHN)이 인가된다.
도 7에 도시된 본 발명의 제2 실시예에 따른 스트롱암 래치 비교기(200)의 동작은 본 발명의 제1 실시예에 따른 스트롱암 래치 비교기(100)와 실질적으로 동일하므로 자세한 설명은 생략한다.
다만, 도 7에 도시된 본 발명의 제2 실시예에 따른 스트롱암 래치 비교기(200)는 비교 대상 신호(DATA)와 문턱 전압(VTHP)을 비교하고, 비교 대상 신호(DATAB)와 문턱 전압(VTHN)을 비교한다는 점에서 제1 실시예에 따른 스트롱암 래치 비교기(100)와 상이하다. 비교 대상 신호가 차동 신호인 경우, 비교 대상 신호(DATA)와 비교 대상 신호(DATAB)를 비교하여 그 값을 판정할 수도 있지만, 비교 대상 신호(DATA, DATAB)와 문턱 전압(VTHP, VTHN)을 비교하여 그 값을 판정할 수도 있다. 따라서, 도 7에 도시된 본 발명의 제2 실시예에 따른 스트롱암 래치 비교기(200)는 비교 대상 신호(DATA, DATAB)와 문턱 전압(VTHP, VTHN)을 비교하여 그 값을 판정하는데 사용될 수 있다.

Claims (10)

  1. PMOS(M1) 및 NMOS(M2)를 포함하는 제1 CMOS 회로;
    상기 제1 CMOS 회로와 크로스-커플링되며, PMOS(M3) 및 NMOS(M4)를 포함하는 제2 CMOS 회로;
    클럭 신호(CLK)=0일 때 턴-온되어 상기 제1 CMOS 회로의 출력단(OUTN)과 상기 제2 CMOS 회로의 출력단(OUTP)에 각각 전압(VDD)를 인가하는 PMOS(M5) 및 PMOS(M6);
    상기 NMOS(M2)에 직렬로 연결된 NMOS(M9) 및 NMOS(M11); 및
    상기 NMOS(M4)에 직렬로 연결된 NMOS(M10) 및 NMOS(M12)
    를 포함하되,
    상기 NMOS(M9) 및 NMOS(M10)은 클럭 신호(CLK)=1일 때 턴-온되며,
    상기 NMOS(M11) 및 NMOS(M12)의 소스는 그라운드에 각각 연결되며, 게이트에는 비교 대상 신호(DATA) 및 비교 대상 신호(DATAB)가 각각 인가되는 것을 특징으로 하는 스트롱암 래치 비교기.
  2. 제1항에 있어서,
    클럭 신호(CLK)=0일 때 턴-온되어 상기 NMOS(M2)의 소스와 상기 NMOS(M4)의 소스에 각각 상기 전압(VDD)을 인가하는 PMOS(M7) 및 PMOS(M8)를 더 포함하는 것을 특징으로 하는 스트롱암 래치 비교기.
  3. 제1항에 있어서,
    상기 PMOS(M1)의 소스에는 전압(VDD)이 인가되며, 상기 PMOS(M1)의 드레인에는 상기 NMOS(M2)의 드레인이 연결되며, PMOS(M1) 및 상기 NMOS(M2)의 게이트는 각각 상기 출력단(OUTP)에 연결되는 것을 특징으로 하는 스트롱암 래치 비교기.
  4. 제3항에 있어서,
    상기 NMOS(M9)의 드레인은 상기 NMOS(M2)의 소스에 연결되며, 상기 NMOS(M9)의 소스는 상기 NMOS(M11)의 드레인에 연결되는 것을 특징으로 하는 스트롱암 래치 비교기.
  5. 제1항에 있어서,
    상기 PMOS(M3)의 소스에는 전압(VDD)이 인가되며, 상기 PMOS(M3)의 드레인에는 상기 NMOS(M4)의 드레인이 연결되며, PMOS(M3) 및 상기 NMOS(M4)의 게이트는 각각 상기 출력단(OUTN)에 연결되는 것을 특징으로 하는 스트롱암 래치 비교기.
  6. 제5항에 있어서,
    상기 NMOS(M10)의 드레인은 상기 NMOS(M4)의 소스에 연결되며, 상기 NMOS(M10)의 소스는 상기 NMOS(M12)의 드레인에 연결되는 것을 특징으로 하는 스트롱암 래치 비교기.
  7. 제1항에 있어서,
    상기 NMOS(M12)에 병렬로 연결되며, 그 게이트에 문턱 전압(VTHP)이 인가되는 NMOS(M13); 및
    상기NMOS(M11)에 병렬로 연결되며, 그 게이트에 문턱 전압(VTHN)이 인가되는 NMOS(M14)
    를 더 포함하는 것을 특징으로 하는 스트롱암 래치 비교기.
  8. 제7항에 있어서,
    클럭 신호(CLK)=0일 때 턴-온되어 상기 NMOS(M2)의 소스와 상기 NMOS(M4)의 소스에 각각 상기 전압(VDD)을 인가하는 PMOS(M7) 및 PMOS(M8)를 더 포함하는 것을 특징으로 하는 스트롱암 래치 비교기.
  9. 제7항에 있어서,
    상기 NMOS(M12)의 드레인은 상기 NMOS(M13)의 드레인에 연결되며, 상기 NMOS(M12)의 소스와 상기 NMOS(M13)의 소스는 각각 그라운드에 연결되는 것을 특징으로 하는 스트롱암 래치 비교기.
  10. 제7항에 있어서,
    상기 NMOS(M11)의 드레인은 상기 NMOS(M14)의 드레인에 연결되며, 상기 NMOS(M11)의 소스와 상기 NMOS(M14)의 소스는 각각 그라운드에 연결되는 것을 특징으로 하는 스트롱암 래치 비교기.
KR1020220036524A 2022-03-24 2022-03-24 스트롱암 래치 비교기 KR20230138663A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220036524A KR20230138663A (ko) 2022-03-24 2022-03-24 스트롱암 래치 비교기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220036524A KR20230138663A (ko) 2022-03-24 2022-03-24 스트롱암 래치 비교기

Publications (1)

Publication Number Publication Date
KR20230138663A true KR20230138663A (ko) 2023-10-05

Family

ID=88294832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220036524A KR20230138663A (ko) 2022-03-24 2022-03-24 스트롱암 래치 비교기

Country Status (1)

Country Link
KR (1) KR20230138663A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117714907A (zh) * 2024-02-06 2024-03-15 安徽大学 用在cmos图像传感器的fir滤波器以及adc模块

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100120749A (ko) 2009-05-07 2010-11-17 포항공과대학교 산학협력단 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100120749A (ko) 2009-05-07 2010-11-17 포항공과대학교 산학협력단 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1. 논문 "Characterizing sampling aperture of clocked comparators", M. Jeeradit, et al., 2008 IEEE Symposium on VLSI Circuits
2. 논문 "Kickback noise reduction techniques for CMOS latched comparators", P.M. Figueiredo et. al., IEEE Transactions on Circuits and Systems II: Express Briefs (Volume: 53, Issue: 7, July 2006)
3. 논문 "A Kick-Back Reduced Comparator for a 4-6-Bit 3-GS/s Flash ADC in a 90nm CMOS Process", T. Sundstrom, et al., 2007 14th International Conference on Mixed Design of Integrated Circuits and Systems

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117714907A (zh) * 2024-02-06 2024-03-15 安徽大学 用在cmos图像传感器的fir滤波器以及adc模块
CN117714907B (zh) * 2024-02-06 2024-04-19 安徽大学 用在cmos图像传感器的fir滤波器以及adc模块

Similar Documents

Publication Publication Date Title
US11316505B2 (en) Delay based comparator
US6847234B2 (en) Comparison apparatus operated at a low voltage
Hassanpourghadi et al. A low-power low-offset dynamic comparator for analog to digital converters
US9490832B1 (en) Analog-to-digital converter circuit and method of implementing an analog-to-digital converter circuit
US7501862B2 (en) Comparator with low offset voltage
US9306553B2 (en) Voltage level shifter with a low-latency voltage boost circuit
US20090108881A1 (en) Latch-Based Sense Amplifier
US7208980B2 (en) Comparator with offset compensation
CN106067822B (zh) 一种高速高精度的cmos锁存比较器
US6744284B2 (en) Receiver circuit of semiconductor integrated circuit
KR20230138663A (ko) 스트롱암 래치 비교기
US20090066388A1 (en) Schmitt Trigger Circuit
US7583218B2 (en) Comparator and A-D converter
US7907075B2 (en) Semiconductor device
US20210359673A1 (en) Low power comparator
US9178499B2 (en) Low-power offset-stored latch
US20060164144A1 (en) Flip-flop circuit and semiconductor device
US20220302903A1 (en) Circuits and methods for reducing kickback noise in a comparator
US20040189356A1 (en) Power-on detector, and power-on reset circuit using the same
US11843386B1 (en) Latched comparator circuitry with reduced clock feedthrough
KR100452643B1 (ko) 저전원에서 안정적으로 동작하는 비교 장치
CN117394858B (zh) 一种降低回踢噪声的比较器、模数转换器及装置
US20220166413A1 (en) Comparator set-reset latch circuit and method for capacitively storing bits
JPH0766727A (ja) 電界効果トランジスタで構成されるアナログ信号のサンプリング回路
JP2005057627A (ja) ピーク検出回路

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal