JP2009076966A - 固体撮像素子およびカメラシステム - Google Patents

固体撮像素子およびカメラシステム Download PDF

Info

Publication number
JP2009076966A
JP2009076966A JP2007241318A JP2007241318A JP2009076966A JP 2009076966 A JP2009076966 A JP 2009076966A JP 2007241318 A JP2007241318 A JP 2007241318A JP 2007241318 A JP2007241318 A JP 2007241318A JP 2009076966 A JP2009076966 A JP 2009076966A
Authority
JP
Japan
Prior art keywords
reset
pixel
row
signal
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007241318A
Other languages
English (en)
Other versions
JP4442669B2 (ja
Inventor
Hirotaka Ui
博貴 宇井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2007241318A priority Critical patent/JP4442669B2/ja
Priority to TW097134561A priority patent/TWI390968B/zh
Priority to KR1020080090455A priority patent/KR101440921B1/ko
Priority to US12/211,283 priority patent/US8279310B2/en
Priority to CN2008102123710A priority patent/CN101394465B/zh
Publication of JP2009076966A publication Critical patent/JP2009076966A/ja
Application granted granted Critical
Publication of JP4442669B2 publication Critical patent/JP4442669B2/ja
Priority to US13/606,153 priority patent/US8593551B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/531—Control of the integration time by controlling rolling shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/532—Control of the integration time by controlling global shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/779—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】設計の困難性を招くことなく、リセット動作時の瞬時電流を抑制することが可能で、ひいては消費電力の削減を図ることが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】画素駆動回路１０２は、シフトクロック発生回路１０３によるシフトクロックＳＣＫに同期して、これらシフトレジスタに所定の行指定信号をシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、転送制御線ＬＴｘ、リセット制御線ＬＲＳＴへの制御信号Ｔｘ，ＲＳＴの出力制御を行う。
【選択図】図５

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
そして、ＣＭＯＳイメージセンサでは一般に画素をリセットする際に、行ごとに遂次画素をリセットしていく方式が取られることが多い（以後、この方式をローリングシャッターと呼ぶ）。ローリングシャッター動作について、具体的な回路例を用いて説明する。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して出力信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（セレクト信号）が選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力信号線１６に出力する。出力信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」とだけ記すことにする。
一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。これをＰ相出力と呼ぶことにする。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶことにする。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」とだけ記すことにする。
図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素アレイ部２１、画素駆動回路（垂直駆動回路）２２、およびカラム回路（列処理回路）２３により構成されている。
画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
図３は、図２に示した回路のローリングシャッター動作のタイミングチャートを示す図である。
図３に示すように、行遂次に画素リセット動作を行っていき、それを追いかける形で行遂次に画素読み出し動作を行う。
各行の画素は、画素リセット動作と画素読み出し動作の間、光電変換素子に信号を蓄積し、これを画素読み出し動作で読み出す。
ところが、図３からわかるように、各行の信号蓄積期間の長さは等しいが、蓄積している時刻は異なっている。
このため、移動物体を撮像した際に、移動物体がゆがんだ画像になってしまうことが問題となる。
この蓄積時刻差は、画素リセット動作が画素読み出し動作と同期する必要があるため、一般に画素読み出し動作に律速される。
この画像のゆがみの問題に対処するため、ローリングシャッターとメカニカルシャッター（以下、メカシャッターという）を併用する場合がある。
図４は、ローリングシャッターとメカシャッターを併用したときのタイミングチャートの一例を示す図である。
この動作では画素が全て同時に画素リセット動作を行い（露光開始）、露光時間の後、メカシャッターを閉じ（露光終了）、その後読み出し動作を行う。
この動作では露光開始・終了のタイミングが全画素同時となるので画像のゆがみの問題はい。
しかしながら、この場合、全ての画素が同時に画素リセット動作を行うので、瞬間的に大きな電流がセンサに流れる。
この瞬間電流に対応できるようにセンサ内部の電源配線幅を十分に大きくしなければならないなど、センサの電源設計が困難になり、またセンサに電源を供給する外部電源もこの大きな瞬間電流に対応できるように設計しなければならない。
このように、既存の技術では、ローリングシャッター動作のために画像がゆがみ、それを回避するためにメカシャッターを併用しても大きな瞬間電流に対応するためにセンサおよびシステムの電源設計に困難が生じるという不利益がある。
本発明は、設計の困難性を招くことなく、リセット動作時の瞬時電流を抑制することが可能で、ひいては消費電力の削減を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、複数行の上記画素回路に対して、画素をリセットする信号を供給する画素リセット制御機能を含み、上記画素リセット制御機能により、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するようにリセット制御を行う。
好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が一定である。
また、好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が可変である。
また、好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が一定ではない。
また、好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が、リセット対象行変更動作の一部または全てが可変である。
好適には、上記画素駆動部は、リセット行を指定するためのシフトレジスタを有し、当該シフトレジスタは、連続した行指定信号を入力することによりリセット対象行を複数指定することが可能であり、上記リセット対象行変更動作が上記シフトレジスタのシフト動作である。
好適には、上記画素駆動部は、シフトクロックに同期して、上記シフトレジスタに上記行指定信号をシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、上記画素をリセットする信号の出力制御を行う。
好適には、上記画素駆動部は、単一または複数の行アドレスを指定する回路を有し、当該回路の出力する指定信号を他行に伝播させることで、リセット対象行を複数指定する。
好適には、上記行アドレスを指定する回路が、シフトレジスタを含む。
また、好適には、上記行アドレスを指定する回路が、組み合わせ論理回路によるアドレスデコーダを含む。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、複数行の上記画素回路に対して、画素をリセットする信号を供給する画素リセット制御機能を含み、上記画素リセット制御機能のより、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するようにリセット制御を行う。
本発明によれば、画素駆動部の画素リセット制御機能により、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在する。そして、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在する。
本発明によれば、設計の困難性を招くことなく、リセット動作時の瞬時電流を抑制することが可能で、ひいては消費電力の削減を図ることができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
＜第１実施形態＞
図５は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１０１、画素駆動部としての画素駆動回路（垂直駆動回路）１０２、シフトクロック発生回路１０３、およびカラム回路（列処理回路）１０４を有する。
画素アレイ部１０１は、複数の画素回路１０１Ａが２次元状（マトリクス状）に配列されている。
図６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１０１Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有し、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
本実施形態においては、４つの能動素子のうち、転送トランジスタ１１２およびリセットトランジスタ１１３によりリセット回路１１０が構成されている。
つまり、本実施形態において、転送トランジスタ１１２およびリセットトランジスタ１１３をオンにすることが広い意味で本発明の画像をリセットする動作に相当し、転送トランジスタ１１２をオン、オフ制御する制御信号Ｔｘ、およびリセットトランジスタ１１３をオン、オフ制御する制御信号ＲＳＴの両方またはいずれかが、広い意味で本発明の画素をリセットする信号に相当する。
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム回路１０４に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素アレイ部１０１に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動回路１０２により駆動される。
画素駆動回路１０２は、画素アレイ部１０１の全面をリセットする際に、リセットの面内同時性を確保しながら、リセット動作に必要な瞬時電流を抑制する、画素リセット制御機能を有している。
画素駆動回路１０２は、各リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが接続される制御線に各制御信号を出力する、たとえば複数のシフトレジスタを有する。
画素駆動回路１０２は、図示しない制御系による制御信号ＣＴＬに応じた制御の下、シフトクロック発生回路１０３によるシフトクロックＳＣＫに同期して、これらシフトレジスタに所定の行指定信号をシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、転送制御線ＬＴｘ、リセット制御線ＬＲＳＴへの制御信号Ｔｘ，ＲＳＴの出力制御を行う。
また、画素駆動回路１０２は、制御信号ＣＴＬに応じてリセット対象行変更動作の時間間隔を一定に、または可変に、または一定ではなく、またはリセット対象行変更動作の一部または全てが可変となるように制御可能である。
本第１実施形態の画素駆動回路１０２においては、リセット行を指定するためにシフトレジスタを用いており、シフトレジスタに連続した行指定信号（シフトインパルス信号）を入力することにより、リセット対象行を複数指定することができるそして、リセット対象行変更動作がシフトレジスタのシフト動作である。
この画素駆動回路１０２の画素リセット制御機能については後でさらに詳述する。
シフトクロック発生回路１０３は、たとえば周波数２００ＭＨｚのシフトクロックＳＣＫを発生して画素駆動回路１０２に供給する。
カラム回路１０４は、画素駆動回路１０２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
以下、本実施形態の特徴的な機能である画素リセット制御機能についてさらに詳述する。
図７は、本実施形態に係る画素リセット制御機能部の構成例を示す図である。
図７において、画素を２次元の行列状に配置した画素アレイ部１０１と、画素駆動回路１０２内で画素リセット制御機能部を構成する転送トランジスタ１１２の制御信号Ｔｘ，リセットトランジスタ１１３の制御信号ＲＳＴを発生するシフトレジスタ１０２１（SR_Tx），１０２２(SR_RST）、およびシフトレジスタ１０２１，１０２２にシフト動作をさせるシフトクロックＳＣＫを発生するシフトクロック発生回路１０３を選択的に示している。
したがって、図７においては、画素読み出し動作のための選択トランジスタ１１５の制御信号ＳＥＬ(必要であればさらに画素読み出し動作のために別途転送トランジスタの制御信号、リセットトランジスタの制御信号）を発生する回路、および画素出力データを受け取るカラム回路は省略している。
なお、図７において、図面の簡単化と理解を容易にするために、画素アレイ部１０１の図中右側に転送トランジスタ制御用のシフトレジスタ１０２１が配置され、図中左側にリセットトランジスタ制御用のシフトレジスタ１０２２が配置されている。
また、本実施形態においては、シフトクロック発生回路１０３をチップ内においているが、シフトクロックは外部からの供給でも構わない。
シフトレジスタ１０２１の出力部は、画素配列の各行に対応して配線された各転送制御線ＬＴｘに接続されている。
シフトレジスタ１０２１は、シフトクロック発生回路１０３によるシフトクロックＳＣＫに同期して、所定のシフトインパルス信号ＳＩＴｘをシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように制御信号Ｔｘ[０]〜Ｔｘ[Ｌ]の転送制御線ＬＴｘへの出力制御を行う。
また、シフトレジスタ１０２２の出力部は、画素配列の各行に対応して配線された各リセット制御線ＬＲＳＴに接続されている。
シフトレジスタ１０２１は、シフトクロック発生回路１０３によるシフトクロックＳＣＫに同期して、所定のシフトインパルス信号ＳＩＲＳＴをシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように制御信号ＲＳＴ[０]〜ＲＳＴ[Ｌ]のリセット制御線ＬＲＳＴへの制御信号ＲＳＴの出力制御を行う。
次に、本実施形態に係る画素リセット制御機能部の動作を説明する。
図８は、本実施形態に係る画素リセット制御機能部の動作のタイミングチャートを示す図である。
シフトレジスタ１０２１，１０２２にシフトクロックＳＣＫを供給し、シフトレジスタ１０２１，１０２２にシフトインパルス信号ＳＩＴｘ，ＳＩＲＳＴをそれぞれシフトインさせる。
このとき、シフトレジスタ（SR_Tx）１０２１へのシフトインパルス信号ＳＩＴｘの時間幅は光電変換素子１１１の電荷をはきだすのに十分な時間幅より大きくなるように設定されている。
このシフトインパルス信号ＳＩＴｘにより、シフトレジスタ（SR_Tx）１０２１中に連続したＮｔｘ［bit］に１が立つとすると、次の関係となる。
［数１］
ＳＩＴｘの幅 = Ｎｔｘ×Ｔｃｋ ≧ 光電変換素子の電荷をはきだすのに必要な時間
(Ｔｃｋ：シフトクロックサイクル） (式１)
なお、図８では、シフトインパルス信号ＳＩＲＳＴは、シフトインパルス信号ＳＩＴｘを内包する幅のパルスとしているが、光電変換素子１１１から電荷はき捨て、信号蓄積開始のタイミングは転送トランジスタの制御信号Ｔｘの解除のタイミングで決まる。
したがって、たとえば図９に示すように、リセットトランジスタの制御信号ＲＳＴをアクティブ（図９の例ではハイレベル）に固定しておいても構わない。
このとき、任意の第ｎ行に与えられる制御信号Ｔｘ［ｎ］のパルス幅はシフトインパルス信号ＳＩＴｘの幅と等しくなり、その行のフォトダイオード（光電変換素子）１１１の電荷をはき出すのに十分な時間となり、画素はリセットされる。
一方、画面内の蓄積時間差は、次のようになる。
［数２］
Ｔｃｋ×Ｌ(L：画素アレイの行数） （式２）
たとえば、１行のリセットに必要な時間を５００ｎｓ，Ｌ=１０００，Ｔｃｋ=５ｎｓ(シフトクロックＳＣＫの周波数が２００ＭＨｚ)とした場合、本実施形態では上記（式２）より露光開始時間差は５μｓとなる。
一方、露光終了時刻はメカシャッターの動作時間で決まるが、これは数ｍｓオーダーなので、露光開始時間差はこれに対して十分に小さく、露光時刻の差はメカシャッターの動作で決まり、露光開始時刻は同時とみなして構わない。
しかも同時に動作する行数は、シフトレジスタ（SR_Tx）１０２１、シフトレジスタ（SR_RST）１０２２内を走査するパルスの先頭行と最終行のみの高々２行ずつ程度のみであって、たとえば１０００行の画素アレイであれば、既存の全画素同時リセット時に比べて瞬時の消費電流は２／１０００=１／５００程度になることが期待できる。
実際には消費電流の比は信号の遅延（ディレイ）等の考慮も必要であるが、このようにはるかに小さくなる。
本実施形態では、一定のシフトクロックＳＣＫを用いているが、露光開始時刻を同時とみなす条件は、メカシャッターの動作時間に比べて露光開始時刻差が十分小さいこと、フォトダイオード（光電変換素子）の電荷はきすてに十分なパルスを画素に与えること、の２点であって、その条件を満たしていればシフトクロックのサイクルは一定である必要はない。
また、メカシャッターの動作速度、システム内で供給されるクロック等にあわせて、シフトクロックを変更することも可能である。
たとえば、本実施形態では、シフトクロックＳＣＫの周波数は２００ＭＨｚとして説明したが、システム内にあるクロックの周波数が１００ＭＨｚであれば、それより小さな周波数のクロック、たとえば５０ＭＨｚに変更しても、露光開始時刻差は２０μｓ程度であり、やはりメカシャッターの動作速度と比べて十分小さく、露光開始時刻は同時とみなしてよい。
ローリングシャッター動作では、各行にリセット動作に必要な時間を割り当てながら、遂次リセットを行っているため、リセット動作が画面内を走査する速度は、リセット動作に必要な時間より小さな単位では制御できないが、本実施形態ではより高速なクロック単位で制御できるようになる。
＜第２実施形態＞
上述した第１実施形態と同等の効果を得るには、必ずしもシフトレジスタ中の連続したビットに“１”をたてる必要はなく、１つのビットだけに“１”を入力し、その前後Ｎｔｘビットに転送トランジスタの制御信号Ｔｘを伝播させてもよい。
この場合の転送トランジスタ用制御信号発生回路例を図１０(Ａ)に示す。
図１０(Ａ)では簡単のため、Ｎｔｘ=３の場合について図示しているが、Ｎｔｘが3以外の場合でも同様に構成できる。
図１０（Ａ）の例においては、シフトレジスタＳＲの各出力段に３入力オアゲートＯＲ［０］〜ＯＲ［３］（〜ＯＲ［Ｌ］）を配置し、１つのビットだけに“１”を入力し、その前後Ｎｔｘビットに転送トランジスタの制御信号Ｔｘを伝播させるように構成されている。
また、図１０(Ａ)のシフトレジスタＳＲが、図１０(Ｂ)に示すようにアドレスデコーダＡＤＥＣであっても同じ効果が得られることは明らかである。
なお、第２実施形態以降では簡単のため転送トランジスタ用制御信号発生回路例のみを示すことにするが、リセットトランジスタ用制御信号で発生回路も同様であることは明らかである。
＜第３実施形態＞
上述した第１および第２実施形態では、リセット動作が画面を走査する向きが一定であったが、必ずしも一定である必要はない。
たとえば図１１に示すように、画面中央からシフトインし、それぞれ画面上方、下方へ向かってリセット動作が画面を走査しても同等の効果が得られる。
なお、図１１では簡単のため転送トランジスタの制御信号Ｔｘのみ図示しているが、リセットトランジスタの制御信号ＲＳＴも全く同様である。
＜第４実施形態＞
さらに画面全体のリセット動作の走査時間の短縮を図り、シフトレジスタを分割する手法を図１２に示す。
図１２の例においては、偶数行、奇数行への転送トランジスタの制御信号Ｔｘを発生するためのシフトレジスタＳＲＥ，ＳＲＯを別々に設けている。
このようにすれば、半分のシフトクロック数で画面全体のリセット動作を完了することができる。
本第４実施形態では、シフトレジスタを２つに分割しているが、分割数を増やすことでさらに走査時間を短縮することができる。
＜第５実施形態＞
これまでの第１〜第４実施形態では、シフト動作が始まれば、走査方向は一定であったが、走査中に走査方向が変わっても同様な効果がえられる。
図１３にジグザグに走査する回路例を示す。
図１３の回路例は、たとえばＲ行を２行読み出し加算、次にＢ行を２行読み出し加算して出力する場合などに使用できる。たとえば画素がベイヤ配列の場合に好適である。
たとえばシフトレジスタの接続関係を切り替えるスイッチを設けるなどして、第１実施形態の動作と第５実施形態５の動作を切り替えるような回路も構成することが可能である。
＜第６実施形態＞
図１４に示すように、シフトレジスタの１ビットで２行の画素リセット動作を行ってもよい。
同様に、１ビットのシフトレジスタで複数行のリセット動作制御信号を生成することでリセット動作の画面走査時間を短縮することができる。
複数行同時にリセットを行う動作は他の実施形態においても同様に適用できる。
＜第７実施形態＞
第１実施形態で説明した図７および図８の例のようにリセットのタイミングは転送トランジスタの制御信号Ｔｘで決まるので、本第７実施形態ではリセットトランジスタの制御信号ＲＳＴは省略する。
第１実施形態では、図１５(Ａ)に示すように一定の単位でシフト動作を行っていたが、図１５(Ｂ)に示すように、シフトクロックの周期を大きくしてシフト速度を小さくすることもできる。
消費電力の抑制等の目的で、たとえば蓄積時間が長く、行毎の蓄積時間差があまり問題にならない場合など、必要に応じて図１５(Ａ)から図１５(Ｂ)へとシフト速度を切り替える動作も可能である。
さらに、図１５(Ｃ)に示すように、シフトクロックの間隔を一度の全画面走査中に切り替えていく動作も可能である。
このように本発明の機能を搭載しているシステムの他部分と同期を取るためにダイナミックに走査速度の変更も可能である。
以上説明したように、本実施形態によれば、画素駆動回路１０２は、図示しない制御系による制御信号ＣＴＬに応じた制御の下、シフトクロック発生回路１０３によるシフトクロックＳＣＫに同期して、これらシフトレジスタに所定の行指定信号をシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、転送制御線ＬＴｘ、リセット制御線ＬＲＳＴへの制御信号Ｔｘ，ＲＳＴの出力制御を行うことから、画素アレイのリセット動作の面内同時性を確保しつつ、瞬間電流を抑制し、システム，チップの電源設計を容易にすることができる。
また、画素リセットに要する時間より小さな時間単位でリセット動作の画面操作時間を制御できるので、細かなリセットタイミングの調整が可能である。
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム２００は、図１６に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０と、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０と、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。 図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。 図２に示した回路のローリングシャッター動作のタイミングチャートを示す図である。 ローリングシャッターとメカシャッターを併用したときのタイミングチャートの一例を示す図である。 本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本第１実施形態に係る画素リセット制御機能部の構成例を示す図である。 本第１実施形態に係る画素リセット制御機能部の動作のタイミングチャートを示す図である。 本第１実施形態に係る画素リセット制御機能部の動作の他のタイミングチャートを示す図である。 第２実施形態を説明するための図である。 第３実施形態を説明するための図である。 第４実施形態を説明するための図である。 第５実施形態を説明するための図である。 第６実施形態を説明するための図である。 第７実施形態を説明するための図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
符号の説明
１００・・・固体撮像素子、１０１・・・画素アレイ部、１０１Ａ・・・画素、１０２・・・画素駆動回路、１０３・・・シフトクロック発生回路、１０４・・・カラム回路、１１０・・・リセット回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。

Claims (11)

  1. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
    上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
    上記画素駆動部は、
    複数行の上記画素回路に対して、画素をリセットする信号を供給する画素リセット制御機能を含み、
    上記画素リセット制御機能により、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するようにリセット制御を行う
    固体撮像素子。
  2. 上記画素駆動部のリセット制御において、
    リセット対象行変更動作の時間間隔が一定である
    請求項１記載の固体撮像素子。
  3. 上記画素駆動部のリセット制御において、
    リセット対象行変更動作の時間間隔が可変である
    請求項１記載の固体撮像素子。
  4. 上記画素駆動部のリセット制御において、
    リセット対象行変更動作の時間間隔が一定ではない
    請求項１記載の固体撮像素子。
  5. 上記画素駆動部のリセット制御において、
    リセット対象行変更動作の時間間隔が、リセット対象行変更動作の一部または全てが可変である
    請求項１記載の固体撮像素子。
  6. 上記画素駆動部は、
    リセット行を指定するためのシフトレジスタを有し、当該シフトレジスタは、連続した行指定信号を入力することによりリセット対象行を複数指定することが可能であり、上記リセット対象行変更動作が上記シフトレジスタのシフト動作である
    請求項１記載の固体撮像素子。
  7. 上記画素駆動部は、
    シフトクロックに同期して、上記シフトレジスタに上記行指定信号をシフトインして順次シフトし、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、上記画素をリセットする信号の出力制御を行う
    請求項６記載の固体撮像素子。
  8. 上記画素駆動部は、
    単一または複数の行アドレスを指定する回路を有し、当該回路の出力する指定信号を他行に伝播させることで、リセット対象行を複数指定する
    請求項１記載の固体撮像素子。
  9. 上記行アドレスを指定する回路が、シフトレジスタを含む
    請求項８記載の固体撮像素子。
  10. 上記行アドレスを指定する回路が、組み合わせ論理回路によるアドレスデコーダを含む
    請求項８記載の固体撮像素子。
  11. 固体撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、
    上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
    上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
    上記画素駆動部は、
    複数行の上記画素回路に対して、画素をリセットする信号を供給する画素リセット制御機能を含み、
    上記画素リセット制御機能により、１回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、２回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するようにリセット制御を行う
    カメラシステム。
JP2007241318A 2007-09-18 2007-09-18 固体撮像素子およびカメラシステム Expired - Fee Related JP4442669B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007241318A JP4442669B2 (ja) 2007-09-18 2007-09-18 固体撮像素子およびカメラシステム
TW097134561A TWI390968B (zh) 2007-09-18 2008-09-09 固態成像裝置及相機系統
KR1020080090455A KR101440921B1 (ko) 2007-09-18 2008-09-12 고체 촬상 소자 및 카메라 시스템
US12/211,283 US8279310B2 (en) 2007-09-18 2008-09-16 Solid-state imaging device and camera system
CN2008102123710A CN101394465B (zh) 2007-09-18 2008-09-17 固态成像装置和相机系统
US13/606,153 US8593551B2 (en) 2007-09-18 2012-09-07 Solid-state imaging device and camera system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007241318A JP4442669B2 (ja) 2007-09-18 2007-09-18 固体撮像素子およびカメラシステム

Publications (2)

Publication Number Publication Date
JP2009076966A true JP2009076966A (ja) 2009-04-09
JP4442669B2 JP4442669B2 (ja) 2010-03-31

Family

ID=40454008

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007241318A Expired - Fee Related JP4442669B2 (ja) 2007-09-18 2007-09-18 固体撮像素子およびカメラシステム

Country Status (5)

Country Link
US (2) US8279310B2 (ja)
JP (1) JP4442669B2 (ja)
KR (1) KR101440921B1 (ja)
CN (1) CN101394465B (ja)
TW (1) TWI390968B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011103544A (ja) * 2009-11-10 2011-05-26 Panasonic Corp 固体撮像素子
JP2011142592A (ja) * 2010-01-08 2011-07-21 Panasonic Corp 固体撮像素子および固体撮像素子の駆動方法
JP2013219442A (ja) * 2012-04-05 2013-10-24 Nikon Corp 電子装置、イメージセンサおよび電子カメラ
US8817143B2 (en) 2009-04-16 2014-08-26 Panasonic Corporation Solid-state imaging device comprising a holding circuit and driving method thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5238673B2 (ja) * 2009-11-09 2013-07-17 株式会社東芝 固体撮像装置
JP5773721B2 (ja) * 2011-04-18 2015-09-02 キヤノン株式会社 固体撮像装置の駆動方法
US9119544B2 (en) * 2012-09-19 2015-09-01 Omnivision Technologies, Inc. Acquiring global shutter-type video images with CMOS pixel array by strobing light during vertical blanking period in otherwise dark environment
US9245348B2 (en) * 2012-06-15 2016-01-26 Microsoft Technology Licensing, Llc Determining a maximum inscribed size of a rectangle
EP2988491A4 (en) * 2013-04-18 2016-11-02 Olympus Corp PICTURE RECORDING DEVICE, IMAGE RECORDING, ENDOSCOPE, ENDOSCOPY SYSTEM AND PILOT ADMISSION APPARATUS
JP6112963B2 (ja) * 2013-05-10 2017-04-12 キヤノン株式会社 撮像装置
CN111034180B (zh) * 2017-09-06 2022-09-16 索尼半导体解决方案公司 固态成像设备、其控制方法和驱动方法以及电子装置
CN107800978B (zh) * 2017-10-26 2020-05-12 天津大学 异步复位同步读出的pwm像素架构
CN113784062B (zh) * 2021-08-25 2022-04-26 中国科学院长春光学精密机械与物理研究所 非连续成像cmos图像传感器稳定图像控制系统及方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266369A (ja) * 2003-02-21 2004-09-24 Sony Corp 固体撮像装置およびその駆動方法
JP4231322B2 (ja) * 2003-04-08 2009-02-25 パナソニック株式会社 固体撮像装置及び撮像方法
JP4354854B2 (ja) * 2004-03-17 2009-10-28 富士通マイクロエレクトロニクス株式会社 固体撮像装置の駆動方法及び固体撮像装置
US7091531B2 (en) * 2004-04-07 2006-08-15 Micron Technology, Inc. High dynamic range pixel amplifier
JP4306603B2 (ja) * 2004-12-20 2009-08-05 ソニー株式会社 固体撮像装置および固体撮像装置の駆動方法
JP4325557B2 (ja) * 2005-01-04 2009-09-02 ソニー株式会社 撮像装置および撮像方法
JP2007015906A (ja) * 2005-07-11 2007-01-25 Olympus Imaging Corp ガラス光学素子成形装置
JP4834345B2 (ja) * 2005-08-01 2011-12-14 キヤノン株式会社 撮像装置及びその制御方法及びプログラム及び記憶媒体
JP2007158741A (ja) * 2005-12-06 2007-06-21 Olympus Corp 固体撮像装置
JP4065979B1 (ja) * 2007-06-18 2008-03-26 キヤノン株式会社 撮像システム、撮像センサ、及び撮像システムの制御方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8817143B2 (en) 2009-04-16 2014-08-26 Panasonic Corporation Solid-state imaging device comprising a holding circuit and driving method thereof
JP2011103544A (ja) * 2009-11-10 2011-05-26 Panasonic Corp 固体撮像素子
JP2011142592A (ja) * 2010-01-08 2011-07-21 Panasonic Corp 固体撮像素子および固体撮像素子の駆動方法
JP2013219442A (ja) * 2012-04-05 2013-10-24 Nikon Corp 電子装置、イメージセンサおよび電子カメラ

Also Published As

Publication number Publication date
TW200926776A (en) 2009-06-16
CN101394465B (zh) 2011-11-16
US8279310B2 (en) 2012-10-02
JP4442669B2 (ja) 2010-03-31
US20120324714A1 (en) 2012-12-27
US8593551B2 (en) 2013-11-26
KR101440921B1 (ko) 2014-10-16
KR20090029649A (ko) 2009-03-23
CN101394465A (zh) 2009-03-25
TWI390968B (zh) 2013-03-21
US20090073279A1 (en) 2009-03-19

Similar Documents

Publication Publication Date Title
JP4442669B2 (ja) 固体撮像素子およびカメラシステム
WO2019111528A1 (ja) 固体撮像装置、固体撮像装置の制御方法およびコンピュータプログラム
JP5256874B2 (ja) 固体撮像素子およびカメラシステム
JP5178994B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置
KR101521950B1 (ko) 고체 촬상 소자 및 카메라 시스템
JP4692196B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2009124317A (ja) 固体撮像装置
JP2009296400A (ja) 固体撮像素子およびカメラシステム
JP2009065585A (ja) イメージセンサ
JP2010258828A (ja) 固体撮像素子およびその駆動方法、並びにカメラシステム
JP2012049912A (ja) 光電変換装置および撮像システム
JP4792923B2 (ja) 物理量検出装置、物理量検出装置の駆動方法および撮像装置
TWI401950B (zh) Solid-state imaging elements and camera systems
JP5569760B2 (ja) イメージセンサおよび制御方法
JP2007243731A (ja) シフトレジスタ、固体撮像素子及び制御方法
JP5640509B2 (ja) 固体撮像素子およびカメラシステム
JP2009260809A (ja) Ｃｍｏｓ固体撮像装置
JP2008283457A (ja) データ転送回路、固体撮像素子、およびカメラシステム
JP5578008B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2010119126A (ja) 画素アレイ装置及び画素アレイ装置の駆動方法
JP2005057528A (ja) 固体撮像装置
JP2010011056A (ja) 固体撮像素子およびカメラシステム
JP2008067301A (ja) 撮像装置
JP2009177847A (ja) 固体撮像装置
JP2009071354A (ja) 固体撮像装置及び撮像システム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100104

R151 Written notification of patent or utility model registration

Ref document number: 4442669

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130122

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140122

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees