JP2009076966A - 固体撮像素子およびカメラシステム - Google Patents
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Abstract
【解決手段】画素駆動回路102は、シフトクロック発生回路103によるシフトクロックSCKに同期して、これらシフトレジスタに所定の行指定信号をシフトインして順次シフトし、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、転送制御線LTx、リセット制御線LRSTへの制御信号Tx,RSTの出力制御を行う。
【選択図】図5
Description
これは、CCD画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ICを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、CMOSイメージセンサが克服しているからである。
これに対して、CMOSイメージセンサは画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
転送トランジスタ12は、光電変換素子11とフローティングディフュージョンFDとの間に接続され、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号が与えられることで、光電変換素子11で光電変換された電子をフローティングディフュージョンFDに転送する。
そして、選択制御線LSELを通してアドレス信号(セレクト信号)が選択トランジスタ15のゲートに与えられ、選択トランジスタ15がオンすると、増幅トランジスタ14はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力信号線16に出力する。出力信号線16を通じて、各画素から出力された電圧は、カラム回路(列処理回路)に出力される。
このとき、フローティングディフュージョンFDは事前に光電変換素子11の電荷を受け取れるように、リセットトランジスタ13をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ12をオンしている間、これと並行としてリセットトランジスタ13をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」とだけ記すことにする。
次に、転送トランジスタ12をオンにして光電変換素子11に蓄積された電荷をフローティングディフュージョンFDに転送し、その出力を出力信号線16に出力する。これをD相出力と呼ぶことにする。
画素回路外部でD相出力とP相出力の差分をとり、フローティングディフュージョンFDのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」とだけ記すことにする。
図3に示すように、行遂次に画素リセット動作を行っていき、それを追いかける形で行遂次に画素読み出し動作を行う。
各行の画素は、画素リセット動作と画素読み出し動作の間、光電変換素子に信号を蓄積し、これを画素読み出し動作で読み出す。
このため、移動物体を撮像した際に、移動物体がゆがんだ画像になってしまうことが問題となる。
この蓄積時刻差は、画素リセット動作が画素読み出し動作と同期する必要があるため、一般に画素読み出し動作に律速される。
図4は、ローリングシャッターとメカシャッターを併用したときのタイミングチャートの一例を示す図である。
この動作では画素が全て同時に画素リセット動作を行い(露光開始)、露光時間の後、メカシャッターを閉じ(露光終了)、その後読み出し動作を行う。
この動作では露光開始・終了のタイミングが全画素同時となるので画像のゆがみの問題はい。
この瞬間電流に対応できるようにセンサ内部の電源配線幅を十分に大きくしなければならないなど、センサの電源設計が困難になり、またセンサに電源を供給する外部電源もこの大きな瞬間電流に対応できるように設計しなければならない。
また、好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が可変である。
また、好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が一定ではない。
また、好適には、上記画素駆動部のリセット制御において、リセット対象行変更動作の時間間隔が、リセット対象行変更動作の一部または全てが可変である。
また、好適には、上記行アドレスを指定する回路が、組み合わせ論理回路によるアドレスデコーダを含む。
図5は、本発明の実施形態に係るCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。
つまり、本実施形態において、転送トランジスタ112およびリセットトランジスタ113をオンにすることが広い意味で本発明の画像をリセットする動作に相当し、転送トランジスタ112をオン、オフ制御する制御信号Tx、およびリセットトランジスタ113をオン、オフ制御する制御信号RSTの両方またはいずれかが、広い意味で本発明の画素をリセットする信号に相当する。
転送トランジスタ112は、光電変換素子111とフローティングディフュージョンFDとの間に接続され、転送制御線LTxを通じてそのゲート(転送ゲート)に制御信号Txが与えられることで、光電変換素子111で光電変換された電子をフローティングディフュージョンFDに転送する。
そして、選択制御線LSELを通して制御信号(アドレス信号またはセレクト信号)SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム回路104に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動回路102により駆動される。
画素駆動回路102は、図示しない制御系による制御信号CTLに応じた制御の下、シフトクロック発生回路103によるシフトクロックSCKに同期して、これらシフトレジスタに所定の行指定信号をシフトインして順次シフトし、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、転送制御線LTx、リセット制御線LRSTへの制御信号Tx,RSTの出力制御を行う。
また、画素駆動回路102は、制御信号CTLに応じてリセット対象行変更動作の時間間隔を一定に、または可変に、または一定ではなく、またはリセット対象行変更動作の一部または全てが可変となるように制御可能である。
この画素駆動回路102の画素リセット制御機能については後でさらに詳述する。
したがって、図7においては、画素読み出し動作のための選択トランジスタ115の制御信号SEL(必要であればさらに画素読み出し動作のために別途転送トランジスタの制御信号、リセットトランジスタの制御信号)を発生する回路、および画素出力データを受け取るカラム回路は省略している。
また、本実施形態においては、シフトクロック発生回路103をチップ内においているが、シフトクロックは外部からの供給でも構わない。
シフトレジスタ1021は、シフトクロック発生回路103によるシフトクロックSCKに同期して、所定のシフトインパルス信号SITxをシフトインして順次シフトし、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように制御信号Tx[0]〜Tx[L]の転送制御線LTxへの出力制御を行う。
シフトレジスタ1021は、シフトクロック発生回路103によるシフトクロックSCKに同期して、所定のシフトインパルス信号SIRSTをシフトインして順次シフトし、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように制御信号RST[0]〜RST[L]のリセット制御線LRSTへの制御信号RSTの出力制御を行う。
図8は、本実施形態に係る画素リセット制御機能部の動作のタイミングチャートを示す図である。
このとき、シフトレジスタ(SR_Tx)1021へのシフトインパルス信号SITxの時間幅は光電変換素子111の電荷をはきだすのに十分な時間幅より大きくなるように設定されている。
このシフトインパルス信号SITxにより、シフトレジスタ(SR_Tx)1021中に連続したNtx[bit]に1が立つとすると、次の関係となる。
SITxの幅 = Ntx×Tck ≧ 光電変換素子の電荷をはきだすのに必要な時間
(Tck:シフトクロックサイクル) (式1)
したがって、たとえば図9に示すように、リセットトランジスタの制御信号RSTをアクティブ(図9の例ではハイレベル)に固定しておいても構わない。
一方、画面内の蓄積時間差は、次のようになる。
Tck×L(L:画素アレイの行数) (式2)
一方、露光終了時刻はメカシャッターの動作時間で決まるが、これは数msオーダーなので、露光開始時間差はこれに対して十分に小さく、露光時刻の差はメカシャッターの動作で決まり、露光開始時刻は同時とみなして構わない。
しかも同時に動作する行数は、シフトレジスタ(SR_Tx)1021、シフトレジスタ(SR_RST)1022内を走査するパルスの先頭行と最終行のみの高々2行ずつ程度のみであって、たとえば1000行の画素アレイであれば、既存の全画素同時リセット時に比べて瞬時の消費電流は2/1000=1/500程度になることが期待できる。
実際には消費電流の比は信号の遅延(ディレイ)等の考慮も必要であるが、このようにはるかに小さくなる。
たとえば、本実施形態では、シフトクロックSCKの周波数は200MHzとして説明したが、システム内にあるクロックの周波数が100MHzであれば、それより小さな周波数のクロック、たとえば50MHzに変更しても、露光開始時刻差は20μs程度であり、やはりメカシャッターの動作速度と比べて十分小さく、露光開始時刻は同時とみなしてよい。
上述した第1実施形態と同等の効果を得るには、必ずしもシフトレジスタ中の連続したビットに“1”をたてる必要はなく、1つのビットだけに“1”を入力し、その前後Ntxビットに転送トランジスタの制御信号Txを伝播させてもよい。
この場合の転送トランジスタ用制御信号発生回路例を図10(A)に示す。
図10(A)では簡単のため、Ntx=3の場合について図示しているが、Ntxが3以外の場合でも同様に構成できる。
図10(A)の例においては、シフトレジスタSRの各出力段に3入力オアゲートOR[0]〜OR[3](〜OR[L])を配置し、1つのビットだけに“1”を入力し、その前後Ntxビットに転送トランジスタの制御信号Txを伝播させるように構成されている。
上述した第1および第2実施形態では、リセット動作が画面を走査する向きが一定であったが、必ずしも一定である必要はない。
たとえば図11に示すように、画面中央からシフトインし、それぞれ画面上方、下方へ向かってリセット動作が画面を走査しても同等の効果が得られる。
なお、図11では簡単のため転送トランジスタの制御信号Txのみ図示しているが、リセットトランジスタの制御信号RSTも全く同様である。
さらに画面全体のリセット動作の走査時間の短縮を図り、シフトレジスタを分割する手法を図12に示す。
図12の例においては、偶数行、奇数行への転送トランジスタの制御信号Txを発生するためのシフトレジスタSRE,SROを別々に設けている。
このようにすれば、半分のシフトクロック数で画面全体のリセット動作を完了することができる。
本第4実施形態では、シフトレジスタを2つに分割しているが、分割数を増やすことでさらに走査時間を短縮することができる。
これまでの第1〜第4実施形態では、シフト動作が始まれば、走査方向は一定であったが、走査中に走査方向が変わっても同様な効果がえられる。
図13にジグザグに走査する回路例を示す。
図13の回路例は、たとえばR行を2行読み出し加算、次にB行を2行読み出し加算して出力する場合などに使用できる。たとえば画素がベイヤ配列の場合に好適である。
たとえばシフトレジスタの接続関係を切り替えるスイッチを設けるなどして、第1実施形態の動作と第5実施形態5の動作を切り替えるような回路も構成することが可能である。
図14に示すように、シフトレジスタの1ビットで2行の画素リセット動作を行ってもよい。
同様に、1ビットのシフトレジスタで複数行のリセット動作制御信号を生成することでリセット動作の画面走査時間を短縮することができる。
複数行同時にリセットを行う動作は他の実施形態においても同様に適用できる。
第1実施形態で説明した図7および図8の例のようにリセットのタイミングは転送トランジスタの制御信号Txで決まるので、本第7実施形態ではリセットトランジスタの制御信号RSTは省略する。
第1実施形態では、図15(A)に示すように一定の単位でシフト動作を行っていたが、図15(B)に示すように、シフトクロックの周期を大きくしてシフト速度を小さくすることもできる。
消費電力の抑制等の目的で、たとえば蓄積時間が長く、行毎の蓄積時間差があまり問題にならない場合など、必要に応じて図15(A)から図15(B)へとシフト速度を切り替える動作も可能である。
さらに、図15(C)に示すように、シフトクロックの間隔を一度の全画面走査中に切り替えていく動作も可能である。
このように本発明の機能を搭載しているシステムの他部分と同期を取るためにダイナミックに走査速度の変更も可能である。
また、画素リセットに要する時間より小さな時間単位でリセット動作の画面操作時間を制御できるので、細かなリセットタイミングの調整が可能である。
信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (11)
- 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
上記画素駆動部は、
複数行の上記画素回路に対して、画素をリセットする信号を供給する画素リセット制御機能を含み、
上記画素リセット制御機能により、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するようにリセット制御を行う
固体撮像素子。 - 上記画素駆動部のリセット制御において、
リセット対象行変更動作の時間間隔が一定である
請求項1記載の固体撮像素子。 - 上記画素駆動部のリセット制御において、
リセット対象行変更動作の時間間隔が可変である
請求項1記載の固体撮像素子。 - 上記画素駆動部のリセット制御において、
リセット対象行変更動作の時間間隔が一定ではない
請求項1記載の固体撮像素子。 - 上記画素駆動部のリセット制御において、
リセット対象行変更動作の時間間隔が、リセット対象行変更動作の一部または全てが可変である
請求項1記載の固体撮像素子。 - 上記画素駆動部は、
リセット行を指定するためのシフトレジスタを有し、当該シフトレジスタは、連続した行指定信号を入力することによりリセット対象行を複数指定することが可能であり、上記リセット対象行変更動作が上記シフトレジスタのシフト動作である
請求項1記載の固体撮像素子。 - 上記画素駆動部は、
シフトクロックに同期して、上記シフトレジスタに上記行指定信号をシフトインして順次シフトし、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するように、上記画素をリセットする信号の出力制御を行う
請求項6記載の固体撮像素子。 - 上記画素駆動部は、
単一または複数の行アドレスを指定する回路を有し、当該回路の出力する指定信号を他行に伝播させることで、リセット対象行を複数指定する
請求項1記載の固体撮像素子。 - 上記行アドレスを指定する回路が、シフトレジスタを含む
請求項8記載の固体撮像素子。 - 上記行アドレスを指定する回路が、組み合わせ論理回路によるアドレスデコーダを含む
請求項8記載の固体撮像素子。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
上記画素駆動部は、
複数行の上記画素回路に対して、画素をリセットする信号を供給する画素リセット制御機能を含み、
上記画素リセット制御機能により、1回のリセット対象行変更動作において、リセット信号が解除される行とリセット信号が継続される行が必ず存在し、2回以上のリセット対象行変更動作の間、リセット信号が供給され続ける行が存在するようにリセット制御を行う
カメラシステム。
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