JP2011103544A - 固体撮像素子 - Google Patents

Abstract

【課題】画質の低下を抑えたグローバル動作が可能な固体撮像素子を得られるようにする。
【解決手段】固体撮像素子は、行列状に配置され、それぞれが受光量に応じた電気信号を出力する複数の画素を有する画素回路１と、列ごとに設けられ、対応する列の複数の画素から出力される電気信号を順次転送する複数の列信号線と、列ごとに設けられ、対応する列の列信号線を通して画素から転送された電気信号を保持する第１の保持回路２と、第１の保持回路２からの出力信号を保持する第２の保持回路５とを有している。
【選択図】図１

Description

本発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像素子に関する。

従来の固体撮像素子について図１１を参照しながら説明する。

図１１は従来の固体撮像素子における１画素の回路構成を示している。図１１に示すように、画素は、スイッチング回路２００とフォトダイオード２１０とから構成され、スイッチング回路は、トランスファ（転送）トランジスタＴＲｔ、キャパシタＣ、リセットトランジスタＴＲｒ、センスアンプ用トランジスタＴＲａ及びスイッチングトランジスタＴＲｓにより構成される。

画素行に沿って、アドレス線Ａ１、転送制御線Ｔ及びリセット線Ｒが配置されている。転送制御線Ｔ及びリセット線Ｒは、垂直走査回路（図示せず）と接続されている。また、画素列に沿って、信号線Ｌ１及びバイアス線Ｂが配置されている。

次に、従来の固体撮像素子の動作について図１２を参照しながら説明する。図１２に示すように、短時間露光方式のグローバルシャッタ入力モードを想定した場合に、垂直走査回路は、トリガ信号の入力に応じて全行に対して同時にリセット線ＲにＨ（ハイ）レベルの全リセット信号を一瞬の間送出する。これと同時に、垂直走査回路は、全行の転送制御線ＴにもＨレベルの全転送信号を一瞬の間送出する。これにより、全画素のフォトダイオード２１０及びキャパシタＣに蓄えられた画素信号がリセットトランジスタＴＲｒを通じて放出されて、全画素のフォトダイオード２１０及びキャパシタＣがリセットされる。

続いて、垂直走査回路は、垂直同期信号をネゲート（無効）にする前に、Ｈレベルの全転送信号を一瞬の間再送出する。これにより、トランスファトランジスタＴＲｔが短時間にわたりオフとされ、その間に全画素のフォトダイオード２１０が同時に露光状態とされる。全画素では、全転送信号の再送出時点でフォトダイオード２１０からトランスファトランジスタＴＲｔを通じてキャパシタＣに画素信号が移り、これらのキャパシタＣに画素信号が一時的に蓄えられた状態となる。

続いて、垂直走査回路は、１行ごとにアドレス線選択信号を送出する。これにより、全画素同時露光による画素信号がセンスアンプ用トランジスタＴＲａに送られて増幅される。さらに、増幅された画素信号は、スイッチングトランジスタＴＲｓを通じて信号線Ｌ１上に送出されて、画像信号を得ることができる。

特開２００４−１５９１５５号公報

しかしながら、前記従来の固体撮像素子は、フォトダイオード２１０とセンスアンプ用トランジスタＴＲａとの間に配置された容量Ｃは、通称ＦＤ（フローティングディフュージョン）部であって、暗電流が大きい。このため、１フレーム相当の時間に電荷を保持する画素においては、白きずが発生して、画質を低下させるという問題がある。

本発明は、前記従来の問題に鑑み、画質の低下を抑えたグローバル動作が可能な固体撮像素子を得られるようにすることを目的とする。

前記の目的を達成するため、本発明に係る固体撮像素子は、行列状に配置され、それぞれが受光量に応じた電気信号を出力する複数の画素と、列ごとに設けられ、対応する列の複数の画素から出力される電気信号を順次転送する複数の列信号線と、列ごとに設けられ、対応する列の列信号線を通して画素から転送された電気信号を保持する第１の保持回路と、第１の保持回路からの出力信号を保持する第２の保持回路とを備えていることを特徴とする。

本発明の固体撮像素子によると、グローバル動作時において、受光量に応じた電気信号を画素回路から第１の保持回路に転送し、その後、第２の保持回路に転送して保持した後、フレームレート等の外部からの要求に見合った所定の待ち時間の経過後に、第２の保持回路から固体撮像素子の外部へ電気信号を出力することができる。このように、各画素から出力された電気信号を保持する２種類の保持回路を、回路面積の制約を受けにくい画素の外部に配置し、さらに、各保持回路には比較的に大きいキャパシタを用いる等して、長時間にわたって画素よりも低ノイズで電気信号を保持することが可能となる。

本発明の固体撮像素子において、第１の保持回路は、対応する画素の初期化状態の第１の電気信号を保持する第１の容量と、対応する画素の受光後の第２の電気信号を保持する第２の容量とを有し、該固体撮像素子は、列ごとに設けられ、対応する列の第１の保持回路の第１の容量と第２の容量とに保持されている第１の電気信号と第２の電気信号との差分を取る差分回路をさらに備え、第２の保持回路は、差分回路における差分の電気信号を保持することが好ましい。

このようにすると、一の期間に対応する画素における初期化状態の複数の電気信号が出力され、その後、他の期間に対応する画素における受光後の複数の電気信号が出力される場合であっても、対応する画素の初期化信号と受光後の信号との差分を得ることができるため、画素単位１つ分の容量により構成された第２の保持回路に保持することによって各保持回路の面積を削減することができる。

本発明の固体撮像素子において、各画素は、受光量に応じた電荷を生成するフォトダイオードと、フォトダイオードの出力側と接続された転送トランジスタと、フォトダイオードにより生成され、転送トランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、フローティングディフュージョン部を初期化状態に設定するリセットトランジスタと、ゲートがフローティングディフュージョン部と接続され、フローティングディフュージョン部によって変換された電圧に応じた電気信号を出力する出力トランジスタとを有し、各画素は、所定の複数行ごとにグループ化されており、グループごとの画素に含まれる、リセットトランジスタ及び転送トランジスタのゲートは、グループごとに共通に接続されていてもよい。

このようにすると、一の期間に対応する画素における初期化状態の複数の電気信号を出力し、その後、他の期間に対応する画素における受光後の複数の電気信号を出力することができる。

また、本発明の固体撮像素子において、第１の保持回路は、対応する画素の初期化状態の電気信号を保持する容量を有し、該固体撮像素子は、列ごとに設けられ、対応する列の第１の保持回路の容量に保持されている、対応する画素の初期化状態の第１の電気信号と、対応する画素の受光後の第１の電気信号との差分を取る差分回路をさらに備え、第２の保持回路は、差分回路における差分の電気信号を保持することが好ましい。

このようにすると、対応する画素における初期化状態の電気信号と対応する画素における受光後の電気信号とを交互に出力する場合であっても、対応する画素の初期化信号と受光後の信号との差分を得ることができるため、画素単位１つ分の容量により構成された第２の保持回路に保持することによって各保持回路の面積を削減することができる。

本発明の固体撮像素子において、各画素は、受光量に応じた電荷を生成するフォトダイオードと、フォトダイオードの出力側と接続された転送トランジスタと、フォトダイオードにより生成され、転送トランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、フローティングディフュージョン部を初期化状態に設定するリセットトランジスタと、ゲートがフローティングディフュージョン部と接続され、フローティングディフュージョン部によって変換された電圧に応じた電気信号を出力する出力トランジスタとを有し、各画素は、複数行のリセットトランジスタのゲートに印加する信号が時間的に重なりを有すると共に、複数行の転送トランジスタのゲートに印加する信号が時間的に重なりを有していてもよい。

このようにすると、対応する画素における初期化状態の電気信号と、それと対応する画素における受光後の電気信号とを交互に出力することができる。

本発明の固体撮像素子において、第１の保持回路及び第２の保持回路は、電気信号をアナログ値で保持してもよい。

このようにすると、小さい容量で階調を保った信号を保持できる。

本発明の固体撮像素子において、第１の保持回路の容量値は、第２の保持回路の容量値よりも大きくてもよい。

このようにすると、第１の保持回路に生じるノイズを第２の保持回路に生じるノイズよりも小さくすることができる。

本発明に係る固体撮像素子によると、画質の低下を抑えたグローバル動作が可能な固体撮像素子を得ることができる。

本発明の一実施形態に係る固体撮像素子の構成を示すブロック図である。 本発明の一実施形態に係る固体撮像素子における画素の１列２行分の構成例を示す回路図である。 本発明の一実施形態の第１実施例に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。 本発明の一実施形態の第２実施例に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。 （ａ）は本発明の一実施形態の第１実施例に係る固体撮像素子の出力形態を示すタイミングチャートである。（ｂ）は本発明の一実施形態の第２実施例に係る固体撮像素子の出力形態を示すタイミングチャートである。 本発明の一実施形態の第３実施例であって、第１実施例に係る固体撮像素子の保持回路を示す回路図である。 本発明の一実施形態の第３実施例に係る保持回路及び差分回路の駆動タイミングチャートである。 本発明の一実施形態の第３実施例に係る保持回路及び差分回路の駆動タイミングチャートである。 本発明の一実施形態の第４実施例であって、第２実施例に係る固体撮像素子の保持回路を示す回路図である。 本発明の一実施形態の第４実施例に係る保持回路の駆動タイミングチャートである。 従来の固体撮像素子における１画素の構成を示す回路図である。 従来の固体撮像素子の動作を説明するタイミングチャートである。

（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。図１は本実施形態に係る固体撮像素子のブロック構成を示している。

図１に示すように、本実施形態に係る固体撮像素子は、例えば、複数の画素が行列状に配置された画素回路１と、第１の保持回路２と、第１の差分回路３と、第２の保持回路４と、第２の差分回路５と、出力線６と、水平走査回路７と、垂直走査回路８とを備えている。

画素回路１からは、基準出力と信号出力とが出力される。第１の保持回路２は、基準出力と信号出力、又は基準出力のみを保持する。第１の差分回路３は、第１の保持回路２に保持されている基準出力と信号出力との差分出力、又は第１の保持回路２に保持されている基準出力と画素回路１から出力される信号出力との差分出力を出力する。第２の保持回路４は、第１の差分回路３から出力される差分出力を保持する。第２の差分回路５は、第２の保持回路４に保持されている差分出力と基準電圧とを差分し、この差分信号は水平走査回路７の出力に同期して出力線６に出力される。垂直走査回路８は、画素回路１、第１の保持回路２及び第２の保持回路４にパルス信号を出力する。

図２に画素回路１における１列２行分の画素の具体例を示す。図２において、符号１−１及び１−２はそれぞれ画素単位を示し、画素単位１−１は、フォトダイオード１０と、転送トランジスタ１１と、リセットトランジスタ１２と、出力トランジスタ１３とから構成される。画素単位１−２は、画素単位１−１と同様に、フォトダイオード１５と、転送トランジスタ１６と、リセットトランジスタ１７と、出力トランジスタ１８とから構成される。

画素単位１−１において、フォトダイオード１０は、アノードが接地され、カソードが転送トランジスタ１１のドレインと接続される。転送トランジスタ１１は、ソースがリセットトランジスタ１２のソース及び出力トランジスタ１３のゲートと接続され、ゲートが端子２３と接続される。転送トランジスタ１１のソース、リセットトランジスタ１２のソース及び出力トランジスタ１３のゲートを含む領域は、フローティングディフュージョン部（以後、ＦＤ部と呼ぶ。）と呼ばれる拡散容量を形成する。リセットトランジスタ１２は、ドレインが電源と接続され、ゲートが端子２２と接続される。出力トランジスタ１３は、ドレインが電源と接続され、ソースが行選択トランジスタ１４のドレインと接続される。電流源２０は列信号線２１と接続される。行選択トランジスタ１４は、ゲートが端子２４と接続され、導通している際には、出力トランジスタ１３と電流源２０とによってソースフォロアを形成する。

画素単位１−２においても、フォトダイオード１５は、アノードが接地され、カソードが転送トランジスタ１６のドレインと接続される。転送トランジスタ１６は、ソースがリセットトランジスタ１７のソース及び出力トランジスタ１８のゲートと接続され、ゲートが端子２６と接続される。転送トランジスタ１６のソース、リセットトランジスタ１７のソース及び出力トランジスタ１８のゲートを含む領域は、ＦＤ部と呼ばれる拡散容量を形成する。リセットトランジスタ１７は、ドレインが電源と接続され、ゲートが端子２５と接続される。出力トランジスタ１８は、ドレインが電源と接続され、ソースが行選択トランジスタ１９のドレインと接続される。行選択トランジスタ１９は、ゲートが端子２７と接続され、導通している際には、出力トランジスタ１８と電流源２０とによってソースフォロアを形成する。

画素単位１−１及び１−２の各出力信号は、それぞれ行選択トランジスタ１４、行選択トランジスタ１９を介して列信号線２１に出力される。列信号線２１は、図１に示す第１の保持回路２に入力される。

（一実施形態の第１実施例）
図３は本実施形態の第１実施例に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。

図３には、図２に示した各端子に印加される制御信号が示されている。各制御信号は、印加される端子の符号にＳを付した符号で表される。

図３に示す、信号Ｓ２２は、端子２２に印加されてリセットトランジスタ１２のゲートに入力される。信号Ｓ２３は、端子２３に印加されて転送トランジスタ１１のゲートに入力される。信号Ｓ２４は、端子２４に印加されて行選択トランジスタ１４のゲートに入力される。信号Ｓ２５は、端子２５に印加されてリセットトランジスタ１７のゲートに入力される。信号Ｓ２６は、端子２６に印加されて転送トランジスタ１６のゲートに入力される。信号Ｓ２７は、端子２７に印加されて行選択トランジスタ１９のゲートに入力される。信号ＳＶは、列信号線２１に出力される。

以下に、第１実施例に係る固体撮像素子の第１の駆動方法について、図２及び図３を参照しながら説明する。

図３に示すように、まず、期間ｔ１において、信号Ｓ２２、Ｓ２４及びＳ２５が“ＨＩＧＨ（ハイ）”となり、各画素単位のリセットトランジスタ１２、１７のゲートを“ＨＩＧＨ”にして導通させ、各画素単位のＦＤ部を同時に電源と接続して初期状態とする。また、行選択トランジスタ１４のゲートも“ＨＩＧＨ”にして導通させる。これにより、画素単位１−１の初期状態のＦＤ部の電位が、出力トランジスタ１３及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図３の信号ＳＶの期間ｔ１におけるＶｒｅｆ値）。

次に、期間ｔ２において、信号Ｓ２２、Ｓ２５及びＳ２７が“ＨＩＧＨ”となり、各画素単位のリセットトランジスタ１２、１７のゲートを“ＨＩＧＨ”にして導通させ、各画素単位のＦＤ部を同時に電源と接続して初期状態を維持する。また、行選択トランジスタ１９のゲートが“ＨＩＧＨ”となって導通し、画素単位１−２の初期状態のＦＤ部の電位が出力トランジスタ１８及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図３の信号ＳＶの期間ｔ２のＶｒｅｆ値）。

次に、期間ｔ３において、信号Ｓ２２、Ｓ２５が“ＨＩＧＨ”を維持し、信号Ｓ２４、Ｓ２７は“ＬＯＷ（ロウ）”となる。なお、図２においては、２行分の画素を例としており、実際には、３行以上の画素単位を有する場合、期間ｔ３においても、信号ＳＶにはＶｒｅｆ値が出力されることはいうまでもない。

次に、期間ｔ４においては、すべての信号が“ＬＯＷ”となる。

次に、期間ｔ５においては、信号Ｓ２３、Ｓ２４及びＳ２６が“ＨＩＧＨ”となり、各画素単位の転送トランジスタ１１、１６のゲートを“ＨＩＧＨ”にして導通させ、各画素単位のフォトダイオード１０、１５に蓄積された電荷をＦＤ部に転送する。転送された電荷とＦＤ部の容量とによって、出力トランジスタ１３、１８の各ゲートに電圧が発生する。また、行選択トランジスタ１４のゲートも“ＨＩＧＨ”にして導通させ、画素単位１−１のＦＤ部の電位が出力トランジスタ１３及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図３の信号ＳＶの期間ｔ５のＶ１値）。

次に、期間ｔ６においては、信号Ｓ２３、Ｓ２６は“ＨＩＧＨ”を維持し、転送された電荷とＦＤ部の容量とによって、出力トランジスタ１３、１８の各ゲートに電圧が発生し続ける。また、信号Ｓ２７の“ＨＩＧＨ”によって、行選択トランジスタ１９が導通し、画素単位１−２のＦＤ部の電位が、出力トランジスタ１８及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図３の信号ＳＶの期間ｔ６のＶ２値）。

以上、各画素単位１−１、１−２のリセットトランジスタ１２、１７を同時に導通させて、ＦＤ部の初期状態に対応した信号出力（Ｖｒｅｆ）をそれぞれ出力する期間Ｔ１と、各画素単位１−１、１−２の転送トランジスタ１１、１６を同時に導通させて、フォトダイオード１０、１５に蓄積した電荷に対応した信号出力（Ｖ１、Ｖ２）を出力する期間Ｔ２とを有する画素回路１の第１の駆動方法を説明した。

（一実施形態の第２実施例）
図４は本実施形態の第２実施例に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。

図４には、図２に示した各端子に印加される制御信号が示されている。各制御信号は、印加される端子の符号にＳを付した符号で表される。図４に示す、各信号Ｓ２２〜Ｓ２７及びＳＶは、図３に示した信号と同一であり、ここでは説明を省略する。

以下に、第２実施例に係る固体撮像素子の第２の駆動方法について、図２及び図４を参照しながら説明する。

図４に示す、信号Ｓ２２は端子２２に印加される信号であって、画素単位１−１のリセットトランジスタ１２のゲートに印加されて、該リセットトランジスタ１２を期間ｔ１、ｔ２及びｔ３の間導通させる。信号Ｓ２３は端子２３に印加される信号であって、画素単位１−１の転送トランジスタ１１のゲートに印加されて、該転送トランジスタ１１を期間ｔ７、ｔ８の間導通させる。信号Ｓ２４は端子２４に印加する信号であって、画素単位１−１の行選択トランジスタ１４のゲートに印加されて、該行選択トランジスタ１４を期間ｔ３、ｔ９の間導通させる。信号Ｓ２５は端子２５に印加される信号であって、画素単位１−２のリセットトランジスタ１７のゲートに印加されて、該リセットトランジスタ１７を期間ｔ２、ｔ３、ｔ４及びｔ５の間導通させる。信号Ｓ２６は端子２６に印加される信号であって、画素単位１−２の転送トランジスタ１６のゲートに印加されて、該転送トランジスタ１６を期間ｔ８、ｔ９及びｔ１０の間導通させる。信号Ｓ２７は端子２７に印加される信号であって、画素単位１−２の行選択トランジスタ１９のゲートに印加されて、該行選択トランジスタ１９を期間ｔ５、ｔ１１の間導通させる。画素単位１−１のリセットトランジスタ１２と画素単位１−２のリセットトランジスタ１７とに印加される信号Ｓ２２及びＳ２５は、同時に“ＨＩＧＨ”となる期間が期間ｔ２及びｔ３であり、期間ｔ１と期間ｔ４＋ｔ５との時間幅が同一であれば、信号Ｓ２５は信号Ｓ２２と同一の“ＨＩＧＨ”期間を持ち、従って、期間ｔ１だけ遅れた信号となる。同様に、画素単位１−１の転送トランジスタ１１と画素単位１−２の転送トランジスタ１５に印加される信号Ｓ２３及びＳ２６は、同時に“ＨＩＧＨ”となる期間は期間ｔ８であり、期間ｔ７と期間ｔ９＋ｔ１０との時間幅が同一であれば、信号Ｓ２６は信号Ｓ２３と同一の“ＨＩＧＨ”期間を持ち、従って、期間ｔ７だけ遅れた信号となる。

まず、画素単位１−１について説明する。

図４に示すように、期間ｔ１、ｔ２及びｔ３において、信号Ｓ２２が“ＨＩＧＨ”となり、リセットトランジスタ１２のゲートが“ＨＩＧＨ”となって導通し、ＦＤ部を電源と接続して初期状態とする。期間ｔ３において、信号Ｓ２４が“ＨＩＧＨ”となるため、行選択トランジスタ１４のゲートが“ＨＩＧＨ”となって導通する。これにより、初期状態のＦＤ部の電位が、出力トランジスタ１３及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図４の信号ＳＶの期間ｔ３のＶｒｅｆ値）。

続いて、期間ｔ７、ｔ８において、信号Ｓ２３が“ＨＩＧＨ”となり、転送トランジスタ１１のゲートを“ＨＩＧＨ”にして導通させる。これにより、画素単位１−１のフォトダイオード１０に蓄積された電荷がＦＤ部に転送される。転送された電荷とＦＤ部の容量とによって出力トランジスタ１３のゲートに電圧が発生する。期間ｔ９において、信号２４が再び“ＨＩＧＨ”となるため、行選択トランジスタ１４のゲートは“ＨＩＧＨ”となって導通する。ＦＤ部の電位が出力トランジスタ１３及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図４の信号ＳＶの期間ｔ９のＶ１値）。

次に、画素単位１−２について説明する。

期間ｔ２、ｔ３、ｔ４及びｔ５において、信号Ｓ２５が“ＨＩＧＨ”となり、リセットトランジスタ１７のゲートが“ＨＩＧＨ”となって導通し、ＦＤ部を電源と接続して初期状態とする。期間ｔ５において、信号２７が“ＨＩＧＨ”となるため、行選択トランジスタ１９のゲートが“ＨＩＧＨ”となって導通する。これにより、初期状態のＦＤ部の電位が、出力トランジスタ１８及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図４の信号ＳＶの期間ｔ５のＶｒｅｆ値）。

続いて、期間ｔ８、ｔ９及びｔ１０において、信号Ｓ２６が“ＨＩＧＨ”となり、転送トランジスタ１６のゲートを“ＨＩＧＨ”にして導通させる。これにより、画素１−２のフォトダイオード１５に蓄積された電荷がＦＤ部に転送される。転送された電荷とＦＤ部の容量とのよって出力トランジスタ１８のゲートに電圧が発生する。期間ｔ１１において、信号Ｓ２７が再び“ＨＩＧＨ”となるため、行選択トランジスタ１９のゲートは“ＨＩＧＨ”となって導通する。ＦＤ部の電位が出力トランジスタ１８及び電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図４の信号ＳＶの期間ｔ１１のＶ２値）。

ここで、期間ｔ１、ｔ４＋ｔ５、ｔ７及びｔ９＋ｔ１０の時間幅が同一（この時間幅をｔとする）とすると、画素単位１−１から列信号線２１に出力される出力信号ＳＶは、期間ｔ３のＶｒｅｆ及び期間ｔ９のＶ１となり、画素単位１−２から列信号線２１に出力される出力信号ＳＶは、期間ｔ５のＶｒｅｆ及び期間ｔ１１のＶ２となる。従って、画素単位１−２の出力は、画素単位１−１の出力よりも時間幅ｔだけ遅れた出力形式となる。

以上、行が異なる画素単位におけるリセットトランジスタ１２、１７、及び転送トランジスタ１１、１６に印加する信号が、同一の時間幅ｔだけ遅れて印加される画素回路１の第２の駆動方法を説明した。

図５（ａ）及び図５（ｂ）に行方向に画素単位が３行以上に配置された場合の列信号線２１に出力される出力波形を示す。

図５（ａ）は、図３に示した第１の駆動方法と対応しており、複数行の画素単位のリセットトランジスタを同時に導通させ、その後、転送トランジスタを同時に導通させる場合の出力波形である。ＦＤ部の初期状態に対応した複数の信号出力Ｖｒｅｆが出力された後、フォトダイオードに蓄積した電荷に対応した各信号出力Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５が出力される。

図５（ｂ）は、図４に示した第２の駆動方法と対応しており、画素単位のリセットトランジスタ及び転送トランジスタに印加する信号が同一の時間幅だけ遅れて印加される場合の出力波形である。ＦＤ部の初期状態に対応した信号出力Ｖｒｅｆが１画素分出力された後、フォトダイオードに蓄積された電荷に対応した１画素分の信号出力Ｖ１が出力される。その後、Ｖｒｅｆ、Ｖ２、Ｖｒｅｆ、Ｖ３、Ｖｒｅｆ、Ｖ４、Ｖｒｅｆ及びＶ５とＦＤ部の初期状態に対応した信号出力とフォトダイオードに蓄積された電荷に対応した１画素分の信号出力とが交互に出力される。

（一実施形態の第３実施例）
図６に、第１実施例と対応する第３実施例として、列信号線２１に図５（ａ）に示すＦＤ部の初期状態と対応した複数の信号出力Ｖｒｅｆが出力された後、フォトダイオードに蓄積された電荷と対応した信号出力Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５が出力される場合の、第１の保持回路と差分回路と第２の保持回路との１列２行分を示す。

図６に示すように、トランジスタ３０、３１、３２、３３、３６、４０、４１、４２、４３、４６、４８、５１、５２、５４、８０１、８０２、８０３、８０４、８１６及び８１５の各ゲートは、端子６１、６４、６２、６３、６０、６６、６９、６７、６８、６５、７０、７１、７３、７４、８２２、８２１、８２４、８２３、８２５及び８２６とそれぞれ接続されている。

容量３４はトランジスタ３０、３２と接続され、容量３５はトランジスタ３１、３３と接続され、容量４４はトランジスタ４０、４２と接続され、容量４５はトランジスタ４１、４３と接続され、容量４９、５０は出力線５６と接続され、容量５３はトランジスタ５２と接続され、容量５５はトランジスタ５４と接続されている。容量８１３、８１４は出力線８０５と接続されている。

トランジスタ３７、４７は、それぞれトランジスタ３６、４６が導通した際に、電流源３８と共にソースフォロアを形成する。

ここで、符号７５が第１の保持回路を示し、符号７６が第１の差分回路を示し、符号７７が第２の保持回路を示し、符号８２０が第２の差分回路を示す。

図７は、第３実施例に係る固体撮像素子の第１の保持回路と第１の差分回路と第２の保持回路とにおける主要な信号の時間変化を示すタイミングチャートである。また、図８は第２の保持回路と第２の差分回路との時間変化を示すタイミングチャートである。

図７には、図６に示した各端子に印加される制御信号が示されている。各制御信号は、印加される端子の符号にＳを付した符号で表される。

図７に示す、信号Ｓ２１は、列信号線２１に出力される出力信号を示す。信号Ｓ６０は、端子６０に印加されてトランジスタ３６のゲートに入力される。信号Ｓ６１は、端子６１に印加されてトランジスタ３０のゲートに入力される。信号Ｓ６４は、端子６４に印加されてトランジスタ３１のゲートに入力される。信号Ｓ６２は、端子６２に印加されてトランジスタ３２のゲートに入力される。信号Ｓ６３は、端子６３に印加されてトランジスタ３３のゲートに入力される。信号Ｓ６５は、端子６５に印加されてトランジスタ４６のゲートに入力される。信号Ｓ６６は、端子６６に印加されてトランジスタ４０のゲートに入力される。信号Ｓ６９は、端子６９に印加されてトランジスタ４１のゲートに入力される。信号Ｓ６７は、端子６７に印加されてトランジスタ４２のゲートに入力される。信号Ｓ６８は、端子６８に印加されてトランジスタ４３のゲートに入力される。信号Ｓ７０は、端子７０に印加されてトランジスタ４８のゲートに入力される。信号Ｓ７１は、端子７１に印加されてトランジスタ５１のゲートに入力される。信号Ｓ７３は、端子７３に印加されてトランジスタ５２のゲートに入力される。信号Ｓ７４は、端子７４に印加されてトランジスタ５４のゲートに入力される。

以下に、第３実施例に係る固体撮像素子の第１の駆動方法について、図６及び図７を参照しながら説明する。

図７において、信号Ｓ２１は列信号線２１に出力される信号であり、ＦＤ部の初期状態と対応した複数の信号出力Ｖｒｅｆが出力された後、フォトダイオードに蓄積された電荷に対応した信号出力Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５が順次出力される。

まず、期間ｔ１において、信号Ｓ６１が“ＨＩＧＨ”となって、トランジスタ３０が導通する。列信号線２１には１行目の画素単位のＶｒｅｆ信号が出力されているため、Ｖｒｅｆ値が容量３４に保持される。

期間ｔ２において、信号Ｓ６６が“ＨＩＧＨ”となって、トランジスタ４０が導通する。列信号線２１には２行目の画素単位のＶｒｅｆ信号が出力されているため、Ｖｒｅｆ値が容量４４に保持される。

期間ｔ３において、列信号線２１には３行目、４行目及び５行目の各画素単位のＶｒｅｆ信号が順に出力されているため、Ｖｒｅｆ値が対応する容量（図示せず）に保持される。

期間ｔ４の後の期間ｔ５において、信号Ｓ６４が“ＨＩＧＨ”となって、トランジスタ３１が導通する。列信号線２１には１行目の画素単位の信号出力Ｖ１が出力されているため、Ｖ１値が容量３５に保持される。

期間ｔ６、ｔ７において、信号６９が“ＨＩＧＨ”となって、トランジスタ４１が導通する。列信号線２１には２行目の画素単位の信号出力Ｖ２が出力されているため、Ｖ２値が容量４５に保持される。

一方、期間ｔ６、ｔ７の前半の期間ｔ６においては、信号Ｓ６０、Ｓ６２、Ｓ７０及びＳ７１が“ＨＩＧＨ”となって、各トランジスタ３６、３２、４８及び５１が導通する。トランジスタ３２、３６及び４８が導通することにより、容量３４に保持されていた１行目の単位画素のＶｒｅｆ値が、トランジスタ３７及び電流源３８で形成されるソースフォロアを介して、容量４９の上部電極に導かれる。端子７２にはバイアス電圧Ｖｂが印加されており、トランジスタ５１が導通することにより、バイアス電圧Ｖｂが容量４９の下部電極に導かれる。従って、容量４９の電極間には電圧（（Ｖｒｅｆ−Ｖｔ）−Ｖｂ）が保持される。ここで、Ｖｔはトランジスタ３７の閾値電圧である。これにより、容量５０にはＶｂ値が保持されると共に、第１の差分回路７６の出力線５６にもＶｂ値が出力される。

続く期間ｔ７においては、信号Ｓ６０、Ｓ６３、Ｓ７０及びＳ７３が“ＨＩＧＨ”となって、トランジスタ３６、３３、４８及び５２が導通する。トランジスタ３３、３６及び４８が導通することにより、容量３５に保持されていた１行目の単位画素のＶ１値が、トランジスタ３７及び電流源３８で形成されるソースフォロアを介して、容量４９の上部電極に電圧（Ｖ１−Ｖt）値として導かれる。容量４９の上部電極は、期間ｔ６における（Ｖｒｅｆ−Ｖｔ）値に対し、期間ｔ７においては（Ｖ１−Ｖｔ）となり、その電圧変化は（Ｖｒｅｆ−Ｖ１）となる。また、第１の差分回路７６の出力線５６には、この電圧変化を容量４９（容量値C49）と容量５０（容量値C50）との分圧値｛（Vref-V1）×（C50／（C49＋C50））｝がＶｂ値から変化する。トランジスタ５２が導通しているため、容量５３には電圧値[Vb-｛（Vref-V1）×（C50／（C49＋C50））｝]が保持される。

次に、期間ｔ８、ｔ９においては、期間ｔ６、ｔ７と同様に、まず期間ｔ８において、信号Ｓ６５、Ｓ６７、Ｓ７０及びＳ７１が“ＨＩＧＨ”となって、トランジスタ４６、４２、４８及び５１が導通する。トランジスタ４２、４６及び４８が導通することにより、容量４４に保持されていた２行目の単位画素のＶｒｅｆ値が、トランジスタ４７及び電流源３８で形成されるソースフォロアを介して、容量４９の上部電極に導かれる。端子７２にはバイアス電圧Ｖｂが印加されており、トランジスタ５１が導通することにより、バイアス電圧Ｖｂ値が容量４９の下部電極に導かれる。従って、容量４９の電極間には電圧（（Ｖｒｅｆ−Ｖｔ）−Ｖｂ）が保持され、容量５０にはＶｂ値が保持されると共に、第１の差分回路７６の出力線５６にもＶｂ値が出力される。

続く期間ｔ９においては、信号Ｓ６５、Ｓ６８、Ｓ７０及びＳ７４が“ＨＩＧＨ”となって、トランジスタ４６、４３、４８、５４が導通する。トランジスタ４３、４６及び４８が導通することにより、容量４５に保持されていた２行目の単位画素のＶ２値が、トランジスタ４７及び電流源３８で形成されるソースフォロアを介して、容量４９の上部電極に電圧（Ｖ２−Ｖt）値として導かれる。容量４９の上部電極は、期間ｔ８の（Ｖｒｅｆ−Ｖｔ）値に対し、期間ｔ９においては（Ｖ２−Ｖt）となり、その電圧変化は（Ｖｒｅｆ−Ｖ２）となる。また、第１の差分回路７６の出力線５６には、この電圧変化を容量４９（容量値C49）と容量５０（容量値C50）との分圧値｛（Vref-V2）×（C50／（C49＋C50））｝がＶｂ値から変化して出力される。さらに、トランジスタ５４が導通しているため、容量５５には電圧値[Vb-｛（Vref-V2）×（C50／（C49＋C50））｝]が保持される。すなわち、容量３４、３５、４４及び４５と複数のトランジスタとから構成される第１の保持回路７６において、ＦＤ部の初期状態と対応した信号出力Ｖｒｅｆと、フォトダイオードに蓄積された電荷に対応した信号出力Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５とに、単位画素当たり２個の容量を用いているのに対し、第１の差分回路７６によりそれらの差分信号を出力して、単位画素当たり１個の容量を用いる第２の保持回路７７に保持したことになる。

次に、期間ｔ１０以降の説明を図８に基づいて説明する。

図８に示すように、期間ｔ１１及び期間ｔ１２において、第２の保持回路７７の容量５３に蓄積された信号を読み出す。まず、期間ｔ１１において、信号Ｓ８２１、信号Ｓ８２５及び信号Ｓ８２６が“ＨＩＧＨ”となって、トランジスタ８０２、トランジスタ８１６及びトランジスタ８１５が導通状態となる。これにより、容量５３に蓄積された信号がトランジスタ８０２、トランジスタ８０６及びトランジスタ８１６を通じて容量８１３の上部電極に伝わる。これと同時に、端子８２７に設定された電圧がトランジスタ８１５を通じて容量８１３の下部電極に伝わる。

続く期間ｔ１２において、信号Ｓ８２２が“ＨＩＧＨとなり、信号Ｓ８２６が”ＬＯＷ“となるため、トランジスタ８０１を通じて電圧値Ｖｒｅｆ２が容量８１３の上部電極に伝わる。この後は、上述した第１の差分回路７６の説明と同様に、容量８１３と容量８１４との分圧値が信号線８０５に出力される。

続く期間ｔ１３及び期間ｔ１４においては、容量５５の信号における容量８１３と容量８１４との分圧値が信号線８０５に出力される。この第２の差分回路８２０を動作させることにより、トランジスタ８０６、トランジスタ８０７の閾値電圧値のばらつきを補償できる。

なお、第１の保持回路７５を構成する容量の容量値は、第２の保持回路７７を構成する容量の容量値よりも大きくしている。これは第１の保持回路７５の容量の数が第２の保持回路７７の容量の数よりも少なく、また、容量値が大きい方がｋＴＣノイズ（熱ノイズ）が小さくなるためである。

（一実施形態の第４実施例）
図９に、第２実施例と対応する第４実施例として、列信号線２１に図５（ｂ）に示すＦＤ部の初期状態と対応した信号出力Ｖｒｅｆが１画素分出力された後、フォトダイオードに蓄積された電荷と対応した１画素分の信号出力Ｖ１が出力され、その後、信号出力Ｖｒｅｆ、Ｖ２、Ｖｒｅｆ、Ｖ３、Ｖｒｅｆ、Ｖ４、Ｖｒｅｆ及びＶ５等のように、ＦＤ部の初期状態と対応した信号出力とフォトダイオードに蓄積された電荷と対応した１画素分の信号出力とが交互に出力される場合の、第１の保持回路と第１の差分回路と第２の保持回路との１列２行分を示す。

図９に示すように、トランジスタ８０、８１、８２、８３、８４、８９、９０、９１、４８、５１、５２及び５４はトランジスタの各ゲートは、端子１００、１０１、１０２、１０４、１０３、１０５、１０７、１０６、１０８、１０９、１１１及び１１２とそれぞれ接続されている。

容量８５はトランジスタ８３、８４と接続され、容量９２はトランジスタ９０、９１と接続され、容量４９、５０は出力線５６と接続され、容量５３はトランジスタ５２と接続され、容量５５はトランジスタ５４と接続されている。

トランジスタ８６、９３は、それぞれトランジスタ８６、９３が導通した際に、電流源８７と共にソースフォロアを形成する。

ここで、符号９５が第１の保持回路を示し、符号９６が第１の差分回路を示し、符号９７が第２の保持回路を示す。なお、第２の保持回路９７の後段には、第３実施例と同様の第２の差分回路が接続されているが、動作は第３実施例と同様であるため、その回路構成及び回路動作は省略する。

また、第１の保持回路９５において、列信号線２１は、第１の信号線２１Ａと第２の信号線２１Ｂとに分岐しており、トランジスタ８０、８４及び９１は第１の信号線２１Ａと接続され、トランジスタ８１、８２及び８９は第２の信号線２１Ｂと接続されている。

図１０は、第４実施例に係る固体撮像素子の第１の保持回路と第１の差分回路と第２の保持回路とにおける主要な信号の時間変化を示すタイミングチャートである。

図１０には、図９に示した各端子に印加される制御信号が示されている。各制御信号は、印加される端子の符号にＳを付した符号で表される。

図１０に示す、信号Ｓ２１は、列信号線２１に出力される出力信号をを示す。信号Ｓ１００は、端子１００に印加されてトランジスタ８０のゲートに入力される。信号Ｓ１０１は、端子１０１に印加されてトランジスタ８１のゲートに入力される。信号Ｓ１０２は、端子１０２に印加されてトランジスタ８２のゲートに入力される。信号Ｓ１０３は、端子１０３に印加されてトランジスタ８４のゲートに入力される。信号Ｓ１０４は、端子１０４に印加されてトランジスタ８３のゲートに入力される。信号Ｓ１０５は、端子１０５に印加されてトランジスタ８９のゲートに入力される。信号Ｓ１０６は、端子１０６に印加されてトランジスタ９１のゲートに入力される。信号Ｓ１０７は、端子１０７に印加されてトランジスタ９０のゲートに入力される。信号Ｓ１０８は、端子１０８に印加されてトランジスタ４８のゲートに入力される。信号Ｓ１０９は、端子１０９に印加されてトランジスタ５１のゲートに入力される。信号Ｓ１１１は、端子１１１に印加されてトランジスタ５２のゲートに入力される。信号Ｓ１１２は、端子１１２に印加されてトランジスタ５４のゲートに入力される。

以下に、第４実施例に係る固体撮像素子の第２の駆動方法について、図９及び図１０を参照しながら説明する。

図１０において、信号Ｓ２１は列信号線２１に出力される信号であり、ＦＤ部の初期状態と対応した複数の信号出力Ｖｒｅｆと、フォトダイオードに蓄積された電荷に対応した信号出力Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５が交互に出力される。

まず、１行目の単位画素のＶｒｅｆ信号が期間ｔ１に出力され、そのＶ１信号が期間ｔ４に出力される。また、２行目の単位画素のＶｒｅｆ信号が期間ｔ３に出力され、そのＶ２信号が期間ｔ６に出力しされるとし、以下順に３行目以降の単位画素の信号が同様に出力されるとして説明する。

まず、期間ｔ１において、信号Ｓ１００、Ｓ１０３が“ＨＩＧＨ”となって、トランジスタ８０、８４が導通する。トランジスタ８０が導通すると、列信号線２１から、１行目の画素単位のＶｒｅｆ信号が第１の信号線２１Ａに伝わり、トランジスタ８４が導通しているため、Ｖｒｅｆ値が容量８５に保持される。

次に、期間ｔ２において、信号Ｓ１０１が“ＨＩＧＨ”となって、トランジスタ８１が導通すると、列信号線２１の信号が第２の信号線２１Ｂに伝わる。

次に、期間ｔ３において、信号Ｓ１００、Ｓ１０４、Ｓ１０６、Ｓ１０８及びＳ１０９が“ＨＩＧＨ”となって、トランジスタ８０、８３、９１、４８及び５１が導通する。トランジスタ８０、９１が導通することにより、列信号線２１の２行目の画素単位のＶｒｅｆ値が容量９２に保持される。一方、トランジスタ８３、４８及び５１が導通することにより、容量８５に保持されていた１行目の画素単位のＶｒｅｆ信号がトランジスタ８６及び電流源８７で構成されるソースフォロアを介して、容量４９の上部電極に導かれる。端子１１０にはバイアス電圧Ｖｂが印加されており、トランジスタ５１が導通することにより、バイアス電圧Ｖｂが容量４９の下部電極に導かれる。従って、容量４９の電極間には、電圧（（Ｖｒｅｆ−Ｖｔ）−Ｖｂ）が保持される。ここで、Ｖｔはトランジスタ８６の閾値電圧である。これにより、容量５０にはＶｂ値が保持されると共に、第１の差分回路９６の出力線５６にもＶｂ値が出力される。

次に、期間ｔ４において、信号Ｓ１０１、Ｓ１０２、Ｓ１０８及びＳ１１１が“ＨＩＧＨ”となって、トランジスタ８１、８２及び５２が導通する。トランジスタ８１、８２が導通することにより、列信号線２１から、１行目の単位画素のＶ１値が第２の信号線２１Ｂに導かれ、トランジスタ８６及び電流源８７で形成されるソースフォロアを介して、容量４９の上部電極に電圧（Ｖ１−Ｖt）値が導かれる。容量４９の上部電極は、期間ｔ３の（Ｖｒｅｆ−Ｖｔ）値に対し、期間ｔ４においては（Ｖ１−Ｖｔ）となり、その電圧変化は（Ｖｒｅｆ−Ｖ１）となる。また、第１の差分回路９６の出力線５６には、この電圧変化を容量４９（容量値C49）と容量５０（容量値C50）との分圧値｛（Vref-V1）×（C50／（C49＋C50））｝がＶｂ値から変化して出力される。さらに、トランジスタ５２が導通しているため、容量５３には電圧値[Vb-｛（Vref-V1）×（C50／（C49＋C50））｝]が保持される。すなわち、１行目の画素単位のＶｒｅｆ値とＶ１値との差分に応じた値が容量５３に保持される。

以下、期間ｔ５においては、３行目の単位画素のＶｒｅｆ値が図示しない容量に保持されると共に、容量９２で保持されていた２行目の画素単位のＶｒｅｆが容量４９の上部電極に導かれる。

また、期間ｔ６においては、期間ｔ４と同様な動作により、列信号線２１のＶ２値が容量４９の上部電極に導かれ、容量５５には電圧値[Vb-｛（Vref-V2）×（C50／（C49＋C50））｝]が保持される。すなわち、２行目の画素単位のＶｒｅｆ値とＶ２値との差分に応じた値が容量５５に保持される。

このように、第４実施例によると、第３実施例と同様に、ＦＤ部の初期状態と対応した信号出力のＶｒｅｆと、フォトダイオードに蓄積された電荷に対応した信号出力Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５とを第１の差分回路９６により各差分信号を出力して、単位画素当たり１個の容量を用いる第２の保持回路９７に保持したことになる。

以上のように、第３実施例の図６に説明した容量３４、３５、４４、４５、４９、５３及び５５と、第４実施例の図９に説明した容量８５、９２、４９、５３及び５５とには、アナログ値で信号電圧を保持している。

なお、図９に示した本実施形態に係る第１の保持回路９５を構成する容量の容量値は、第２の保持回路９７を構成する容量の容量値よりも大きくしている。これは第１の保持回路９５の容量の数が第２の保持回路９７の容量の数よりも少なく、また、容量値が大きい方がｋＴＣノイズ（熱ノイズ）が小さくなるためである。

以上説明したように、本実施形態によると、各画素から出力された電気信号を保持する保持回路を、回路面積の制約を受けにくい画素回路の外部に配置するため、保持回路は、比較的に大きい容量（キャパシタ）を用いる等して、長時間にわたって画素回路よりも低ノイズで電気信号を保持することができる。その上、保持回路を第１の保持回路と第２の保持回路とに分け、さらに、第１の保持回路と第２の保持回路との間に第１の差分回路を設け、第１の保持回路と第１の差分回路とによって、対応する画素の初期化状態の電気信号と対応する画素の受光後の電気信号との差分電気信号を得られ、その差分電気信号を第２の保持回路に保持することにより、保持回路の面積を削減することができる。

以上、本実施形態に係る固体撮像素子について、実施例に基づいて説明したが、本発明は、本実施形態及び各実施例に限定されない。本発明の趣旨を逸脱しない限り、当業者が想到する各種変形を本実施形態及び各実施例に施したものも本発明の範囲内に含まれる。

本発明に係る固体撮像素子によると、画質の低下を抑えたグローバル動作が可能な固体撮像素子を得ることができ、Ｃ型の固体撮像素子等に有用である。

１ 画素回路
１−１ 画素単位
１−２ 画素単位
２ 第１の保持回路
３ 第１の差分回路
４ 第２の保持回路
５ 第２の差分回路
６ 出力線
７ 水平走査回路
８ 垂直走査回路
１０ フォトダイオード
１１ 転送トランジスタ
１２ リセットトランジスタ
１３ 出力トランジスタ
１４ 行選択トランジスタ
１５ フォトダイオード
１６ 転送トランジスタ
１７ リセットトランジスタ
１８ 出力トランジスタ
１９ 行選択トランジスタ
２０ 電流源
２１ 列信号線
２１Ａ 第１の信号線
２１Ｂ 第２の信号線
２２、２３、２４、２５、２６、２７ 端子
３０、３１、３２、３３、３６、３７ トランジスタ
３４、３５ 容量
３８ 電流源
４０、４１、４２、４３、４６、４７、４８ トランジスタ
４４、４５、４９、５０、５３、５５ 容量
５１、５２、５４ トランジスタ
５６ 出力線
６０〜７４ 端子
７５ 第１の保持回路
７６ 第１の差分回路
７７ 第２の保持回路
８０、８１、８２、８３、８４、８６ トランジスタ
８５、９２ 容量
８７ 電流源
８９、９０、９１、９３ トランジスタ
９５ 第１の保持回路
９６ 第１の差分回路
９７ 第２の保持回路
１００〜１１２ 端子
８０１、８０２、８０３、８０４、８１５、８１６ トランジスタ
８０５ 出力線
８１３、８１４ 容量
８２０ 第２の差分回路
８２１〜８２７ 端子

Claims (7)

1. 行列状に配置され、それぞれが受光量に応じた電気信号を出力する複数の画素と、
   列ごとに設けられ、対応する列の複数の前記画素から出力される電気信号を順次転送する複数の列信号線と、
   列ごとに設けられ、対応する列の前記列信号線を通して前記画素から転送された電気信号を保持する第１の保持回路と、
   前記第１の保持回路からの出力信号を保持する第２の保持回路とを備えていることを特徴とする固体撮像素子。
2. 前記第１の保持回路は、対応する前記画素の初期化状態の第１の電気信号を保持する第１の容量と、対応する前記画素の受光後の第２の電気信号を保持する第２の容量とを有し、
   列ごとに設けられ、対応する列の前記第１の保持回路の前記第１の容量と前記第２の容量とに保持されている第１の電気信号と第２の電気信号との差分を取る差分回路をさらに備え、
   前記第２の保持回路は、前記差分回路における前記差分の電気信号を保持することを特徴とする請求項１に記載の固体撮像素子。
3. 前記各画素は、受光量に応じた電荷を生成するフォトダイオードと、
   前記フォトダイオードの出力側と接続された転送トランジスタと、
   前記フォトダイオードにより生成され、前記転送トランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、
   前記フローティングディフュージョン部を初期化状態に設定するリセットトランジスタと、
   ゲートが前記フローティングディフュージョン部と接続され、前記フローティングディフュージョン部によって変換された電圧に応じた電気信号を出力する出力トランジスタとを有し、
   前記各画素は、所定の複数行ごとにグループ化されており、グループごとの画素に含まれる、前記リセットトランジスタ及び転送トランジスタのゲートは、前記グループごとに共通に接続されていることを特徴とする請求項１又は２に記載の固体撮像素子。
4. 前記第１の保持回路は、対応する画素の初期化状態の電気信号を保持する容量を有し、
   列ごとに設けられ、対応する列の前記第１の保持回路の前記容量に保持されている、対応する前記画素の初期化状態の第１の電気信号と、対応する前記画素の受光後の第１の電気信号との差分を取る差分回路をさらに備え、
   前記第２の保持回路は、前記差分回路における前記差分の電気信号を保持することを特徴とする請求項１に記載の固体撮像素子。
5. 前記各画素は、受光量に応じた電荷を生成するフォトダイオードと、
   前記フォトダイオードの出力側と接続された転送トランジスタと、
   前記フォトダイオードにより生成され、前記転送トランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、
   前記フローティングディフュージョン部を初期化状態に設定するリセットトランジスタと、
   ゲートが前記フローティングディフュージョン部と接続され、前記フローティングディフュージョン部によって変換された電圧に応じた電気信号を出力する出力トランジスタとを有し、
   前記各画素は、複数行の前記リセットトランジスタのゲートに印加する信号が時間的に重なりを有すると共に、複数行の前記転送トランジスタのゲートに印加する信号が時間的に重なりを有していることを特徴とする請求項１又は４に記載の固体撮像素子。
6. 前記第１の保持回路及び第２の保持回路は、前記電気信号をアナログ値で保持することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子。
7. 前記第１の保持回路の容量値は、前記第２の保持回路の容量値よりも大きいことを特徴とする請求項１〜６のいずれか１項に記載の固体撮像素子。

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