KR100326573B1

KR100326573B1 - 고속도 동작 고체 촬상 장치

Info

Publication number: KR100326573B1
Application number: KR1020010046059A
Authority: KR
Inventors: 에가와요시따까; 다나까요리꼬; 오사와신지; 엔도유끼오; 구사까베히로미; 다나까나가따까
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1998-06-02
Filing date: 2001-07-30
Publication date: 2002-03-12
Also published as: US20040233310A1; KR20010090613A; KR100352757B1; US20040233309A1; KR20000005777A; US7362366B2; US7292276B2; US6801256B1

Abstract

CMOS 이미지 센서에 있어서, 1 수평선마다의 판독 동작에 따라 일련의 노이즈 제거 동작이 종료한 후에 있어서의 전류의 누설을 억제하며, 이미지 센서의 출력 표시 화면에 발생하는 화상 노이즈를 억제한다. 촬상 영역의 선택된 동일 행의 단위 셀로부터 복수의 수직 신호선에 각각 판독된 신호를 각각 보존하는 복수의 신호 보존 영역과, 각각의 신호 보존 영역에 보존된 신호를 순차 선택적으로 판독하여 수평 신호선으로 전송하는 복수의 수평 선택 트랜지스터를 구비하며, 적어도 신호 영역으로부터 신호를 순차 판독하는 기간 동안은 수직 신호선과 수평 신호선 간의 신호 보존 경로에 전기적으로 접속되어 있는 트랜지스터의 드레인·소오스의 한쪽이 기판 영역에 대하여 역 바이어스 상태가 된다. 또한, 상기 복수의 수평 선택 트랜지스터는 인접하는 2개를 1조로 하며, 각 조의 수평 선택 트랜지스터는 소오스·드레인의 한쪽이 공유되어 수평 신호선에 일괄 접속되며, 다른 쪽은 각각 수직 신호선에 접속되어 있다.

Description

고속도 동작 고체 촬상 장치{A SOLID-STATE IMAGING DEVICE}

본 발명은 고체 촬상 장치에 관한 것으로, 특히 1 화소마다 화소 신호의 판독이 가능한 판독 회로를 구비한 CMOS형 고체 이미지 센서(CMOS 이미지 센서)의 신호 보존 노드의 누설 전류를 억제하는 회로, 및 화소 신호 증폭용 소오스 폴로워의 전류 소비를 억제하는 회로, 및 기생 용량이 작은 수평 신호선을 제공하는 수평 판독 게이트에 관한 것으로, 예를 들면 비디오카메라·전자 스틸카메라 등에 사용된다.

도 20은 1 화소마다 화소 신호의 판독이 가능한 판독 회로를 구비한 CMOS형 고체 이미지 센서(증폭형 CMOS 이미지 센서)의 종래예(종래예 1)의 등가 회로를 도시한다.

도 20에 도시한 센서에 있어서, 셀 영역(촬상 영역)(1)은 2차원 행렬 형태로 배치된 복수의 단위 셀(13)에 의해 구성된다. 1 단위 셀은 1 화소에 대응한다.

각각의 단위 셀(13)은, 예를 들면 4개의 트랜지스터와 1개의 광다이오드로 구성된다. 즉, 애노드측에 접지 전위가 제공되는 광다이오드(8)와, 광다이오드(8)의 캐소드측에 일단측이 접속되는 판독 트랜지스터(셔터 게이트 트랜지스터)(14)와, 판독 트랜지스터(14)의 다른 단측에 게이트가 접속되는 증폭 트랜지스터(15)와, 증폭 트랜지스터(15)의 일단측에 일단측이 접속되는 수직 선택 트랜지스터(16)와, 증폭 트랜지스터(15)의 게이트에 일단측이 접속되는 리셋 트랜지스터(17)를 구비한다. 상기 셀 영역(1)에는, 동일행의 단위 셀의 각 판독 트랜지스터(14)의 게이트에 공통으로 접속된 판독선(4)과, 동일행의 단위 셀의 각 수직 선택 트랜지스터(16)의 게이트에 공통으로 접속된 수직 선택선(6)과, 동일행의 단위 셀의 각 리셋 트랜지스터(17)의 게이트에 공통으로 접속된 리셋선(7)과, 동일열의 단위 셀의 각 증폭 트랜지스터(15)의 다른 단측에 공통으로 접속된 수직 신호선(18-i)(i=1∼n)과, 동일열의 단위 셀의 각 리셋 트랜지스터(17)의 다른 단측 및 각각의 수직 선택 트랜지스터(16)의 다른 단측에 공통으로 접속된 전원선(9)이 형성되어 있다.

셀 영역(1) 외에는, 상기 수직 신호선(18-i)의 각 일단측과 접지 노드 간에 각각 접속된 복수의 부하 트랜지스터(12)와, 상기 수직 신호선(18-i)의 각 다른 단측에 대응하는 노이즈 캔슬러 회로(25-i)를 통해 각각의 일단측이 접속된 복수의 수평 선택 트랜지스터(23-i)와, 이 복수의 수평 선택 트랜지스터(23-i)의 각 다른 단측에 공통으로 접속된 수평 신호선(26)과, 이 수평 신호선(26)에 접속된 출력 증폭 회로(27)와, 상기 수평 신호선(26)에 접속된 수평 리셋 트랜지스터(28)와, 상기 셀 영역(1)의 각 행의 수직 선택선(6)에 주사적으로 선택 신호를 공급하여 각 행의 수직 선택 트랜지스터(16)를 주사적으로 구동하기 위한 수직 시프트 레지스터(2)와, 상기 수평 선택 트랜지스터(23-i)를 주사적으로 구동하기 위한 수평 시프트 레지스터(3)와, 각 종의 타이밍 신호를 발생하기 위한 타이밍 발생 회로(10)가 설치되어 있다.

상기 각각의 노이즈 캔슬러(25-i)의 각각은, 예를 들면 2개의 트랜지스터와 2개의 콘덴서로 구성된다. 즉, 수직 신호선(18-i)의 다른 단측에 일단측이 접속된 샘플-홀드용 트랜지스터(19)와, 이 샘플-홀드용 트랜지스터(19)의 다른 단측에 일단측이 접속된 결합 콘덴서(20)와, 이 결합 콘덴서(20)의 다른 단측과 접지 노드 간에 접속된 전하 축적용 콘덴서(21)와, 상기 콘덴서(20, 21)의 접속 노드에 접속된 전위 클램프용 트랜지스터(22)에 의해 한개의 노이즈 캔슬러 회로가 구성되며, 상기 콘덴서(20, 21)의 접속 노드에 상기 수평 선택 트랜지스터(23-i)의 대응하는 일단(一端)이 접속된다.

또, 각각의 수평 선택 트랜지스터(23-i)는 반도체 기판의 표층부에 선택적으로 형성된 P 웰에 형성된 활성화 영역(SDG 영역)을 갖는 NMOS 트랜지스터로 이루어진다. 또, 상기 P 웰은 접지 전위에 접속된다.

도 21은 도 20에 도시한 고체 이미지 센서의 동작의 일례를 나타낸 타이밍 파형도이다. 도 21을 참조하면서 도 20의 고체 이미지 센서의 동작을 설명한다.

각각의 광다이오드(8)의 입사광이 광전 변환되어 생성된 신호 전하는 광다이오드(8) 내에 축적된다.

이 신호 전하를 판독하는 동작 전에, 먼저 증폭 트랜지스터(15)의 게이트 전위를 리셋하기 위해, 리셋선(7)에 'H' 레벨의 리셋 신호가 일정 기간 제공된다. 리셋 트랜지스터(17)가 상기 일정 기간 온 상태로 되며, 증폭 트랜지스터(15)의 게이트 전위가 소망의 전위로 리셋된다.

이와 동시에, 수직 시프트 레지스터(2)에 의해 주사적으로 선택된 수직 선택선(어드레스선)(6)에 'H' 레벨의 선택 신호가 제공된다. 이 수직 선택선(6)으로부터의 선택 신호에 의해 수직 선택 트랜지스터(16)가 온 상태로 된다. 이 수직 선택 트랜지스터(16)를 통해 증폭 트랜지스터(15)에 전원선(9)으로부터 전압이 공급된다. 이에 따라, 소오스 폴로워 접속되어 있는 증폭 트랜지스터(15)는 그 게이트 전위에 대응하는 전위를 대응되는 수직 신호선(18-i)에 출력한다.

그러나, 리셋된 증폭 트랜지스터(15)의 게이트 전위에는 변동이 존재하며, 그 결과, 그 드레인이 접속된 수직 신호선(18-i)의 리셋 전위에도 변동이 나타난다.

각각의 수직 신호선(18-i)의 리셋 전위의 변동을 리셋하기 위해, 상기 리셋트랜지스터(17)가 ON이 된 후에 샘플-홀드용 트랜지스터(19)가 온 상태로 제어된다. 그 결과, 수직 신호선(18-i)의 리셋 전위가 콘덴서(20)를 통해 콘덴서(21)에 전달된다. 이 후, 전위 클램프용 트랜지스터(22)가 일정 기간 온 상태로 제어되어, 콘덴서(20, 21)의 접속 노드의 전위가 일정하게 고정된다.

다음에, 소망의 행에 대응하는 판독선(4)이 선택되어('H' 레벨의 판독 신호가 제공되어) 판독 트랜지스터(14)가 온이 된다. 그러면, 광다이오드(8)의 축적 전하는 상기 판독 트랜지스터(14)를 통해 증폭 트랜지스터(15)의 게이트에 전송되어, 이 게이트 전위를 변화시킨다. 증폭 트랜지스터(15)는 게이트 전위의 변화량에 따른 전압 신호를 대응하는 수직 신호선(18-i)에 출력한다.

결과적으로, 리셋 후에 있어서의 판독 동작에 수반하는 수직 신호선(18-i)의 전압 신호의 변화분이 콘덴서(20)를 통해 콘덴서(21)에 전달되므로, 노이즈 캔슬러 회로(25-i)에서 전단측으로 혼입한 노이즈, 예를 들면 셀 영역(1)에 기인하는 각각의 수직 신호선(18-i)의 리셋 전위의 변동 등은 제거된다.

상기한 바와 같은 일련의 노이즈 제거 동작이 종료한 후, 샘플-홀드용 트랜지스터(19)가 오프 상태로 제어되며, 수직 선택 트랜지스터(16)가 오프 상태로 제어된다. 그 결과, 단위 셀(13)이 비선택 상태로 되며 셀 영역(1)과 각각의 노이즈 캔슬러 회로(25-i)가 전기적으로 분리된다.

그리고, 수평 리셋 트랜지스터(28)가 온 상태로 제어됨으로써 수평 신호선(26)의 전위가 리셋된 후, 수평 선택 트랜지스터(23-i)가 순차 온 상태로 제어되며, 콘덴서(20, 21)의 접속 노드(신호 보존 노드 SN)의 전위가 순차 판독되어,출력 증폭 회로(27)에 의해 증폭되어 출력된다.

또, 상기한 바와 같은 노이즈 제거 동작은 1 수평선마다의 판독 동작시에 행해진다.

그런데, 종래에는, 상기한 바와 같은 일련의 노이즈 제거 동작이 종료한 후, 수직 선택선(6)을 'L' 레벨로 되돌려 수직 선택 트랜지스터(16)를 오프 상태로 제어한다. 그 결과, 수직 신호선(18-i)의 전압은 부하 트랜지스터(12)를 통해서 접지 전위까지 떨어진다. 이 때, 노이즈 캔슬러 회로(25-i)에 있어서, 샘플-홀드용 트랜지스터(19)의 수직 신호선(18-i)측의 일단측은 기판(예를 들면 P웰)과 동일한전압으로 바이어스되어 있기 때문에, 누설 전류는 무시할 수 없는 정도로 발생하며, 이 누설 전류에 의해 상기 신호 보존 노드 SN의 전압이 변화한다.

이 경우, 샘플-홀드용 트랜지스터(19)의 각각의 누설 전류는 변동이 있으며, 그 결과 이 누설 전류에 대응하여 상기 신호선 보존 노드 SN의 전압이 변화하는 정도로 변동이 발생한다.

따라서, 이 후, 수평 선택 트랜지스터(23-i)는 순차 온 상태로 제어되어 각각의 수평 선택 트랜지스터(23-i)로부터 신호가 판독될 때, 판독된 신호의 직류 전위가 변동되어 있으므로, 이 변동에 기인하여 이미지 센서의 출력 신호를 화상 표시 장치의 화면에 표시하는 경우에 세로 줄무늬 등의 화상 노이즈가 발생한다.

또한, 종래는, 노이즈 캔슬러 회로(25-i)에 있어서, 신호 보존 노드 SN의 전위를 클램프할 때, 그 전위를 클램프용 트랜지스터(22)에 의해 접지 전위에 클램프하여, 신호 보존 노드 SN에 연결되는 클램프용 트랜지스터(22)나 수평 선택 트랜지스터(23-i)의 각각의 일단이 기판(예를 들면 P웰)과 동일한 전압으로 바이어스되기 때문에, 그들로부터의 누설 전류는 무시할 수 없는 정도로 발생한다.

이에 따라, 수평 선택 트랜지스터(23-i)가 순차 온 상태로 제어되는 과정에서, 빠른 시기에 선택된 수평 선택 트랜지스터(23-i)로부터 판독되는 신호의 직류 전위와 비교하여 늦은 시기에 선택된 수평 선택 트랜지스터(23-i)로부터 판독되는 신호의 직류 전위가 변화하는(예를 들면 뒤로 갈수록 낮아지는) 현상이 나타난다. 그 결과, 상기한 바와 같은 세로 줄무늬 등의 화상 노이즈가 발생한다.

도 22는 증폭형 CMOS 이미지 센서의 다른 종래예(종래예 2)의 등가 회로를 도시한다.

도 22에서, 셀 영역(촬상 영역)(1)은 복수의 단위 셀(13)이 2차원의 행렬 형태로 배치되어 형성된다. 도 20에 도시한 단위 셀(13)과 동일하게 종래예 2의 각 단위 셀(13)은 수직 선택 트랜지스터(행 선택 트랜지스터) Ta, 증폭 트랜지스터 Tb, 리셋 트랜지스터 Tc, 판독 트랜지스터 Td와, 광다이오드 PD로 구성된다. 1 화소는 1 단위 셀(13)로 구성된다.

상기 셀 영역(1)에는, 도 20에 도시한 바와 같이, 판독선(4)과, 수직 선택선(6)과, 리셋선(7)과, 수직 신호선 VLIN과, 전원선(9)이 형성되어 있다.

셀영역(1)의 외부 하측에는 도 20에 도시한 바와 같이 상기 수직 신호선 VLIN의 각각의 일단과 접지 노드 간에 부하 트랜지스터 TL이 접속되어 있다.

또한, 셀 영역(1)의 외부 상측에는, 도 20에 도시한 노이즈 캔슬러 회로(25-i)와 동일하게 각각이 샘플-홀드용 트랜지스터 TSH와, 전위 클램프용 트랜지스터TCLP, 결합 콘덴서 Cc, 전하 축적용 콘덴서 Ct로 이루어지는 노이즈 캔슬러 회로(25)가 수평 방향으로 배치되어 있다. 각각의 노이즈 캔슬러 회로에서는, 상기 콘덴서 Cc, 콘덴서 Ct의 접속 노드에 일단이 접속되는 수평 선택 트랜지스터 TH가 배치되어 있다.

상기 수평 선택 트랜지스터 TH의 각 다른 단에 공통으로 수평 신호선 HLIN이 접속되어 있다. 이 수평 신호선 HLIN에는 수평 리셋 트랜지스터(도시되지 않음) 및 출력 증폭 회로(도시되지 않음)가 접속되어 있다.

또한, 셀 영역(1)의 외부에는, 각 행의 수직 선택 트랜지스터 Ta를 주사적으로 선택 제어하기 위한 수직 시프트 레지스터(2), 상기 수평 선택 트랜지스터 TH를 주사적으로 구동하기 위한 수평 시프트 레지스터(3), 상기 노이즈 캔슬러 회로(25) 등에 공급하기 위한 각 종의 타이밍 신호를 발생하는 타이밍 발생 회로(10)와, 상기 노이즈 캔슬러 회로(25)의 전위 클램프용 트랜지스터 TCLP의 일단 등에 소정의 바이어스 전위를 공급하기 위한 바이어스 발생 회로(11)와, 상기 수직 시프트 레지스터(2)의 출력 펄스에 의해 제어됨으로써, 셀 영역(1)의 각 행을 주사적으로 구동하기 위한 펄스 선택기(2a)가 각각 배치되어 있다.

도 22에서, 각 단위 셀(13)의 증폭 트랜지스터 Tb와, 이것에 수직 신호선 VLIN을 통해 접속되어 있는 부하 트랜지스터 TL은 소오스 폴로워 증폭 회로를 형성하고 있다.

도 22에 도시한 고체 이미지 센서의 동작은 도 21을 참조하여 설명한 도 20의 고체 이미지 센서의 동작과 기본적으로는 거의 동일하지만, 동작 타이밍이 약간다르다.

도 23은 도 22에 도시한 고체 이미지 센서의 동작의 일례를 나타낸 타이밍 파형도이다.

즉, 각 단위 셀(13)에서, 광다이오드 PD에의 입사광은 광전 변환되고, 생성된 신호 전하는 광다이오드 PD 내에 축적된다.

수평 귀선 기간에, 어느 한 행(이하 선택행('selected row'))의 단위 셀(13)로부터 광다이오드 PD의 신호 전하를 판독할 때, 먼저, 수직 신호선 VLIN의 각각을 선택하기 위해, 상기 선택행의 수직 선택선(6)에의 신호(ψADRES 펄스)를 온으로 하여 상기 선택행의 행 선택 트랜지스터 Ta가 온이 되게 한다.

이에 따라, 상기 선택 행의 각 단위 셀(13)에서, 행 선택 트랜지스터 Ta를 통해 전원 전위 VDD가 공급되는 증폭 트랜지스터 Tb와 부하 트랜지스터 TL로 이루어지는 소오스 폴로워 회로가 동작한다.

다음에, 상기 선택 행의 각 단위 셀에서, 리셋선(7)에의 신호(ψRESET 펄스)를 온으로 하여, 증폭 트랜지스터 Tb의 게이트 전압을 기준 전압으로 리셋함으로써, 수직 신호선 VLIN에 기준 전압을 출력한다.

이 경우, 미리(예를 들면 상기 ψADRES 펄스의 온과 동시에) 노이즈 캔슬러 회로(25)에서 샘플-홀드용 트랜지스터 TSH의 구동 신호(ψSH 펄스)를 온으로 해두고, 상기 수직 신호선 VLIN에 기준 전압이 출력된 후에 전위 클램프용 트랜지스터 TCLP의 구동 신호(ψCLP 펄스)를 일정 시간 온으로 함으로써, 노이즈 캔슬러 회로(25)에 기준 전압이 설정된다.

다음에, 상기 ψRESET 펄스를 오프한 후, 판독선(4)의 신호(ψREAD 펄스)를 온함으로써, 판독 트랜지스터 Td를 온으로 하며, 광다이오드 PD의 축적 전하에 대응한 전압을 증폭 트랜지스터 Tb의 게이트에 공급한다. 그 결과, 축적 전하에 대응한 신호 전압이 수직 신호선 VLIN 및 노이즈 캔슬러 회로(25)에 출력된다.

이 후, 노이즈 캔슬러 회로(25)에서 ψSH 펄스를 오프로 함으로써, 상기한 바와 같이 기준 전압과 판독된 신호 전압의 차분에 상응하는 신호 성분(노이즈가 제거된 신호 전압)을 전하 축적용 콘덴서 Ct에 유효 수평 주사 기간 중에도 축적할 수 있다.

그리고, 콘덴서 Ct에 축적한 신호 전압은 셀 영역(1)과 각 노이즈 캔슬러 회로(25)가 전기적으로 분리된 후, 유효 주사 기간에 ψADRES 펄스를 오프로 함으로써 수직 선택 트랜지스터 Ta가 오프 상태로 제어되어 상기 선택 행의 단위 셀(13)이 비선택 상태가 된 후에, 수평 선택 트랜지스터 TH 구동 신호(ψH 펄스)를 순차 온으로 하고, 수평 선택 트랜지스터 TH가 순차 온이 되어, 수평 신호선 HLIN에 축적된 신호 전압이 출력된다.

그러나, 상기 동작에 있어서, 수직 신호선 VLIN의 전압 VVLIN은 수평 귀선 기간에는 소오스 폴로워 증폭 회로의 동작 전압 Vm(약 1.5V)이 되지만, 유효 수평 주사 기간에는 0V가 된다. 그로 인해, 유효 수평 주사 기간에 샘플-홀드용 트랜지스터 TSH로부터의 누설 전류가 발생하여 노이즈 캔슬러 회로(25)의 콘덴서에 누설 전류가 주입된다. 이 누설 전류는 수직선마다 다르므로 세로 줄무늬 등의 화상 노이즈가 발생한다.

상기한 바와 같이 종래의 CMOS 이미지 센서는 1 수평선마다의 판독 동작시에 노이즈 캔슬러 회로에 의한 일련의 노이즈 제거 동작이 종료한 후에 있어서의 전류 누설에 의한 신호 보존 노드의 전압 변화에 기인하여, 이미지 센서의 출력 신호의 표시 화면에 세로 줄무늬 등의 화상 노이즈가 발생한다는 문제가 있었다.

도 25는 도 20에 도시한 종래의 CMOS 이미지 센서의 수평 판독 게이트부의 일부 패턴을 도시한다.

도 25에서, 참조 번호(23a-i)(i=1 내지 4)는 반도체 기판의 표층부에 선택적으로 형성된 P웰에 형성된 상기 수평 선택 트랜지스터(23-i)의 활성화 영역(SDG 영역)이다. 개개의 SDG 영역 간에는 소자 분리 영역(24)이 형성되어 있다.

참조 번호(23b-i)는 상기 수평 선택 트랜지스터(23-i)의 게이트 전극(폴리실리콘 배선)이며, 상기 SDG 영역(23a-i)의 채널 위에 P웰 표면에 형성된 게이트 절연막(도시되지 않음)을 통해 형성되어 있다.

상기 SDG 영역(23a-i)의 일단의 n형 확산 영역(소오스)에는 상기 수직 신호선(18-i)에 상응하는 금속 배선(통상은 알루미늄 배선)이 접속되어 있으며, 다른 단의 n형 확산 영역(드레인)에는 상기 수평 신호선(26)에 상응하는 금속 배선(통상은 알루미늄 배선)이 접속되어 있다.

그런데, 상기 수평 선택 트랜지스터(23-i)의 드레인·소오스가 되는 n형 확산 영역에는 P웰과의 접합 용량이 존재하기 때문에, 수평 선택 트랜지스터(23-i)의 수에 따라 수평 신호선(26)의 기생 용량은 증가한다.

이와 같은 수평 신호선(26)의 기생 용량의 증가는 회로의 동작 속도를 느리게 한다. 또한, 수평 선택 트랜지스터(23-i)의 스위칭 동작에 따라 발생하는 스위칭 노이즈는 상기 노이즈 캔슬러 회로(25-i)에서는 제거되지 않고 상기 기생 용량으로 유입된다. 이 유입 노이즈량은 기생 용량이 증가할수록 커지며, 고체 이미지 센서의 출력 신호를 화상 표시 장치의 화면에 표시한 경우에 세로 줄무늬 등의 화상 노이즈가 발생하는 원인이 된다.

상기한 바와 같이 종래의 고체 이미지 센서는 수평 선택 트랜지스터의 수에 따라 수평 신호선의 기생 용량이 증가하기 때문에, 회로의 동작 속도가 느려지며, 이 기생 용량의 유입에 의해 이미지 센서의 출력 신호의 표시 화면에 세로 줄무늬 등의 화상 노이즈가 발생하는 원인이 된다는 문제가 있었다.

본 발명은 상기 문제를 해결하기 위한 것이다.

본 발명에 따르면, 1 수평선마다의 판독 동작시에 노이즈 캔슬러 회로에 의한 일련의 노이즈 제거 동작이 종료한 후에 있어서의 누설 전류를 억제할 수 있으며, 이미지 센서의 출력 신호의 표시 화면에 발생하는 세로 줄무늬 등의 화상 노이즈를 억제할 수 있는 고체 촬상 장치가 제공된다.

또한, 본 발명에 따르면, 수평 선택 트랜지스터의 수에 의해 결정되는 수평 신호선의 기생 용량을 감소시켜 회로 동작의 고속화를 꾀할 수 있고, 이 기생 용량의 유입 노이즈량을 감소시켜, 유입 노이즈에 의해 이미지 센서의 출력 신호의 표시 화면에 발생하는 세로 줄무늬 등의 화상 노이즈를 억제할 수 있는 고체 촬상 장치가 제공된다.

즉, 본 발명의 제1 실시 형태에 따르면, 반도체 기판상에 2차원 행렬 형태로 배치된 복수의 단위 셀과 동일열의 단위 셀에 공통으로 접속된 적어도 하나의 수직 신호선을 포함한 촬상 영역 -상기 각각의 단위 셀은 입사광에 대응한 전하를 생성하는 광전 변환 소자, 상기 생성된 전하에 대응하는 전압을 판독하는 판독 회로, 상기 판독된 전압을 증폭하는 증폭 회로, 상기 생성된 전하를 리셋하기 위한 리셋 회로, 및 상기 증폭 수단의 출력 신호를 상기 수직 신호선에 출력시키기 위한 행 선택 회로를 포함함-, 상기 수직 신호선의 일단측에 접속된 부하 트랜지스터, 상기 행 선택 수단이 오프 상태에 있을 때 상기 부하 트랜지스터를 오프시키도록 상기 부하 트랜지스터를 제어하기 위한 부하 트랜지스터 온·오프 제어 회로, 상기 수직 신호선의 다른 단에 접속되고, 상기 수직 신호선으로 출력된 신호를 보존하기 위한 신호 보존 회로를 포함하되, 상기 부하 트랜지스터 온·오프 제어 수단에 의해 상기 부하 트랜지스터가 오프된 후에 있어서, 상기 신호 보존 회로로부터 출력 신호가 판독될 때는 상기 수직 신호선에 바이어스 전압이 인가되는 고체 촬상 장치가 제공된다.

또한, 본 발명의 제2 실시 형태에 따르면, 반도체 기판상에 2차원 행렬 형태로 배치된 복수의 단위 셀을 포함한 촬상 영역 -상기 각각의 단위 셀은 광전 변환 소자, 동일열의 단위 셀에 공통으로 접속된 적어도 하나의 수직 신호선, 및 동일행의 단위 셀을 선택하기 위해 상기 단위 셀에 공통으로 접속된 수직 선택선을 포함함-, 상기 수직 선택선을 선택 구동하기 위한 구동 회로, 상기 수직 신호선의 일단에 접속된 부하 트랜지스터, 상기 수직 신호선에 판독된 신호를 보존하는 신호 보존 영역 -상기 신호 보존 영역은 상기 수직 신호선과 상기 신호 보존 영역의 접속을 제어하는 접속 제어 소자, 상기 신호 보존 영역에 보존된 신호를 순차 판독하기 위한 수평 선택 트랜지스터, 상기 수평 선택 트랜지스터에 의해 순차 판독된 신호가 전송되는 수평 신호선, 및 적어도 상기 신호 보존 영역으로부터 신호를 순차 판독하는 기간 동안은 상기 접속 제어 트랜지스터의 드레인·소오스의 한쪽이 기판 영역에 대하여 역바이어스 상태가 되도록 설정하기 위한 바이어스 제어 수단을 포함하는 고체 촬상 장치가 제공된다.

또한, 본 발명의 제3 실시 형태에 따르면, 광전 변환 소자를 포함하는 단위 셀의 복수개가 반도체 기판상에 2차원 행렬 형태로 배치되어 형성된 촬상 영역과, 상기 촬상 영역에 있어서의 동일행의 단위 셀을 선택하는 행 선택 수단과, 상기 행 선택 수단에 의해 선택된 동일행의 단위 셀로부터 각각 신호가 판독되는 복수의 수직 신호선과, 상기 촬상 영역에 있어서의 동일행의 단위 셀로부터 각각 신호가 판독되는 복수의 수직 신호선과, 상기 복수의 수직 신호선에 각각 판독된 신호를 순차 선택하기 위한 수평 판독 게이트부 -상기 수평 판독 게이트부는 상기 복수의 수직 신호선에 각각 접속된 복수의 수평 선택 트랜지스터를 포함함- 와, 상기 수평 판독 게이트부에 의해 선택된 신호가 전송되는 수평 신호선을 포함하되, 인접하는 2개의 수평 선택 트랜지스터는 1개의 조를 구성하며, 각 조의 수평 선택 트랜지스터는 일단부끼리가 공통으로 수평 신호선에 접속되고, 상기 수평 트랜지스터의 각 조 간에는 소자 분리 영역이 배치되며, 각 조는 2개의 트랜지스터에 공유되며, 상기 수평 신호선에 접속되는 일단부를 구성하는 1개의 드레인 영역과, 상기 공유되는 드레인 영역을 사이에 두고 배치된 2개의 소오스 영역을 갖고, 상기 각 조와 동일한 구조를 갖는 2개의 트랜지스터로 이루어지며, 상기 복수조만 수평 선택 트랜지스터 중 임의의 1조의 한쪽이 선택되어 구동될 때에, 상기 선택되어 구동되는 1개의 수평 선택 트랜지스터와 대응하는 한쪽의 보정용 트랜지스터가 선택되어 오프 상태가 된다.

도 1은 본 발명의 제1 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 2는 도 1의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도.

도 3은 본 발명의 제2 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 4는 도 3의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도.

도 5는 본 발명의 제3 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 6은 도 5의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도.

도 7은 도 5의 CMOS 이미지 센서의 동작의 타이밍을 변경한 경우의 동작을 설명하기 위해 도시한 타이밍 파형도.

도 8은 본 발명의 제4 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 9는 도 8의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도.

도 10a는 도 8의 CMOS 이미지 센서에서 노이즈 캔슬러 회로부의 샘플-홀드 트랜지스터의 누설 전류 억제 동작을 설명하기 위한 트랜지스터의 단면도.

도 10b 및 도 10c는 트랜지스터의 기판 내의 전위를 모식적으로 도시한 도면.

도 11은 본 발명의 제5 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 12는 도 11의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도.

도 13은 본 발명의 제6실시예의 CMOS 이미지 센서의 동작의 일례를 도시한 파형도.

도 14는 본 발명의 제7 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 15는 도 14의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도.

도 16은 본 발명의 제8 실시예의 CMOS 이미지 센서의 등가회로를 도시한 도면.

도 17은 도 16의 수평 선택 트랜지스터의 일부에 대해서 SDG 패턴 및 수직 신호선과의 접속 패턴의 일례를 도시한 도면.

도 18은 도 16의 CMOS 이미지 센서에서 수평 선택 트랜지스터 및 보정용 트랜지스터를 추출하여 그 등가회로를 도시한 도면.

도 19는 도 18의 수평 선택 트랜지스터 및 보정용 트랜지스터에 대해서 SDG 패턴 및 수직 신호선과의 접속 패턴의 일례를 도시한 도면.

도 20은 1 화소마다 화소 신호의 판독이 가능한 판독 회로를 구비한 증폭형 CMOS 이미지 센서의 종래예 1을 도시한 등가회로도.

도 21은 도 20의 고체 이미지 센서 동작의 일례를 도시한 타이밍 파형도.

도 22는 증폭형 CMOS 이미지 센서의 종래예 2를 도시한 등가회로도.

도 23은 도 22의 고체 이미지 센서 동작의 일례를 도시한 타이밍 파형도.

도 24는 본 발명의 변형예로서 도 22의 고체 이미지 센서의 구성을 일부 변경한 경우의 동작의 일례를 도시한 타이밍 파형도.

도 25는 도 20의 CMOS 이미지 센서의 수평 판독 게이트부의 일부 패턴을 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

2 : 수직 시프트 레지스터

3 : 수평 시프트 레지스터

10 : 타이밍 발생 회로

32 : 제어 회로

이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.

본 발명에 관한 증폭형 CMOS 이미지 센서는 종래예의 증폭형 CMOS 이미지 센서와 비교하여 대부분이 동일하지만, 1 수평선마다의 판독 동작에 따라 노이즈 캔슬러 회로(25-i)에 의한 일련의 노이즈 제거 동작이 종료한 후에 있어서의 수직 신호선(18-i)의 전위가 접지 전위로 저하되지 않도록 하는 연구가 진행되고 있다.

<제1 실시예>

도 1은 제1 실시예의 증폭형 CMOS 이미지 센서의 등가회로를 도시한다.

도 1의 CMOS 이미지 센서는 도 20을 참조하여 전술한 종래예 1의 CMOS 이미지 센서와 비교하여, 수평 귀선 기간에 있어서 1 수평마다의 판독 동작에 따라 노이즈 캔슬러 회로(25-i)에 의한 일련의 노이즈 제거 동작이 종료한 후에 있어서의 수직 선택 트랜지스터(16)의 구동 방법이 다르며, 그외에는 동일하다. 도 1에는 도 20과 동일한 부호가 사용된다.

즉, 도 1에 있어서, 셀 영역(촬상 영역)(1)에는, 광다이오드(광전 변환 소자)(8), 판독 트랜지스터(판독 수단)(14), 증폭 트랜지스터(증폭 수단)(15), 수직선택 트랜지스터(행 선택 수단)(16), 리셋 트랜지스터(리셋 수단)(17)로 구성되는 단위 셀(13)은 2차원 행렬 형태로 배치되며, 판독선(4), 수직 선택선(6), 리셋선(7), 수직 신호선(18-i)(i=1∼n), 전원선(9)이 형성되어 있다.

또한, 셀 영역(1) 외에는, 복수의 부하 트랜지스터(12), 노이즈 캔슬러 회로(신호 보존 영역)(25-i), 수평 선택 트랜지스터(23-i), 수평 신호선(26), 출력 증폭 회로(27), 수평 리셋 트랜지스터(28), 수직 시프트 레지스터(2), 수평 시프트 레지스터(3), 타이밍 발생 회로(10)가 설치되어 있다.

상기 노이즈 캔슬러 회로(25-i)는 각각 샘플-홀드용 트랜지스터(19), 결합 콘덴서(20), 전하 축적용 트랜지스터(21), 전위 클램프용 트랜지스터(22)로 구성되며, 상기 콘덴서(20, 21)의 접속 노드에 상기 수평 선택 트랜지스터(23-i)의 대응하는 일단이 접속된다.

또한, 도시되어 있지 않지만, 상기 수직 시프트 레지스터(2)의 출력과 상기 타이밍 발생 회로(10)의 출력을 이용하여, 예를 들면 도 2에 도시한 바와 같은 종류의 구동 펄스를 생성하여, 그들 구동 펄스를 상기 판독선(4), 수직 선택선(6), 리셋선(7), 부하 트랜지스터(12), 샘플-홀드용 트랜지스터(19), 전위 클램프용 트랜지스터(22)에 공급하기 위한 구동 회로가 설치되어 있다.

도 2는 도 1의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도이다.

도 1의 CMOS 이미지 센서의 동작은 도 20에 도시한 종래예 1의 CMOS 이미지 센서의 동작(도 21 참조)과 비교하여, 수평 귀선 기간에 있어서 1 수평선마다의 판독 동작에 따라 선택되는 수직 선택선(6)의 구동 신호가 일련의 노이즈 제거 동작의 전후를 통하여 적어도 각 노이즈 캔슬러 회로(25-i)의 신호 보존 노드 SN에 각각 보존된 신호를 복수의 수평 선택 트랜지스터에 의해 순차 선택하여 판독하는 기간(유효 수평 주사 기간)에도 활성 상태(본 실시예에서는 'H' 레벨)로 제어된다는 점이 다르다는 점을 제외하고는 동일하다.

즉, 1 수평선마다의 판독 동작에 따라 일련의 노이즈 제거 동작이 종료한 후, 샘플-홀드용 트랜지스터(19)가 오프 상태로 제어됨으로써 셀 영역(1)과 대응하는 노이즈 캔슬러 회로(25-i)가 전기적으로 분리된다.

그리고, 수평 리셋 트랜지스터(28)가 온 상태로 제어됨으로써 수평 신호선(26)의 전위는 리셋된다. 그 후, 수평 선택 트랜지스터(23-i)가 순차 온 상태가 되고, 콘덴서(20, 21)의 접속 노드(신호 보존 노드 SN)의 전압이 순차 판독되어, 출력 증폭 회로(27)에 의해 증폭되어 출력된다.

본 실시예에 있어서는, 상술한 노이즈 제거 동작이 종료한 후에도, 선택행의 'H' 레벨인 수직 선택선(6) 때문에 수직 선택 트랜지스터(16)가 온 상태로 유지된다. 따라서, 수직 신호선(18-i)의 전압이 대응하는 부하 트랜지스터(12)를 통해 접지 전위까지 저하되는 것이 방지된다. 이 경우, 대응하는 단위 셀(13)의 증폭 트랜지스터(15) 및 이에 수직 신호선(18-i)을 통해 접속되어 있는 부하 트랜지스터(12)는 소오스 폴로워 증폭 회로를 형성하며, 수직 신호선(18-i)의 전압은 소오스 폴로워 증폭 회로의 동작 전압 Vm(약 1V∼1.5V)이다.

그 결과, 수직 신호선(18-i)과 수평 신호선(26) 간의 신호 경로에 접속되어있는 노이즈 캔슬러 회로(25-i)의 샘플-홀드용 트랜지스터(19)에 있어서, 수직 신호선(18-i)측의 일단부와 기판 영역(본 실시예에서는 P웰=0V)이 역 바이어스 상태가 된다.

따라서, 샘플-홀드용 트랜지스터(19)에서의 누설 전류가 억제되고, 이 누설 전류에 의한 신호 보존 노드 SN의 전압 저하가 억제되어, 각각의 샘플-홀드용 트랜지스터(19)의 누설 전류의 변동에 따른 신호 보존 노드 SN의 전압 저하의 변동폭도 억제된다.

그 결과, 수평 선택 트랜지스터(23-i)가 순차 온 상태로 제어되어 각각의 수평 선택 트랜지스터(23-i)로부터 신호가 판독될 때, 각 신호의 직류 전위의 변동에 기인하는 세로 줄무늬 등의 화상 노이즈가 이미지 센서의 출력 신호를 화상 표시 장치의 화면에 표시하는 경우에 발생하는 것이 억제된다.

<제1 실시예의 변형예 1>

도 2에 도시한 동작 타이밍은 종래예 2의 설명에서 도 23에 도시한 동작 타이밍과 동일하게 수직 선택 트랜지스터(16)를 온으로 하고, 수직 신호선(18-i)의 전위를 유지하기 위해 샘플-홀드용 트랜지스터(19)를 온으로 한 후에 리셋 트랜지스터(17)를 일시적으로 온이 되게 변경될 수 있다.

<제1 실시예의 변형예 2>

제1 실시예의 변형예 2에 따르면, CMOS 이미지 센서는 각각의 노이즈 캔슬러 회로(25-i)의 신호 보존 노드 SN에 각각 보존된 신호를 복수의 수평 선택 트랜지스터(23-i)에 의해 순차 선택하여 판독하는 기간에 있어서는 적어도 노이즈 캔슬러회로(25-i)의 신호 보존 노드 SN에 접속된 전위 클램프용 트랜지스터(22)의 클램프 전위와, 수평 신호선(26)에 접속된 수평 리셋용 트랜지스터(28)의 리셋 전위가 각각, 예를 들면 1V 정도로 설정된다는 점이 상술한 제1 실시예의 CMOS 이미지 센서와 비교하여 변경되어 있고, 그외에는 동일하다.

이와 같은 구성에 따르면, 노이즈 제거 동작의 종료후, 전위 클램프용 트랜지스터(22)의 클램프 전위측 일단부와 기판 영역(본 실시예에서는 P웰=0V)과는 역 바이어스 상태가 되어 그 누설 전류가 억제되기 때문에, 그 누설 전류에 의한 신호 보존 노드 SN의 전위 저하가 억제된다.

또한, 수평 리셋용 트랜지스터(28)의 리셋 동작 종료후에 있어서, 수평 신호선(26)은 1V 정도가 되기 때문에, 수평 선택 트랜지스터(23-i)의 수평 신호선측 일단부·기판 영역(본 실시예에서는 P웰=0V)은 역바이어스 상태가 되어, 그 누설 전류가 억제되며, 이 누설 전류에 의한 신호 보존 노드 SN의 전압 저하는 억제된다.

또한, 수평 리셋용 트랜지스터(28)의 리셋 동작의 종료후에 있어서, 수평 리셋용 트랜지스터(28)의 리셋용 전원측 일단부·기판 영역(본 실시예에서는 P웰=0V)은 역 바이어스 상태가 되며, 그 누설 전류는 억제되며 이 누설 전류에 의한 수평 신호선(26)의 전압 저하가 억제된다.

따라서, 이미지 센서의 출력 신호를 화상 표시 장치의 화면에 표시하는 경우에 발생하는 세로 줄무늬 등의 화상 노이즈가 제1 실시예보다도 더욱 억제된다.

그런데, 상기 제1 실시예에서는, 상기 소오스 폴로워 증폭 회로가 항상 동작 상태로 되기 때문에, 소비 전력이 증가한다는 문제가 있으므로, 이러한 점을 해결한 실시예를 이하 설명한다.

<제2 실시예>

도 3은 제2 실시예의 CMOS 이미지 센서의 등가회로를 도시한다.

도 3의 CMOS 이미지 센서는 도 20을 참조하여 상술한 종래예 1의 CMOS 이미지 센서와 비교하여, 1 수평선마다의 판독 동작시에 노이즈 캔슬러 회로(25-i)에 의한 일련의 노이즈 제거 동작이 종료한 후에 있어서의 수직 신호선(18-i)의 전압을 소망의 바이어스 전위(예를 들면 1V 정도)로 설정하기 위해서, 각 수직 신호선(18-i)과 바이어스 전압 노드 간에 각각 접속된 바이어스 인가용 트랜지스터(31)와, 일련의 노이즈 제거 동작 종료 후에 수직 신호선(18-i)의 부하 트랜지스터(12)를 오프 상태로 제어함과 동시에 상기 바이어스 인가용 트랜지스터(31)를 온 상태로 제어하는 온·오프 제어 회로(32)가 부가된다는 점이 다르지만, 그외에는 동일하다. 도 3에서는 도 20과 동일한 부호를 사용하고 이에 대한 상세한 설명은 생략한다.

도 4는 도 3의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도이다.

도 3의 CMOS 이미지 센서의 동작은 종래예 1의 도 20의 CMOS 이미지 센서의 동작(도 21 참조)과 비교하여, 1 수평선마다의 판독 동작시에 적어도 각각의 노이즈 캔슬러 회로(25-i)의 신호 보존 노드 SN에 보존된 신호를 복수의 수평 선택 트랜지스터(23-i)에 의해 순차 선택하여 판독하는 기간에는 부하 트랜지스터(12)가 오프 상태로 제어됨과 동시에 바이어스 인가용 트랜지스터(31)가 온 상태로 제어된다는 점이 다르며, 그외에는 동일하다.

상기 제2 실시예의 CMOS 이미지 센서에 따르면, 상기 제1 실시예의 CMOS 이미지 센서와 동일하게 1 수평선마다의 판독 동작시에 일련의 노이즈 제거 동작이 종료한 후, 수직 신호선(18-i)의 전압이 부하 트랜지스터(12)를 통하여 접지 전위까지 저하되는 것이 방지됨과 동시에, 수직 신호선(18-i)의 전압은 바이어스 인가용 트랜지스터(31)에 의해 소망의 전압, 예를 들면 1V 정도로 설정된다.

따라서, 샘플-홀드용 트랜지스터(19)의 수직 신호선(18-i)측의 일단과 기판 영역(본 실시예에서는 P웰=0V)이 역 바이어스 상태로 되어, 그 누설 전류는 억제되므로 화상 노이즈를 억제할 수 있다.

<제3 실시예>

도 5는 제3 실시예에 관한 CMOS 이미지 센서의 등가회로를 도시한다. 도 5의 CMOS 이미지 센서는 도 22를 참조하여 상술한 종래예 2의 CMOS 이미지 센서와 비교하여 일련의 노이즈 제거 동작 종료 후에 수직 신호선 VLIN의 부하 트랜지스터 TL을 오프 상태로 제어함과 동시에 수직 신호선 VLIN을 소정의 바이어스 전압(예를 들면 전원 전압 VDD=3.3V 정도)으로 제어하기 위한 부하 트랜지스터 온·오프 제어 회로(50)(소오스 폴로워 제어 스위칭 회로)가 부가된다는 점, 펄스 선택기(구동 회로)(2a)의 구성, 타이밍 발생 회로(10a)의 구성, 바이어스 발생 회로(11a)의 구성이 다르며, 그외에는 동일하다.

즉, 도 5에 있어서, 셀 영역(촬상 영역)(1)에는 수직 선택 트랜지스터(행 선택 트랜지스터, 행 선택 수단) Ta, 증폭 트랜지스터(증폭 수단) Tb, 리셋 트랜지스터(리셋 수단) Tc, 판독 트랜지스터(판독 수단) Td, 광다이오드(광전 변환 수단) PD로 구성되는 단위 셀(13)이 2차원 행렬 형태로 배치되어 형성되며, 판독선(4), 수직 선택선(6), 리셋선(7), 수직 신호선 VLIN, 전원선(9)이 형성되어 있다.

셀 영역(1)의 주변부에는, 복수의 부하 트랜지스터 TL, 노이즈 캔슬러 회로(신호 보존 영역)(25), 수평 선택 트랜지스터 TH, 수평 신호선 HLIN, 수평 리셋 트랜지스터(도시되지 않음), 출력 증폭 회로(도시되지 않음), 수직 시프트 레지스터(2), 펄스 선택기(구동 회로)(2a), 수평 시프트 레지스터(3), 타이밍 발생 회로(10a), 바이어스 발생 회로(바이어스 인가 수단)(11a) 등이 배치되어 있다.

상기 노이즈 캔슬러 회로(25)의 각각은 샘플-홀드용 트랜지스터 SH, 전위 클램프용 트랜지스터 TCLP, 결합 콘덴서 Cc, 전하 축적용 콘덴서 Ct에 의해 구성되며, 상기 콘덴서 Cc, 콘덴서 Ct의 접속 노드에 수평 선택 트랜지스터 TH의 일단이 접속되어 있다.

상기 펄스 선택기(구동 회로)(2a)는 상기 수직 시프트 레지스터(2)의 출력 펄스에 의해 제어되어 셀 영역(1)의 각 행을 주사적으로 구동한다.

상기 바이어스 발생 회로(11a)는 각 노이즈 캔슬러 회로(25)의 전위 클램프용 트랜지스터 TCLP의 일단에 공급하기 위한 바이어스 전위 VVC 및 상기 온·오프 제어 회로(50)에 공급하기 위한 바이어스 전위 VVL을 발생한다.

상기 온·오프 제어 회로(50)는 (1) 각 소오스 폴로워 회로의 부하 트랜지스터 TL의 게이트와 접지 노드 간에 접속된 부하 차단용 트랜지스터 TCUT와, (2) 각 소오스 폴로워 회로의 부하 트랜지스터 TL의 게이트와 바이어스 발생 회로(11a)의바이어스 전압(VVL) 출력 노드 간에 접속된 바이어스 인가용 트랜지스터 TCUTN과, (3) 상기 타이밍 발생 회로(10a)로부터 소망의 타이밍에서 출력하는 소오스 폴로워 제어 신호(ψCUT 펄스)를 상기 부하 차단용 트랜지스터 TCUT의 게이트에 인가하며, 상기 ψCUT 펄스를 인버터 회로(51)에서 반전시킨 펄스 신호를 상기 바이어스 인가용 트랜지스터 TCUTN의 게이트에 인가함으로써 상기 바이어스 인가용 트랜지스터 TCUTN의 동작을 상기 부하 차단용 트랜지스터 TCUT에 대응하여 상보적으로 제어하기 위한 회로를 갖는다.

도 6은 도 5의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도이다.

도 5의 CMOS 이미지 센서의 동작은 상술한 종래예 2의 도 22의 CMOS 이미지 센서의 동작(도 23 참조)과 비교하여 소오스 폴로워 제어 스위치 회로(50)에 의한 제어 동작이 부가된다는 점을 제외하고, 기본적으로는 동일하다.

즉, 소오스 폴로워 제어 스위치 회로(50)는 CMOS 이미지 센서에서 광전 변환한 신호를 소오스 폴로워 증폭 회로에 의해 증폭하여 다음 단의 샘플-홀드용 트랜지스터 TSH에 출력하는 기간(ψADRES 펄스가 온인 기간)에는 ψCUT 펄스를 'L'로 하여 부하 차단용 트랜지스터 TCUT를 오프 상태(바이어스 인가용 트랜지스터 TCUTN을 온 상태)로 제어하여 부하 트랜지스터 TL가 동작 상태가 되도록 제어하는 방식으로 상기 소오스 폴로워 증폭 회로를 동작시킨다. 이 때, 각 수직 신호선 VLIN의 전압 VVLIN은 소오스 폴로워 증폭 회로의 동작 전압 Vm(약 1V∼1.5V)이 된다.

그리고, 상기 ψADRES 펄스가 오프인 기간은 ψCUT 펄스를 'H'로 하여 부하차단용 트랜지스터 TCUT를 온 상태로 제어함과 동시에 바이어스 인가용 트랜지스터 TCUTN을 오프 상태로 제어함으로써, 부하 트랜지스터 TL을 오프 상태로 제어하는 방식으로 소오스 폴로워 증폭 회로를 동작시키지 않는다.

이와 같이 소오스 폴로워 증폭 회로를 필요한 기간만 동작시키고, 그외의 기간에는 동작시키지 않기 때문에, 소오스 폴로워 증폭 회로의 소비 전력을 감소(종래예의 약 1/2 내지 1/4로 감소)시킬 수 있게 된다.

ψCUT 펄스는 ψADRES 펄스의 하강보다도 빨리 상승하며, ψADRES 펄스의 상승보다도 늦게 하강하도록 제어된다. 이에 따라, ψCUT 펄스를 온으로 했을 때(부하 트랜지스터 TL을 차단했을 때)에도, ψADRES 펄스가 온인 기간에는 온 상태로 제어되는 수직 선택 트랜지스터 Ta 및 증폭 트랜지스터 Tb를 통해 수직 신호선 VLIN에 소정의 바이어스 전압(본 실시예에서는 전원 전압 VDD=3.3V)이 인가된다.

이 경우, ψADRES 펄스가 상승할 때에는, 이미 부하 트랜지스터 TL는 차단되었기 때문에, 수직 신호선 VLIN의 전압 VVLIN이 소오스 폴로워 증폭 회로의 동작 전압 Vm으로부터 VDD까지 상승하는 타이밍을 빠르게 할 수 있다.

이와 같이 소오스 폴로워 증폭 회로를 동작시키지 않는 기간(유효 수평 주사 기간을 포함함)에는 수직 신호선 VLIN의 전압 VVLIN으로 소정의 바이어스 전압이 인가되기 때문에, 다음 단의 샘플-홀드용 트랜지스터 TSH의 일단부(드레인)·기판 영역(본 실시예에서는 P웰=0V)이 역바이어스 상태로 되어, 그 누설 전류가 억제되고, 세로 줄무늬 등의 화상 노이즈가 억제되어서, 세로 줄무늬나 얼룩이 없는 신호를 얻을 수 있다.

또, 도 6에는, 수평 귀선 기간에 동일행의 수직 선택선(6)의 신호(ψADRES 펄스)가 단속적으로 2회 온이 되도록 구동하는 예가 도시되어 있지만, 이에 한정되지 않고, 도 23에 도시한 종래예 2에 있어서의 ψADRES 펄스와 동일하게 1회 온이 되도록 구동하는 경우에도 상기한 바와 같은 효과를 얻을 수 있다.

도 5의 CMOS 이미지 센서의 동작에 있어서, 도 7에 도시한 바와 같이, ψADRES 펄스와 ψCUT 펄스를 이들의 ON, OFF 상태가 동기하여 반전하도록 제어하면, ψADRES 펄스가 오프(ψCUT 펄스는 온)일 때에 수직 신호선 VLIN은 플로팅 상태가 되고, 그 전압 VVLIN으로 ψADRES 펄스이 온일 때의 수직 신호선 VLIN의 전압 VVLIN(=Vm)이 유지된다.

그러나, 누설 전류가 비교적 긴 유효 수평 주사 기간에 발생됨으로써 수직 신호선 VLIN의 전압 VVLIN이 0V로 될 우려가 있다. 이런 점을 해결한 실시예를 이하 설명한다.

<제4 실시예>

도 8은 제4 실시예의 증폭형 CMOS 이미지 센서의 등가회로를 도시한다.

도 8의 CMOS 이미지 센서는 도 5를 참조하여 상술한 제3 실시예의 CMOS 이미지 센서와 이하 두가지 점에서 다르다. (1) ψADRES 펄스와 ψCUT 펄스를 반전 관계로 동시에 전환하도록 제어하는 점, (2) 소오스 폴로워 증폭 회로를 동작시키지 않는 기간(유효 수평 주사 기간을 포함함)은 수직 신호선 VLIN에 소정의 바이어스 전압 VV1로서 소오스 폴로워 증폭 회로의 동작 전압 Vm와 거의 동일한 전압을 인가하기 위해서, 수직 신호선 VLIN과 바이어스 발생 회로(11a)의 바이어스 전압 VV1출력 노드 간에 바이어스 인가용 트랜지스터(스위치 트랜지스터) TVV가 접속되고, 그 게이트에 상기 ψCUT 펄스가 인가된다는 점이 다르다.

도 9는 도 8의 CMOS 이미지 센서의 동작의 일례를 도시한 파형도이다.

도 9에 도시한 CMOS 이미지 센서의 동작은 상술한 제3 실시예에 관한 CMOS 이미지 센서의 동작(도 6 참조)과 비교하여, ψADRES 펄스가 오프(ψCUT 펄스가 온)일 때 바이어스 인가용 트랜지스터(스위치 트랜지스터) TVV는 온 상태가 되는 동작이 부가된다는 점을 제외하고는 기본적으로 동일하다.

도 9에 도시한 제어에 따르면, ψADRES 펄스와 ψCUT 펄스를 반전 관계로 동시에 동작시키는 경우에도, ψADRES 펄스가 오프(ψCUT 펄스는 온)인 기간에, 부하 트랜지스터 TL을 오프로 함과 동시에, 수직 신호선 VLIN에 소오스 폴로워 증폭 회로의 동작 전압 Vm(약 1.5V)와 거의 동일한 소정의 바이어스 전압 VV1(=0.5∼2V)를 인가할 수 있다.

또, ψCUT 펄스에 동기하여 바이어스 인가용 트랜지스터(스위치 트랜지스터) TVV를 전환하기 때문에, ψADRES 펄스의 온 기간을 단축할 수 있고, 소오스 폴로워 증폭 회로의 소비 전력을 감소시킬 수 있다.

또한, 소오스 폴로워 증폭 회로의 동작 전압 Vm과 바이어스 전압 VV1과의 전압차를 작게 함으로써 수직 신호선 VLIN의 응답이 빨라지고, 수직 신호선 VLIN의 전압 VVLIN의 상승 시간 t1, t3 및 하강 시간 t2, t4를 단축시킬 수 있어, 소오스 폴로워 증폭 회로의 동작 속도를 빠르게 할 수 있다.

또한, 수직 신호선 VLIN의 전위의 변화량이 작기 때문에, 전위 전환시의 소오스 폴로워 증폭 회로의 동작 전류는 적어지며, 스파이크 노이즈도 적어진다.

도 10a, 10b, 10c는 도 8의 CMOS 이미지 센서에서 노이즈 캔슬러 회로(25)의 샘플-홀드용 트랜지스터 TSH의 누설 전류 억제 동작을 설명하기 위한 모식도로, 도 10a는 트랜지스터 TSH의 단면도, 및 도 10b, 10c는 트랜지스터 TSH의 기판 내의 전위를 도시한다.

도 10a에 있어서, 수직 신호선 VLIN의 전압 VVLIN이 높을 때, 예를 들면 3.3V일 때는, 기판에의 누설 전류 IL1이 발생하고, 이 누설 전류 IL1이 샘플-홀드용 트랜지스터 TSH의 결합 콘덴서 Cc측의 n형 소오스 영역에 유입되며, 이로 인해 세로 줄무늬 등의 화상 노이즈가 발생할 우려가 있다.

또한, 도 10b에 도시한 바와 같이, 샘플-홀드용 트랜지스터 TSH의 채널 영역의 전위는 확산층과 용량 결합에 의해 상승하고, 포화 레벨의 신호 전하가 수직 신호선 VLIN에 누설되어 세로 줄무늬 등의 화상 노이즈가 발생할 우려가 있다.

이에 대하여, 도 10c에 도시한 바와 같이, 수직 신호선 VLIN에 소정의 바이어스 전압 VV1(=0.5∼2V)을 인가함으로써, ψSH 펄스가 0V일 때의 샘플-홀드용 트랜지스터 TSH의 채널 영역의 전위는, 예를 들면 -0.5V 정도가 되도록 설정하면, 도 10a에 도시한 바와 같은 기판에의 누설 전류 IL1과 도 10b에 도시한 바와 같은 포화 레벨의 신호 전하의 누설을 모두 억제할 수 있게 된다.

<제5 실시예>

도 11은 제5 실시예의 증폭형 CMOS 이미지 센서의 등가회로를 도시한다.

도 11의 CMOS 이미지 센서는 도 8을 참조하여 상술한 제4 실시예의 CMOS 이미지 센서와, 소오스 폴로워 증폭 회로를 동작시키지 않는 기간(유효 수평 주사 기간을 포함함)에 있어서 수직 신호선 VLIN에 소정의 제1 바이어스 전압 VV1과 제2 바이어스 전압 VV2를 번갈아 인가하기 위한 회로 구성이 부가된다는 점이 다르며, 상기 회로 구성은 수직 신호선 VLIN과 바이어스 발생 회로(11b)의 제1 바이어스 전압(VV1) 출력 노드 간에 제1 바이어스 인가용 트랜지스터(스위치 트랜지스터) TV1이 접속되고, 이 게이트에 타이밍 발생 회로(10b)로부터 제1 제어 신호(ψVV1 펄스)가 인가되며, 수직 신호선 VLIN과 바이어스 발생 회로(11b)의 제2 바이어스 전압(VV2) 출력 노드 간에 제2 바이어스 인가용 트랜지스터(스위치 트랜지스터) TV2가 접속되고, 이 게이트에 타이밍 발생 회로(10b)로부터 제2 제어 신호(ψVV2 펄스)가 인가된다.

도 12는 도 11의 CMOS 이미지 센서의 동작의 일례를 도시한 타이밍 파형도이다.

도 12에 도시한 CMOS 이미지 센서의 동작은 상술한 제4 실시예의 CMOS 이미지 센서의 동작(도 9 참조)과 이하 점에서 다르다. 즉, ψVV1 펄스는 수평 귀선 기간 동안 ψADRES 펄스의 하강시에 상승하고, ψADRES 펄스의 상승시에 하강한다. ψVV2 펄스는 수평 귀선 기간 동안 ψADRES 펄스의 상승시에 하강하고, ψADRES 펄스의 두번째 하강시에 상승한다. 즉, ψVV1 펄스는 수평 귀선 기간의 신호의 판독 기간 내에 활성 상태로 되며, ψVV2 펄스는 그외의 기간 내에 활성 상태로 된다.

이에 따라, 수평 귀선 기간에서, 제1회째 ψADRES 펄스를 오프한 후에 수직신호선 VLIN의 전압 VVLIN을 제1 바이어스 전압 VV1로 설정하고, 제2회째의ψADRES 펄스를 오프한 후부터 유효 수평 주사 기간 중에는 수직 신호선 VLIN의 전압 VVLIN을 제2 바이어스 전압 VV2로 설정하도록 제어할 수 있게 된다. 또, ψRESET 펄스와 ψREAD 펄스 간의 시간은 가능한한 짧아야 하기 때문에, 수평 귀선 기간에 수직 신호선 VLIN에 인가되는 제1 바이어스 전압 VV1을 누설 전류가 문제 되지 않는 전압으로 설정함으로써 응답성을 양호하게 한다.

즉, 예를 들면 상술한 제4 실시예의 CMOS 이미지 센서와 동일하게 제1 바이어스 전압 VV1을 소오스 폴로워 회로의 구동 전압 Vm(약 1.5V)에 거의 근접한 전압 1.0V∼1.5V로 설정한다.

수평 귀선 기간에서의 ψADRES 펄스의 오프 시간보다도 유효 수평 주사 기간에서의 ψADRES 펄스의 오프 시간이 약 10배 길다. 따라서, 유효 수평 주사 기간에서의 누설 전류는 수평 귀선 기간에서의 누설 전류의 약 1/10가 되는 것이 바람직하다. 이와 같이 하기 위해서는, 유효 수평 주사 기간에 수직 신호선 VLIN에 인가되는 제2 바이어스 전압 VV2를 수평 귀선 기간에 수직 신호선 VLIN에 인가되는 제1 바이어스 전압 VV1보다 낮게 설정함으로써 도 10에 도시한 바와 같은 누설 전류를 감소시킨다.

즉, 유효 수평 주사 기간에서의 누설 전류를 감소시키기 위해서는, 제2 바이어스 전압 VV2를 제1 바이어스 전압 VV1보다 낮은 0.5V∼1.4V로 설정한다. 이 경우, 제2 바이어스 전압 VV2가 0.5V보다 낮으면, 샘플-홀드용 트랜지스터 TSH의 문턱 전압 VTH는 0.5V이기 때문에, 차단이 불충분해져 누설 전류가 발생할 우려가 있다.

또, 상기 제1, 제2, 제4 및 제5 실시예에 있어서, 수직 신호선(18-i 또는 VLIN)에 신호를 출력하는 기간 이외에 광다이오드(8 또는 PD)의 신호 전하 축적 기간 중에 수직 신호선의 전위가 0V까지 저하되는 것을 방지하기 위해서는 바이어스를 인가하여 수직 신호선에 신호를 출력한 후에 수직 신호선의 전위가 플로팅 상태로 방치되도록 한다. 따라서, 누설에 의해 수직 신호선의 전위가 0V로 근접하는 것이 방지되기 때문에, 출력 신호의 표시 화면상에 스메어(smear)라고 불리는 허위 신호가 발생하는 현상을 방지할 수 있다.

즉, 수직 신호선에 신호를 출력한 후, 수직 신호선의 전위가 플로팅 상태로 방치되면, 셀 영역(1)의 어느 화소 부분에만 강한 광이 입사한 경우에, 이 화소 부분의 광다이오드가 포화하며, 이로 인해 과출력된 신호 전하가 근방의 수직 신호선에 유입되고, 이 수직 신호선의 전위는 0V에 가까워진다. 한편, 광이 입사하지 않은 화소 부분에서는 광다이오드의 전위가 0V보다 높은 전위(예를들면 1V)로 설정되기 때문에, 상기한 바와 같이 수직 신호선의 전위가 0V에 가까워지면, 이 신호 전하가 유입된 수직 신호선으로부터 광이 입사하지 않은 화소 부분의 광다이오드로 전자가 누설된다.

이와 같은 현상이 일어난 경우, 촬상 장치 출력 신호의 표시 화면상에는 강한 광이 입사한 화소 부분으로부터 상하 방향의 화소 부분에 대응하는 위치에 백색 선(스메어라고 불리는 허위 신호)이 발생한다.

상기 제2 실시예, 제4 실시예 및 제5 실시예에서는, 수직 신호선(18-i 또는 VLIN)에 바이어스를 인가하기 위해, 수직 신호선에 바이어스 인가용 트랜지스터(31또는 TVV)의 일단을 접속하고 다른 단에 바이어스 전압을 접속하며, 이 바이어스 인가용 트랜지스터의 게이트에 온·오프 제어 신호를 인가하는 구성에 의해 바이어스 인가의 타이밍을 설정 제어하고 있지만, 상기 바이어스 인가를 수직 신호선의 전압 저하에 대응하여 자동적으로 행하는 자동 바이어스 인가 수단을 설치하도록 변경할 수 있다.

또한, 제2 실시예, 제4 실시예 및 제5 실시예에 있어서는, 각 수직 신호선(18-i 또는 VLIN)에 바이어스 인가용 트랜지스터(31 또는 TVV)를 접속한다. 이와 같은 바이어스 인가전용 트랜지스터 대신에, 판독용 화소행과 실질적으로 동일한 구성의 더미 화소행을 이용하여 바이어스 인가를 행하도록 변경할 수도 있다.

이들 변경예에 대해서, 이하 제6 실시예 및 제7 실시예를 참조하여 설명한다.

<제6 실시예>

제6 실시예의 CMOS 이미지 센서의 구성은 도 3을 참조하여 상술한 제2 실시예의 CMOS 이미지 센서와 이하 점에서 다르다. 제6실시예에서는 각 수직 신호선(18-i)(i=1 내지 n)과 소정의 전원 노드 간에 각각 접속된 바이어스 인가용 트랜지스터(31) 각각의 게이트에, 예를 들면 1.2V의 전압이 인가된다. 상기 바이어스 인가용 트랜지스터(31)는 후술한 바와 같이 수직 신호선(18-i)의 잉여 전하를 흡수(배출)하는 작용을 갖기 때문에, 이하에서는 잉여 전하 흡수용 트랜지스터라 한다.

도 13은 제6 실시예의 고체 이미지 센서의 동작예를 도시한 타이밍 파형도이다.

도 3의 잉여 전하 흡수용 트랜지스터(31)의 문턱 전압은, 예를 들면 0.7V인 것으로 한다. 이것에 접속되어 있는 수직 신호선(18-i)의 전위가 상기한 바와 같이 광다이오드(8)의 신호 전하 축적 기간 중에 0.5V 이하로 되었을 때에, 잉여 전하 흡수용 트랜지스터(31)의 드레인에서 전자가 흡수되기 때문에, 수직 신호선(18-i)의 전위는 0V까지 낮아지게게 되지 않는다. 예를 들면, 0.5V 이하로 떨어지지 않는다.

따라서, 상기한 바와 같은 스메어라 하는 허위 신호가 발생되기 어려워진다. 즉, 수직 신호선(18-i)으로부터 광이 입사되지 않은 화소 부분의 광다이오드(8)에 전자가 누설되어도, 수직 신호선(18-i)의 전위는 0V가 아니라, 예를 들면 0.5V가 되기 때문에, 기판 바이어스 효과에 의해 광이 입사하지 않은 화소 부분의 광다이오드(8)에의 전자 누설은 감소하게 된다.

즉, 상기 제6 실시예의 CMOS 이미지 센서는, 수직 신호선(18-i)에 신호를 출력하는 기간 이외에 수직 신호선(18-i)의 전위가 일정한 값 이하가 되면, 자동적으로 온 상태로 되는 스위치 소자, 즉 잉여 전하 흡수용 트랜지스터(31)를 각 수직 신호선(18-i)에 접속함으로써 수직 신호선(18-i)에 대한 바이어스 인가가 수직 신호선(18-i)의 전압 저하에 대응하여 자동적으로 행해지는 것을 특징으로 한다.

수직 신호선(18-i)의 신호 출력 기간 이외에 수직 신호선(18-i)의 전위가 0V까지 저하하지 않도록 하여, 누설이 발생하였다 해도, 수직 신호선(18-i)으로부터 광다이오드(8)에의 누설은 억제될 수 있다.

또한, 도 3의 샘플-홀드용 트랜지스터(19)를 통해 누설이 적어지고, 수직 신호선(18-i)에 수평 선택 트랜지스터(23-i)가 직접 접속되는 경우에는 수평 선택 트랜지스터(23-i)를 통한 수평 신호선(26)으로의 누설도 적어지는 효과가 있다.

<제7 실시예>

도 14는 제7 실시예의 CMOS 이미지 센서의 등가회로의 일부를 도시하고 있으며, 도 15는 제7 실시예의 CMOS 이미지 센서의 동작예를 도시한 타이밍 파형도이다.

도 14에 도시한 CMOS 이미지 센서는 도 3을 참조하여 상술한 제2 실시예의 CMOS 이미지 센서와 이하 점에서 다르다. 즉, 셀 영역(1)에 판독용 화소행과는 별도로 판독용 화소행 내의 단위 셀(13)과 각각 동일한 구성을 갖는 더미셀(13')을 행 방향으로 배치하여 형성한 더미 화소행(1a)을 추가한다. 이 더미 화소행(1a)에 대응하여 수직 시프트 레지스터(2)의 시프트 단수를 증가시킨다. 더미 화소행(1a)의 더미 셀(13')에 대응하는 수직 선택선(어드레스선)(6) 및 리셋선(7)을 소정의 타이밍에서 활성화 제어한다. 그 외에는 제2 실시예와 동일하기 때문에 도 3과 동일한 부호를 이용한다. 또, 도 14에는, 도 3에 도시되지 않은 수직 시프트 레지스터(2)의 출력측의 수직 구동 회로(2')가 도시되어 있다.

제7 실시예의 CMOS 이미지 센서에서는, 신호 전하 축적 기간 중에 더미 화소행(1a)의 각 더미 셀(13')의 수직 선택 트랜지스터(16) 및 리셋 트랜지스터(17)를 잉여 전하 흡수용 트랜지스터로서 동작시킨다. 수직 신호선(18-i)의 전위가 어느 일정한 값 이하가 되면, 더미 화소(1a)의 수직 선택 트랜지스터(16) 및 증폭 트랜지스터(15)가 온 상태로 되고, 수직 신호선(18-i)의 잉여 전하는 수직 선택 트랜지스터(16)의 드레인에 흡수되어, 수직 신호선(18-i)의 전위는 0V까지 낮아지지 않는다.

따라서, 상기한 바와 같은 스메어라고 하는 허위 신호의 발생이 어려워진다. 즉, 수직 신호선(18-i)의 전위는 0V가 아니라, 예를 들면 0.5V로 되기 때문에, 기판 바이어스 효과에 의해 수직 신호선(18-i)에서 광이 입사하지 않은 화소 부분의 광다이오드(8)로의 전자 누설이 억제된다.

또, 도 14의 바이어스 인가용 트랜지스터(31)는 상기 동작과 관계가 없으므로, 생략해도 좋다.

즉, 상기 제7 실시예의 CMOS 이미지 센서에 따르면, 수직 신호선(18-i)에 신호를 출력하는 기간 이외에 수직 신호선(18-i)의 전위가 어느 일정 이하의 전위로 되면, 더미 화소행(1a)의 수직 선택 트랜지스터(16) 및 증폭 트랜지스터(15)는 온 상태가 되도록 구성함으로써 수직 신호선(18-i)에 대한 바이어스 인가가 수직 신호선(18-i)의 전압 저하에 대응하여 자동적으로 행해지는 것을 특징으로 한다.

이에 따라, 수직 신호선(18-i)의 신호 출력 기간 이외에 수직 신호선(18-i)의 전위가 0V까지 저하하지 않도록 하고, 누설이 생성된 경우에도, 수직 신호선(18-i)으로부터 광다이오드(8)에의 누설을 억제할 수 있다.

또한, 도 14의 샘플-홀드용 트랜지스터(19)를 통한 누설이 적어지고, 수직 신호선(18-i)에 수평 선택 트랜지스터(23-i)가 직접 접속되는 경우에는 수평 선택 트랜지스터(23-i)를 통한 수평 신호선(26)에의 누설도 적어지는 효과가 있다.

상기 제7 실시예에 있어서, 상기 수직 시프트 레지스터(2)는 어느 프레임(필드)의 선택을 시작하여 초단에서 종단까지의 시프트 동작을 종료한 후(복수의 판독용 화소행의 단위 셀(13)로부터의 신호 판독을 제어한 후), 다시 초단에 복귀하여 다음 프레임의 선택을 개시한다. 이 경우, 다시 초단으로 복귀할 때까지의 기간(수직 귀선 기간) 동안에는 종단에서의 출력 발생 상태 그대로 유지되므로, 이 기간에 수직 구동 회로(2')에 의해 상기 더미 화소행(1a)의 수직 선택 트랜지스터(16) 및 리셋 트랜지스터(17)를 구동하도록 하면, 이 수직 구동 회로(2')의 부하는 수직 주사 기간, 수직 귀선 기간에 변동하지 않기 때문에, 전원선(9)의 전압 변동을 초래하지 않아서, 고체 촬상 장치의 출력 신호를 화소 표시 장치의 화면에 표시하는 경우에 가로 줄무늬는 발생하지 않는다.

또, 상기 제6 실시예 및 제7 실시예에서 설명한 바와 같이, 수직 신호선(18-i)의 전위를 0V까지 저하시키지 않는 제어를 신호 전하 축적 기간뿐 아니라, 수평 귀선 기간 중에도 신호 전하 판독 기간 이외의 전부에 있어서 적용하면, 더욱 큰 효과가 얻어지며, 허위 신호의 발생을 더 억제할 수 있다.

또한, 상기 제7 실시예에서는, 수직 신호선(18-i)에의 바이어스 인가가 수직 신호선(18-i)의 전압 저하에 대하여 자동적으로 행해지는 구성을 채용하였다. 별도의 구성으로서, 신호 전하 축적 기간 중에 더미 화소행(1a)의 수직 선택 트랜지스터(16) 및 리셋 트랜지스터(17)를 온 상태로 제어하여, 상기 제2 실시예, 제4 실시예 및 제5 실시예와 동일하게 수직 신호선(18-i)을 직접 소정의 바이어스 전위, 예를 들면 소오스 폴로워 증폭 회로의 동작 전압과 거의 동일한 전압에 설정해도좋다.

또한, 상기 각각의 실시예는 1개의 광다이오드(8 또는 PD), 4개의 트랜지스터로 이루어지는 1 화소의 단위 셀(13)의 어레이를 갖는 CMOS 이미지 센서를 도시하고 있지만, 이에 한정되지 않고 수직 신호선에 대하여 부하 트랜지스터를 일단부에 접속하여 출력하는 구성의 이미지 센서(예를 들면 2개의 광다이오드(8 또는 PD), 5개의 트랜지스터로 이루어지는 2 화소의 단위 셀의 어레이를 갖는 CMOS 이미지 센서)나, 광전 변환부를 적층한 적층형의 이미지 센서에도 본 발명을 적용할 수 있다.

또한, 스위치 소자로서 N형 MOS 트랜지스터를 사용한 예를 도시하고 있지만, N형 MOS 트랜지스터, P형 MOS 트랜지스터쌍으로 이루어진 CMOS 스위치를 사용해도 좋다. 또한, 상기 각각의 실시예와는 전압 관계가 역으로 되지만, P형 소오스 폴로워 증폭 회로를 사용해도 좋다.

상술한 바와 같이 본 발명의 고체 촬상 장치에 따르면, 1 수평선마다의 판독 동작에 따라 노이즈 캔슬러 회로에 의한 일련의 노이즈 제거 동작이 종료한 후에 있어서의 누설 전류를 억제할 수 있어, 이미지 센서의 출력 신호의 표시 화면에 발생하는 세로 줄무늬 등의 화상 노이즈를 억제할 수 있고, S/N이 높은 선명한 화상을 얻을 수 있다.

또한, 본 발명의 고체 촬상 장치에 따르면, CMOS형 이미지 센서의 소비 전력의 감소와 세로 줄무늬 등의 화상 노이즈에 대한 대책이 가능해진다.

다음에, 본 발명의 다른 형태에 대해서 도면을 참조하여 상세히 설명한다.

<제8 실시예>

본 발명의 제8 실시예에 관한 CMOS 이미지 센서의 구성은 전술한 종래예 1의 CMOS 이미지 센서의 구성과 대부분은 동일하지만, 이하의 점에서 다르다. 즉, 수평 판독 게이트부에 있어서 수평 선택 트랜지스터와 수평 신호선과의 접속 방법 및 인접한 2개의 수평 선택 트랜지스터가 1조가 되도록 패턴 구성이 변경되며, 이에 따라 2개가 1조가 되는 수평 선택 트랜지스터와 수직 신호선과의 접속 관계(패턴)도 변경된다.

도 16은 제8 실시예의 CMOS 이미지 센서의 등가회로를 도시한다.

도 16에 도시한 CMOS 이미지 센서는 도 20에 도시한 종래예 1의 CMOS 이미지 센서와 비교하여, 복수의 수평 선택 트랜지스터(23-i) 중 인접한 2개를 1조로 하며, 각 조의 2개의 수평 선택 트랜지스터의 일단부끼리 접속되며 상기 수평 신호선(26)에 공통으로 접속된다는 점이 다르다. 그외는 상기 종래예와 동일하므로, 도 20과 동일한 부호를 부여한다.

도 17은 도 16의 수평 선택 트랜지스터(23-i)(i=1 내지 n)의 일부에 대해서 SDG 패턴 및 수직 신호선(18-i)과의 접속 패턴의 일례를 도시한다.

도 16의 각 수평 선택 트랜지스터(23-i)는 반도체 기판의 표층부에 선택적으로 형성된 P웰로 형성된 활성화 영역(SDG 영역)을 갖는 NMOS 트랜지스터로 이루어진다. 또, 상기 P웰은 접지 전위에 접속된다.

도 17에 있어서, 수평 선택 트랜지스터(23-i) 중 인접한 2개를 1조로 하여 형성된 각 조의 SDG 영역(30-j)(j=1 내지 n/2)은 수평 방향으로 배열되어 있으며,각 조의 SDG 영역(30-j)의 상호 간에는 대응하는 소자 분리 영역(31)이 존재하고 있다.

참조 번호(23b-i)는 상기 수평 선택 트랜지스터(23-i)의 게이트 전극(폴리실리콘 배선)이며, 상기 SDG 영역(30-j)의 각 채널 위에 P웰 표면에 형성된 게이트 절연막(도시되지 않음)을 통해 형성되어 있다.

SDG 영역(30-j)의 중앙부의 n형 확산 영역에는 상기 수평 신호선(26)에 상응하는 금속 배선(통상은 알루미늄 배선)이 접속되어 있다. 본 실시예에서는, 각 조의 SDG 영역(30-j)에 있어서, 그 중앙부의 n형 확산 영역은 공유 드레인 영역 D으로서 기능하고, 수평 신호선(26)에 접속되어 있다. 또한, 공유 드레인 영역 D을 사이에 두고 양단부의 n형 확산 영역이 소오스 영역 S으로 되어 있다.

이 경우, 각 조의 SDG 영역(30-j)에 있어서 공유 드레인 영역 D은 상기 소오스 영역 S의 2개분보다도 협소하게 형성된다. 즉, 종래예의 SDG 영역에 있어서 드레인 영역의 2개분보다도 협소하며, 본 실시예에서는, 각각의 공유 드레인 영역 D는 종래예의 드레인 영역의 1개분에 동일하도록 형성된다.

드레인 영역 D를 공유하는 2개의 CMOS 트랜지스터에 착안하면, 종래예의 수평 선택 트랜지스터(23-i)의 2개분에 비교하여 드레인 영역과 P웰과의 접합 용량이 감소(본 실시예에서는 반감)하며, 그 결과, 수평 선택 트랜지스터(23-i)의 수에 의해 결정되는 수평 신호선(26)의 기생 용량(32)이 종래예의 기생 용량보다도 감소(본 실시예에서는 반감)한다.

또한, 본 실시예에서는, 각각의 트랜지스터가 아닌 2개의 MOS 트랜지스터에공유된 SDG 영역(30-j)이 수평 신호선(26)에 접속되어 있다. 이로 인해, 수평 선택 트랜지스터(23-i)와 수평 신호선(26)과의 콘덕터수가 종래예보다도 감소하고, 그 결과 콘덕터 용량도 종래예보다 감소한다.

또한, 각 조의 SDG 영역(30-j)은 종래예의 SDG 영역의 2개분보다도 수평 방향의 사이즈가 단축된다. 각 조의 SDG 영역(30-j)의 각 소오스 영역 S와 대응하여 접속되는 수직 신호선(18-i)의 패턴은 종래예로부터 변경된다. 즉, 도 17에서, 각 조의 SDG 영역(30-j)의 양단부의 소오스 영역 S에는 각각 대응하여 상기 수직 신호선(18-i)에 상응하는 금속 배선(통상은 알루미늄 배선)이 접속되어 있다.

본 실시예에서는, 수직 신호선(18-i) 중 인접한 2개를 1조로 구성한다. 각 조의 2개의 수직 신호선(18-i)의 수평 판독 게이트측 선단부의 상호 간극이 상기 각 조의 SDG 영역(30-j)의 2개의 소오스 영역 S의 상호 간극과 거의 일치하도록 패턴이 형성되어 있다. 본 실시예는, 수직 신호선(18-i)의 인접한 2개로 이루어지는 1조의 신호선의 패턴으로, 그들의 수평 판독 게이트측 선단부가 상호 접근하는 방향으로 단상(段狀)으로 구부러지도록 한 패턴을 갖는다.

상기한 바와 같은 도 16, 도 17의 구성을 갖는 CMOS 이미지 센서의 동작은 상술한 종래예의 동작과 기본적으로 동일하지만, 상술한 바와 같이, 수평 선택 트랜지스터(23-i)의 수에 의해 결정되는 수평 신호선(26)의 기생 용량(32)은 감소(본 실시예에서는 반감)하기 때문에, 회로의 동작 속도가 빠르다.

상기 각 조의 SDG 영역(30-j)에 있어서 한쪽의 트랜지스터의 소오스 영역 S, 공유 드레인 영역 D의 배치 관계와 다른 쪽의 트랜지스터의 소오스 영역 S·공유드레인 영역 D의 배치 관계는 대칭적이다. 다시 말하면, 상기 한쪽의 트랜지스터의 소오스 영역 S의 패턴과 다른 쪽의 트랜지스터의 소오스 영역 S의 패턴은 대칭적이며, 제조상의 불균일에 기인하여 이들 상호 대칭적인 소오스 영역의 접합 용량은 달라질 우려가 있다.

이로 인해, 수평 시프트 레지스터(3)에 의해 복수의 수평 선택 트랜지스터(23-i) 중 1개가 선택됨으로써 이들 트랜지스터가 순차 구동될 때에, 선택 트랜지스터(23-i)마다 소오스 영역의 접합 용량이 변화하며, 화상 노이즈가 발생할 우려가 있다.

이와 같은 문제를 해소하기 위해, 본 실시예에서는, 상술한 종래예 1의 CMOS 이미지 센서와 더욱 이하 점에서 다르다.

도 18은 도 16의 CMOS 이미지 센서에 있어서의 수평 선택 트랜지스터 및 보정용 트랜지스터를 추출하여 그 등가회로를 도시한 것이다.

도 19는 도 18의 수평 선택 트랜지스터 및 보정용 트랜지스터에 대해서 SDG 패턴 및 수직 신호선(18-i)과의 접속 패턴의 일례를 도시한 것이다.

즉, 도 18 및 도 19에 도시한 바와 같은 본 실시예의 CMOS 이미지 센서는 상술한 바와 같은 복수의 수평 선택 트랜지스터(23-i)가 순차 선택되어 구동되는 경우에 있어서 선택 트랜지스터마다 소오스 영역의 접합 용량이 변화하는 것을 보정하기 위한 2개의 보정용 트랜지스터(제1 보정용 트랜지스터(23n+1) 및 제2 보정용 트랜지스터(23n+2))를 더 구비한다.

이 2개의 보정용 트랜지스터(23n+1, 23n+2)의 SDG 영역(40)은 상기 수평 선택 트랜지스터(23-i)의 각 조의 SDG 영역(30-j)과 동일하게 2개의 트랜지스터에 의해 드레인 영역 D이 공유되며, 이 공유된 드레인 영역 D를 협소하게 형성하는 소오스 영역 S끼리 접속되고, 동시에 플로팅 상태로 되어, 예를 들면 상기 각 조의 SDG 영역(30-j)과 동일한 열에 배열되어 형성된다.

상기 복수의 수평 선택 트랜지스터(23-i) 중 임의의 1개가 수평 시프트 레지스터(3)에 의해 선택되어 구동될 때에, 상기 2개의 보정용 트랜지스터(23n+1, 23n+2)의 한쪽에서, 이 1개의 수평 선택 트랜지스터와는 대칭적인 소오스 영역·공유 드레인 영역의 배치 관계를 갖는 한쪽의 보정용 트랜지스터가 보정용 트랜지스터 구동 회로(41)에 의해 선택되어 구동된다.

상기 보정용 트랜지스터 구동 회로(41)는 상기 복수의 수평 선택 트랜지스터(23-i)의 수평 방향의 홀수번째의 트랜지스터가 선택될 때에는, 제2 보정용 트랜지스터(23n+2)를 선택하며, 짝수번째의 트랜지스터가 선택될 때에는, 제1 보정용 트랜지스터(23n+1)를 선택하도록 게이트 제어 신호를 공급하도록 구성되어 있다. 그 일례로서 플립플롭 회로가 이용되어도 좋다. 플립플롭 회로를 이용하는 경우, 플립플롭 회로의 상보적인 한 쌍의 출력 노드 Q,를 상기 2개의 보정용 트랜지스터(23n+1, 23n+2)의 한 쌍의 게이트(23b-n+1, 23b-n+2)에 접속하며, 이 플립플롭 회로를 상기 수평 시프트 레지스터(3)의 시프트 동작에 대하여 반전 동작되도록 하면 좋다.

또한, 바람직한 상기 보정용 트랜지스터 구동 회로(41)로서, 통상은 상기 2개의 보정용 트랜지스터(23n+1, 23n+2)를 각각 온 상태로 하도록 각각의게이트(23b-n+1, 23b-n+2)에 'H' 레벨의 게이트 제어 신호를 공급하고, 상기 복수의 수평 선택 트랜지스터(23-i)의 수평 방향의 홀수번째의 트랜지스터 1개가 선택될 때에는, 제1 보정용 트랜지스터(23n+1)를 선택하여 그 게이트(23b-n+1)에 'L' 레벨의 게이트 제어 신호를 공급하며, 짝수번째의 트랜지스터 1개가 선택될 때에는, 제2 보정용 트랜지스터(23n+2)를 선택하여 그 게이트(23b-n+2)에 'L' 레벨의 게이트 제어 신호를 공급하는 회로를 고려할 수 있다.

위와 같이 하기 위해서, 상기 2개의 보정용 트랜지스터(23n+1, 23n+2)는 상기 복수의 수평 선택 트랜지스터(23-i) 중 임의의 1개가 수평 시프트 레지스터(3)에 의해 선택되어 온 상태로 구동할 때에, 이 선택된 선택 트랜지스터와 동일한 소오스 영역·공유 드레인 영역의 배치 관계를 갖는 보정용 트랜지스터(23n+1, 23n+2)의 한쪽이 보정용 트랜지스터 구동 회로(41)에 의해 선택되어 오프 상태로 된다. 그 결과, 상기 선택된 수평 선택 트랜지스터(23-i)의 온 상태에 따라 발생하는 스위칭 노이즈를 상기 보정용 트랜지스터(23n+1, 23n+2)의 한쪽의 오프 동작에 따라 발생하는 스위칭 노이즈에 의해 제거할 수 있게 된다.

또, 상기 실시예는 도 20을 참조하여 상술한 바와 같은 등가회로를 갖는 1화소의 단위 셀의 어레이를 갖는 고체 이미지 센서에 관하여 설명하였지만, 2화소의 단위 셀의 어레이를 갖는 고체 이미지 센서에도 본 발명을 적용할 수 있다.

또한, 상기 실시예는 CMOS 이미지 센서를 도시하였지만, 상기 실시예에 준한 수평 판독 게이트부를 갖는 CCD 이미지 센서에도 본 발명을 적용할 수 있다.

또한, 2 화소 또는 복수 화소에서의 리셋 트랜지스터, 어드레스 트랜지스터,증폭 트랜지스터를 공용하고, 판독 트랜지스터 및 광다이오드가 각각 설치되도록 한 화소 구조에 대해서도 적용할 수 있다.

상술한 바와 같은 본 발명의 실시예의 고체 촬상 장치에 따르면, 수평 선택 트랜지스터의 수에 의해 결정되는 수평 신호선의 기생 용량을 감소시켜, 회로 동작의 고속화를 꾀하며, 이 기생 용량의 유입 노이즈량을 감소시켜, 유입 노이즈에 의해 고체 이미지 센서의 출력 신호의 표시 화면에 발생하는 세로 줄무늬 등의 화상 노이즈를 억제하여 선명한 화상을 얻을 수 있다.

Claims

고체 촬상 장치에 있어서,

광전 변환 소자를 각각 포함하는 단위 셀들을 반도체 기판상에 2차원 행렬로 배열함으로써 제공되는 촬상 영역,

상기 촬상 영역의 동일한 행의 단위 셀들을 선택하는 행 선택 회로,

상기 행 선택 회로에 의해 선택된 동일한 행의 단위 셀들로부터 판독된 신호들이 전송되는 수직 신호선들,

상기 수직 신호선들상에 전송된 신호들을 순차적으로 선택하는 수평 판독 게이트부 -상기 수평 판독 게이트부는 상기 수직 신호선들 중 대응하는 것에 각각 접속되는 수평 선택 트랜지스터들을 포함하며, 상기 수평 선택 트랜지스터들 중 인접한 두개의 트랜지스터들은 쌍을 형성하고, 각 쌍은 상기 인접한 두개의 트랜지스터에 의해 공통으로 공유되고 수평 신호선에 접속되는 드레인 영역 및 상기 공유된 드레인 영역을 사이에 두고 배치된 두개의 소오스 영역들을 가짐-, 및

상기 각 쌍의 트랜지스터들과 동일한 방식으로 배치되는 공유된 드레인 영역과 소오스 영역들을 갖는 한 쌍의 보정용 트랜지스터를 포함하되,

상기 수평 선택 트랜지스터 쌍들 중 선택된 한 쌍의 하나의 트랜지스터가 구동될 때, 상기 한 쌍의 보정용 트랜지스터는 상기 수평 선택 트랜지스터 쌍들 중 상기 선택된 한 쌍의 상기 하나의 트랜지스터에 대해 상보적인 방식으로 구동되는 것을 특징으로 하는 고체 촬상 장치.
제1항에 있어서,

상기 수평 선택 트랜지스터들을 선택적으로 구동하는 수평 시프트 레지스터, 및

상기 한 쌍의 보정용 트랜지스터를 구동하는 보정용 트랜지스터 구동 회로를 포함하되,

상기 보정용 트랜지스터 구동 회로는 상기 수평 시프트 레지스터의 동작에 따라 한 쌍의 상보적인 출력 신호를 상기 한 쌍의 보정용 트랜지스터에 공급하는 것을 특징으로 하는 고체 촬상 장치.
제2항에 있어서,

상기 수평 시프트 레지스터가 상기 수평 선택 트랜지스터 쌍들 중 상기 선택된 쌍의 하나의 트랜지스터를 구동할 때, 상기 보정용 트랜지스터 구동 회로는 상기 한 쌍의 보정용 트랜지스터 중 상기 수평 시프트 레지스터에 의해 구동된 상기 하나의 트랜지스터와 배열상 대응하는 보정용 트랜지스터 이외의 보정용 트랜지스터를 선택적으로 구동하는 것을 특징으로 하는 고체 촬상 장치.
제2항에 있어서,

상기 보정용 트랜지스터 구동 회로는, 상기 수평 시프트 레지스터가 상기 수평 선택 트랜지스터의 쌍들 중 상기 선택된 쌍의 하나의 트랜지스터를 구동할 때이외에는, 상기 한 쌍의 보정용 트랜지스터 모두를 정상적으로 온 상태로 설정하고, 상기 보정용 트랜지스터 구동 회로는, 상기 한 쌍의 보정용 트랜지스터 중 상기 수평 시프트 레지스터에 의해 구동된 상기 하나의 트랜지스터와 배열상 대응하는 보정용 트랜지스터를 오프 상태로 설정하는 것을 특징으로 하는 고체 촬상 장치.
제1항에 있어서,

상기 수평 선택 트랜지스터들 각각은 상기 반도체 기판의 표면에 선택적으로 형성된 p웰에 형성된 SDG 영역을 갖는 NMOS 트랜지스터로 구성되고, 상기 수평 선택 트랜지스터의 각 쌍의 SDG 영역들은 상기 수평 신호선에 따른 방향으로 배열되는 것을 특징으로 하는 고체 촬상 장치.
제5항에 있어서,

상기 쌍들 각각의 상기 SDG 영역의 상기 공유된 드레인 영역은 각 쌍의 두 개의 소오스 영역의 총 면적보다 작은 면적을 갖도록 형성되는 것을 특징으로 하는 고체 촬상 장치.