JP2015126454A5 - - Google Patents
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Description
制御部１３は、差動回路部１１の動作タイミングを検出する。ここで言う差動回路部１１の動作タイミングとは、差動回路部１１が待機状態（待機モード）から動作状態（動作モード）に移行するタイミング（即ち、動作状態に入るタイミング）や、差動回路部１１が待機状態から動作状態に移行する直前のタイミングや、動作状態から待機状態に移行するタイミングなどである。
尚、回路例１乃至回路例３にあっては、第１の電流源１２１、電流制限部１２２、スイッチ回路１２３、第２の電流源１２４、及び、第３の電流源１２５を、Ｐチャネル型電界効果トランジスタで構成するとしたが、これに限られるものではない。すなわち、第１の電流源１２１、電流制限部１２２、スイッチ回路１２３、第２の電流源１２４、及び、第３の電流源１２５を、Ｎチャネル型電界効果トランジスタで構成することも可能であるし、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタとの組み合わせで構成することも可能である。
［変形例］
上記の各実施例では、電流供給部１２を高電位側（例えば、電源電位ＶDD側）に設ける構成を例に挙げて説明したが、例えば実施例１を例に挙げると、図１４に示すように、電流供給部１２を低電位側（例えば、ＧＮＤ側）に設ける構成を採ることも可能である（変形例に係るコンパレータ回路１０Ｆ）。
上記の各実施例では、電流供給部１２を高電位側（例えば、電源電位ＶDD側）に設ける構成を例に挙げて説明したが、例えば実施例１を例に挙げると、図１４に示すように、電流供給部１２を低電位側（例えば、ＧＮＤ側）に設ける構成を採ることも可能である（変形例に係るコンパレータ回路１０Ｆ）。
図１９に示した例にあっても、画素ブロック発光期間において、４つの制御波形ＶSawが、各画素ブロックを構成する全画素３０に送られ、各画素３０は、４回、発光する。１表示フレームにおいて、１２個の制御波形ＶSawが５つの画素ブロックへ供給される。そして、１表示フレーム内における制御波形ＶSawの数よりも、１表示フレーム内における駆動回路３２に供給される制御波形ＶSawの数は少ない。具体的には、図１９に示した例でも、１表示フレーム内における制御波形ＶSawの数は１２であり、１表示フレーム内における駆動回路３２に供給される制御波形ＶSawの数は４である。但し、図１８に示した例と異なり、１表示フレームにおいて、発光していない画素ブロックが存在する。隣接する画素ブロックにあっては、３つの制御波形ＶSawが重なりあっている。そして、５つの画素ブロックにおいて、最大、４つの画素ブロックにおける発光状態が重なり合う。このように、図１８に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。
転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部５２から与えられる。転送トランジスタ４３は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。
増幅トランジスタ４５は、ゲート電極がＦＤ部４２に、ドレイン電極が画素電源ＶDDにそれぞれ接続されている。この増幅トランジスタ４５は、フォトダイオード４１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ４５は、ソース電極が選択トランジスタ４６を介して列信号線６２に接続されることで、当該列信号線６２の一端に接続される電流源５３（５３1〜５３m）とソースフォロワを構成する。
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