JP2007159059A - 入力処理回路 - Google Patents

Abstract

【課題】待機中の暗電流を無くし、且つ、ノイズに強い入力処理回路を提供すること。
【解決手段】入力端子１０１と出力端子１０２との間に、入出力特性にヒステリシスを付与したコンパレータ１１０を配置してなる入力処理回路１００であって、入力端子１０１にＣＭＯＳシュミット１２０を接続し、ＣＭＯＳシュミット１２０の閾値を、立ち上がりエッジ検出時において、コンパレータ１１０よりも低く設定し、ＣＭＯＳシュミット１２０からの出力信号を、コンパレータ１１０の動作状態を制御するイネーブル信号ＥＢ１に用いるようにした。
【選択図】図１

Description

本発明は、ウェイクアップ機能を有するシステムにおいて、システムのウェイクアップの有無を判定する、ヒステリシスコンパレータを用いた入力処理回路に関するものである。

従来、ウェイクアップ機能を有するシステムにおいて、システムのウェイクアップの有無（例えば車載において、イグニッションオフ（すなわち待機中）におけるドアＳＷ等各種ＳＷのオン・オフ状態）を判定する端子として、シュミット、又は、ヒステリシスコンパレータが用いられている（例えば特許文献１参照）。

シュミットの場合、待機（スリープ）中において電流を消費しないが、閾値の精度が悪く、閾値設定範囲もコンパレータに比べて狭いという問題がある。すなわち、ノイズに弱い。
特許第３２６３６５５号

ヒステリシスコンパレータは、シュミットに比べて閾値の精度が良く、閾値設定範囲も広くとれるため、ノイズに対して誤作動を起こしにくい。しかしながら、ヒステリシスコンパレータを用いた場合、待機中であっても電流を消費してしまうという問題がある。

本発明は、上述した点に鑑みてなされたもので、ノイズに強く、且つ、待機中の暗電流を無くすことができる入力処理回路を提供することを目的とする。

シュミットは上述したようにコンパレータよりも閾値設定範囲が狭く、立ち上がりエッジ検出時においてはコンパレータよりも閾値レベルを低く、立ち下がりエッジ検出時においてはコンパレータよりも閾値レベルを高く設定することが可能である。

そこで、上述した目的を達成するために、請求項１に記載の発明は、入力端子と出力端子との間に、ヒステリシス付きコンパレータを配置してなる入力処理回路であって、入力端子にシュミットを接続し、シュミットの閾値を、立ち上がりエッジ検出時においてはコンパレータよりも低く、立ち下がりエッジ検出時においてはコンパレータよりも高く設定し、シュミットからの出力信号を、コンパレータの動作状態を制御するイネーブル信号に用いたことを特徴とする。

本発明によれば、入力端子からの入力レベル（電圧）を、先ず閾値に基づいてシュミットで判定し、この判定信号に基づいて、コンパレータの動作状態を制御するようにしている。従って、コンパレータを、所定のタイミングだけ電流を消費する動作状態とさせることができるので、待機中のコンパレータによる電流消費（暗電流）を無くすことができる。また、システムのウェイクアップの有無（ＳＷのオン有無）は、最終的にコンパレータで判定するので、ノイズに対して誤作動を起こしにくい構成となっている。

尚、シュミットからの出力信号をコンパレータのイネーブル信号として用いる際には、出力信号をそのままイネーブル信号としても良いし、出力信号を所定処理（例えば反転）した信号をイネーブル信号として用いても良い。また、入力端子とシュミットとは直接接続されても良いし、別の素子を介して接続されても良い。

請求項２に記載のように、コンパレータが、ノイズ除去用のフィルタとして、コンデンサを含んだ時定数タイマを含む構成を採用しても良い。このように、コンパレータにフィルタ機能を付加することによって、高周波ノイズによる、コンパレータの誤判定、すなわち、本発明に係る入力処理回路以後の制御手段等の誤動作を防止することができる。

尚、請求項３に記載のように、コンパレータが、ノイズ除去用のフィルタとして、イネーブル信号に基づいてクロックを生成するクロック生成手段と、当該クロック生成手段で形成されたクロックを分周する分周手段を含む構成を採用することもできる。本発明に記載の構成によっても、請求項２に記載の発明と同様の作用効果を達成することができる。

以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施形態）
例えば、車両において、パワーウインドＳＷ、シート調整ＳＷ、ドア開閉ＳＷ、電動ミラーＳＷ等の外部ＳＷ入力回路は、イグニッションオフの状態でも動作させる必要があるために、常時電源が供給されている。しかしながら、常時動作可能な状態としておくと、電力を無駄に消費してしまい、所謂バッテリがあがる等の不具合が生じる恐れがある。これに対し、イグニッションオフ後に所定時間の経過をもって低消費電力の待機（スリープ）モードとし、ＳＷが操作された時点で通常の動作モードに戻るように構成されたウェイクアップ機能を有するシステムが提案されている。本実施形態に係る入力処理回路は、このようなウェイクアップ機能を有するシステムにおいて、システムのウェイクアップの有無（ＳＷが操作された否か）を判定する部分を担うものである。

図１は、本発明の第１の実施形態に係る入力処理回路１００の概略構成を示す図である。尚、本実施形態においては、入力端子から入力される信号の立ち上がりエッジを検出する構成例を示している。

図１に示すように、本実施形態に係る入力処理回路１００は、入力端子１０１と出力端子１０２との間に、入出力特性にヒステリシスを持たせたコンパレータ１１０を配置してなる入力処理回路であって、入力端子１０１にＣＭＯＳシュミット１２０を接続し、ＣＭＯＳシュミット１２０からの出力信号を、コンパレータ１１０の動作状態を制御するイネーブル信号ＥＢ１に用いる構成となっている。

電源１０３とグランド１０４との間には、コンパレータ１１０の基準電圧ＩＭ１を発生するための基準抵抗部として、抵抗Ｒ１００，Ｒ１０１，Ｒ１０２が直列に接続されている。抵抗Ｒ１００と抵抗Ｒ１０１との接続点には、コンパレータ１１０の反転入力端子（−）が接続されており、抵抗Ｒ１０１と抵抗Ｒ１０２の接続点には、コンパレータ１１０にヒステリシスを付与するための閾値切替用ＮチャネルＭＯＳトランジスタＮ１００のドレインが接続されている。ＮチャネルＭＯＳトランジスタＮ１００のソースは抵抗Ｒ１０２の他端と接続されており、ＮチャネルＭＯＳトランジスタＮ１０１のドレイン−ソースを介して、グランド１０４に接続されている。また、ＮチャネルＭＯＳトランジスタＮ１００のゲートは、コンパレータ１１０の出力端子と接続されている。従って、コンパレータ１１０の反転入力端子（−）に帰還をかけており、コンパレータ１１０の入出力特性にヒステリシスを付与するようにしている。これにより、入力電圧にノイズが重畳している場合であっても、ノイズによる出力ＣＯ１の変化を防ぐことができる。

コンパレータ１１０の非反転出力端子（＋）は、入力端子１０１と接続されており、入力端子１０１からの入力電圧（入力信号）ＩＮＰを基準電圧ＩＭ１との比較電圧ＩＰ１とするように構成されている。また、非反転出力端子（＋）と入力端子ＩＮＰとの接続点には、ＣＭＯＳシュミット１２０の入力端子が接続されている。

ＣＭＯＳシュミット１２０の出力端子は、ＣＭＯＳインバータ１０５を介して、コンパレータ１１０のイネーブル端子と接続されている。すなわち、ＣＭＯＳシュミット１２０の出力が、コンパレータ１１０のイネーブル信号ＥＢ１として用いられるように構成されている。また、ＣＭＯＳインバータ１０５とＣＭＯＳシュミット１２０との接続点には、上述したＮチャネルＭＯＳトランジスタＮ１０１のゲートが接続されている。すなわち、ＣＭＯＳシュミット１２０の出力に基づいて、ＮチャネルＭＯＳトランジスタＮ１０１のオン・オフが制御されるように構成されている。

そして、ＣＭＯＳシュミット１２０の出力と、コンパレータ１１０の出力を、ＣＭＯＳ２入力ＡＮＤ１０６にて処理し、処理結果に基づいて出力端子１０２から出力信号ＯＵＴＰを出力するように構成されている。

尚、ＣＭＯＳシュミット１２０は、コンパレータ１１０よりも閾値設定範囲が狭く、立ち上がりエッジ検出時においてはコンパレータ１１０よりも閾値レベルを低く設定することが可能である。本実施形態においては、ＣＭＯＳシュミット１２０のＨｉ側閾値をＶｓｐ１、Ｌｏ側閾値をＶｎｓ１、コンパレータ１１０のＨｉ側閾値をＶｐｃ１、Ｌｏ側閾値をＶｎｃ１とすると、Ｖｐｃ１＞Ｖｐｓ１，Ｖｎｃ１＞Ｖｎｓ１となるように、コンパレータ１１０とＣＭＯＳシュミット１２０の閾値がそれぞれ設定されている。

次に、図２を用いて、入力処理回路１００の動作を説明する。図２は、入力処理回路１００の動作を説明するためのタイミングチャートである。

入力端子１０１から入力される入力電圧ＩＮＰの電圧レベルが上昇し、ＣＭＯＳシュミット１２０のＨｉ側閾値Ｖｐｓ１を超えると、ＣＭＯＳシュミット１２０の出力信号のレベルがＬｏからＨｉになる。これにより、ＮチャネルＭＯＳトランジスタＮ１０１がオンとなり、各抵抗部Ｒ１００，Ｒ１０１，Ｒ１０２に電流が流れて、コンパレータ１１０の基準電圧ＩＭ１（閾値Ｖｐｃ１，Ｖｎｃ１）が適宜決定される。それと同時に、コンパレータ１１０のイネーブル端子に入力されるイネーブル信号ＥＢ１のレベルがＬｏとなる。これにより、コンパレータ１１０が待機状態から動作状態となる。すなわち、コンパレータ１１０が、比較電圧ＩＰ１と基準電圧ＩＭ１とを比較する。この状態では、コンパレータ１１０の出力電圧ＣＯ１のレベルはＬｏであり、２入力ＡＮＤ１０６の少なくとも一方の入力がＬｏであるため、出力端子１０２からの出力電圧ＯＵＴＰのレベルもＬｏである。

さらに入力電圧ＩＮＰの電圧レベルが上昇し、コンパレータ１１０のＨｉ側閾値Ｖｐｃ１を超えると、コンパレータ１１０の出力ＣＯ１のレベルがＬｏからＨｉになる。従って、２入力ＡＮＤ１０６の両入力がＨｉ、出力端子１０２からの出力電圧ＯＵＴＰのレベルもＨｉとなり、入力電圧ＩＮＰの立ち上がりエッジ検出が完了する。

次に、入力電圧ＩＮＰの電圧レベルが下がり、コンパレータ１１０のＬｏ側閾値Ｖｎｃ１を下回ると、コンパレータ１１０の出力ＣＯ１のレベルがＨｉからＬｏになる。従って、２入力ＡＮＤ１０６の少なくとも一方の入力がＬｏであるため、出力端子１０２からの出力電圧ＯＵＴＰのレベルもＬｏとなる。

さらに入力電圧ＩＮＰの電圧レベルが下降し、ＣＭＯＳシュミット１２０のＬｏ側閾値Ｖｎｓ１を下回ると、ＣＭＯＳシュミット１２０の出力信号のレベルがＨｉからＬｏになる。これにより、ＮチャネルＭＯＳトランジスタＮ１０１がオフとなり、イネーブル信号ＥＢ１のレベルもＨｉとなる。すなわち、コンパレータ１１０及び基準抵抗部を構成する各抵抗Ｒ１００，Ｒ１０１，Ｒ１０２の消費電流がカットされる。

次に、上述したコンパレータ１１０の構成例を図３に示す。一般的なコンパレータの構成、すなわち定電流発生部及び比較部に、ノイズ除去用のフィルタとしてノイズ判定用タイマ部を追加した構成となっている。

定電流発生部は、待機時の電位固定用のＮチャネルＭＯＳトランジスタＮ１、定電流カット用のＰチャネルＭＯＳトランジスタＰ１、抵抗Ｒ１、ＮチャネルＭＯＳトランジスタＮ２を有している。

イネーブル信号ＥＢ１が入力されるイネーブル端子１１１に対し、ＮチャネルＭＯＳトランジスタＮ１のゲート、ＰチャネルＭＯＳトランジスタＰ１のゲートが接続されている。ＰチャネルＭＯＳトランジスタＰ１のソースは電源ＶＤＤに接続され、ドレインは抵抗Ｒ１に接続されている。抵抗Ｒ１の他端は、ＮチャネルＭＯＳトランジスタＮ２のドレイン−ソースを介して、グランドに接続されている。ＮチャネルＭＯＳトランジスタＮ１のドレインは、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＮ２のドレインの接続点にて接続されており、ソースは、グランドと接続されている。

比較部は、電源ＶＤＤとグランドとの間に、ＮチャネルＭＯＳトランジスタＮ３、待機時の電位固定用のＰチャネルＭＯＳトランジスタＰ２、カレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ３，Ｐ４、差動部であるＮチャネルＭＯＳトランジスタＮ４、Ｎ５、増幅部であるＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ６を有している。

ＰチャネルＭＯＳトランジスタＰ２のゲートは、ＣＭＯＳインバータ１１２を介してイネーブル端子１１１と、ソースは電源ＶＤＤと、ドレインはミラー対を構成するＰチャネルＭＯＳトランジスタＰ３のドレイン、ＮチャネルＭＯＳトランジスタＮ４のドレイン、及びＰチャネルＭＯＳトランジスタＰ５のゲートと接続されている。

ＮチャネルＭＯＳトランジスタＮ４，Ｎ５の各ゲートは、それぞれ非反転入力端子１１３、反転入力端子１１４に接続されており、カレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ３，Ｐ４は、ＮチャネルＭＯＳトランジスタＮ４，Ｎ５の能動負荷となっている。そして、ＰチャネルＭＯＳトランジスタＰ５、ＮチャネルＭＯＳトランジスタＮ６の各ドレインの接続点から比較部の出力が出力される構成となっている。

尚、ＮチャネルＭＯＳトランジスタＮ３，Ｎ６のゲートには、カレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ２のゲートが共通に接続されている。ＮチャネルＭＯＳトランジスタＮ３のドレインはＮチャネルＭＯＳトランジスタＮ４，Ｎ５の各ソースと共通に接続され、ソースはグランドと接続されている。

ノイズ判定用タイマ部は、ＮチャネルＭＯＳトランジスタＮ７、時定数決定用のコンデンサＣ１、待機時の電位固定用のＮチャネルＭＯＳトランジスタＮ８、待機時の電位固定用及びコンデンサＣ１の初期化用ＮチャネルＭＯＳトランジスタＮ９、カレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ６，Ｐ７、待機時の電位固定用のＰチャネルＭＯＳトランジスタＰ８を有している。

イネーブル信号ＥＢ１が入力されるイネーブル端子１１１に対し、ＮチャネルＭＯＳトランジスタＮ８，Ｎ９のゲートが共通に接続されている。また、ＰチャネルＭＯＳトランジスタＰ８のゲートも、ＣＭＯＳインバータ１１２を介して、イネーブル端子１１１接続されている。ＰチャネルＭＯＳトランジスタＰ８のソースは電源ＶＤＤに接続され、ドレインはカレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ６，Ｐ７の各ゲートに共通に接続されている。

ＮチャネルＭＯＳトランジスタＮ８は、ソースがグランドに接続され、ドレインが比較部を構成するＰチャネルＭＯＳトランジスタＰ５、ＮチャネルＭＯＳトランジスタＮ６の共通接続点（ドレイン）と接続されている。この接続点をｎｏｄｅ１と示す。ｎｏｄｅ１が、チャタリング防止用のＣＭＯＳシュミット１１５を介して、ＣＭＯＳ２入力ＡＮＤ１１６の一方の入力とされている。

ＮチャネルＭＯＳトランジスタＮ９は、ソースがグランドに接続され、ドレインが、ＰチャネルＭＯＳトランジスタＰ７のドレインと接続されている。この接続点をｎｏｄｅ２と示す。ｎｏｄｅ２が、ＣＭＯＳ２入力ＡＮＤ１１６の他方の入力とされている。また、ドレインとソースとの間にコンデンサＣ１が接続されている。

尚、ＮチャネルＭＯＳトランジスタＮ７のゲートには、カレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ２のゲートが接続され、ソースがグランドに、ドレインは、ＰチャネルＭＯＳトランジスタＰ６のドレイン及びゲートの接続点と接続されている。

上記構成のコンパレータ１１０において、イネーブル端子１１１にイネーブル信号ＥＢ１として、Ｈｉレベルの信号が入力（すなわち待機指令）された場合、ＰチャネルＭＯＳトランジスタＰ１はオフ、ＮチャネルＭＯＳトランジスタＮ１はオンとなり、電流経路ｉ１＝０となる。ＮチャネルＭＯＳトランジスタＮ１はオンされるので、ＮチャネルＭＯＳトランジスタＮ３，Ｎ６，Ｎ７はオフとなり、各電流経路ｉ２＝ｉ３＝ｉ４＝０となる。

イネーブル信号ＥＢ１は、ＣＭＯＳインバータ１１２にて反転されてＬｏレベルの信号となり、ＰチャネルＭＯＳトランジスタＰ２，Ｐ８はオンとなる。これにより、ＰチャネルＭＯＳトランジスタＰ５，Ｐ７がオフとなり、電流経路ｉ５＝ｉ６＝０となる。

また、イネーブル端子１１１に接続されたＮチャネルＭＯＳトランジスタＮ８，Ｎ９はオンとなる。これにより、ＣＭＯＳシュミット１１５の入力電位のレベルがＬｏ（グランド）に固定され、ＣＭＯＳシュミット１１５の出力電位のレベルもＬｏに固定される。また、ＣＭＯＳ２入力ＡＮＤ１１６の一方の入力電位レベルがＬｏ（グランド）に固定される。このように、イネーブル信号ＥＢ１がＨｉの場合、全電流経路ｉ１〜ｉ６が遮断され、出力端子１１７から出力される電位ＣＯ１はＬｏに固定されることとなる。

イネーブル端子１１１にイネーブル信号ＥＢ１として、Ｌｏレベルの信号が入力（すなわち動作指令）された場合、ＰチャネルＭＯＳトランジスタＰ１はオン、ＮチャネルＭＯＳトランジスタＮ１はオフとなり、電流経路ｉ１に抵抗Ｒ１及びＮチャネルＭＯＳトランジスタＮ２により決定される定電流ｉ１が流れることとなる。また、イネーブル信号ＥＢ１の信号レベルは、ＣＭＯＳインバータ１１２にて反転されてＨｉとなり、ＰチャネルＭＯＳトランジスタＰ２はオフとなる。これにより、ＮチャネルＭＯＳトランジスタＮ３，６には定電流ｉ１をカレントミラーで折り返した定電流ｉ２，ｉ３がそれぞれ流れることとなり、コンパレータ１１０が動作を開始する。

また、ＰチャネルＭＯＳトランジスタＰ８もオフとなり、ＮチャネルＭＯＳトランジスタＮ７には定電流ｉ１をカレントミラーで折り返した定電流ｉ４が流れることとなるので、定電流ｉ４をカレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ６，Ｐ７で折り返し、電流経路ｉ６に定電流ｉ６が流れることとなる。さらには、ＮチャネルＭＯＳトランジスタＮ９がオフとなるので、コンデンサＣ１に定電流ｉ６が流れることとなる。すなわち、ノイズ判定用タイマ部も動作を開始する。

ここで、ノイズ判定時間をｔ１、コンデンサＣ１の容量をＣ１、ＣＭＯＳ２入力ＡＮＤ１１６のｎｏｄｅ２側（Ｂ）の閾値をＶｔｂとすると、
（式１）Ｖｔｂ＝（ｉ６／Ｃ１）×ｔ１
が成り立つ。従って、ノイズを効率的に除去できる所定のｔ１となるように、予め定電流ｉ６、Ｃ１の定数が設定されている。

図４に示すように、ｎｏｄｅ２の電位は、定電流ｉ６及びＣ１の時定数で決定される傾きをもって電圧が上昇する。そして、ＣＭＯＳ２入力ＡＮＤ１１６のｎｏｄｅ２側の閾値Ｖｔｂを超え、ＩＰ１＞ＩＭ１を満たす場合のみ、比較結果（ｎｏｄｅ１の状態）が出力端子１１７に出力され、コンパレータ１１０の出力ＣＯ１として外部に出力される。尚、図４は、ノイズ除去の効果を示すタイミングチャートである。

このように本実施形態に係る入力処理回路１００によれば、入力端子１０１からの入力ＩＮＰを、先ず閾値に基づいてＣＭＯＳシュミット１２０で判定し、この判定信号に基づいて、コンパレータ１１０の動作状態を制御するようにしている。ＣＭＯＳシュミット１２０の閾値Ｖｐｓ１，Ｖｎｓ１は、それぞれコンパレータ１１０の閾値Ｖｐｃ１，Ｖｎｃ１よりも低く設定することができるので、ＣＭＯＳシュミット１２０によって、コンパレータ１１０を所定のタイミング（動作させたいとき）だけ電流を消費する動作状態とさせ、待機中の電流消費（暗電流）を無くすことができる。また、システムのウェイクアップの有無（ＳＷのオン有無）は、最終的にコンパレータ１１０で判定するので、ノイズに対して誤作動を起こしにくい構成となっている。

また、コンパレータ１１０に、ノイズ除去用のフィルタとして、コンデンサＣ１と定電流ｉ６からなる時定数タイマを設けている。従って、特にノイズに対して誤作動を起こしにくい構成となっており、高周波ノイズによるコンパレータ１１０の誤判定、すなわち、本発明に係る入力処理回路１００以後の制御手段等の誤動作を防止することができる。

尚、本発明に係る入力処理回路１００の製品（例えばドア開閉制御回路）での適用例を図５に示す。また、図６は、図５に示す構成の動作の流れを示すタイミングチャートである。

図５において、符号１３１はパワーオンリセット、符号１３２はＤ−フリップフロップ、符号１３３は２入力ＮＯＲ、符号１３４は２入力ＡＮＤ、符号１３５はインバータ、符号１３６は制御回路である。

スイッチＳＷ１がオフの状態においては、ＰチャネルＭＯＳトランジスタＰ１３０はオフとなる。従って、制御回路１３６に生じるリーク電流を回避することができる。スイッチＳＷ１がオンされると、入力処理回路１００の入力端子に入力信号ＩＮＰが入力される。ＩＮＰのレベルが上昇し、入力処理回路１００の出力端子から出力されるＯＵＴＰのレベルがＨｉとなると、Ｄ−フリップフロップ１３２の出力Ｑから出力されるｎｏｄｅ１３０のレベルがＨｉとなる。そして、２入力ＮＯＲ１３３から出力されるｎｏｄｅ１３１のレベルがＬｏとなり、ＰチャネルＭＯＳトランジスタＰ１３０がオンとなる。すなわち、制御回路１３６に電源が供給される。

電源が供給されると、制御回路１３６は、先ずｈｏｌｄ信号のレベルをＨｉにし、各種制御を実施する。制御が終了すると、制御回路１３６はｃｌｅａｒ信号のレベルをＨｉにする。これにより、インバータ１３５を介してＬｏレベルとなった信号が２入力ＡＮＤ１３４の一方の端子に入力され、ｎｏｄｅ１３２の信号レベルがＬｏとなる。すなわち、Ｄ−フリップフロップ１３２が初期化（リセット）され、ｎｏｄｅ１３０の信号レベルがＨｉからＬｏとなる。

次いで、制御回路１３６は、ｈｏｌｄ信号のレベルをＬｏにする。これにより、２入力ＮＯＲ１３３から出力されるｎｏｄｅ１３１のレベルがＨｉとなり、ＰチャネルＭＯＳトランジスタＰ１３０がオフされて、電源が制御回路１３６に供給されない待機状態となる。近年、制御回路１３６の面積増加、高密度化、高速化により制御回路１３６がより高温に晒されるようになってきている。本発明に係る入力処理回路１００を用いれば、必要に応じて制御回路１３６を起動（ウェイクアップ）させることができる。すなわち、本発明に係る入力処理回路１００は、高温下で制御回路１３６に生じるリーク電流を回避するのに適している。

（第２の実施形態）
次に、本発明の第２の実施形態を、図７〜１０に基づいて説明する。図７は、本発明の第２の実施形態に係る入力処理回路の概略構成を示す図である。図８は、入力処理回路の動作を説明するためのタイミングチャートである。図９は、コンパレータの構成例を示す図である。図１０は、ノイズ除去の効果を示すタイミングチャートである。

第２の実施形態に係る入力処理回路は、第１の実施形態に示した入力処理回路１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

図７に示すように、本実施形態に係る入力処理回路２００も、入力端子２０１と出力端子２０２との間に、入出力特性にヒステリシスを持たせたコンパレータ２１０を配置してなる入力処理回路であって、入力端子２０１にＣＭＯＳシュミット２２０を接続し、ＣＭＯＳシュミット２２０からの出力信号を、コンパレータ２１０の動作状態を制御するイネーブル信号ＥＢ２に用いる構成となっている。第１の実施形態と異なる点は、立ち下がりエッジを検出するように構成されている点である。

電源２０３とグランド２０４との間には、コンパレータ２１０の基準電圧ＩＭ２を発生するための基準抵抗部として、抵抗Ｒ２００，Ｒ２０１，Ｒ２０２が直列に接続されている。抵抗Ｒ２００と抵抗Ｒ２０１との接続点には、コンパレータ２１０の反転入力端子（−）が接続されており、抵抗Ｒ２０１と抵抗Ｒ２０２の接続点には、コンパレータ２１０にヒステリシスを付与するための閾値切替用ＮチャネルＭＯＳトランジスタＮ２００のドレインが接続されている。ＮチャネルＭＯＳトランジスタＮ２００のソースはグランドと接続されている。また、ＮチャネルＭＯＳトランジスタＮ２００のゲートは、コンパレータ２１０の出力端子と接続されて、コンパレータ２１０の反転入力端子（−）に帰還をかけており、コンパレータ２１０の入出力特性にヒステリシスを付与するようにしている。これにより、入力電圧にノイズが重畳している場合であっても、ノイズによる出力ＣＯ２の変化を防ぐことができる。

コンパレータ２１０の非反転出力端子（＋）は、入力端子２０１と接続されており、入力端子２０１からの入力電圧（入力信号）ＩＮＮを基準電圧ＩＭ２との比較電圧ＩＰ２とするように構成されている。また、非反転出力端子（＋）と入力端子ＩＮＮとの接続点には、ＣＭＯＳシュミット２２０の入力端子が接続されている。

ＣＭＯＳシュミット２２０の出力端子は、コンパレータ２１０のイネーブル端子と接続されている。すなわち、ＣＭＯＳシュミット２２０の出力が、コンパレータ２１０のイネーブル信号ＥＢ２として用いられるように構成されている。また、ＣＭＯＳシュミット２２０の出力端子には、電源２０３にソースが接続され、抵抗Ｒ２００にドレインが接続されたＰチャネルＭＯＳトランジスタＰ２００のゲートが接続されている。すなわち、ＣＭＯＳシュミット２２０の出力によって、ＰチャネルＭＯＳトランジスタＰ２００のオン・オフが制御されるように構成されている。

そして、ＣＭＯＳシュミット２２０の出力と、コンパレータ２１０の出力を、ＣＭＯＳ２入力ＮＯＲ２０５にて処理し、処理結果に基づいて出力端子２０２が出力信号ＯＵＴＮを出力するように構成されている。

尚、ＣＭＯＳシュミット２２０は、コンパレータ２１０よりも閾値設定範囲が狭く、立ち下がりエッジ検出時においてはコンパレータ２１０よりも閾値レベルを高く設定することが可能である。本実施形態においては、ＣＭＯＳシュミット２２０のＨｉ側閾値をＶｐｓ２、Ｌｏ側閾値をＶｎｓ２、コンパレータ２１０のＨｉ側閾値をＶｐｃ２、Ｌｏ側閾値をＶｎｃ２とすると、Ｖｐｃ２＜Ｖｐｓ２，Ｖｎｃ２＜Ｖｎｓ２となるように、コンパレータ２１０とＣＭＯＳシュミット２２０の閾値がそれぞれ設定されている。

次に、図８を用いて、入力処理回路２００の動作を説明する。図８は、入力処理回路２００の動作を説明するためのタイミングチャートである。

入力端子２０１から入力される入力電圧ＩＮＮの電圧レベルが下降し、ＣＭＯＳシュミット２２０のＬｏ側閾値Ｖｎｓ２を下回ると、ＣＭＯＳシュミット２２０の出力信号のレベルがＨｉからＬｏになる。これにより、ＰチャネルＭＯＳトランジスタＰ２００がオンとなり、各抵抗部Ｒ２００，Ｒ２０１，Ｒ２０２に電流が流れて、コンパレータ２１０の基準電圧ＩＭ２（閾値Ｖｐｃ２，Ｖｎｃ２）が適宜決定される。それと同時に、コンパレータ２１０のイネーブル端子に入力されるイネーブル信号ＥＢ２のレベルがＬｏとなる。これにより、コンパレータ２１０が待機状態から動作状態となる。すなわち、コンパレータ２１０が、比較電圧ＩＰ２と基準電圧ＩＭ２とを比較する。この状態では、コンパレータ２１０の出力電圧ＣＯ２のレベルはＨｉであり、２入力ＮＯＲ２０５の少なくとも一方の入力がＨｉであるため、出力端子２０２からの出力電圧ＯＵＴＮのレベルもＬｏである。

さらに入力電圧ＩＮＮの電圧レベルが下降し、コンパレータ２１０のＬｏ側閾値Ｖｎｃ２を下回ると、コンパレータ２１０の出力ＣＯ２のレベルがＨｉからＬｏになる。従って、２入力ＮＯＲ２０５の両入力がＬｏ、出力端子２０２からの出力電圧ＯＵＴＮのレベルがＨｉとなり、入力電圧ＩＮＮの立ち下がりエッジ検出が完了する。

次に、入力電圧ＩＮＰの電圧レベルが上昇し、コンパレータ２１０のＨｉ側閾値Ｖｐｃ２を超えると、コンパレータ２１０の出力ＣＯ２のレベルがＬｏからＨｉになる。従って、２入力ＮＯＲ２０５の少なくとも一方の入力がＨｉとなり、出力端子２０２からの出力電圧ＯＵＴＮのレベルがＬｏとなる。

さらに入力電圧ＩＮＮの電圧レベルが上昇し、ＣＭＯＳシュミット２２０のＨｉ側閾値Ｖｐｓ２を上回ると、ＣＭＯＳシュミット２２０の出力信号のレベルがＬｏからＨｉになる。これにより、ＰチャネルＭＯＳトランジスタＰ２００がオフとなり、イネーブル信号ＥＢ２のレベルもＨｉとなる。すなわち、コンパレータ２１０及び基準抵抗部を構成する各抵抗Ｒ２００，Ｒ２０１，Ｒ２０２の消費電流がカットされる。

次に、上述したコンパレータ２１０の構成例を、図９を用いて説明する。本実施形態においても、一般的なコンパレータの構成、すなわち定電流発生部及び比較部に、ノイズ除去用のフィルタとしてノイズ判定用タイマ部を追加した構成となっている。

定電流発生部は、待機時の電位固定用のＰチャネルＭＯＳトランジスタＰ１１、定電流カット用のＮチャネルＭＯＳトランジスタＮ１１、ＰチャネルＭＯＳトランジスタＰ１２、抵抗Ｒ１１を有している。

イネーブル信号ＥＢ２が入力されるイネーブル端子２１１に対し、ＣＭＯＳインバータ２１２を介して、ＰチャネルＭＯＳトランジスタＰ１１のゲート、ＮチャネルＭＯＳトランジスタＮ１１が接続されている。ＰチャネルＭＯＳトランジスタＰ１２のソースは電源ＶＤＤに接続され、ドレインは抵抗Ｒ１１に接続されている。抵抗Ｒ１１の他端は、ＮチャネルＭＯＳトランジスタＮ１１のドレイン−ソースを介して、グランドに接続されている。ＰチャネルＭＯＳトランジスタＰ１１のドレインは、抵抗Ｒ１１とＰチャネルＭＯＳトランジスタＰ１２のドレインの接続点にて接続されており、ソースは電源ＶＤＤと接続されている。

比較部は、電源ＶＤＤとグランドとの間に、ＰチャネルＭＯＳトランジスタＰ１３、待機時の電位固定用のＮチャネルＭＯＳトランジスタＮ１２、カレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４、差動部であるＰチャネルＭＯＳトランジスタＰ１４，Ｐ１５、増幅部であるＮチャネルＭＯＳトランジスタＮ１５及びＰチャネルＭＯＳトランジスタＰ１６を有している。

ＮチャネルＭＯＳトランジスタＮ１２のゲートは、イネーブル端子２１１と、ソースはグランドと、ドレインはカレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ１３のドレイン、ＰチャネルＭＯＳトランジスタＰ１４のドレイン、及びＮチャネルＭＯＳトランジスタＮ１５のゲートと接続されている。

ＰチャネルＭＯＳトランジスタＰ１４，Ｐ１５の各ゲートは、それぞれ非反転入力端子２１３、反転入力端子２１４に接続されており、カレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４は、ＰチャネルＭＯＳトランジスタＰ１４，Ｐ１５の能動負荷となっている。そして、ＮチャネルＭＯＳトランジスタＮ１５、ＰチャネルＭＯＳトランジスタＰ１６の各ドレインの接続点から比較部の出力が出力される構成となっている。

尚、ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１６のゲートには、カレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ１２のゲートが共通に接続されている。ＰチャネルＭＯＳトランジスタＰ１３のドレインはＰチャネルＭＯＳトランジスタＰ１４，Ｐ１５の各ソースと共通に接続され、ソースは電源ＶＤＤと接続されている。

ノイズ判定用タイマ部は、ＰチャネルＭＯＳトランジスタＰ１７、時定数決定用のコンデンサＣ１１、待機時の電位固定用のＰチャネルＭＯＳトランジスタＰ１８、待機時の電位固定用及びコンデンサＣ１１の初期化用ＰチャネルＭＯＳトランジスタＰ１９、カレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ１６，Ｎ１７、待機時の電位固定用のＮチャネルＭＯＳトランジスタＮ１８を有している。

イネーブル信号ＥＢ２が入力されるイネーブル端子２１１に対し、ＣＭＯＳインバータ２１２を介して、ＰチャネルＭＯＳトランジスタＰ１８，１９のゲートが共通に接続されている。また、ＮチャネルＭＯＳトランジスタＮ１８のゲートもイネーブル端子２１１接続されている。ＮチャネルＭＯＳトランジスタＮ１８のソースはグランドに接続され、ドレインはカレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ１６，Ｎ１７の各ゲートに共通に接続されている。

ＰチャネルＭＯＳトランジスタＰ１８は、ソースが電源ＶＤＤに接続され、ドレインが比較部を構成するＮチャネルＭＯＳトランジスタＮ１５、ＰチャネルＭＯＳトランジスタＰ１６の共通接続点（ドレイン）と接続されている。この接続点をｎｏｄｅ１１と示す。ｎｏｄｅ１１が、チャタリング防止用のＣＭＯＳシュミット２１５を介して、ＣＭＯＳ２入力ＮＯＲ２１６の一方の入力とされている。

ＰチャネルＭＯＳトランジスタＰ１９は、ソースが電源ＶＤＤに接続され、ドレインが、ＮチャネルＭＯＳトランジスタＮ１７のドレインと接続されている。この接続点をｎｏｄｅ１２と示す。ｎｏｄｅ１２が、ＣＭＯＳ２入力ＮＯＲ２１６の他方の入力とされている。また、ドレインとソースとの間にコンデンサＣ１１が接続されている。

尚、ＰチャネルＭＯＳトランジスタＰ１７のゲートには、カレントミラー対を構成するＰチャネルＭＯＳトランジスタＰ１２のゲートが接続され、ソースが電源ＶＤＤに、ドレインは、ＮチャネルＭＯＳトランジスタＮ１６のドレイン及びゲートの接続点と接続されている。

上記構成のコンパレータ２１０において、イネーブル端子２１１にイネーブル信号ＥＢ２として、Ｈｉレベルの信号が入力（すなわち待機指令）された場合、ＣＭＯＳインバータ２１２により信号レベルがＬｏに反転され、ＮチャネルＭＯＳトランジスタＮ１１はオフ、ＰチャネルＭＯＳトランジスタＰ１１はオンとなり、電流経路ｉ１１＝０となる。ＰチャネルＭＯＳトランジスタＰ１１はオンされるので、ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１７はオフとなり、各電流経路ｉ１２＝ｉ１４＝０となる。同様にＰチャネルＭＯＳトランジスタＰ１６もオフとなり、ＮチャネルＭＯＳトランジスタＮ１２がオン、ＮチャネルＭＯＳトランジスタＮ１５がオフとなるので、電流経路ｉ１３＝０となる。

また、ＮチャネルＭＯＳトランジスタＮ１８はオンとなる。これにより、ＮチャネルＭＯＳトランジスタＮ１７がオフとなり、電流経路ｉ１５＝０となる。ＰチャネルＭＯＳトランジスタＰ１８，１９はオンとなる。これにより、ＣＭＯＳシュミット２１５の入力電位のレベルがＨｉに固定され、ＣＭＯＳシュミット２１５の出力電位のレベルもＨｉに固定される。また、ＣＭＯＳ２入力ＮＯＲ２１６の一方の入力電位レベルがＨｉに固定される。このように、イネーブル信号ＥＢ２がＨｉの場合、全電流経路ｉ１１〜ｉ１５が遮断され、出力端子２１７から出力される電位ＣＯ２はＬｏに固定されることとなる。

イネーブル端子２１１にイネーブル信号ＥＢ２として、Ｌｏレベルの信号が入力（すなわち動作指令）された場合、ＮチャネルＭＯＳトランジスタＮ１１はオン、ＰチャネルＭＯＳトランジスタＰ１１はオフとなり、電流経路ｉ１１にＰチャネルＭＯＳトランジスタＰ１２及び抵抗Ｒ１１により決定される定電流ｉ１１が流れることとなる。また、ＰチャネルＭＯＳトランジスタＰ１１がオフであり、ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１６には定電流ｉ１１をカレントミラーで折り返した定電流ｉ１２，ｉ１３がそれぞれ流れることとなり、コンパレータ２１０が動作を開始する。

また、ＮチャネルＭＯＳトランジスタＮ１８もオフとなり、ＰチャネルＭＯＳトランジスタＰ１７には定電流ｉ１１をカレントミラーで折り返した定電流ｉ１４が流れることとなるので、定電流ｉ１４をカレントミラー対を構成するＮチャネルＭＯＳトランジスタＮ１６，Ｎ１７で折り返し、電流経路ｉ１５に定電流ｉ１５が流れることとなる。さらには、ＰチャネルＭＯＳトランジスタＰ１９がオフとなるので、コンデンサＣ１１に定電流ｉ１５が流れることとなる。すなわち、ノイズ判定用タイマ部も動作を開始する。

ここで、ノイズ判定時間をｔ２、コンデンサＣ１１の容量をＣ１１、ＣＭＯＳ２入力ＮＯＲ４５のｎｏｄｅ１２側（Ａ）の閾値をＶｔａとすると、
（式２）ＶＤＤ-Ｖｔａ＝（ｉ１５／Ｃ１１）×ｔ２
が成り立つ。従って、ノイズを効率的に除去できる所定のｔ２となるように、予め定電流ｉ１５、Ｃ１１の定数が設定されている。

図１０に示すように、ｎｏｄｅ１２の電位は、定電流ｉ１５及びＣ１１の時定数で決定される傾きをもって電圧が下降する。そして、ＣＭＯＳ２入力ＮＯＲ２１６のｎｏｄｅ１２側の閾値Ｖｔａを下回り、ＩＰ２＜ＩＭ２を満たす場合のみ、比較結果（ｎｏｄｅ１１の状態）が出力端子２１７に出力され、コンパレータ２１０の出力ＣＯ２として外部に出力される。

このように本実施形態に係る入力処理回路２００によっても、入力端子２０１からの入力ＩＮＮを、先ず閾値に基づいてＣＭＯＳシュミット２２０で判定し、この判定信号に基づいて、コンパレータ２１０の動作状態を制御するようにしている。ＣＭＯＳシュミット２２０の閾値Ｖｐｓ２，Ｖｎｓ２は、それぞれコンパレータ２１０の閾値Ｖｐｃ２，Ｖｎｃ２よりも高く設定することができるので、ＣＭＯＳシュミット２２０によって、コンパレータ２１０を所定のタイミング（動作させたいとき）だけ電流を消費する動作状態とさせ、待機中の電流消費（暗電流）を無くすことができる。また、システムのウェイクアップの有無（ＳＷのオン有無）は、最終的にコンパレータ２１０で判定するので、ノイズに対して誤作動を起こしにくい構成となっている。

また、コンパレータ２１０に、ノイズ除去用のフィルタとして、コンデンサＣ１１と定電流ｉ１５からなる時定数タイマを設けている。従って、特にノイズに対して誤作動を起こしにくい構成となっており、高周波ノイズによる、コンパレータ２１０の誤判定、すなわち、本発明に係る入力処理回路２００以後の制御手段等の誤動作を防止することができる。

（第３の実施形態）
次に、本発明の第３の実施形態を、図１１〜１３に基づいて説明する。図１１は、本発明の第３の実施形態に係る入力処理回路のうち、コンパレータの概略構成を示す図である。図１２は、ノイズ判定用タイマ部の構成例を示す図である。図１３は、ノイズ判定用タイマ部のタイミングチャートである。

第３の実施形態に係る入力処理回路は、第１の実施形態に示した入力処理回路１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態においては、第１の実施形態に示した構成に対して、コンパレータ１１０を構成するフィルタ機能としてのノイズ判定用タイマ部の構成を異なるものとしている。それ以外の構成は同一である。ノイズ判定用タイマ部として、第１の実施形態においては、定電流ｉ６と容量Ｃ１からなる時定数タイマを用いたが、本実施形態においては、図１１に示すように、ＣＲ発振タイマ１１８を用いている。

ＣＲ発信タイマ１１８は、図１１，１２に示すように、イネーブル信号ＥＢ１に基づいて、クロックを生成するクロック生成手段としてのＣＲ発信器１４０と、ＣＲ発信器１４０により生成されたクロックを分周する分周手段としてのデジタルタイマ１５０を含んでいる。

ＣＲ発信器１４０は、ＣＲ発信器１４０の発振・停止を制御する２入力ＮＡＮＤ１４１、ＣＭＯＳバッファ１４２、出力反転用のＣＭＯＳインバータ１４３，１４４、ＣＲ発振用のコンデンサＣ２１、ＣＲ発振用の抵抗Ｒ２１，Ｒ２２とにより構成される。また、デジタルタイマ１５０は、ＲＢにＬｏが入力されてリセットされるＤ−フリップフロップ１５１，１５２、出力反転用のインバータ１５３，１５４、次段クロック生成用のインバータ１５５，１５６とにより構成される。尚、図１２において、符号１５７は、Ｄ−フリップフロップである。

図１３に示すように、イネーブル信号ＥＢ１のレベルがＨｉの場合、ＣＲ発振タイマ１１８の入力端子Ａ１に入力される信号レベルもＨｉとなる。これにより、ＣＲ発振タイマ１１８が動作を開始する。そして、ＣＲ発振器１４０で生成されたクロック信号（ｎｏｄｅ２０）は、分周手段であるデジタルタイマ１５０で分周（ｎｏｄｅ２１，ｎｏｄｅ２２）され、Ｄ−フリップフロップ１５７を介して、出力端子Ｙ１から所定時間Ｈｉレベルで出力される。そして、Ｙ１から出力された信号の出力時間が所定の閾値を超えれば、比較結果（ｎｏｄｅ１の状態）がＣＭＯＳ２入力ＡＮＤ１１６から出力端子１１７に出力され、コンパレータ１１０の出力ＣＯ１として外部に出力される。

このように、本実施形態に示す構成によっても、第１の実施形態に示した構成と同様の作用効果を期待することができる。

尚、本実施形態においては、第１の実施形態に示したコンパレータ１１０において、ノイズ判定用タイマ部を、停電流ｉ６と容量Ｃ１からなる時定数タイマから、ＣＲ発振タイマ１１８に置き換える例を示した。しかしながら、図１４に示すように、第２の実施形態に示したコンパレータ２１０において、ノイズ判定用タイマ部を、定電流ｉ５と容量Ｃ１１からなる時定数タイマから、ＣＲ発振タイマ２１８に置き換えた構成を採用することができる。この場合も、第２の実施形態に示した構成と同様の作用効果を期待することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態（第１及び第２の実施形態）において、ノイズ判定用タイマ部を構成する時定数タイマを、定電流と容量から構成する例を示した。しかしながら、それ以外の公知の構成によって時定数タイマを構成することができる。例えば、抵抗と容量によって時定数タイマを構成しても良い。

本実施形態（第３の実施形態）において、ノイズ判定用タイマ部としてＣＲ発振タイマを採用する例を示した。しかしながら、イネーブル信号に基づいてクロックを生成するクロック生成手段と、クロック生成手段により生成されたクロックを分周する分周手段とを有するものであれば、本実施形態に示した構成に限定されるものではない。

本実施形態（第１〜第３の実施形態）において、出力がコンパレータのイネーブル信号に用いられるシュミットとしてＣＭＯＳシュミットを採用する例を示した。しかしながら、シュミット回路であれば、ＣＭＯＳ構成に限定されるものではない。

本実施形態（第１〜第３の実施形態）においては、ＣＭＯＳシュミットを入力端子に接続し、シュミットからの出力信号を、コンパレータの動作状態を制御するイネーブル信号に用いた。これは、シュミットの閾値設定範囲がコンパレータよりも狭く、立ち上がりエッジ検出時においてはコンパレータよりも閾値レベルを低く、立ち下がりエッジ検出時においてはコンパレータよりも閾値レベルを高く設定することが可能であるからである。すなわち、立ち上がりエッジ検出時においてはコンパレータよりも閾値レベルを低く、立ち下がりエッジ検出時においてはコンパレータよりも閾値レベルを高く設定することができ、待機中に電流を消費しない素子であれば採用することができる。ＣＭＯＳシュミット以外にも、例えばバッファを採用することが可能である。

尚、本発明の特徴部分は、入力端子から入力された信号をシュミットで判定し、その出力信号を、コンパレータの動作状態を制御するイネーブル信号に用いる点にある。従って、それ以外の構成（入力処理回路、コンパレータ、入力処理回路の適用回路）については、本実施形態に示した構成に限定されるものではない。本実施形態（第１〜第３の実施形態）においては、入力端子に対して直接ＣＭＯＳシュミットが接続されていたが、別の素子を介して入力端子とＣＭＯＳシュミットとを接続するようにしても良い。

本発明の第１の実施形態に係る入力処理回路の概略構成を示す図である。 入力処理回路の動作を説明するためのタイミングチャートである。 コンパレータの構成例を示す図である。 ノイズ除去の効果を示すタイミングチャートである。 入力処理回路の製品適用例を示す図である。 図５に示す構成の動作の流れを示すタイミングチャートである。 本発明の第２の実施形態に係る入力処理回路の概略構成を示す図である。 入力処理回路の動作を説明するためのタイミングチャートである コンパレータの構成例を示す図である。 ノイズ除去の効果を示すタイミングチャートである。 本発明の第３の実施形態に係る入力処理回路のうち、コンパレータの概略構成を示す図である。 ノイズ判定用タイマ部の構成例を示す図である ノイズ判定用タイマ部のタイミングチャートである。 変形例を示す図である。

符号の説明

１００，２００・・・入力処理回路
１１０，２１０・・・コンパレータ
１２０，２２０・・・ＣＭＯＳシュミット（シュミット）

Claims (3)

1. 入力端子と出力端子との間に、ヒステリシス付きコンパレータを配置してなる入力処理回路であって、
   前記入力端子にシュミットを接続し、
   前記シュミットの閾値を、立ち上がりエッジ検出時においては前記コンパレータよりも低く、立ち下がりエッジ検出時においては前記コンパレータよりも高く設定し、
   前記シュミットからの出力信号を、前記コンパレータの動作状態を制御するイネーブル信号に用いたことを特徴とする入力処理回路。
2. 前記コンパレータは、ノイズ除去用のフィルタとして、コンデンサを含んだ時定数タイマを含むことを特徴とする請求項１に記載の入力処理回路。
3. 前記コンパレータは、ノイズ除去用のフィルタとして、前記イネーブル信号に基づいてクロックを生成するクロック生成手段と、当該クロック生成手段で形成されたクロックを分周する分周手段を含むことを特徴とする請求項１に記載の入力処理回路。

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