ヒステリシス付加部は、コンパレータコア部から出力された出力信号に応じて、上記した第1及び第2入力ラインの内の少なくとも一方のラインの電流量を調整することにより、コンパレータコア部にヒステリシス特性を付加する。
図1は、本発明に係るヒステリシスコンパレータとしての差動出力型のヒステリシスコンパレータ100の概略構成を示すブロック図である。
図1に示すヒステリシスコンパレータ100は差動出力型であり、コンパレータコア部10、レベル変換部20、及びヒステリシス付加部30を有する。
コンパレータコア部10は、入力信号Vi1及びVi2の大小比較結果に対応した電圧を有する差動信号形態の出力信号C1及びC2を生成し、夫々を出力端子VCO1及びVCO2を介してレベル変換部20に送出する。
レベル変換部20は、出力信号C1及びC2各々の振幅を後段の回路(図示せぬ)に対応した他の振幅に変更すべく出力信号C1及びC2各々の信号レベルを増加又は低下させたものを出力信号VO1及びVO2として出力する。
ヒステリシス付加部30は、上記した出力信号VO1及びVO2各々のレベルに対応した調整電流を、コンパレータコア部10の端子VC1又はVC2を介して入力ラインL1又はL2(後述する)に流入させる、又は入力ラインL1又はL2から上記した調整電流を流出させることにより、コンパレータコア部10にヒステリシス特性を付加する。
図2は、図1に示されるコンパレータコア部10、レベル変換部20及びヒステリシス付加部30各々の内部構成の一例を示す回路図である。
図2において、コンパレータコア部10は、nチャネルMOS型のトランジスタ11及び12と、電流源13、14及び19と、pチャネルMOS型のトランジスタ15〜18と、を有する。尚、上記トランジスタ11及び12は差動回路SG1を担い、トランジスタ15及び16はカレントミラー部CM1、トランジスタ17及び18はカレントミラー部CM2を夫々担う。
トランジスタ11のゲート端子には、上記した入力信号Vi1が供給されており、そのソース端子は、電流源19の高電位側端子及びトランジスタ12のソース端子に接続されている。尚、電流源19は所定の一定の電流I0を流す電流源である。トランジスタ11のドレイン端子は入力ラインL1を介して、端子VC1、トランジスタ15のドレイン端子、トランジスタ15及び16各々のゲート端子に接続されている。トランジスタ15及び16各々のソース端子には、高電位側の第1電源電圧として、電源電圧VDDが印加されている。トランジスタ16のドレイン端子は、第1の出力ラインLO1を介して電流源13の高電位側端子及び出力端子VCO1に接続されている。電流源13の低電位側端子は、電流源14及び19各々の低電位側端子に接続されている。尚、電流源13及び14は共に、上記した電流源19の電流I0の1/2の電流(I0/2)を流す電流源である。これら電流源13、14及び19各々の低電位側端子には、上記した第1電源電圧よりも低い低電位側の第2電源電圧として、電源電圧VSSが印加されている。上記した構成により、出力ラインLO1上に生じた電圧が、出力信号C1として出力端子VCO1を介して出力される。
トランジスタ12のゲート端子には、上記した入力信号Vi2が供給されており、そのソース端子は、電流源19の高電位側端子及びトランジスタ11のソース端子に接続されている。すなわち、差動回路SG1を担うトランジスタ11及び12のソース端子同士が共通に接続されている。トランジスタ12のドレイン端子は入力ラインL2を介して、端子VC2、トランジスタ17のドレイン端子、トランジスタ17及び18各々のゲート端子に接続されている。トランジスタ17及び18各々のソース端子には、上記した電源電圧VDDが印加されている。トランジスタ18のドレイン端子は、第2の出力ラインLO2を介して電流源14の高電位側端子及び出力端子VCO2に接続されている。上記した構成により、出力ラインLO2上に生じた電圧が、出力信号C2として出力端子VCO2を介して出力される。
レベル変換部20は、コンパレータコア部10の出力端子VCO1に接続されたバッファ21と、出力端子VCO2に接続されたバッファ22と、を有する。バッファ21は、コンパレータコア部10の出力端子VCO1から送出された出力信号C1の振幅を、例えばディジタル回路の振幅(例えば0〜5ボルト、0〜3.3ボルト)に変換したものを出力信号VO1として送出する。バッファ22は、コンパレータコア部10の出力端子VCO2から送出された出力信号C2の振幅を、例えばディジタル回路の振幅に変換したものを出力信号VO2として出力する。
ヒステリシス付加部30は、nチャネルMOS型のトランジスタ31及び32からなる差動回路SG2と、可変電流源33と、を有する。
トランジスタ31のゲート端子には、上記した出力信号VO1が供給されており、そのソース端子は、可変電流源33の高電位側端子及びトランジスタ32のソース端子に電気的に接続されている。可変電流源33の低電位側端子には第2の電源電圧VSSが印加されている。可変電流源33は、外部供給されたヒステリシス幅調整信号CHに応じた電流Ihを生成することが可能な可変電流源である。トランジスタ31のドレイン端子はコンパレータコア部10の端子VC1に接続されている。トランジスタ32のゲート端子には、上記した出力信号VO2が供給されており、そのソース端子は、可変電流源33の高電位側端子及びトランジスタ31のソース端子に電気的に接続されている。すなわち、差動回路SG2を担うトランジスタ31及び32のソース端子同士が共通に接続されている。トランジスタ32のドレイン端子はコンパレータコア部10の端子VC2に接続されている。
尚、図2に示す実施例では、コンパレータコア部10の差動回路SG1を担うMOSトランジスタとして、nチャネルMOS型のトランジスタを用いているが、pチャネルMOS型のトランジスタを用いるようにしても良い。
図3は、かかる点に鑑みて為された、図1に示されるコンパレータコア部10、レベル変換部20及びヒステリシス付加部30各々の他の内部構成を示す回路図である。
図3に示す構成では、コンパレータコア部10は、pチャネルMOS型のトランジスタ101及び102と、電流源103、104及び109と、nチャネルMOS型のトランジスタ105〜108と、を有する。尚、上記トランジスタ101及び102は差動回路SG1を担い、トランジスタ105及び106はカレントミラー部CM1、トランジスタ107及び108はカレントミラー部CM2を夫々担う。
トランジスタ101のゲート端子には、大小比較の対象となる入力信号Vi1及びVi2の内のVi1が供給されており、そのソース端子は、電流源109の低電位側端子及びトランジスタ102のソース端子に接続されている。尚、電流源109は所定の一定の電流I0を流す電流源である。トランジスタ101のドレイン端子は入力ラインL1を介して、出力端子VC1、トランジスタ105のドレイン端子、トランジスタ105及び106各々のゲート端子に接続されている。トランジスタ105及び106各々のソース端子には、低電位側の第2電源電圧として、電源電圧VSSが印加されている。トランジスタ106のドレイン端子は、第1の出力ラインLO1を介して電流源103の低電位側端子及び出力端子VCO1に接続されている。電流源103の高電位側端子は、電流源104及び109各々の高電位側端子に接続されている。尚、電流源103及び104は共に、上記した電流源109の電流I0の1/2の電流(I0/2)を流す電流源である。これら電流源103、104及び109各々の高電位側端子には、上記した第2電源電圧よりも高い高電位側の第1電源電圧として、電源電圧VDDが印加されている。上記した構成により、出力ラインLO1上に生じた電圧が、出力信号C1として出力端子VCO1を介して出力される。
トランジスタ102のゲート端子には、上記した入力信号Vi2が供給されており、そのソース端子は、電流源109の低電位側端子及びトランジスタ101のソース端子に接続されている。すなわち、差動回路SG1を担うトランジスタ101及び102のソース端子同士が共通に接続されている。トランジスタ102のドレイン端子は入力ラインL2を介して、端子VC2、トランジスタ107のドレイン端子、トランジスタ107及び108各々のゲート端子に接続されている。トランジスタ107及び108各々のソース端子には、上記した電源電圧VSSが印加されている。トランジスタ108のドレイン端子は、第2の出力ラインLO2を介して電流源104の低電位側端子及び出力端子VCO2に接続されている。上記した構成により、出力ラインLO2上に生じた電圧が、出力信号C2として出力端子VCO2を介して出力される。
図3に示す構成では、レベル変換部20は、コンパレータコア部10の出力端子VCO1に接続されたインバータ201と、出力端子VCO2に接続されたインバータ202と、を有する。インバータ201は、コンパレータコア部10の出力端子VCO1から送出された出力信号C1の振幅を、例えばディジタル回路の振幅(例えば0〜5ボルト、0〜3.3ボルト)に変換し、更にその位相を反転させたものを出力信号VO1として送出する。インバータ202は、コンパレータコア部10の出力端子VCO2から送出された出力信号C2の振幅を、例えばディジタル回路の振幅に変換し、更にその位相を反転させたものを出力信号VO2として出力する。
図3に示すヒステリシス付加部30は、pチャネルMOS型のトランジスタ301及び302からなる差動回路SG2と、可変電流源303と、を有する。トランジスタ301のゲート端子には、上記した出力信号VO1が供給されており、そのソース端子は、可変電流源303の低電位側端子及びトランジスタ302のソース端子に電気的に接続されている。可変電流源303の高電位側端子には第1の電源電圧VDDが印加されている。可変電流源303は、外部供給されたヒステリシス幅調整信号CHに応じた電流Ihを生成することが可能な可変電流源である。トランジスタ301のドレイン端子はコンパレータコア部10の端子VC2に接続されている。トランジスタ302のゲート端子には、上記した出力信号VO2が供給されており、そのソース端子は、可変電流源303の低電位側端子及びトランジスタ301のソース端子に電気的に接続されている。すなわち、差動回路SG2を担うトランジスタ301及び302のソース端子同士が共通に接続されている。トランジスタ302のドレイン端子はコンパレータコア部10の端子VC1に接続されている。
以下に、図2及び図3に示すコンパレータコア部10の動作について説明する。
差動回路SG1を担うトランジスタ対([11、12]、[101、102])は、夫々に入力された入力信号Vi1及びVi2の信号レベルに対応した電流I1及びI2を入力ラインL1及びL2に夫々流す。尚、電流I1と電流I2との合計電流は、電流源(19、109)で生成される電流I0となる。つまり、入力信号Vi1及びVi2同士の信号レベルの大小結果に応じた電流差が、電流I1及びI2に生じるのである。
よって、入力信号Vi1及びVi2各々の信号レベルが同一である場合には、電流源(19、109)で生成された電流I0の1/2の電流が夫々電流I1及びI2として入力ラインL1及びL2各々に流れる。これにより、カレントミラー部CM1は電流(I0/2)を出力ラインLO1に流し、カレントミラー部CM2は電流(I0/2)を出力ラインLO2に流す。
ここで、入力信号Vi1及びVi2各々の信号レベルが同一である時に、差動回路SG1のトランジスタ対を飽和領域で動作させると、差動回路SG1に流れる電流I1及びI2は、
Vc:SG1の各トランジスタのソース電圧
VTH:SG1の各トランジスタの閾値電圧
μ:SG1の各トランジスタのキャリア移動度
Cox:SG1の各トランジスタのゲート容量
W:SG1の各トランジスタのチャネル幅
L:SG1の各トランジスタのチャネル長
となる。
すなわち、Vi1及びVi2は、電流I1及びI2と以下の関係を有する。
,
この際、差動回路SG1の各トランジスタに流れる電流I1及びI2の合計は、基準電流としての電流I0と等しくなるので、電流I1及びI2同士による出力電流差をIdとすると、
となる。
よって、差動回路SG1での入力信号Vi1及びVi2同士の電圧差と、出力電流差とのの関係は以下のようになる。
すなわち、コンパレータコア部10単独では端子Vc1及びVc2に対して、外部からの電流の流入又は流出が無いため、入力信号Vi1及びVi2同士の電圧差がそのまま差動回路SG1での出力電流差となる。
よって、入力信号Vi1及びVi2各々の信号レベルが異なっている場合には、カレントミラー部CM1及びカレントミラー部CM2各々の入力部(15、17、105、107)に流れる電流の内の一方は電流(I0/2)よりも大となり、他方は電流(I0/2)よりも小となる。この際、電流(I0/2)よりも大きい電流が入力される方のカレントミラー部は、それと同じ電流量の電流を出力ライン(LO1又はLO2)に送出する為、かかる電流から電流(I0/2)を引いた電流分が出力端子(VCO1又はVCO2)に送出される。この出力端子に流れ込んだ電流は出力端子の負荷容量を充電し続け、カレントミラー部が動作しなくなる、高電位側の第1の電源電圧VDD付近までその電圧を増加させる。一方、電流(I0/2)よりも小さい電流が入力される方のカレントミラー部は、それと同じ電流量の電流を出力ライン(LO1又はLO2)に送出する為、かかる電流を電流(I0/2)から引いた電流が出力端子(VCO1又はVCO2)に流れる。この出力端子に流れ込む電流は出力端子の負荷容量を放電し続け、電流源14が動作しなくなる、低電位側の第2の電源電圧VSS付近まで電圧を低下させる。
従って、上記した動作により、出力端子VCO1及びVCO2上には、入力信号Vi1及びVi2の大小比較結果に対応した電圧を有する差動信号形態の出力信号C1及びC2が生成される。
次に、図2及び図3に示されるヒステリシス付加部30の動作について説明する。
先ず、差動回路SG2を担うトランジスタ対([31、32]、[301、302])には、差動信号形態の出力信号VO1及びVO2が供給されるので、トランジスタ対の内の一方がオン状態、他方がオフ状態となる。
これにより、図2の構成では、上記したトランジスタ対の内のオン状態にある方のトランジスタに接続されている端子(VC1又はVC2)を介して、コンパレータコア部10内の入力ラインL1及びL2の内の一方のラインから、可変電流源33で生成された電流Ih分の電流が流出する。例えば、図2に示される差動回路SG2のトランジスタ31がオン状態、トランジスタ32がオフ状態にある場合には、可変電流源33で生成された電流Ih分の電流が、コンパレータコア部10の入力ラインL1から端子VC1を介してヒステリシス付加部30側に流出する。
一方、図3の構成では、可変電流源33で生成された電流Ih分の電流が、上記したトランジスタ対の内のオン状態にある方のトランジスタに接続されている端子(VC1又はVC2)を介して、コンパレータコア部10内の入力ラインL1及びL2の内の一方のラインに流入する。例えば、図3に示される差動回路SG2のトランジスタ301がオン状態、トランジスタ302がオフ状態にある場合には、可変電流源33で生成された電流Ih分の電流が、コンパレータコア部10の端子VC2を介して入力ラインL2に流入する。
すなわち、ヒステリシス付加部30は、出力信号VO1及びVO2に応じて、コンパレータコア部10内の入力ラインL1及びL2の内の一方のラインに電流Ihを流入させる、或いは、入力ラインL1及びL2の内の一方のラインから電流Ihを流出させるのである。
よって、コンパレータコア部10の出力結果(VO1、VO2)に応じて、入力ラインL1及びL2各々に流れる電流には、この電流Ih分の偏りが生じる。従って、差動回路SG1のトランジスタ対に流れる電流I1及びI2を、偏りが生じていなかった場合と同様に同一にする為には、入力信号Vi1及びVi2同士に以下のレベル差が必要となる。
I0:SG1の各トランジスタに流れる合計電流
Ih:ヒステリシス付加部30の可変電流源(33、303)の電流
μ:SG1の各トランジスタのキャリア移動度
Cox:SG1の各トランジスタのゲート容量
W:SG1の各トランジスタのチャネル幅
L:SG1の各トランジスタのチャネル長
そのため、入力信号Vi1及びVi2同士にこれ以上の差が生じないと出力は変化しないことになる。このような差は、偏りが逆になった場合も同様である。従って、コンパレータ出力が変化するのに必要な入力信号Vi1及びVi2同士の差により、入力信号Vi1及びVi2の内の一方が他方に比べて大であると判定する為の閾値と、一方が他方に比べて小であると判定する為の閾値とが異なってくる。つまり、コンパレータコア部10にヒステリシス特性が付加されるのである。
この際、入力信号Vi1及びVi2の内の一方が他方に比べて大であると判定する為の閾値と、一方が他方に比べて小であると判定する為の閾値との差、つまりヒステリシス幅VHISは、
となる。
上記ヒステリシス幅の式から、ヒステリシス幅VHISは、可変電流源(33、303)で流す電流Ihを変えることで変化することになる。つまり、ヒステリシス付加部30では、外部供給されたヒステリシス幅調整信号CHに応じて可変電流源(33、303)の電流Ihを変更することにより、ヒステリシス幅の調整が可能となっている。
以上の如く、本発明に係るヒステリシスコンパレータ100によれば、比較対象となる差動信号形態の入力信号Vi1及びVi2が抵抗素子等を介さずに差動回路SG1のMOSトランジスタ対の各ゲート端子に供給されるので、高入力インピーダンス化が達成される。
また、このヒステリシスコンパレータ100内には、図2又は図3に示す如く、MOSトランジスタに比べてチップ占有面積が大となる抵抗素子、容量素子等を含まずに構成できるので、小規模化が為される。
また、ヒステリシスコンパレータ100では、上記した如く、ヒステリシス付加部30の可変電流源(33、303)で生成される電流Ihの電流値を変更すればヒステリシス幅を調整することが可能となる。よって、ヒステリシス幅を調整する為に、MOSトランジスタのチャネル幅、チャネル長等を夫々適切な値に設定しなければならない従来のヒステリシスコンパレータに比して、回路の煩雑化を回避しつつも、容易にヒステリシス幅を調整することが可能となる。
更に、かかるヒステリシスコンパレータ100では、差動回路SG1はカレントミラー部CM1及びCM2各々の入力側(15、17、105、107)の入力ラインL1及びL2に接続されており、これら入力ラインL1及びL2に対してだけ、ヒステリシス特性を付加する為の電流の流入又は流出が為されるようになっている。よって、カレントミラー部の出力側(16、18、106、108)には差動回路SG1は接続されていないので、入力信号(Vi1、Vi2)の振幅に変動が生じても誤動作することなく、比較結果を示す出力信号C1及びC2が得られる。また、カレントミラー部の出力側(16、18、106、108)に対しては、ヒステリシス付加の為の電流の流出又は流入は為されないので、処理速度の低下を招くこともない。
尚、図1〜図3に示す実施例では、差動出力型のヒステリシスコンパレータに本発明を適用した場合の構成について説明したが、片相出力型のものに対しても同様に適用可能である。
図4は、片相出力型のヒステリシスコンパレータ100Aの概略構成を示すブロック図である。
図4に示すヒステリシスコンパレータ100Aは、片相出力型のコンパレータコア部10A、レベル変換部20A、ヒステリシス付加部30及び反転回路40を有する。
コンパレータコア部10Aは、差動信号形態の入力信号Vi1及びVi2の大小比較結果に対応した電圧を有する出力信号C1を生成しこれを出力端子VCO1を介してレベル変換部20Aに送出する。
レベル変換部20Aは、出力信号C1の振幅を後段の回路(図示せぬ)に対応した他の振幅に変更すべく出力信号C1の信号レベルを増加又は低下させたものを出力信号VOとして、ヒステリシス付加部30及び反転回路40に供給すると共に、これを出力する。
反転回路40は、出力信号VOの位相を反転させた反転信号をヒステリシス付加部30に供給する。
ヒステリシス付加部30は、上記した出力信号VO及び反転信号各々のレベルに対応した調整電流を、コンパレータコア部10Aの端子VC1又はVC2を介して入力ラインL1又はL2(後述する)に流入させる、又は入力ラインL1又はL2から上記した調整電流を流出させることにより、コンパレータコア部10Aにヒステリシス特性を付加する。
図5は、上記した片相出力型のヒステリシスコンパレータ100Aの内部構成の一例を示す回路図である。
尚、図5に示す構成では、コンパレータコア部10Aは、図2に示すコンパレータ部10の電流源13及び14に代えてnチャネルMOS型のトランジスタ対(113、114)からなる第3のカレントミラー部CM3を出力ラインLO1及びLO2に夫々接続すると共に、出力端子VCO2を省いた点を除く他の構成は、図2に示すものと同一である。よって、図5に示すコンパレータコア部10Aからは、入力信号Vi1及びVi2同士の大小比較結果を示す出力信号C1だけが出力端子VCO1を介してレベル変換部20Aに送出される。レベル変換部20Aは、インバータ201からなり、コンパレータコア部10Aの出力端子VCO1から送出された出力信号C1の振幅をディジタル回路で用いる振幅に変換し、更にその位相を反転させた反転信号を次段の反転回路40及びヒステリシス付加部30のトランジスタ32のゲート端子に供給する。反転回路40はインバータ41からなり、インバータ201から供給された反転信号の位相を反転させた信号を出力信号VOとして出力すると共に、かかる出力信号VOをヒステリシス付加部30のトランジスタ31のゲート端子に供給する。尚、図5に示されるヒステリシス付加部30の内部構成は、図2に示されるものと同一である。
図6は、図4に示す片相出力型のヒステリシスコンパレータ100Aの内部構成の他の一例を示す回路図である。
図6に示す構成では、コンパレータコア部10Aは、図3に示すコンパレータ部10の電流源103及び104に代えてpチャネルMOS型のトランジスタ対(123、124)からなる第3のカレントミラー部CM3を出力ラインLO1及びLO2に夫々接続すると共に、出力端子VCO2を省いた点を除く他の構成は、図4に示すものと同一である。よって、図6に示すコンパレータコア部10Aからは、入力信号Vi1及びVi2同士の大小比較結果を示す出力信号C1が出力端子VCO1を介してレベル変換部20Aに送出される。レベル変換部20Aはインバータ201からなり、コンパレータコア部10Aの出力端子VCO1から送出された出力信号C1の振幅をディジタル回路で用いる振幅に変換し、更にその位相を反転させた反転信号を、出力信号VOとして出力すると共に、これを反転回路40及びヒステリシス付加部30のトランジスタ301のゲート端子に供給する。反転回路40はインバータ41からなり、インバータ201から供給された反転信号の位相を反転させた信号をヒステリシス付加部30のトランジスタ302のゲート端子に供給する。尚、図6に示されるヒステリシス付加部30の内部構成は、図3に示されるものと同一である。
以下に、図5及び図6に示すコンパレータコア部10Aの動作について、特に図5の構成を抜粋して説明する。
差動回路SG1を担うトランジスタ対([11、12]、[101、102])は、夫々に入力された入力信号Vi1及びVi2の信号レベルに対応した電流I1及びI2を入力ラインL1及びL2に夫々流す。尚、電流I1と電流I2との合計電流は、電流源(19、109)で生成される電流I0となる。つまり、入力信号Vi1及びVi2同士の信号レベルの大小結果に応じた電流差が、電流I1及びI2に生じる。
よって、入力信号Vi1及びVi2各々の信号レベルが同一である場合には、電流源(19、109)で生成された電流I0の1/2の電流が夫々電流I1及びI2として入力ラインL1及びL2各々に流れる。これにより、カレントミラー部CM1及びCM3は電流(I0/2)を出力ラインLO1に流し、カレントミラー部CM2及びCM3は電流(I0/2)を出力ラインLO2に流す。このとき、カレントミラー部CM1の出力電流(I1)とカレントミラー部CM3の出力電流(I2)は等しくなる。一方、入力信号Vi1及びVi2同士に差が生じる場合は、差動回路SG1の各出力電流に差が生じる為、カレントミラー部CM1の入力電流とカレントミラー部CM2の入力電流とに差が生じる。カレントミラー部CM2の出力電流はカレントミラー部CM3に入力され、これがカレントミラー部CM3の出力電流となる。この際、カレントミラー部CM3の出力電流がカレントミラー部CM1の出力電流より小さい場合はその差分電流が出力端子Vco1に流れ出す。出力端子Vco1に流れ出した電流は出力端子Vco1の負荷容量を充電し続け、カレントミラー部CM1が動作しなくなる第1の電源電圧VDD付近まで電圧を増加させる。一方、カレントミラー部CM3の出力電流がカレントミラー部CM1の出力電流より大きい場合はその差分電流が出力端子Vco1に流れ込む。出力端子Vco1に流れ込む電流により出力端子Vco1の負荷容量を放電し続け、カレントミラー部CM3が動作しなくなる第2の電源電圧VSS付近まで電圧を低下させる。
従って、上記した動作により、出力端子VCO1上には、入力信号Vi1及びVi2の大小比較結果に対応した電圧を有する出力信号C1が生成される。
図5及び図6に示すヒステリシス付加部30は、この出力信号VO及び出力信号VOの位相を反転させた反転信号に応じて、コンパレータコア部10A内の入力ラインL1及びL2の内の一方のラインに電流Ihを流入させる、又はこの一方のラインから電流Ihを流出させることにより、図2及び図3の構成と同様に、コンパレータコア部10Aにヒステリシス特性を付加する。
これにより、図5及び図6に示す如き片相出力型のヒステリシスコンパレータ100Aにおいても、図2及び図3に示す差動出力型のヒステリシスコンパレータ100と同様に、小規模化及び高入力インピーダンス化を図りつつ、ヒステリシス幅の調整容易化を実現することが可能となる。
要するに、本発明に係るヒステリシスコンパレータ(100、100A)は、差動信号形態の第1及び第2入力信号(Vi1、Vi2)同士を、ヒステリシス特性をもって大小比較して比較結果を示す出力信号(VO1、VO2、VO)を生成するコンパレータであり、以下の如きコンパレータコア部(10、10A)及びヒステリシス付加部(30)を有する。コンパレータコア部(10、10A)には、ゲート端子に第1入力信号(Vi1)が供給され且つドレイン端子に第1入力ライン(L1)が接続されている第1トランジスタ(11、101)と、ゲート端子に第2入力信号(Vi2)が供給され且つドレイン端子に第2入力ライン(L2)が接続されている第2トランジスタ(12、102)と、を含む差動回路(SG1)が設けられている。更に、コンパレータコア部には、第1及び第2トランジスタ各々のソース端子に接続されている第1電流源(19、109)と、第1入力ラインに流れる電流に対応した第1出力電流を第1出力ライン(LO1)に流す第1カレントミラー部(CM1)と、第2入力ラインに流れる電流に対応した第2出力電流を第2出力ライン(LO2)に流す第2カレントミラー部(CM2)と、が含まれている。コンパレータコア部は、第1出力ライン上の電圧及び/又は第2出力ライン上の電圧に対応した信号を、第1及び第2入力信号同士の大小比較結果を示す出力信号(VO1、VO2、VO)として出力する。ヒステリシス付加部(30)は、コンパレータコア部(10、10A)から出力された出力信号(VO1、VO2、VO)に応じて、上記した第1及び第2入力ラインの内の一方のラインに所定電流(Ih)を流入させる、又はこの所定電流を上記した一方のラインから流出させる。すなわち、ヒステリシス付加部は、コンパレータコア部から出力された出力信号に応じて、上記した第1及び第2入力ラインの内の少なくとも一方のラインの電流量を調整することにより、コンパレータコア部にヒステリシス特性を付加するのである。尚、ヒステリシス付加部(30)は、第1及び第2入力ライン(L1、L2)の内の一方の入力ラインにドレイン端子が接続されており且つゲート端子に出力信号(VO1、VO2、VO)が供給されるトランジスタ(31、32、301、302)と、このトランジスタのソース端子に接続されており、所定電流(Ih)を生成する電流源(33、303)と、を有する。
ここで、図2、図3、図5及び図6に示す実施例では、入力信号(Vi1、Vi2)に対する比較処理に対して常にヒステリシス特性が付加されるようになっているが、外部信号に応じてヒステリシス特性の有無を切り替えられるようにしても良い。
図7は、図2に示される構成、つまりコンパレータコア部10の差動回路SG1がnチャネルMOS型のトランジスタ対からなり、且つ差動出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ100の内部構成を示す回路図である。
尚、図7に示す構成では、図2に示されるヒステリシス付加部30内にアンドゲート35及び36を新たに追加した点を除く他の構成は、図2に示されるものと同一である。図7に示されるヒステリシス付加部30のアンドゲート35は、ヒステリシスイネーブル信号HSHと、出力信号V01との論理積結果を示す信号をトランジスタ31のゲート端子に供給する。アンドゲート36は、上記したヒステリシスイネーブル信号HSHと、出力信号V02との論理積結果を示す信号をトランジスタ32のゲート端子に供給する。よって、ヒステリシスイネーブル信号HSHが論理レベル1の状態にある間は、図2に示す構成と同様に出力信号V01及びV02が差動回路SG2のトランジスタ31及び32各々のゲート端子に供給される。従って、この際、出力信号V01及びV02に応じてトランジスタ31及び32の内の一方がオン状態となり、コンパレータコア部10からヒステリシス特性付加の為の電流Ihの流出が為される。一方、ヒステリシスイネーブル信号HSHが論理レベル0の状態にある間は、アンドゲート35及び36は出力信号V01及びV02の値に拘わらず論理レベル0の状態固定となる。よって、トランジスタ31及び32は共にオフ状態固定となるので、ヒステリシス特性付加の為の電流Ihの流出が停止する。これにより、コンパレータコア部10はヒステリシス特性無しで、入力信号(Vi1、Vi2)に対する比較処理を行うことになる。
従って、上記した構成によれば、外部供給されたヒステリシスイネーブル信号HSHに応じて、コンパレータコア部10に対してヒステリシス特性を付加するか否かを切り替えることが可能となる。
図8は、図3に示される構成、つまりコンパレータコア部10の差動回路SG1がpチャネルMOS型のトランジスタ対からなり、且つ差動出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ100の内部構成を示す回路図である。尚、図8に示す構成では、図3に示されるヒステリシス付加部30内にオアゲート304及び305を新たに追加した点を除く他の構成は、図3に示されるものと同一である。この際、オアゲート304は、ヒステリシスイネーブル信号HSLと、出力信号V01との論理和結果を示す信号をトランジスタ301のゲート端子に供給する。オアゲート305は、上記したヒステリシスイネーブル信号HSLと、出力信号V02との論理和結果を示す信号をトランジスタ302のゲート端子に供給する。よって、ヒステリシスイネーブル信号HSLが論理レベル0の状態にある間は、図3に示す構成と同様に出力信号V01及びV02が差動回路SG2のトランジスタ301及び302各々のゲート端子に供給される。従って、この際、出力信号V01及びV02に応じてトランジスタ301及び302の内の一方がオン状態となり、コンパレータコア部10に対してヒステリシス特性付加の為の電流Ihの流入が為される。一方、ヒステリシスイネーブル信号HSLが論理レベル1の状態にある間は、オアゲート304及び305は出力信号V01及びV02の値に拘わらず論理レベル1の状態固定となる。よって、トランジスタ301及び302は共にオフ状態固定となるので、ヒステリシス特性付加の為の電流Ihの流入が停止する。これにより、コンパレータコア部10はヒステリシス特性無しで、入力信号(Vi1、Vi2)に対する比較処理を行うことになる。
従って、図8に示す構成によれば、外部供給されたヒステリシスイネーブル信号HSLに応じて、コンパレータコア部10に対してヒステリシス特性を付加するか否かを切り替えることが可能となる。
図9は、図5に示される構成、つまりコンパレータコア部10Aの差動回路SG1がnチャネルMOS型のトランジスタ対からなり、且つ片相出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ100Aの内部構成を示す回路図である。
尚、図9に示す構成では、図5に示されるヒステリシス付加部30内にアンドゲート35及び36を新たに追加した点を除く他の構成は、図5に示されるものと同一である。
よって、図9に示される構成においても、図5の構成と同様に、外部供給されたヒステリシスイネーブル信号HSHが論理レベル1の状態にある間は、ヒステリシス特性を伴う比較処理が為される一方、ヒステリシスイネーブル信号HSHが論理レベル0の状態にある間はヒステリシス特性無しの比較処理が実施される。
図10は、図6に示される構成、つまりコンパレータコア部10Aの差動回路SG1がpチャネルMOS型のトランジスタ対からなり、且つ片相出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ100Aの内部構成を示す回路図である。
尚、図10に示す構成では、図6に示されるヒステリシス付加部30内にオアゲート304及び305を新たに追加した点を除く他の構成は、図6に示されるものと同一である。
よって、図10に示される構成においても、図6の構成と同様に、外部供給されたヒステリシスイネーブル信号HSLが論理レベル0の状態にある間は、ヒステリシス特性を伴う比較処理が為される一方、ヒステリシスイネーブル信号HSLが論理レベル1の状態にある間はヒステリシス特性無しの比較処理が実施される。
また、上記実施例では、コンパレータコア部10に対してヒステリシス特性を付加すべく生成される電流Ihの電流源として可変電流源(33、303)を用いているが、ヒステリシス幅が固定であるならば、電流固定の電流源を用いるようにしても良い。
図11〜図14は、かかる点に鑑みて為された、図7〜図10に示されるヒステリシスコンパレータ100各々の変形例を示す回路図である。
尚、図11に示す構成では、図7に示されるヒステリシス付加部30内の可変電流源33を電流固定の電流源33aに変更した点を除く他の構成は、図7に示すものと同一である。図12に示す構成では、図8に示されるヒステリシス付加部30内の可変電流源303を電流固定の電流源303aに変更した点を除く他の構成は、図8に示すものと同一である。図13に示す構成では、図9に示されるヒステリシス付加部30内の可変電流源33を電流固定の電流源33aに変更した点を除く他の構成は、図9に示すものと同一である。図14に示す構成では、図10に示されるヒステリシス付加部30内の可変電流源303を電流固定の電流源303aに変更した点を除く他の構成は、図10に示すものと同一である。
また、上記したレベル変換部20(20A)では、コンパレータコア部10(10A)から出力された出力信号(C1、C2)を、ディジタル回路に対応した振幅レベルに変換しているが、これに限定されない。要するに、レベル変換部20(20A)では、コンパレータコア部10(10A)から出力された出力信号を、ヒステリシスコンパレータ100(100A)の後段に接続される回路に対応した振幅に変換するものであれば良いのである。
尚、ヒステリシスコンパレータ100(100A)の後段に接続される回路がコンパレータコア部10(10A)の出力信号の振幅に対応しているのであれば、このレベル変換部20(20A)を省いても良い。
図15〜図18は、かかる点に鑑みて為された、図7〜図10に示されるヒステリシスコンパレータ100又は100Aの他の変形例を示す回路図である。
尚、図15に示す構成では、図7に示されるレベル変換部20を削除し、コンパレータコア部10の出力端子VCO1及びVCO2をヒステリシス付加部30のアンドゲート35及び36に夫々接続すると共に、出力端子VCO1及びVCO2各々上の信号を出力信号VO1及びVO2として出力するようにした点を除く他の構成は、図7に示すものと同一である。また、図16に示す構成では、図8に示されるレベル変換部20を削除し、コンパレータコア部10の出力端子VCO1をオアゲート305、出力端子VCO2をオアゲート304に夫々接続すると共に、出力端子VCO1及びVCO2各々上の信号を出力信号VO1及びVO2として直接出力するようにした点を除く他の構成は、図8に示すものと同一である。また、図17に示す構成では、図9に示すレベル変換部20Aを削除し、コンパレータコア部10Aの出力端子VCO1を反転回路40Aに接続すると共に、出力端子VCO1上の信号を出力信号VOとして直接出力するようにした点を除く他の構成は、図9に示すものと同一である。図17に示す構成では、反転回路40Aとして、直列接続されたインバータ41及び42を採用し、インバータ41の出力端子をアンドゲート36に接続すると共に、インバータ42の出力端子をアンドゲート35に接続している。また、図18に示す構成では、図10に示すレベル変換部20を削除し、コンパレータコア部10Aの出力端子VCO1を反転回路40Aに接続すると共に、出力端子VCO1上の信号を出力信号VOとして直接出力するようにした点を除く他の構成は、図10に示すものと同一である。図18に示す構成では、反転回路40Aとして、直列接続されたインバータ41及び42を採用し、インバータ41の出力端子をオアゲート304に接続すると共に、インバータ42の出力端子をオアゲート305に接続している。
また、図7〜図18に示す実施例では、ヒステリシス特性を無効化する為に、ヒステリシス特性を付加する為の電流Ihの流入又は流出を制御するトランジスタ(31、32、301、302)をオフ状態にしているが、ヒステリシス特性を無効にする方法は上記した方法に限定されない。例えば、上記した電流Ihを生成する電流源(33、33a、303、303a)に対する電源供給を遮断することにより、ヒステリシス特性を無効にするようにしても良い。要するに、ヒステリシス特性を付加する為の電流Ihを生成する電流源に供給する電源を遮断、又はこの電流Ihの流入又は流出を制御するトランジスタをオフ状態固定に設定することにより、ヒステリシス特性の無効化を行うのである。
また、図5、図6、図9、図10、図13、図14、図17又は図18に示す如き片相出力型のヒステリシスコンパレータ100Aでは、出力ラインLO1及びLO2の内のLO1上に生じた電圧を出力信号として出力端子VCO1を介して出力するようにしているが、この出力信号C1に代えて、出力ラインLO2上に生じた電圧を出力信号として出力端子VCO1を介して出力するようにしても良い。要するに、ヒステリシスコンパレータ100Aとしては、第1の出力ラインLO1又は第2の出力ラインLO2上に生じた電圧を、入力信号Vi1及びVi2同士の大小比較結果を示す出力信号とし、これを出力端子VCO1を介して出力するものであれば良いのである。尚、出力ラインLO2上に生じた電圧を出力信号として出力端子VCO1を介して出力する場合は、カレントミラー部CM3におけるトランジスタ113(123)、及び114(124)各々のゲート接続先を、トランジスタ114(124)のドレイン端子から、トランジスタ113(123)のドレイン端子に変更する。
次に、図1〜図18に示されるヒステリシスコンパレータ100又は100Aの利用形態について説明する。
図19は、本発明に係るヒステリシスコンパレータを含む無線通信装置200の概略構成を示すブロック図である。尚、かかる無線通信装置200は、半導体装置としての半導体チップに形成されており、アンプ1、ミキサ3、局部発振回路4、バンドパスフィルタ5、リミッタ6、2値化回路7及び復調器8の如き機能モジュールを含む。
図19において、アンプ1は、アンテナ2で受信された受信信号を増幅して増幅受信信号ARを生成しこれをミキサ3に供給する。局部発振器4は、受信信号中のキャリア信号周波数とほぼ等しい所定周波数の局部発振信号Fを生成しこれをミキサ3に供給する。ミキサ3は、上記した増幅受信信号ARと局部発振信号Fとを乗算し、これを周波数変換受信信号IFとしてバンドパスフィルタ5に供給する。バンドパスフィルタ5は、周波数変換受信信号IF中の不要な周波数成分を除去することにより、予め設定された周波数帯域の信号を抽出し、これを示す差動信号として帯域制限受信信号LFOP及びLFONをリミッタ6に供給する。リミッタ6は、この差動信号形態の帯域制限受信信号LFOP及びLFONを増幅しつつ、その振幅上限側及び下限側にリミッタを掛けることにより波形整形を施した差動信号形態の受信信号SSOP及びSSONを生成して2値化回路7に供給する。
2値化回路7は、例えば、図5、図6、図9、図10、図13、図14、図17又は図18に示す如き片相出力型のヒステリシスコンパレータ100Aからなり、リミッタ6から供給された受信信号SSOP及びSSONを夫々入力信号Vi1及びVi2として取り込み、両者の大小比較を行うことにより、差動信号形態の受信信号SSOP及びSSONを2値化した出力信号VOを得る。2値化回路7は、この出力信号VOを受信ディジタル信号RDとして復調器7に供給する。復調器7は、かかる受信ディジタル信号RDに対して所定の復調処理を施すことにより元のベースバンド信号を得てこれを出力する。
尚、復調器7が差動信号形態の受信ディジタル信号に対する復調処理に対応しているのならば、2値化回路7として、図2、図3、図7、図8、図11、図12、図15又は図16に示す如き差動出力型のヒステリシスコンパレータ100を用いても良い。
ここで、2値化回路7としてのヒステリシスコンパレータ100又は100Aは、リミッタ6から供給された受信信号SSOP及びSSONに対して、上記した如きヒステリシス特性をもたせた大小比較処理を施す。これにより、2値化回路7としてチャタリングを防止することが可能となる。よって、チャタリングに伴う復調器7の復調精度の低下を抑制させることができる。更に、ヒステリシスコンパレータ100Aは、前述したように高入力インピーダンスであるので、リミッタ6の出力インピーダンスによる影響が軽減される。
図20は、図7〜図18に示す如きヒステリシスコンパレータ100を含む他の実施例による無線通信装置300の内部構成の一部を示すブロック図である。
無線通信装置300は、半導体装置としての半導体チップに形成されており、アンプ1A、ミキサ3A、局部発振回路4A、バンドパスフィルタ5A、リミッタ6A、2値化回路7A、復調器8A、セレクタ9A、制御部10A及びテスト結果処理部11Aを含む第1の機能モジュールと、その他の第2の機能モジュール(図示せぬ)と、を含む。尚、第2の機能モジュールとは、無線通信装置300の各種機能を担う機能モジュールの内で、上記した第1の機能モジュールを除いた機能モジュールである。
図20において、アンプ1Aは、アンテナ2Aで受信された受信信号を増幅して増幅受信信号ARを生成しこれをミキサ3Aに供給する。局部発振器4Aは、受信信号中のキャリア信号周波数とほぼ等しい所定周波数の局部発振信号Fを生成しこれをミキサ3Aに供給する。ミキサ3Aは、上記した増幅受信信号ARと局部発振信号Fとを乗算し、これを周波数変換受信信号IFとしてバンドパスフィルタ5Aに供給する。バンドパスフィルタ5Aは、周波数変換受信信号IF中の不要な周波数成分を除去することにより、予め設定された周波数帯域の信号を抽出し、これを示す差動信号として帯域制限受信信号LFOP及びLFONをリミッタ6Aに供給する。リミッタ6Aは、この差動信号形態の帯域制限受信信号LFOP及びLFONを増幅しつつ、その振幅上限側及び下限側にリミッタを掛けることにより波形整形を施した差動信号形態の受信信号SSOP及びSSONを生成し、復調器8A及びセレクタ9Aに供給する。復調器8Aは、アナログ信号である受信信号SSOP及びSSONに対して所定の復調処理を施すことにより元のベースバンド信号を得てこれを出力する。
セレクタ9Aには、上記した受信信号SSOP及びSSONと共に、上記した第2の機能モジュールから出力された信号がテスト対象信号VTESとして供給されている。更に、セレクタ9Aには、このテスト対象信号VTESの目標値を示す目標値VTGがテスト対象信号VTESと対を為して供給されている。セレクタ9Aは、外部供給されたテスト信号TESがテストの非実行を示す場合には、上記した受信信号SSOP及びSSONと、上記目標値VTG及び出力信号VTESとの内から、受信信号SSOP及びSSONに一対を選択して2値化回路7Aに供給する。一方、テスト信号TESがテストの実行を示す場合には、セレクタ9Aは、目標値VTG及び出力信号VTESの一対を選択して2値化回路7Aに供給する。尚、テスト信号TESは、製品出荷時において、上記した第2の機能モジュールに故障が生じているか否かのテストを実施する場合に、テストの実行を示す状態に設定される。よって、製品出荷後、テスト信号TESは、テストの非実行を示す状態に固定される。
2値化回路7Aは、例えば、図9、図10、図13、図14、図17又は図18に示す如きヒステリシス特性の有無の切替機能を備えており且つ片相出力型のヒステリシスコンパレータ100Aからなる。2値化回路7Aは、上記セレクタ9Aから供給された受信信号SSOP及びSSONの一対、又は目標値VTG及び出力信号VTESの一対を入力信号Vi1及びVi2として取り込み、入力信号Vi1及びVi2に対して上記した如き大小比較処理を施し、その処理結果を示す出力信号VOを得る。2値化回路7Aは、かかる出力信号VOを、受信/テスト結果兼用信号RTDとして制御部10A及びテスト結果処理部11Aに供給する。
尚、2値化回路7Aは、テスト信号TESをヒステリシスイネーブル信号HSL(又はHSH)として取り込み、このテスト信号TESがテストの非実行を示す場合、つまりヒステリシスイネーブル信号HSL(又はHSH)が論理レベル0(又は1)を示す場合には、ヒステリシス特性を持たせて上記した大小比較処理を行う。すなわち、この際、2値化回路7Aは、リミッタ6Aで生成された受信信号SSOP及びSSONに対してヒステリシス特性を持たせた大小比較処理を行うことにより、受信信号SSOP及びSSONを2値の受信ディジタル信号に変換し、これを受信/テスト結果兼用信号RTDとして生成するのである。 一方、テスト信号TESがテストの実行を示す場合、つまりヒステリシスイネーブル信号HSL(又はHSH)が論理レベル1(又は0)を示す場合には、2値化回路7Aは、ヒステリシス特性無しで上記した大小比較処理を行う。すなわち、この際、2値化回路7Aは、第2の機能モジュールから出力された出力信号VTESと、目標値VTGとの大小比較をヒステリシス特性を付加することなく実行することにより、目標値VTGに対して出力信号VTESが大であるのか、或いは小であるのかを示す2値のテスト結果を得て、このテスト結果を示す受信/テスト結果兼用信号RTDを生成する。
制御部10Aは、上記した受信ディジタル信号としての受信/テスト結果兼用信号RTDに応じて、無線通信装置300の動作を制御する制御信号CNTを生成する。かかる制御信号CNTに応じて例えば局部発振4Aの発振周波数が制御される。テスト結果処理部11Aは、上記したテスト結果を示す受信/テスト結果兼用信号RTDに応じてそのテスト結果の履歴を示すテスト結果履歴情報を生成する。
尚、テスト結果処理部11A及び制御部10Aが、差動信号形態の信号処理に対応しているのならば、2値化回路7Aとして、図7、図8、図11、図12、図15又は図16に示す如き差動出力型のヒステリシスコンパレータ100を用いても良い。
要するに、図20に示される無線通信装置300では、本来、差動信号形態の受信信号SSOP及びSSONを2値のディジタル信号に変換する2値化回路7Aを、製品出荷時には、上記した第2の機能モジュールから出力された出力信号VTESとその目標値VTGとの比較テストを行う為のコンパレータとして、用いるようにしたのである。
かかる構成によれば、製品出荷時のテストに用いるコンパレータを新たに半導体チップ内に設ける必要が無くなるので、テスト回路のチップ占有面積を小さくすることが可能となる。尚、製品出荷時の比較テストを実施するにあたり、上記したヒステリシス特性が付加されているとそのテスト結果に誤差が生じる。そこで、図20に示される2値化回路7Aとして、製品出荷の比較テストを実施する場合にヒステリシス特性を無効にすることが可能な、図7〜図18に示す如きヒステリシスコンパレータ100又は100Aを採用したのである。