JP2009284387A - 半導体集積回路 - Google Patents
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Abstract
【課題】無線通信において高周波の受信信号を処理する半導体集積回路において、フィルタ回路やRSSI回路の機能を維持しつつ、消費電力を低減する。
【解決手段】この半導体集積回路は、アンテナによって受信されたRF(高周波)の受信信号を増幅する増幅回路と、増幅回路によって増幅されたRF信号をIF(中間周波)信号にダウンコンバートするミキサ回路と、ミキサ回路から出力されるIF信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサとを具備する。
【選択図】図1
【解決手段】この半導体集積回路は、アンテナによって受信されたRF(高周波)の受信信号を増幅する増幅回路と、増幅回路によって増幅されたRF信号をIF(中間周波)信号にダウンコンバートするミキサ回路と、ミキサ回路から出力されるIF信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサとを具備する。
【選択図】図1
Description
本発明は、無線通信において高周波の受信信号を処理する半導体集積回路に関する。
例えば、GPS(全地球測位システム)用のレシーバや携帯電話器や無線LAN(ローカルエリア・ネットワーク)端末等の無線通信機器において、高周波の受信信号を処理する半導体集積回路(RFIC)が用いられている。
図7は、従来の半導体集積回路の構成例を示すブロック図である。この半導体集積回路(RFIC)40は、アンテナ10によって受信されたRF(高周波)の受信信号を増幅するフロントエンドの増幅回路41と、RF信号をIF信号にダウンコンバートするミキサ回路42と、IF信号にフィルタリング処理を施して出力信号を生成するフィルタ回路43と、フィルタ回路43の出力信号に基づいて受信信号の強度を測定するRSSI(received signal strength indicator)回路44とを有している。
RSSI回路44は、所定のゲインを有する複数段の増幅回路51と、それらの増幅回路51の出力レベルに応じた出力電流をそれぞれ生成する複数の整流回路52と、それらの整流回路52の出力電流が供給される抵抗R10及びコンデンサC10とを含んでいる。これにより、並列接続された抵抗R10及びコンデンサC10の両端において、受信信号の強度を表す検出電圧(RSSI信号)が生成される。ここで、増幅率の異なる信号のレベルを検出して得られた出力電流が加算されることにより、受信信号の電圧が対数圧縮された値と略線形関係にあるRSSI信号を得ることができる。
このように、従来のRFICにおいては、フロントエンドの増幅回路41に加えて、フィルタ回路43やRSSI回路44においても複数段の増幅回路が用いられており、それらの増幅回路における消費電力を低減すると共に、それらの増幅回路をレイアウトするためのチップ面積を低減することが望まれている。
関連する技術として、特許文献1には、RSSI回路の複雑化及び拡大化を可及的に回避しながら、その検波下限レベルを下げることが開示されている。このRSSI回路は、受信信号をダウンコンバートして得られた中間周波信号を増幅部で増幅し、該増幅部で得られる信号に基づいて受信信号強度表示信号を生成するRSSI回路であって、中間周波信号をダウンコンバートするミキサ回路と、該ミキサ回路及び上記増幅部間に設けられるローパスフィルタ回路とを備えている。特許文献1によれば、バンドパスフィルタの替わりにローパスフィルタを用いることにより、フィルタ回路が簡素化されるものの、消費電力を低減する効果は得られない。
特開2007−6026号公報(第4頁、図1)
そこで、上記の点に鑑み、本発明は、無線通信において高周波の受信信号を処理する半導体集積回路において、フィルタ回路やRSSI回路の機能を維持しつつ、消費電力を低減することを目的とする。
上記課題を解決するため、本発明の1つの観点に係る半導体集積回路は、アンテナによって受信されたRF(高周波)の受信信号を増幅する増幅回路と、増幅回路によって増幅されたRF信号をIF(中間周波)信号にダウンコンバートするミキサ回路と、ミキサ回路から出力されるIF信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサとを具備する。
ここで、複数段のフィルタ回路の各々が、入力信号と反転された入力信号とを差動増幅して第1の出力信号及び第2の出力信号を生成する差動増幅回路と、差動増幅回路の第1の出力信号が印加されるゲートを有し、該第1の出力信号を反転増幅してドレイン電圧を生成する第1のトランジスタと、第1のトランジスタのゲートとドレインとの間に接続された第1のフィルタ用コンデンサと、差動増幅回路の第2の出力信号が印加されるゲートを有し、該第2の出力信号を反転増幅してドレイン電圧を生成する第2のトランジスタと、第2のトランジスタのゲートとドレインとの間に接続された第2のフィルタ用コンデンサとを含むようにしても良い。
また、複数段のフィルタ回路の各々が、第1及び第2のトランジスタのドレイン電圧が少なくとも抵抗を介して印加される第1の入力端子と、参照電圧が印加される第2の入力端子とを有し、差動増幅回路の第1及び第2の出力信号の直流レベルをフィードバック制御する第2の差動増幅回路、及び/又は、第1及び第2のトランジスタのドレイン間に接続された少なくとも1つのコンデンサをさらに含むようにしても良い。
一方、複数の整流回路の各々が、第1のトランジスタのドレイン電圧が印加されるゲート、及び、第1のノードに接続されたドレインを有する第3のトランジスタと、第2のトランジスタのドレイン電圧が印加されるゲート、及び、第2のノードに接続されたドレインを有する第4のトランジスタとによって構成される第1の差動対と、第1のトランジスタのドレイン電圧が印加されるゲート、及び、第2のノードに接続されたドレインを有する第5のトランジスタと、第2のトランジスタのドレイン電圧が印加されるゲート、及び、第1のノードに接続されたドレインを有する第6のトランジスタとによって構成される第2の差動対と、電源電位と第1のノードとの間に接続されたソース・ドレインを有する第7のトランジスタと、電源電位と第2のノードとの間に接続されたソース・ドレインを有する第8のトランジスタとによって構成される第1のカレントミラー回路と、電源電位と第2のノードとの間に接続されたソース・ドレインを有する第9のトランジスタと、電源電位と出力ノードとの間に接続されたソース・ドレインを有する第10のトランジスタとによって構成される第2のカレントミラー回路とを含むようにしても良い。
以上において、例えば、第1〜第6のトランジスタが、NチャネルMOSFETであり、第7〜第10のトランジスタが、PチャネルMOSFETである。また、半導体集積回路が、受信信号の強度を表す検出電圧に基づいて増幅回路のゲインを制御する制御回路をさらに具備するようにしても良い。
本発明によれば、ミキサ回路から出力されるIF信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルを複数の整流回路が検出して、検出結果に応じた出力電流をそれぞれ生成するようにしたので、フィルタ回路やRSSI回路の機能を維持しつつ、増幅回路の数を削減して消費電力を低減することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示すブロック図である。図1に示すように、この半導体集積回路(RFIC)20は、アンテナ10によって受信されたRF(高周波)の受信信号を増幅するフロントエンドの増幅回路21と、局部発振信号を生成する局部発振器22と、局部発振信号を用いて、増幅回路21によって増幅されたRF信号をIF(中間周波)信号にダウンコンバートするミキサ回路23と、ミキサ回路23から出力されるIF信号を増幅しながらフィルタリング処理を施すと共に、受信信号の強度を表す検出電圧(RSSI信号)を発生するフィルタ及びRSSI回路24と、RSSI信号に基づいて各部を制御する制御回路25とを有している。なお、局部発振器22を省略して、外部から局部発振信号を入力するようにしても良い。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示すブロック図である。図1に示すように、この半導体集積回路(RFIC)20は、アンテナ10によって受信されたRF(高周波)の受信信号を増幅するフロントエンドの増幅回路21と、局部発振信号を生成する局部発振器22と、局部発振信号を用いて、増幅回路21によって増幅されたRF信号をIF(中間周波)信号にダウンコンバートするミキサ回路23と、ミキサ回路23から出力されるIF信号を増幅しながらフィルタリング処理を施すと共に、受信信号の強度を表す検出電圧(RSSI信号)を発生するフィルタ及びRSSI回路24と、RSSI信号に基づいて各部を制御する制御回路25とを有している。なお、局部発振器22を省略して、外部から局部発振信号を入力するようにしても良い。
制御回路25は、RSSI信号に基づいて、例えば、増幅回路21のゲインを制御して、受信信号の強度が強いときに増幅回路21のゲインを小さくし、受信信号の強度が弱いときに増幅回路21のゲインを大きくする。また、半導体集積回路20の内部又は外部に送信回路が設けられている場合には、制御回路25は、送信回路の出力を制御して、受信信号の強度が強いときに送信回路の出力を小さくし、受信信号の強度が弱いときに送信回路の出力を大きくするようにしても良い。
図2は、図1に示すフィルタ及びRSSI回路の構成を示すブロック図である。本実施形態においては、ミキサ回路23が差動信号を出力するか、又は、ミキサ回路23から出力される単相の信号をインバータによって反転することにより差動信号が生成されるものとする。フィルタ及びRSSI回路24は、差動信号を入力して差動信号を出力する。
図2に示すように、フィルタ及びRSSI回路24は、ミキサ回路23(図1)から出力されるIF信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路31と、それらのフィルタ回路31の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路32と、それらの整流回路32の出力電流が供給されて、受信信号の強度を表す検出電圧(RSSI信号)を両端に発生する並列接続された抵抗R10及びコンデンサC10とを含んでいる。
図7に示す従来の半導体集積回路(RFIC)においては、フィルタ回路とRSSI回路とが別個に構成されており、フィルタ回路においてもRSSI回路においても複数段の増幅回路が用いられていたが、本実施形態においては、フィルタ回路とRSSI回路とが一体的に構成されるので、増幅回路の数を削減することができる。その結果、消費電力及びチップ面積が低減される。
図3は、図2に示す各々のフィルタ回路31の詳細な構成を示す回路図である。各々のフィルタ回路31は、電源電位VDD及びVSSが供給されて動作する。本実施形態においては、電源電位VSSが接地電位(0V)であるものとする。NチャネルMOSFET(金属酸化物半導体電界効果トランジスタ;以下、単に「トランジスタ」という)QN15〜QN19は、バイアス電圧BIASに従って、各段のトランジスタにバイアス電流を流す電流源である。
PチャネルトランジスタQP11、QP12、及び、NチャネルトランジスタQN11、QN12によって、第1の差動増幅回路が構成されている。第1の差動増幅回路は、トランジスタQN11のゲートを第1の入力端子とし、トランジスタQN12のゲートを第2の入力端子とする。第1の差動増幅回路は、第1の入力端子に印加される入力信号Aと第2の入力端子に印加される反転入力信号Bとを差動増幅して、トランジスタQP11及びQN11のドレインにおいて第1の出力信号を生成し、トランジスタQP12及びQN12のドレインにおいて第2の出力信号を生成する。
トランジスタQP13は、第1の差動増幅回路の第1の出力信号が印加されるゲートを有し、該第1の出力信号を反転増幅してドレイン電圧を生成する。また、フィルタ用コンデンサC11が、トランジスタQP13のゲートとドレインとの間に接続されている。これにより、出力信号Aのローパス特性が実現される。
トランジスタQP14は、第1の差動増幅回路の第2の出力信号が印加されるゲートを有し、該第2の出力信号を反転増幅してドレイン電圧を生成する。また、フィルタ用コンデンサC12が、トランジスタQP14のゲートとドレインとの間に接続されている。これにより、反転出力信号Bのローパス特性が実現される。
PチャネルトランジスタQP15、QP16、及び、NチャネルトランジスタQN13、QN14によって、第2の差動増幅回路が構成されている。第2の差動増幅回路は、トランジスタQN13のゲートを第1の入力端子とし、トランジスタQN14のゲートを第2の入力端子とする。
第2の差動増幅回路の第1の入力端子には、トランジスタQP13のドレイン電圧が抵抗R11及びコンデンサC13の並列接続回路を介して印加され、トランジスタQP14のドレイン電圧が抵抗R12及びコンデンサC14の並列接続回路を介して印加される。なお、コンデンサC13及びC14は、出力信号A及び反転出力信号Bのローパス特性を急峻にするためのものであり、第2の差動増幅回路の第1の入力端子に接続しなくても良いし、必要がなければ省略しても良い。あるいは、トランジスタQP13及びQP14のドレイン間に1つのコンデンサを接続するようにしても良い。
また、第2の差動増幅回路の第2の入力端子には、参照電圧REFが印加される。第2の差動増幅回路は、第1の入力端子に印加される電圧と第2の入力端子に印加される電圧とを差動増幅することにより、トランジスタQP15及びQN13のドレインにおいて出力信号を生成する。この出力信号は、トランジスタQP11及びQP12のゲートに印加される。これにより、第2の差動増幅回路は、トランジスタQP13及びQP14のドレイン電圧の直流レベルが参照電圧REFと一致するように、第1の差動増幅回路の第1及び第2の出力信号の直流レベルをフィードバック制御する。
図4は、図2に示す各々の整流回路32の詳細な構成を示す回路図である。各々の整流回路32は、電源電位VDD及びVSSが供給されて動作する。NチャネルトランジスタQN25〜QN27は、バイアス電圧BIASに従って各段のトランジスタにバイアス電流を流す電流源である。
NチャネルトランジスタQN24及びQN23によって、第1の差動対が構成されている。トランジスタQN24は、図3に示すトランジスタQP13のドレイン電圧(整流回路32の第1の入力電圧)が印加されるゲートと、ノードN1に接続されたドレインとを有している。トランジスタQN23は、図3に示すトランジスタQP14のドレイン電圧(整流回路32の第2の入力電圧)が印加されるゲートと、ノードN2に接続されたドレインとを有している。ここで、各トランジスタのゲート幅をWとし、ゲート長をLとすると、第1の差動対を構成する左右のトランジスタQN23及びQN24は、W/L比が一定の比率A(A>1)を有するように形成されている(QN23のW/L比:QN24のW/L比=A:1)。
また、NチャネルトランジスタQN21及びQN22によって、第2の差動対が構成されている。トランジスタQN21は、図3に示すトランジスタQP13のドレイン電圧(整流回路32の第1の入力電圧)が印加されるゲートと、ノードN2に接続されたドレインとを有している。トランジスタQN22は、図3に示すトランジスタQP14のドレイン電圧(整流回路32の第2の入力電圧)が印加されるゲートと、ノードN1に接続されたドレインとを有している。第1の差動対と同様に、第2の差動対を構成する左右のトランジスタQN21及びQN22は、W/L比が一定の比率A(A>1)を有するように形成されている(QN21のW/L比:QN22のW/L比=A:1)。
一方、PチャネルトランジスタQP21及びQP22によって、第1のカレントミラー回路が構成されている。トランジスタQP21は、電源電位VDDとノードN1との間に接続されたソース・ドレインを有する。トランジスタQP22は、電源電位VDDとノードN2との間に接続されたソース・ドレインを有する。
また、PチャネルトランジスタQP23及びQP24によって、第2のカレントミラー回路が構成されている。トランジスタQP23は、電源電位VDDとノードN2との間に接続されたソース・ドレインを有する。トランジスタQP24は、電源電位VDDと出力ノードとの間に接続されたソース・ドレインを有する。
以上において、トランジスタQN24及びQN22のドレイン電流がノードN1を介して流れ(この電流をIn1とする)、トランジスタQN21及びQN23のドレイン電流がノードN2を介して流れる(この電流をIn2とする)。さらに、第1のカレントミラー回路が、ノードN1に流れる電流と同じ大きさの電流をノードN2に供給する。これにより、トランジスタQP23には、(In2−In1)の大きさのドレイン電流が流れる。また、トランジスタQP24にも、同じ大きさのドレイン電流が流れ、トランジスタQP24のドレイン電流が、整流回路32の出力電流として出力ノードから出力される。
整流回路32に交流入力電圧が印加されていない場合には、整流回路32の出力電流は、各差動対を構成する左右のトランジスタのW/L比の比率Aと、各段のバイアス電流とによって定まる電流値IDCとなる。整流回路32に交流入力電圧が印加されると、出力電流にAC成分IACが生じるが、このAC成分IACは、交流入力電圧が正負どちらでも、交流入力電圧の大きさ(自乗値)に応じて電流値IDCを減少させるものとなる。即ち、整流回路32は、交流入力電圧を全波整流して、交流入力電圧のレベルに応じた出力電流を出力する動作を行っている。
図2に示すように、複数の整流回路32の出力電流が、並列接続された抵抗R10及びコンデンサC10に供給されることによって、受信信号の強度を表す検出電圧(RSSI信号)が生成される。ここで、増幅率の異なる信号のレベルを検出して得られた出力電流が加算されることにより、受信信号の電圧が対数圧縮された値と略線形関係にあるRSSI信号を得ることができる。
図5は、図2に示すフィルタ及びRSSI回路24のゲイン及び周波数特性を示す図である。各段のフィルタ回路31は、通過帯域において4dB程度のゲインを有しており、トータルとして、16dB程度のゲインと、急峻なローパス特性とが実現されている。
図6は、図2に示すフィルタ及びRSSI回路24における入力電圧と検出電圧との関係を示す図である。図6において、横軸は入力電圧(dBVrms)を表しており、縦軸は検出電圧(V)を表している。図6によれば、対数圧縮された入力電圧が、検出電圧と略線形関係にあることが分かる。
10 アンテナ、 20 半導体集積回路(RFIC)、 21 増幅回路、 22 局部発振器、 23 ミキサ回路、 24 フィルタ及びRSSI回路、 25 制御回路、 31 フィルタ回路、 32 整流回路、 R10 抵抗、 C10〜C14 コンデンサ、 QP11〜QP24 Pチャネルトランジスタ、 QN11〜QN27 Nチャネルトランジスタ
Claims (7)
- アンテナによって受信されたRF(高周波)の受信信号を増幅する増幅回路と、
前記増幅回路によって増幅されたRF信号をIF(中間周波)信号にダウンコンバートするミキサ回路と、
前記ミキサ回路から出力されるIF信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、
前記複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、
前記複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサと、
を具備する半導体集積回路。 - 前記複数段のフィルタ回路の各々が、
入力信号と反転された入力信号とを差動増幅して第1の出力信号及び第2の出力信号を生成する差動増幅回路と、
前記差動増幅回路の第1の出力信号が印加されるゲートを有し、該第1の出力信号を反転増幅してドレイン電圧を生成する第1のトランジスタと、
前記第1のトランジスタのゲートとドレインとの間に接続された第1のフィルタ用コンデンサと、
前記差動増幅回路の第2の出力信号が印加されるゲートを有し、該第2の出力信号を反転増幅してドレイン電圧を生成する第2のトランジスタと、
前記第2のトランジスタのゲートとドレインとの間に接続された第2のフィルタ用コンデンサと、
を含む、請求項1記載の半導体集積回路。 - 前記複数段のフィルタ回路の各々が、
前記第1及び第2のトランジスタのドレイン電圧が少なくとも抵抗を介して印加される第1の入力端子と、参照電圧が印加される第2の入力端子とを有し、前記差動増幅回路の第1及び第2の出力信号の直流レベルをフィードバック制御する第2の差動増幅回路をさらに含む、請求項2記載の半導体集積回路。 - 前記複数段のフィルタ回路の各々が、
前記第1及び第2のトランジスタのドレイン間に接続された少なくとも1つのコンデンサをさらに含む、請求項2又は3記載の半導体集積回路。 - 複数の整流回路の各々が、
前記第1のトランジスタのドレイン電圧が印加されるゲート、及び、第1のノードに接続されたドレインを有する第3のトランジスタと、前記第2のトランジスタのドレイン電圧が印加されるゲート、及び、第2のノードに接続されたドレインを有する第4のトランジスタとによって構成される第1の差動対と、
前記第1のトランジスタのドレイン電圧が印加されるゲート、及び、前記第2のノードに接続されたドレインを有する第5のトランジスタと、前記第2のトランジスタのドレイン電圧が印加されるゲート、及び、前記第1のノードに接続されたドレインを有する第6のトランジスタとによって構成される第2の差動対と、
電源電位と前記第1のノードとの間に接続されたソース・ドレインを有する第7のトランジスタと、電源電位と前記第2のノードとの間に接続されたソース・ドレインを有する第8のトランジスタとによって構成される第1のカレントミラー回路と、
電源電位と前記第2のノードとの間に接続されたソース・ドレインを有する第9のトランジスタと、電源電位と出力ノードとの間に接続されたソース・ドレインを有する第10のトランジスタとによって構成される第2のカレントミラー回路と、
を含む、請求項2〜4のいずれか1項記載の半導体集積回路。 - 前記第1〜第6のトランジスタが、NチャネルMOSFETであり、前記第7〜第10のトランジスタが、PチャネルMOSFETである、請求項5記載の半導体集積回路。
- 前記受信信号の強度を表す検出電圧に基づいて前記増幅回路のゲインを制御する制御回路をさらに具備する、請求項1〜6のいずれか1項記載の半導体集積回路。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110802 |