JP2008004987A - 信号増幅回路 - Google Patents

Abstract

【課題】 信号増幅回路の出力側の負荷変動に伴って、信号増幅回路に含まれるトランジスタが過電流により破壊されるおそれがあった。
【解決手段】 一端に第一電流が流れ込む出力トランジスタＴＲ１と、第一電流に応じた第二電流が一端に流れ込む参照トランジスタＴＲ２と、第二電流の変化に基づいて、第一電流の変化を抑制するように出力トランジスタに与えるバイアスを調整するバイアス回路３と、を備える。出力トランジスタＴＲ１に与えられるバイアスは、第二電流の変化に基づいて、第一電流の変化を抑制するように調整される。よって、信号増幅回路が過電流により破壊されることが抑制される。
【選択図】 図２

Description

本発明は、信号増幅回路に関する。

移動通信端末（携帯電話）の普及に伴って、これに含まれる回路部品にも高い性能が要求される。

特に、携帯電話においては、そのアンテナが人体又は金属などの外部容量と結合することによって、その内部にある信号増幅回路（パワーアンプ）の出力側の負荷が大きく変動することが問題となっている。

パワーアンプの出力側の負荷の変動を補償する技術は、特許文献１、２に開示されている。特許文献１には、パワーアンプの出力側の負荷の変動を、パワーアンプとしてのトランジスタを流れる電流の変動に基づいて検出し、パワーアンプの出力側に補償用の負荷を与える。特許文献２には、パワーアンプとしてのトランジスタのコレクタ電圧に基づいて、ＲＦ電圧を制御する。
特開２０００−２９５０５５ 特表２００５−５３９４４８

パワーアンプの出力側の負荷が変動すると、パワーアンプに含まれるトランジスタのコレクタ−エミッタ（Ｃ−Ｅ）間に過剰な電流（過電流）が流れる。この過電流によって、トランジスタ自体が破壊されることを防ぐためには、特許文献１では電流検出器、制御回路や可変負荷を設ける必要があり、結果として回路規模が大きくなる。また、同様の対策のため、特許文献２記載の技術では、整流器を含む閾値検出ユニット等を設ける必要があり、結果として回路規模が大きくなる。

信号増幅回路の回路規模を小さく維持しつつ、信号増幅回路の出力側の負荷変動によって信号増幅回路に含まれるトランジスタに過電流が流れることを抑制することは困難であった。

本発明にかかる信号増幅回路は、（１）一端に第一電流が流れ込む出力トランジスタと、（２）前記第一電流に応じた第二電流が一端に流れ込む参照トランジスタと、（３）前記第二電流の変化に基づいて、前記第一電流の変化を抑制するように前記出力トランジスタに与えるバイアスを調整するバイアス回路と、を備える。
また、本発明にかかる信号増幅回路は、（１）出力ポートから第一電流が流れ込む増幅回路と、（２）前記第一電流に応じた第二電流が流れ込む参照回路と、（３）前記第二電流の変化に基づいて、前記第一電流の変化を抑制するように前記増幅回路に与えるバイアスを調整するバイアス回路と、を備える。

バイアス回路によって、出力トランジスタ（増幅回路）に与えられるバイアスは、第一電流に応じた第二電流の変化に基づいて、第一電流の変化を抑制するように調整される。これによって、信号増幅回路の回路規模を小さく維持しつつ、信号増幅回路の出力側の負荷変動によって出力トランジスタ（増幅回路）に過電流が流れることを抑制することができる。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。

〔第一の実施の形態〕
図１に、本発明にかかる信号増幅回路（パワーアンプ）を含む送信器の構成を概略的に示す。

図１に示すように、ミキサー１０には、中間周波増幅信号ＩＦと局部発信信号Ｌｏとが入力される。そして、ミキサー１０は、ＩＦとＬｏを混合して得た高周波信号（ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号）を、ドライブアンプ１１に与える。ＲＦ信号は、ドライブアンプ１１にて増強されたうえで、パワーアンプ１Ａに与えられる。そして、ＲＦ信号は、パワーアンプ１Ａにて信号強度が増強されたうえで、アンテナ１３に与えられる。

次に、図２にパワーアンプ１Ａの回路図を示す。図２に示すように、パワーアンプ１Ａは、ＲＦ信号の入力ポートＰｉｎとＲＦ信号の出力ポートＰｏｕｔを有する。入力ポートＰｉｎには、増幅回路１に含まれる出力トランジスタＴＲ１のゲート（制御端子）が、キャパシタＣ１（第一キャパシタ）を介して、接続される。また、これと並列して、入力ポートＰｉｎには、参照回路２に含まれる参照トランジスタトランジスタＴＲ２のゲート（制御端子）が、キャパシタＣ２（第二キャパシタ）を介して、接続される。キャパシタＣ１の一端は、入力ポートＰｉｎに接続され、キャパシタＣ１の他端は、ＴＲ１のゲートに接続される。キャパシタＣ２の一端は、入力ポートＰｉｎに接続され、キャパシタＣ２の他端は、ＴＲ２のゲートに接続される。
出力トランジスタＴＲ１とキャパシタＣ１の間の節点Ｎ２は、バイアス経路Pathbiasを介して、バイアス回路３に接続される。参照トランジスタＴＲ２とキャパシタＣ２との間の節点Ｎ３は、バイアス経路Pathbiasを介して、バイアス回路３に接続される。バイアス経路Pathbiasは、節点Ｎ２との間に抵抗Ｒ１を有し、節点Ｎ３との間に抵抗Ｒ２を有する。
バイアス経路Pathbiasは、バイアス回路３からＴＲ１のゲート及びＣ１（その他端）まで延びる経路である。バイアス経路Pathbiasは、バイアス回路３からＴＲ２のゲート及びＣ２（その他端）まで延びる経路である。

増幅回路１に含まれる出力トランジスタＴＲ１の一端（コレクタ）は、出力ポートＰｏｕｔに接続される。ＴＲ１のコレクタと出力ポートＰｏｕｔとの間の節点Ｎ４には、分離回路５を介して、参照回路２が接続される。分離回路５は、キャパシタＣ３を有する。キャパシタＣ３の一端は、節点Ｎ４に接続され、その他端は、節点５に接続される。なお、節点５は、ＴＲ２のコレクタと抵抗Ｒ３との間にある。
参照回路２は、電流入力経路Pathcsを介して、電流源（不図示）に接続され、またバイアス回路３に接続される。電流入力経路Pathcsは、電流入力ポートＩｉｎとバイアス回路３との間に、抵抗Ｒ４と抵抗Ｒ５を有する。また、電流入力経路Pathcsは、抵抗Ｒ４と抵抗Ｒ５との間の節点Ｎ６と上述の節点Ｎ５との間に、抵抗Ｒ３と信号遮断回路４とを有する。電流入力経路Pathcsは、電流入力ポートＩｉｎから、バイアス回路３にまで延びる経路である。また、電流入力経路Pathcsは、電流入力ポートＩｉｎから、参照回路２に含まれるＴＲ２のコレクタ及び分離回路５に含まれるキャパシタＣ３（その他端）まで延びる経路である。

入力ポートＰｉｎから入力されたＲＦ信号は、増幅回路１に与えられる。ＲＦ信号は、増幅回路１にて信号強度が増幅され、出力ポートＰｏｕｔに与えられる。増幅回路１は、出力トランジスタＴＲ１を有する。ＴＲ１は、バイポーラタイプのＮＰＮ型トランジスタである。ＴＲ１のベースは、入力ポートＰｉｎに接続される。また、ＴＲ１のコレクタは、出力ポートＰｏｕｔに接続され、ＴＲ１のエミッタは接地される。なお、入力ポートＰｉｎと増幅回路１との間には、ＤＣカット用のキャパシタＣ１がある。

本実施の形態においては、入力ポートＰｉｎと出力ポートＰｏｕｔとの間に、参照回路２を有する。参照回路２は、出力ポートＰｏｕｔに対して増幅回路１と並列に設けられる。参照回路２は、参照トランジスタＴＲ２を有する。ＴＲ２は、バイポーラタイプのＮＰＮ型トランジスタである。ＴＲ２のベースは、入力ポートＰｉｎに接続される。また、ＴＲ２のコレクタ（一端）は、出力ポートＰｏｕｔに接続され、ＴＲ２のエミッタは接地される。

参照回路２と出力ポートＰｏｕｔとの間には、分離回路５がある。ＴＲ１のコレクタとのＴＲ２のコレクタとは、分離回路５を介して接続される。分離回路５は、大容量のキャパシタ（分離キャパシタ）Ｃ３を有する。これによって、電流入力経路Pathcsと、増幅されたＲＦ信号が伝達されるＴＲ１−出力ポートＰｏｕｔ間の線路との分離性が高められる。なお、入力ポートＰｉｎと参照回路２との間には、ＤＣカット用のキャパシタＣ２がある。

キャパシタＣ１と増幅回路１との間の節点Ｎ２には、バイアス回路３から抵抗Ｒ１を介して、所定のバイアス電圧が与えられる。ＴＲ１のベースとキャパシタＣ１の他端は、バイアス経路Pathbiasを規定する。同様に、キャパシタＣ２と参照回路２との間の節点Ｎ３には、バイアス回路３から抵抗Ｒ２を介して、所定のバイアス電圧が与えられる。ＴＲ２のベースとキャパシタＣ２の他端は、バイアス経路Pathbiasを規定する。

キャパシタＣ３と参照回路２との間の節点Ｎ３は、ＲＦ信号を遮断する信号遮断回路４及び抵抗Ｒ３を介して、電流入力経路Pathcsにある節点Ｎ６に接続される。電流入力経路Pathcsは、外部の電流源（不図示）からバイアス回路３及び参照回路２に対して電流を入力する配線領域である。

なお、キャパシタＣ１、Ｃ２は、ＴＲ１、ＴＲ２のエミッタサイズに比例するように構成される。抵抗Ｒ１、Ｒ２は、ＴＲ１、ＴＲ２のエミッタサイズに反比例するように設定される。また、節点Ｎ６の電位は、ＴＲ２の立ち上がり電圧よりも十分に高く設定される。

具体的な設定値は、例えば以下のように設定できる。Ｒ１を２５０／１６Ω、Ｒ２を２５０Ω、Ｒ３、Ｒ４、Ｒ５を５００Ωとする。Ｃ１を１．３３×１６ｐＦとする。Ｃ２を１．３３ｐＦとする。Ｃ３を、１００００ｐＦとする。ＴＲ１は、２８８０μｍ^２程度の大きさとする。ＴＲ２は、１８０μｍ^２程度の大きさとする。

ここで、図２に示したバイアス回路の具体的な構成例を、図３を用いて説明する。図３に示すように、バイアス回路３は、複数のトランジスタＴＲ３〜ＴＲ６と、複数の抵抗Ｒ６〜Ｒ８を有する。抵抗Ｒ６の一端は、電流入力経路Pathcsにある抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端には、Ｒ７、ＴＲ３、ＴＲ４が、この順でシリアルに接続される。Ｒ６とＲ７との間の節点は、ＴＲ５のベースに接続される。ＴＲ５のコレクタは、電源電圧Ｖｂｉａｓに接続される。ＴＲ５のエミッタには、Ｒ８とＴＲ６が、この順で接続される。そして、ＴＲ５とＲ８との間の節点は、バイアス経路Pathbiasに接続される。ＴＲ４のエミッタとＴＲ６のエミッタは、ともに接地される。なお、トランジスタＴＲ３〜ＴＲ６は、バイポーラタイプのＮＰＮ型トランジスタである。

次に、図４を参照しつつ、出力ポートＰｏｕｔから先に接続される負荷が変動した場合のパワーアンプ１Ａの動作について説明する。

出力ポートＰｏｕｔから先に接続される負荷が小さくなると、ＴＲ１のＣ−Ｅ間により大きな電流Ｉ１が流れる（Ｍ１→Ｍ２）。このとき、出力ポートＰｏｕｔに対して、ＴＲ１と並列して付加されるＴＲ２にも電流Ｉ１に応じた電流Ｉ２が流れる。ＴＲ２にＩ２が流れるとき、節点Ｎ６から節点Ｎ５に向けて、電流Ｉ３が流れる。すなわち、電流Ｉ１に応じた電流Ｉ２がＴＲ２に流れるとき、電流入力経路Pathcsからバイアス回路３に流れ込むべき電流の一部が電流Ｉ３として抜き出される。これによって、バイアス回路３に与えられる電流が小さくなる。そして、バイアス回路３に含まれるＴＲ５に与えられるベース電流が減少することで、ＴＲ１とＴＲ２のベースに流れ込む電流Ｉ４が小さくなる。電流Ｉ４が小さくなることで、ＴＲ１のベースに与えられる電圧（Ｖｂ）も小さくなる。そして、ＴＲ１のコレクタに流れ込むコレクタ電流（ＩＣＣ）としての電流Ｉ１が小さくなる（Ｍ２→Ｍ３）。なお、ここでは、バイアス回路３は、バイアス回路３に入力される電流が小さくなると、バイアス回路３から出力する電流も小さくなるように動作する。

上述の動作によれば、出力ポートＰｏｕｔから先に接続される負荷の変動に伴ってＴＲ１に流れこむ電流Ｉ１が大きくなったとしても、電流Ｉ１の大きさがより小さい値に調整される。従って、きわめて簡素な回路構成にも関わらず、出力トランジスタＴＲ１（増幅回路１）を過電流から保護することができる。そして、簡素な回路構成を用いることで、チップ面積の増加を抑制できる。

本実施の形態にかかるパワーアンプ１Ａを用いて、出力ポートＰｏｕｔから先に接続される負荷を変動させたところ、図５に示すようなシュミレション結果が得られた。

点線は、過電流対策を何ら施さない場合（比較例）である。実線は、パワーアンプ１Ａの場合である。図５に示すように、比較例の場合には、スミスチャートにおける１８０°近傍にて、過電流が流れていることがわかる。これに対して、パワーアンプ１Ａの場合には、比較例のように過電流が流れていないことが分かる。このようにして、パワーアンプ１Ａが破壊することを抑制できる。

〔第二の実施の形態〕
次に図６を参照しつつ、第二の実施の形態について説明する。

第一の実施の形態と異なる点は、信号遮断回路４として、シャント接続のキャパシタに代えて、シリアル接続のインダクタＬ１を用いた点である。

信号遮断回路４として、適当な大きさのインダクタＬ１を採用することで、ＲＦ信号がバイアス回路の動作に影響することを回避できる。

本発明は、上述の実施の形態に限られるものではない。バイアス経路Pathbiasは、節点Ｎ２と節点Ｎ３とに共通に設けられる必要はなく、それぞれの節点に対して別々に設けてもよい。また、バイアス回路３は、ＴＲ１とＴＲ２に対応して複数設けてもよい。バイアス回路の具体的構成は任意である。

送信器の構成要素を説明するための概略図である。 第一の実施の形態にかかる信号増幅回路の回路構成を説明するための概略図である。 バイアス回路の具体的な構成例を説明するための概略図である。 トランジスタの特性を説明するための概略図である。 信号増幅回路の特性を説明するための概略図である。 第二の実施の形態にかかる信号増幅回路の回路構成を説明するための概略図である。

符号の説明

１Ａ、１Ｂ パワーアンプ
１ 増幅回路
２ 参照回路
３ バイアス回路
４ 信号遮断回路
５ 分離回路
ＴＲ１ 出力トランジスタ
ＴＲ２ 参照トランジスタ
Ｉｉｎ 電流入力ポート
Pathcs 電流入力経路
Pathbias バイアス経路
Ｐｉｎ、Ｐｏｕｔ 入力ポート、出力ポート
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６ 節点
Ｃ１、Ｃ２、Ｃ３ キャパシタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗

Claims (10)

1. 一端に第一電流が流れ込む出力トランジスタと、
   前記第一電流に応じた第二電流が一端に流れ込む参照トランジスタと、
   前記第二電流の変化に基づいて、前記第一電流の変化を抑制するように前記出力トランジスタに与えるバイアスを調整するバイアス回路と、
   を備える信号増幅回路。
2. 前記出力トランジスタの一端と前記参照トランジスタの一端とは、分離回路を介して接続されることを特徴とする請求項１記載の信号増幅回路。
3. 前記バイアス回路が前記出力トランジスタに与えるバイアスは、前記第二電流の変化に伴って当該バイアス回路に流入する電流が変化することに基づいて調整されることを特徴とする請求項１記載の信号増幅回路。
4. 電流入力経路をさらに備え、当該電流入力経路は、前記バイアス回路に接続されるとともに、前記参照トランジスタの一端にも接続されることを特徴とする請求項１記載の信号増幅回路。
5. 前記電流入力経路は、前記参照トランジスタの一端と前記バイアス回路との間に信号遮断回路を備えることを特徴とする請求項４記載の信号増幅回路。
6. 前記電流入力経路は、分離回路を介して、前記出力トランジスタの前記一端と出力ポートとの間に接続されることを特徴とする請求項４記載の信号増幅回路。
7. 前記出力トランジスタ及び前記参照トランジスタは、共通の入力ポートに与えられたＲＦ信号がベースに入力されるバイポーラトランジスタであって、
   前記出力トランジスタのコレクタは、ＲＦ信号の出力ポートに接続され、前記参照トランジスタのコレクタは、前記出力トランジスタの前記コレクタ及び前記出力ポートとキャパシタを介して接続されるとともに、電流入力経路を介して電流入力ポート及び前記バイアス回路に接続されることを特徴とする請求項１記載の信号増幅回路。
8. 前記出力トランジスタと前記入力ポートとの間には第一キャパシタがあり、前記出力トランジスタと前記入力ポートとの間には第二キャパシタがあり、
   前記バイアス回路は、前記出力トランジスタと前記第一キャパシタとの間の節点にバイアスを与えるとともに、前記参照トランジスタと前記第二キャパシタとの間の節点にもバイアスを与えることを特徴とする請求項７記載の信号増幅回路。
9. 前記電流入力経路は、前記参照トランジスタの前記コレクタと前記バイアス回路との間に信号遮断回路を備えることを特徴とする請求項７記載の信号増幅回路。
10. 出力ポートから第一電流が流れ込む増幅回路と、
    前記第一電流に応じた第二電流が流れ込む参照回路と、
    前記第二電流の変化に基づいて、前記第一電流の変化を抑制するように前記増幅回路に与えるバイアスを調整するバイアス回路と、
    を備える信号増幅回路。

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