JPWO2015002294A1 - 電力増幅モジュール - Google Patents

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Abstract

電力増幅回路に電源を供給するための構成によらず、電力増幅回路に流れる電流を制限する。電力増幅モジュールは、無線周波数信号を増幅して出力する第１の増幅トランジスタと、第１の増幅トランジスタと並列に接続され、第１の増幅トランジスタよりサイズが小さい第２の増幅トランジスタと、第１及び第２の増幅トランジスタにバイアス電圧またはバイアス電流を供給するバイアス回路と、第２の増幅トランジスタに流れる電流を検出する電流検出回路と、電流検出回路の検出結果に応じてバイアス回路から第１及び第２の増幅トランジスタに供給されるバイアス電圧またはバイアス電流を制御するバイアス制御回路と、を備える。

Description

本発明は、電力増幅モジュールに関する。
携帯電話等の移動体通信機においては、基地局に無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を送信するための送信ユニットが搭載されている。送信ユニットには、基地局に送信するＲＦ信号の電力を増幅する電力増幅回路が用いられる。このような送信ユニットでは、例えば、アンテナ等の負荷のインピーダンスが変化した場合に、電力増幅回路に大電流が流れることがある。そのため、送信ユニットにおいては、大電流によって電力増幅回路が破壊されてしまうことを防ぐために、電力増幅回路に流れる電流を制限することが行われる。
例えば、特許文献１に開示された送信ユニットは、電力増幅回路に加えて、電力増幅回路に電源を供給するレギュレータ回路、及び電力増幅回路に流れる電流を制限する電流制限回路を含んでいる。
国際公開第２００６／０４９８００号
特許文献１に開示された送信ユニットでは、レギュレータ回路から電力増幅回路に供給される電流（ＩＣＣ）、即ち、電力増幅回路に流れる電流を、電流制限回路によって検出している。具体的には、電流制限回路は、レギュレータ回路に含まれるトランジスタと電流ミラー接続されたトランジスタ（検出用トランジスタ）を含んでいる。そして、電流制限回路は、検出用トランジスタに流れる電流が所定レベルを超えると、レギュレータ回路を制御することにより、電力増幅回路に供給される電流を制限する。
このように、レギュレータ回路から電力増幅回路に供給される電流を電流制限回路でモニターすることにより、電力増幅回路に大電流が流れることを制限することが可能であるが、レギュレータの構成に応じた電流制限回路を設ける必要がある。
本発明はこのような事情に鑑みてなされたものであり、電力増幅回路に電源を供給するための構成によらず、電力増幅回路に流れる電流を制限することを目的とする。
本発明の一側面に係る電力増幅モジュールは、無線周波数信号を増幅して出力する第１の増幅トランジスタと、第１の増幅トランジスタと並列に接続され、第１の増幅トランジスタよりサイズが小さい第２の増幅トランジスタと、第１及び第２の増幅トランジスタにバイアス電圧またはバイアス電流を供給するバイアス回路と、第２の増幅トランジスタに流れる電流を検出する電流検出回路と、電流検出回路の検出結果に応じてバイアス回路から第１及び第２の増幅トランジスタに供給されるバイアス電圧またはバイアス電流を制御するバイアス制御回路と、を備える。
本発明によれば、電力増幅回路に電源を供給するための構成によらず、電力増幅回路に流れる電流を制限することが可能となる。
本発明の一実施形態である電力増幅モジュールを含む送信ユニットの構成例を示す図である。 電力増幅モジュールの構成の一例（第１の実施形態）を示す図である。 バイアス生成回路及びバイアス制御回路の構成の一例を示す図である。 バイアス生成回路及びバイアス制御回路の構成の他の一例を示す図である。 バイアス生成回路及びバイアス制御回路の構成の他の一例を示す図である。 バイアス生成回路及びバイアス制御回路の構成の他の一例を示す図である。 電力増幅モジュールの構成の一例（第２の実施形態）を示す図である。 バイアス生成回路及びバイアス制御回路の構成の一例を示す図である。 バイアス制御回路の構成の一例を示す図である。 検出電圧ＶＳＥＮＳＥと、電圧Ｖ１，Ｖ２，Ｖ３との関係の一例を示す図である。 検出電圧ＶＳＥＮＳＥと、電流Ｉ２，Ｉ３，ＩＡＤＪとの関係の一例を示す図である。 検出電圧ＶＳＥＮＳＥと、バイアス電圧ＶＢＩＡＳとの関係の一例を示す図である。
以下、図面を参照して本発明の一実施形態について説明する。図１は、本発明の一実施形態である電力増幅モジュールを含む送信ユニットの構成例を示す図である。送信ユニット１００は、例えば、携帯電話等の移動体通信機において、音声やデータなどの各種信号を基地局へ送信するために用いられる。なお、移動体通信機は基地局から信号を受信するための受信ユニットも備えるが、ここでは説明を省略する。
図１に示すように、送信ユニット１００は、変調部１０１、送信電力制御部１０２、電力増幅モジュール１０３、フロントエンド部１０４、及びアンテナ１０５を含んで構成される。
変調部１０１は、ＨＳＵＰＡ（Ｈｉｇｈ Ｓｐｐｅｄ Ｕｐｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）やＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）等の変調方式に基づいて入力信号を変調し、無線送信を行うための無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を生成する。ＲＦ信号は、例えば、数百ＭＨｚから数ＧＨｚ程度である。
送信電力制御部１０２は、送信電力制御信号に基づいて、ＲＦ信号の電力を調整して出力する。送信電力制御信号は、例えば、基地局から送信される適応電力制御（ＡＰＣ：Ａｄａｐｔｉｖｅ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）信号に基づいて生成される。例えば、基地局は、移動体通信機からの受信信号を測定することにより、移動体通信機における送信電力を適切なレベルに調整するためのコマンドとして、ＡＰＣ信号を移動体通信機に送信することができる。
電力増幅モジュール１０３は、送信電力制御部１０２から出力されるＲＦ信号（ＲＦＩＮ）の電力を、基地局に送信するために必要なレベルまで増幅し、増幅信号（ＲＦＯＵＴ）を出力する。
フロントエンド部１０４は、増幅信号に対するフィルタリングや、基地局から受信する受信信号とのスイッチングなどを行う。フロントエンド部１０４から出力される増幅信号は、アンテナ１０５を介して基地局に送信される。
図２は、電力増幅モジュール１０３の一例である電力増幅モジュール１０３Ａ（第１の実施形態）を示す図である。図２に示すように、電力増幅モジュール１０３Ａは、電力増幅回路２００、制御回路２０１、及び整合回路（ＭＮ：Ｍａｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ）２０２を含んでいる。図２に示す構成では、電力増幅回路２００及び制御回路２０１は、異なる基板に形成されている。例えば、電力増幅回路２００は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等のバイポーラトランジスタを用いて構成することができる。電力増幅回路２００にＨＢＴを用いる場合、ＨＢＴを構成する基板の材料には、例えば、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＮ等を用いることができる。また、制御回路２０１は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて構成することができる。なお、電力増幅回路２００及び制御回路２０１が同一の基板に形成されていてもよい。
電力増幅回路２００は、入力されるＲＦ信号（ＲＦＩＮ）の電力を増幅し、整合回路２０２を介して、増幅信号（ＲＦＯＵＴ）を出力する。図２に示すように、電力増幅回路２００は、ＮＰＮトランジスタ２１０（第１の増幅トランジスタ）、ＮＰＮトランジスタ２１１（第２の増幅トランジスタ）、整合回路２１２、キャパシタ２１３（第１のキャパシタ）、キャパシタ２１４（第２のキャパシタ）、及び抵抗２１５〜２１９を含んで構成される。
ＮＰＮトランジスタ２１０，２１１は、ベースに入力される電流を増幅して出力する電流増幅素子（増幅トランジスタ）である。図２に示すように、ＮＰＮトランジスタ２１０，２１１は、並列に接続されている。さらに、ＮＰＮトランジスタ２１１は、電力増幅回路２００に流れる電流ＩＣを検出するために設けられたものであり、ＮＰＮトランジスタ２１０よりも小さいサイズとなっている。具体的には、例えば、ＮＰＮトランジスタ２１０は、エミッタサイズが同一であるＮ（＞１）個の微小トランジスタ（フィンガー）が並列接続された、フィンガー数が“Ｎ”のマルチフィンガー構造のトランジスタとすることができる。また、例えば、ＮＰＮトランジスタ２１１は、ＮＰＮトランジスタ２１０を構成する微小トランジスタとエミッタサイズが同一である１個の微小トランジスタにより構成される、フィンガー数が“１”のトランジスタとすることができる。
なお、本実施形態では、ＮＰＮトランジスタ２１１のフィンガー数が“１”であることとして説明するが、ＮＰＮトランジスタ２１１のフィンガー数は“１”である必要はなく、ＮＰＮトランジスタ２１０のフィンガー数“Ｎ”よりも少なければよい。また、本実施形態では、ＮＰＮトランジスタ２１０，２１１のサイズの相違が、フィンガー数の相違によるものとして説明するが、フィンガー数ではなく、エミッタサイズの相違によるものとしてもよい。
整合回路２１２は、送信電力制御部１０２から出力されるＲＦ信号（ＲＦＩＮ）に対するＮＰＮトランジスタ２１０，２１１の入力のインピーダンスを整合させるためのものであり、例えば、キャパシタやインダクタを用いて構成される。
キャパシタ２１３，２１４は、ＲＦ信号（ＲＦＩＮ）の入力用のカップリングコンデンサである。キャパシタ２１３は、一端が整合回路２１２に接続され、他端がＮＰＮトランジスタ２１０のベースに接続されている。また、キャパシタ２１４は、一端が整合回路２１２に接続され、他端がＮＰＮトランジスタ２１１のベースに接続されている。キャパシタ２１３，２１４の容量比は、ＮＰＮトランジスタ２１０，２１１のサイズ比（Ｎ：１）に合わせて決められている。このように、キャパシタ２１３，２１４の容量比がＮ：１であることにより、整合回路２１２から出力されるＲＦ信号（ＲＦＩＮ）は、Ｎ：１に分配されてＮＰＮトランジスタ２１０，２１１に入力される。
抵抗２１５（ＲＢ１）及び抵抗２１６（ＲＢ２）は、制御回路２０１から供給されるバイアス電圧ＶＢＩＡＳ（またはバイアス電流ＩＢＩＡＳ）に基づいて、ＮＰＮトランジスタ２１０，２１１のベースに供給するバイアス電流ＩＢ１，ＩＢ２を調整するバイアス調整回路である。抵抗２１５，２１６の抵抗値は、ＮＰＮトランジスタ２１０，２１１の電流密度が同一となるように設定されている。即ち、ＮＰＮトランジスタ２１０，２１１のサイズ比がＮ：１の場合であれば、バイアス電流ＩＢ１，ＩＢ２もＮ：１となるように、抵抗２１５，２１６の抵抗値が設定されている。抵抗２１５，２１６の抵抗値の設定方法の一例については後述する。
抵抗２１７（ＲＭＡＩＮ）は、ＮＰＮトランジスタ２１０のエミッタとグランドとの間に設けられている。同様に、抵抗２１８（ＲＳＥＮＳＥ）は、ＮＰＮトランジスタ２１１のエミッタとグランドとの間に設けられている。ＮＰＮトランジスタ２１０，２１１は並列接続されているため、電力増幅回路２００に流れる電流ＩＣは、電流ＩＣ１，ＩＣ２に分配されて、ＮＰＮトランジスタ２１０，２１１に流れる。前述したように、ＮＰＮトランジスタ２１０，２１１の電流密度が同一となるようにバイアス電流ＩＢ１，ＩＢ２が調整されているため、電流ＩＣ１，ＩＣ２はＮＰＮトランジスタ２１０，２１１のサイズ比（Ｎ：１）に応じた電流量となっている。抵抗２１８は、電流ＩＣ２の電流量を検出するために設けられた抵抗（検出抵抗）である。具体的には、抵抗２１８は、電流ＩＣ２を検出電圧ＶＳＥＮＳＥに変換する電流電圧変換回路（電流検出回路）である。なお、抵抗２１８の抵抗値は、例えば、数オーム程度とすることができる。一方、抵抗２１７の抵抗値は、大電流ＩＣ１による電力損失を小さくするために、例えば数ミリオーム程度の小さいものとすることができる。
抵抗２１９（ＲＲＥＦ）は、制御回路２０１から供給される定電流ＩＲＥＦに基づいて基準電圧ＶＲＥＦを生成するための抵抗（基準電圧生成回路：基準抵抗）である。基準電圧ＶＲＥＦは、検出電圧ＶＳＥＮＳＥと比較するために制御回路２０１に出力される。図２に示す構成では、抵抗２１８，２１９が同一チップ上に形成されており、抵抗２１８，２１９のプロセスによる抵抗値のばらつきをキャンセルすることができる。即ち、検出電圧ＶＳＥＮＳＥ及び基準電圧ＶＲＥＦの比較精度を向上させることができる。なお、基準電圧ＶＲＥＦを電力増幅回路２００の外部で生成してもよい。
抵抗２１５，２１６の抵抗値の設定方法の一例について説明する。抵抗２１５〜２１８の抵抗値を、それぞれ、ＲＢ１，ＲＢ２，ＲＭＡＩＮ，ＲＳＥＮＳＥとする。また、ＮＰＮトランジスタ２１０，２１１の電流増幅率をｈＦＥ、ベースエミッタ間電圧をＶＢＥとする。また、ＮＰＮトランジスタ２１０，２１１のサイズ比をＮ：１とする。抵抗２１５，２１６の一端に印加される電圧は共通（例えばＶＢＩＡＳ）であるため、以下の式（１）に示す関係が成立する。
ＩＢ１×ＲＢ１＋ＶＢＥ＋ＩＢ１×ｈＦＥ×ＲＭＡＩＮ
＝ＩＢ２×ＲＢ２＋ＶＢＥ＋ＩＢ２×ｈＦＥ×ＲＳＥＮＳＥ ・・・（１）
ＩＢ１＝Ｎ×ＩＢ２であるから、式（１）より、以下の式（２）に示す関係が成立する。
ＲＢ２＝Ｎ×ＲＢ１−ｈＦＥ×（ＲＳＥＮＳＥ−ＲＭＡＩＮ） ・・・（２）
従って、上式（２）の関係を満たすように抵抗２１５，２１６の抵抗値を設定することにより、バイアス電流ＩＢ１，ＩＢ２をＮＰＮトランジスタ２１０，２１１のサイズ比に応じたものとし、ＮＰＮトランジスタ２１０，２１１の電流密度を同一にすることができる。
制御回路２０１は、ＮＰＮトランジスタ２１０，２１１に供給されるバイアス電圧またはバイアス電流を制御する回路であり、バイアス生成回路２３０及びバイアス制御回路２３１を含んで構成される。
バイアス生成回路２３０は、バイアス制御回路２３１の制御に応じたレベルのバイアス電圧ＶＢＩＡＳ（またはバイアス電流ＩＢＩＡＳ）を出力する。なお、バイアス生成回路２３０及び抵抗２１５，２１６により、ＮＰＮトランジスタ２１０，２１１にバイアス電圧またはバイアス電流を供給するためのバイアス回路が構成されている。
バイアス制御回路２３１は、検出電圧ＶＳＥＮＳＥ及び基準電圧ＶＲＥＦに基づいて、電力増幅回路２００に流れる電流ＩＣが所定レベル以上である場合には、バイアス電圧ＶＢＩＡＳ（またはＩＢＩＡＳ）を低減して電流ＩＣを制限するように、バイアス生成回路２３０を制御する。また、バイアス制御回路２３１は、電力増幅回路２００において基準電圧ＶＲＥＦを生成するための定電流ＩＲＥＦを出力する。
図３は、バイアス生成回路２３０及びバイアス制御回路２３１の構成の一例を示す図である。
バイアス生成回路２３０は、バンドギャップ回路３００、オペアンプ３０１、及び抵抗３０２（第１の抵抗）、及び抵抗３０３（第２の抵抗）を含む構成とすることができる。
バンドギャップ回路３００は、バッテリ電圧ＶＢＡＴ等の電源電圧から、温度や電源電圧の変動に依存しないバンドギャップ基準電圧ＶＢＧを生成する。バンドギャップ基準電圧ＶＢＧは、例えば、１．２Ｖ程度である。
オペアンプ３０１及び抵抗３０２，３０３は、非反転増幅回路を構成しており、バンドギャップ基準電圧ＶＢＧを抵抗３０２，３０３の抵抗値に応じたゲインで増幅し、バイアス電圧ＶＢＩＡＳを生成する。
バイアス制御回路２３１は、定電流回路３１０（基準電流生成回路）、ローパスフィルタ（ＬＰＦ）３１１、コンパレータ３１２（比較回路）、及びＰチャネルＭＯＳＦＥＴ３１３を含む構成とすることができる。
コンパレータ３１２の非反転入力端子には、定電流回路３１０からの定電流ＩＲＥＦによって生成される基準電圧ＶＲＥＦが印加されている。また、コンパレータ３１２の反転入力端子には、電力増幅回路２００の電流ＩＣに応じた検出電圧ＶＳＥＮＳＥがＬＰＦ３１１を介して印加されている。なお、ＬＰＦ３１１は、ＲＦ信号（ＲＦＩＮ）に応じて発振している検出電圧ＶＳＥＮＳＥを平滑化するために用いられている。また、コンパレータ３１２の出力端子が、ＰチャネルＭＯＳＦＥＴ３１３のゲートに接続されている。そして、ＰチャネルＭＯＳＦＥＴ３１３のドレインが、オペアンプ３０１の反転入力端子と接続されている。
このような構成のバイアス制御回路２３１では、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高くなると、コンパレータ３１２の出力がローレベルになる。コンパレータ３１２の出力がローレベルになると、ＰチャネルＭＯＳＦＥＴ３１３がオンとなり、ＰチャネルＭＯＳＦＥＴ３１３からオペアンプ３０１の反転入力端子の方に制御電流ＩＣＴＲＬが流れ込む。オペアンプ３０１は、非反転入力端子と反転入力端子とが同電位となるように動作するため、制御電流ＩＣＴＲＬが流れ込むと、バイアス電圧ＶＢＩＡＳが低下することとなる。バイアス電圧ＶＢＩＡＳが低下することにより、ＮＰＮトランジスタ２１０，２１１に供給されるバイアス電流ＩＢ１，ＩＢ２が低減され、電力増幅回路２００に流れる電流ＩＣが制限されることとなる。
このように、ＰチャネルＭＯＳＦＥＴ３１３は、コンパレータ３１２の比較結果に基づいて、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高い場合に、ＮＰＮトランジスタ２１０，２１１へのバイアス電圧またはバイアス電流を低減させるバイアス低減回路（第１のバイアス低減回路：電流回路）を構成している。
上述した構成の電力増幅モジュール１０３Ａにおいては、電力増幅回路２００内に、メインの電流増幅素子であるＮＰＮトランジスタ２１０よりもサイズの小さいＮＰＮトランジスタ２１１が設けられている。そして、該ＮＰＮトランジスタ２１１を流れる電流ＩＣ２を検出することにより、電力増幅回路２００に流れる電流ＩＣが制限される。従って、電力増幅回路２００に電源を供給するための構成によらず、電力増幅回路２００に流れる電流ＩＣを制限することが可能となる。また、ＮＰＮトランジスタ２１０よりサイズの小さいＮＰＮトランジスタ２１１を流れる電流ＩＣ２によって電力増幅回路２００に流れる電流ＩＣを検出するため、電流検出時の電力損失を小さくすることができる。
なお、図２に示した電力増幅モジュール１０３Ａでは、電力増幅回路を１段の構成としたが、電力増幅回路は複数段の構成であってもよい。電力増幅回路を複数段の構成とする場合においては、最終段の電力増幅回路を、図２に示した電力増幅回路２００と同等の構成とすることが好ましい。
図４は、バイアス生成回路２３０及びバイアス制御回路２３１の構成の他の一例を示す図である。なお、図３と同一の要素については、同一の番号を付して説明を省略する。
バイアス生成回路２３０は、図３に示した構成に加えて、抵抗４００（第３の抵抗）を含んでいる。抵抗４００の一端には、バンドギャップ基準電圧ＶＢＧが印加され、抵抗４００の他端はオペアンプ３０１の非反転入力端子と接続されている。
バイアス制御回路２３１は、図３に示した構成におけるＰチャネルＭＯＳＦＥＴ３１３の代わりに、ＮチャネルＭＯＳＦＥＴ４１０を含んでいる。コンパレータ３１２の非反転入力端子には、検出電圧ＶＳＥＮＳＥがＬＰＦ３１１を介して印加されている。また、コンパレータ３１２の反転入力端子には、定電流回路３１０からの定電流ＩＲＥＦによって生成される基準電圧ＶＲＥＦが印加されている。また、コンパレータ３１２の出力端子が、ＮチャネルＭＯＳＦＥＴ４１０のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ４１０のドレインがオペアンプ３０１の非反転入力端子と接続されている。そして、ＮチャネルＭＯＳＦＥＴ４１０のドレインが、オペアンプ３０１の非反転入力端子と接続されている。
このような構成のバイアス制御回路２３１では、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高くなると、コンパレータ３１２の出力がハイレベルになる。コンパレータ３１２の出力がハイレベルになると、ＮチャネルＭＯＳＦＥＴ４１０がオンとなり、抵抗４００からＮチャネルＭＯＳＦＥＴ４１０の方に制御電流ＩＣＴＲＬが引き抜かれる。これにより、抵抗４００による電圧降下が生じ、オペアンプ３０１の非反転入力端子に印加される入力電圧ＶＩＮが低下し、バイアス電圧ＶＢＩＡＳも低下する。バイアス電圧ＶＢＩＡＳが低下することにより、ＮＰＮトランジスタ２１０，２１１に供給されるバイアス電流ＩＢ１，ＩＢ２が低減され、電力増幅回路２００に流れる電流ＩＣが制限されることとなる。
このように、ＮチャネルＭＯＳＦＥＴ４１０は、コンパレータ３１２の比較結果に基づいて、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高い場合に、ＮＰＮトランジスタ２１０，２１１へのバイアスを低減させるバイアス低減回路（第１のバイアス低減回路：電流回路）を構成している。
図５は、バイアス生成回路２３０及びバイアス制御回路２３１の構成の他の一例を示す図である。なお、図３または図４と同一の要素については、同一の番号を付して説明を省略する。
バイアス生成回路２３０は、バンドギャップ回路３００及びオペアンプ３０１の他に、抵抗５００（第４の抵抗）、抵抗５０１及びＰチャネルＭＯＳＦＥＴ５０２，５０３を含んでいる。抵抗５００の一端には、バンドギャップ基準電圧ＶＢＧが印加され、抵抗５００の他端はオペアンプ３０１の非反転入力端子と接続されている。ＰチャネルＭＯＳＦＥＴ５０２のドレインは、抵抗５０１を介して接地されるとともに、オペアンプ３０１の反転入力端子と接続されている。また、ＰチャネルＭＯＳＦＥＴ５０３は、ＰチャネルＭＯＳＦＥＴ５０２と電流ミラー接続されている。なお、バイアス制御回路２３１は、図４に示した構成と同等の構成となっている。
このような構成のバイアス生成回路２３０では、オペアンプ３０１は、ＰチャネルＭＯＳＦＥＴ５０２のドレインの電圧が非反転入力端子に印加される入力電圧ＶＩＮと等しくなるように動作する。従って、ＰチャネルＭＯＳＦＥＴ５０２には、入力電圧ＶＩＮに応じた電流が流れることとなる。また、ＰチャネルＭＯＳＦＥＴ５０３は、ＰチャネルＭＯＳＦＥＴ５０２と電流ミラー接続されているため、ＰチャネルＭＯＳＦＥＴ５０３から出力されるバイアス電流ＩＢＩＡＳも、入力電圧ＶＩＮに応じたものとなる。このように、オペアンプ３０１、抵抗５０１、及びＰチャネルＭＯＳＦＥＴ５０２，５０３は、入力電圧ＶＩＮに応じたバイアス電流ＩＢＩＡＳを生成する電流生成回路を構成している。
そして、バイアス制御回路２３１では、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高くなると、コンパレータ３１２の出力がハイレベルになる。コンパレータ３１２の出力がハイレベルになると、ＮチャネルＭＯＳＦＥＴ４１０がオンとなり、抵抗５００からＮチャネルＭＯＳＦＥＴ４１０の方に制御電流ＩＣＴＲＬが引き抜かれる。これにより、抵抗５００による電圧降下が生じ、オペアンプ３０１の非反転入力端子への入力電圧ＶＩＮが低下する。オペアンプ３０１は、非反転入力端子と反転入力端子とが同電位となるように動作するため、入力電圧ＶＩＮの低下に伴い、バイアス電流ＩＢＩＡＳも低減することとなる。バイアス電流ＩＢＩＡＳが低減することにより、ＮＰＮトランジスタ２１０，２１１に供給されるバイアス電流ＩＢ１，ＩＢ２が低減され、電力増幅回路２００に流れる電流ＩＣが制限されることとなる。
このように、ＮチャネルＭＯＳＦＥＴ４１０は、コンパレータ３１２の比較結果に基づいて、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高い場合に、ＮＰＮトランジスタ２１０，２１１へのバイアスを低減させるバイアス低減回路（第１のバイアス低減回路：電流回路）を構成している。
図６は、バイアス生成回路２３０及びバイアス制御回路２３１の構成の他の一例を示す図である。なお、図５と同一の要素については、同一の番号を付して説明を省略する。
図６に示す構成は、図５に示した構成と比較して、バイアス生成回路２３０が抵抗５００を備えていない点、及びバイアス生成回路２３０のＰチャネルＭＯＳＦＥＴ５０３のドレインが、バイアス制御回路２３１のＮチャネルＭＯＳＦＥＴ４１０のドレインと接続されている点を除き、同等である。
このような構成では、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高くなると、バイアス制御回路２３１のコンパレータ３１２の出力がハイレベルになる。コンパレータ３１２の出力がハイレベルになると、ＮチャネルＭＯＳＦＥＴ４１０がオンとなり、制御電流ＩＣＴＲＬにより、バイアス生成回路２３０のＰチャネルＭＯＳＦＥＴ５０３のドレインから出力される電流の一部が引き抜かれる。これにより、ＰチャネルＭＯＳＦＥＴ５０３のドレインから電力増幅回路２００へ出力されるバイアス電流ＩＢＩＡＳが低減することとなる。バイアス電流ＩＢＩＡＳが低減することにより、ＮＰＮトランジスタ２１０，２１１に供給されるバイアス電流ＩＢ１，ＩＢ２が低減され、電力増幅回路２００に流れる電流ＩＣが制限されることとなる。
このように、ＮチャネルＭＯＳＦＥＴ４１０は、コンパレータ３１２の比較結果に基づいて、検出電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦより高い場合に、ＮＰＮトランジスタ２１０，２１１へのバイアスを低減させるバイアス低減回路（第１のバイアス低減回路：電流回路）を構成している。
以上、本実施形態について説明した。本実施形態によれば、電力増幅回路２００内に、メインの電流増幅素子であるＮＰＮトランジスタ２１０よりもサイズの小さいＮＰＮトランジスタ２１１を設け、該ＮＰＮトランジスタ２１１を流れる電流ＩＣ２を検出することにより、電力増幅回路２００に流れる電流ＩＣを制限することができる。従って、電力増幅回路２００に電源を供給するための構成によらず、電力増幅回路２００に流れる電流ＩＣを制限することが可能となる。また、ＮＰＮトランジスタ２１０よりサイズの小さいＮＰＮトランジスタ２１１を流れる電流ＩＣ２によって電力増幅回路２００に流れる電流ＩＣを検出するため、電流検出時の電力損失を小さくすることができる。
また、本実施形態によれば、ＮＰＮトランジスタ２１０，２１１のサイズ比に応じたバイアス電流ＩＢ１，ＩＢ２がＮＰＮトランジスタ２１０，２１１に供給される。これにより、ＮＰＮトランジスタ２１０，２１１の電流密度を等しくすることが可能となり、電力増幅回路２００に流れる電流ＩＣを精度良く制御することが可能となる。
また、本実施形態によれば、ＮＰＮトランジスタ２１０，２１１のサイズ比に応じた容量値のキャパシタ２１３，２１４を介してＲＦ信号（ＲＦＩＮ）がＮＰＮトランジスタ２１０，２１１に入力される。これにより、ＮＰＮトランジスタ２１０，２１１の電流密度を等しくすることが可能となり、電力増幅回路２００に流れる電流ＩＣを精度良く制御することが可能となる。
また、本実施形態によれば、電力増幅回路２００に流れる電流を検出するための検出用の抵抗２１８と、基準電圧ＶＲＥＦを生成するための基準用の抵抗２１９とが同一チップ上に形成されている。これにより、検出用の抵抗２１８及び基準用の抵抗２１９の抵抗値のばらつきをキャンセルし、電力増幅回路２００に流れる電流ＩＣを精度良く制御することが可能となる。
図７は、電力増幅モジュール１０３の他の一例である電力増幅モジュール１０３Ｂ（第２の実施形態）を示す図である。なお、図２に示す電力増幅モジュール１０３Ａと同一の要素には同一の符号を付して説明を省略する。
図７に示すように、電力増幅モジュール１０３Ｂは、電力増幅モジュール１０３Ａの電力増幅回路２００及び制御回路２０１に代えて、電力増幅回路２００Ａ及び制御回路２０１Ａを備える。
電力増幅回路２００Ａは、電力増幅回路２００における抵抗２１９を含まない点を除き、電力増幅回路２００と同一である。なお、電力増幅回路２００Ａは、抵抗２１９を含む構成であってもよい。
制御回路２０１Ａは、制御回路２０１におけるバイアス生成回路２３０及びバイアス制御回路２３１に代えて、バイアス生成回路２３０Ａ及びバイアス制御回路２３１Ａを備える。
図８は、バイアス生成回路２３０Ａ及びバイアス制御回路２３１Ａの構成の一例を示す図である。なお、図３のバイアス生成回路２３０と同一の要素には同一の符号を付して説明を省略する。
バイアス生成回路２３０Ａは、オペアンプ３０１の非反転入力端子に印加される入力電圧ＶＩＮを、抵抗３０２，３０３に応じたゲインで増幅し、バイアス電圧ＶＢＩＡＳを生成する。定電流回路８００（第１の定電流回路）は、定電流ＩＲＥＦ１（第１の定電流）を生成する回路であり、抵抗８０１（第５の抵抗）と直列に接続されている。また、定電流回路８００と抵抗８０１との間からは、バイアス制御回路２３１Ａにより制御される調整電流ＩＡＤＪが引き抜かれる構成となっている。従って、抵抗８０１の抵抗値をＲ１とすると、オペアンプ３０１の非反転入力端子に印加される入力電圧ＶＩＮは、ＶＩＮ＝（ＩＲＥＦ１−ＩＡＤＪ）×Ｒ１となる。
バイアス制御回路２３１Ａは、基準電圧生成回路８１０、制御電圧生成回路８１１、クランプ回路８１２、制御電流生成回路８１３、及びバイアス低減回路８１４を含む。
基準電圧生成回路８１０は、バイアス制御回路２３１Ａにおいて用いられる複数の基準電圧を生成する。
制御電圧生成回路８１１は、検出電圧ＶＳＥＮＳＥに応じた制御電圧ＶＣＴＲＬを生成する。また、クランプ回路８１２は、制御電圧ＶＣＴＲＬを所定レベル以下にクランプする。
制御電流生成回路８１３は、クランプ回路８１２によってクランプされた制御電圧ＶＣＴＲＬに応じた制御電流ＩＣＴＲＬを生成する。
バイアス低減回路８１４（第２のバイアス低減回路）は、制御電流ＩＣＴＲＬに基づいてバイアス電圧ＶＢＩＡＳを低減させる。具体的には、バイアス低減回路８１４は、制御電流ＩＣＴＲＬに応じた調整電流ＩＡＤＪを生成する。バイアス生成回路２３０Ａでは、調整電流ＩＡＤＪの電流量に応じてバイアス電圧ＶＢＩＡＳが低減される。
図９は、バイアス制御回路２３１Ａの構成の一例を示す図である。図９を参照して、バイアス制御回路２３１Ａの詳細について説明する。
基準電圧生成回路８１０は、オペアンプ９００及び抵抗９０１〜９０５を含む。オペアンプ９００の非反転入力端子には、バンドギャップ基準電圧ＶＢＧが印加される。また、オペアンプ９００の反転入力端子は出力端子と接続されている。即ち、オペアンプ９００はボルテージフォロアとなっており、出力端子にバンドギャップ基準電圧ＶＢＧが出力される。オペアンプ９００の出力端子には、直列に接続された抵抗９０１，９０２が接続されている。抵抗９０１，９０２の接続点からは基準電圧ＶＲＥＦ１が出力される。また、オペアンプ９００の出力端子には、直列に接続された抵抗９０３〜９０５が接続されている。抵抗９０３，９０４の接続点からは基準電圧ＶＲＥＦ２が出力され、抵抗９０４，９０５の接続点からは基準電圧ＶＲＥＦ３が出力される。
制御電圧生成回路８１１は、オペアンプ９１０〜９１２、ＬＰＦ９１３、及び抵抗９１４〜９１９を含む。
オペアンプ９１０の非反転入力端子には、基準電圧ＶＲＥＦ１が印加される。オペアンプ９１０の反転入力端子には、検出電圧ＶＳＥＮＳＥが抵抗９１４を介して供給される。また、オペアンプ９１０の反転入力端子と出力端子との間には抵抗９１５が設けられている。オペアンプ９１０及び抵抗９１４，９１５は反転増幅回路を構成している。従って、オペアンプ９１０の出力端子から出力される電圧Ｖ１は、検出電圧ＶＳＥＮＳＥを反転増幅したレベルとなる。
オペアンプ９１１の非反転入力端子には、バンドギャップ基準電圧ＶＢＧが印加される。オペアンプ９１１の反転入力端子には、電圧Ｖ１が抵抗９１６を介して供給される。また、オペアンプ９１１の反転入力端子と出力端子との間には抵抗９１７が設けられている。オペアンプ９１１及び抵抗９１６，９１７は反転増幅回路を構成している。従って、オペアンプ９１１の出力端子から出力される電圧Ｖ２は、電圧Ｖ１を反転増幅したレベルとなる。即ち、オペアンプ９１１の出力端子から出力される電圧Ｖ２は、検出電圧ＶＳＥＮＳＥを増幅したレベルとなる。
オペアンプ９１２の非反転入力端子には、電圧Ｖ２がＬＰＦ９１３を介して供給されるまた、オペアンプ９１２の反転入力端子は出力端子と接続されている。即ち、オペアンプ９１２はボルテージフォロアとなっている。
抵抗９１８，９１９は、分圧回路を構成しており、オペアンプ９１２の出力端子から出力される電圧を抵抗９１８，９１９の抵抗比で分圧した電圧Ｖ３を出力する。
クランプ回路８１２は、オペアンプ９２０及びＮチャネルＭＯＳＦＥＴ９２１を含む。オペアンプ９２０の非反転入力端子には、基準電圧ＶＲＥＦ２が印加される。オペアンプ９２０の反転入力端子は、ＮチャネルＭＯＳＦＥＴ９２１のドレインに接続されている。オペアンプ９２０の出力端子は、ＮチャネルＭＯＳＦＥＴ９２１のゲートに接続されている。ＮチャネルＭＯＳＦＥＴ９２１は、ドレインが電圧Ｖ３の出力ラインに接続され、ソースが接地される。このような構成により、クランプ回路８１２は、電圧Ｖ３を基準電圧ＶＲＥＦ２以下にクランプする。
制御電流生成回路８１３は、オペアンプ９３０、ＰチャネルＭＯＳＦＥＴ９３１，９３２、及び抵抗９３３を含む。オペアンプ９３０の非反転入力端子には、クランプ回路８１２によってクランプされた電圧Ｖ３が印加される。オペアンプ９３０の反転入力端子は、抵抗９３３の一端に接続されている。ＰチャネルＭＯＳＦＥＴ９３１のソースには、バッテリ電圧ＶＢＡＴが印加される。ＰチャネルＭＯＳＦＥＴ９３１のドレインは、抵抗９３３の一端に接続されている。抵抗９３３は、一端がオペアンプ９３０の反転入力端子及びＰチャネルＭＯＳＦＥＴ９３１のドレインと接続され、他端が接地されている。従って、ＰチャネルＭＯＳＦＥＴ９３１には、電圧Ｖ３に応じた電流Ｉ１が流れる。また、ＰチャネルＭＯＳＦＥＴ９３２は、ＰチャネルＭＯＳＦＥＴ９３１と電流ミラー接続されている。従って、ＰチャネルＭＯＳＦＥＴ９３２には、電圧Ｖ３に応じた電流Ｉ２（制御電流）が流れる。
バイアス低減回路８１４は、定電流回路９４０及びＮチャネルＭＯＳＦＥＴ９４１，９４２を含む。
定電流回路９４０（第２の定電流回路）は、オペアンプ９５０、ＰチャネルＭＯＳＦＥＴ９５１，９５２、ＮチャネルＭＯＳＦＥＴ９５３，９５４、及び抵抗９５５を含む。オペアンプ９５０の非反転入力端子には基準電圧ＶＲＥＦ３が印加される。オペアンプ９５０の反転入力端子は、抵抗９５５の一端に接続されている。ＰチャネルＭＯＳＦＥＴ９５１のソースには、バッテリ電圧ＶＢＡＴが印加される。ＰチャネルＭＯＳＦＥＴ９５１のドレインは、抵抗９５５の一端に接続されている。抵抗９５５は、一端がオペアンプ９５０の反転入力端子及びＰチャネルＭＯＳＦＥＴ９５１のドレインと接続され、他端が接地されている。従って、ＰチャネルＭＯＳＦＥＴ９５１には、基準電圧ＶＲＥＦ３に応じた定電流が流れる。また、ＰチャネルＭＯＳＦＥＴ９５２は、ＰチャネルＭＯＳＦＥＴ９５１と電流ミラー接続されている。さらに、ＮチャネルＭＯＳＦＥＴ９５３は、ダイオード接続され、ＰチャネルＭＯＳＦＥＴ９５２と直列に接続されている。従って、ＮチャネルＭＯＳＦＥＴ９５３には、基準電圧ＶＲＥＦ３に応じた定電流が流れる。また、ＮチャネルＭＯＳＦＥＴ９５４は、ＮチャネルＭＯＳＦＥＴ９５３と電流ミラー接続されている。従って、ＮチャネルＭＯＳＦＥＴ９５４には、基準電圧ＶＲＥＦ３に応じた定電流Ｉ３（第２の定電流）が流れる。
ＮチャネルＭＯＳＦＥＴ９４１は、ダイオード接続され、制御電流生成回路８１３のＰチャネルＭＯＳＦＥＴ９３２と直列に接続されている。さらに、ＮチャネルＭＯＳＦＥＴ９４１のドレインは、定電流回路９４０のＮチャネルＭＯＳＦＥＴ９５４のドレインと接続されている。従って、ＮチャネルＭＯＳＦＥＴ９４１には、電流Ｉ２が定電流Ｉ３より大きい場合に、その差分の電流（Ｉ２−Ｉ３）が流れる。また、ＮチャネルＭＯＳＦＥＴ９４２は、ＮチャネルＭＯＳＦＥＴ９４１と電流ミラー接続されている。従って、ＮチャネルＭＯＳＦＥＴ９４２には、電流Ｉ２と定電流Ｉ３との差分に応じた調整電流ＩＡＤＪが流れる。
図１０Ａ〜図１０Ｃを参照して、バイアス制御回路２３１Ａ及びバイアス生成回路２３０Ａの動作の一例について説明する。
図１０Ａは、検出電圧ＶＳＥＮＳＥと、電圧Ｖ１，Ｖ２，Ｖ３との関係の一例を示す図である。図１０Ａにおいて、横軸は検出電圧ＶＳＥＮＳＥ、縦軸は電圧Ｖ１，Ｖ２，Ｖ３の電圧値である。検出電圧ＶＳＥＮＳＥの上昇に伴い、電圧Ｖ１は下降し、電圧Ｖ２は上昇する。また、電圧Ｖ３は、電圧Ｖ２を分圧した電圧であるため、検出電圧ＶＳＥＮＳＥの上昇に伴い上昇する。ただし、検出電圧ＶＳＥＮＳＥがＶＳ１以上の領域においては、電圧Ｖ３は、クランプ回路８１２によって、基準電圧ＶＲＥＦ２にクランプされる。
図１０Ｂは、検出電圧ＶＳＥＮＳＥと、電流Ｉ２，Ｉ３，ＩＡＤＪとの関係の一例を示す図である。図１０Ａにおいて、横軸は検出電圧ＶＳＥＮＳＥ、縦軸は電流Ｉ２，Ｉ３，ＩＡＤＪの電流量である。電流Ｉ２は、電圧Ｖ３に応じた電流であるため、検出電圧ＶＳＥＮＳＥの上昇に伴い上昇する。ただし、電圧Ｖ３のクランプにより、電流Ｉ２もクランプされる。また、調整電流ＩＡＤＪは、電流Ｉ２が定電流Ｉ３より大きくなると（ＶＳＥＮＳＥ＞ＶＳ２）発生する。ただし、電流Ｉ２のクランプにより、調整電流ＩＡＤＪもクランプされる。
図１０Ｃは、検出電圧ＶＳＥＮＳＥと、バイアス電圧ＶＢＩＡＳとの関係の一例を示す図である。図１０Ｃにおいて、横軸は検出電圧ＶＳＥＮＳＥ、縦軸はＶＢＩＡＳである。図１０Ｂに示したように、調整電流ＩＡＤＪは、電流Ｉ２が定電流Ｉ３より大きくなると（ＶＳＥＮＳＥ＞ＶＳ２）発生する。従って、検出電圧ＶＳＥＮＳＥが電圧ＶＳ２より大きい領域において、バイアス電圧ＶＢＩＡＳは、検出電圧ＶＳＥＮＳＥの上昇に伴って下降する。これにより、電力増幅回路２００Ａに流れる電流ＩＣを制限することが可能となる。また、図１０Ｂに示したように、調整電流ＩＡＤＪは、所定レベル以下にクランプされる。従って、バイアス電圧ＶＢＩＡＳは、所定レベル以上にクランプされる。従って、本実施形態によれば、バイアス電圧ＶＢＩＡＳが低下しすぎて電力増幅回路２００ＡのＮＰＮトランジスタ２１０が動作を停止することを抑制することが可能となる。
なお、図１０Ｃに示した、バイアス電圧ＶＢＩＡＳの下限は、電圧Ｖ３のクランプされるレベル、即ち、基準電圧ＶＲＥＦ２により調整することができる。従って、例えば、抵抗９０３〜９０５の抵抗値により、バイアス電圧ＶＢＩＡＳの下限を調整することができる。また、図１０Ｃに示した、バイアス電圧ＶＢＩＡＳが下降する領域における傾きは、ＮチャネルＭＯＳＦＥＴ９４１，９４２のサイズ比によって調整することができる。
なお、本実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
１００ 送信ユニット
１０１ 変調部
１０２ 送信電力制御部
１０３Ａ，１０３Ｂ 電力増幅モジュール
１０４ フロントエンド部
１０５ アンテナ
２００，２００Ａ 電力増幅回路
２０１，２０１Ａ 制御回路
２０２，２１２ 整合回路
２１０，２１１ ＮＰＮトラジスタ
２１３，２１４ キャパシタ
２１５〜２１９，３０２，３０３，４００，５００，５０１，８０１，９０１〜９０５，９１４〜９１９，９３３，９５５ 抵抗
２３０，２３０Ａ バイアス生成回路
２３１，２３１Ａ バイアス制御回路
３００ バンドギャップ回路
３０１，９００，９１０〜９１２，９２０，９３０ オペアンプ
３１０，８００ 定電流回路
３１１ ローパスフィルタ
３１２ コンパレータ
３１３，５０２，５０３，９３１，９３２，９５１，９５２ ＰチャネルＭＯＳＦＥＴ
４１０，９２０，９４１，９４２，９５３，９５４ ＮチャネルＭＯＳＦＥＴ
８１０ 基準電圧生成回路
８１１ 制御電圧生成回路
８１２ クランプ回路
８１３ 制御電流生成回路
８１４ バイアス低減回路

Claims (17)

  1. 無線周波数信号を増幅して出力する第１の増幅トランジスタと、
    前記第１の増幅トランジスタと並列に接続され、前記第１の増幅トランジスタよりサイズが小さい第２の増幅トランジスタと、
    前記第１及び第２の増幅トランジスタにバイアス電圧またはバイアス電流を供給するバイアス回路と、
    前記第２の増幅トランジスタに流れる電流を検出する電流検出回路と、
    前記電流検出回路の検出結果に応じて前記バイアス回路から前記第１及び第２の増幅トランジスタに供給される前記バイアス電圧またはバイアス電流を制御するバイアス制御回路と、
    を備える電力増幅モジュール。
  2. 請求項１に記載の電力増幅モジュールであって、
    前記第２の増幅トランジスタのフィンガー数は、前記第１の増幅トランジスタのフィンガー数より少ない、
    電力増幅モジュール。
  3. 請求項２に記載の電力増幅モジュールであって、
    前記第１及び第２の増幅トランジスタの各フィンガーは、同一のエミッタサイズを有する、
    電力増幅モジュール。
  4. 請求項１に記載の電力増幅モジュールであって、
    前記バイアス回路は、前記第１及び第２の増幅トランジスタのサイズ比に応じたバイアス電流を前記第１及び第２の増幅トランジスタに供給するバイアス調整回路を含む、
    電力増幅モジュール。
  5. 請求項１〜４の何れか一項に記載の電力増幅モジュールであって、
    前記無線周波数信号の前記第１の増幅トランジスタへの供給経路に設けられた第１のキャパシタと、
    前記無線周波数信号の前記第２の増幅トランジスタへの供給経路に設けられ、前記第１及び第２の増幅トランジスタのサイズ比に応じた、前記第１のキャパシタより小さい容量値を有する第２のキャパシタと、
    をさらに備える電力増幅モジュール。
  6. 請求項１〜５の何れか一項に記載の電力増幅モジュールであって、
    前記電流検出回路は、前記第２の増幅トランジスタと直列に接続され、前記第２の増幅トランジスタに流れる電流に応じた検出電圧を生成する抵抗である検出抵抗を含む、
    電力増幅モジュール。
  7. 請求項６に記載の電力増幅モジュールであって、
    所定レベルの基準電圧を生成する基準電圧生成回路をさらに備え、
    前記バイアス制御回路は、
    前記検出電圧を前記基準電圧と比較する比較回路と、
    前記比較回路の比較結果に基づいて、前記検出電圧が前記所定レベルより大きい場合に、前記バイアス電圧またはバイアス電流を低減させる第１のバイアス低減回路と、
    を含む電力増幅モジュール。
  8. 請求項７に記載の電力増幅モジュールであって、
    所定レベルの基準電流を生成する基準電流生成回路をさらに備え、
    前記基準電圧生成回路は、前記検出抵抗と同一チップ上に形成され、前記基準電流に基づいて前記基準電圧を生成する抵抗である基準抵抗を含む、
    電力増幅モジュール。
  9. 請求項７または８に記載の電力増幅モジュールであって、
    前記バイアス回路は、入力電圧に応じたバイアス電圧を生成する非反転増幅回路を含み、
    前記第１のバイアス低減回路は、前記検出電圧が前記所定レベルより大きい場合に、前記バイアス電圧が低減されるように前記非反転増幅回路を制御する、
    電力増幅モジュール。
  10. 請求項９に記載の電力増幅モジュールであって、
    前記非反転増幅回路は、前記バイアス電圧を出力する出力端子と、前記入力電圧が印加される非反転入力端子と、第１の抵抗を介して前記出力端子と接続され、第２の抵抗を介して接地される反転入力端子とを有するオペアンプを含み、
    前記第１のバイアス低減回路は、前記検出電圧が前記所定レベルより大きい場合に前記非反転増幅回路の前記反転入力端子に電流を流し込む電流回路を含む、
    電力増幅モジュール。
  11. 請求項９に記載の電力増幅モジュールであって、
    前記非反転増幅回路は、前記バイアス電圧を出力する出力端子と、第１の抵抗を介して前記出力端子と接続され、第２の抵抗を介して接地される反転入力端子と、第３の抵抗を介して前記入力電圧が印加される非反転入力端子とを有するオペアンプを含み、
    前記第１のバイアス低減回路は、前記検出電圧が前記所定レベルより大きい場合に、前記第３の抵抗と前記非反転増幅回路の前記非反転入力端子との間から接地に電流を流す電流回路を含む、
    電力増幅モジュール。
  12. 請求項７または８に記載の電力増幅モジュールであって、
    前記バイアス回路は、入力電圧に応じたバイアス電流を生成する電流生成回路を含み、
    前記バイアス低減回路は、前記検出電圧が前記所定レベルより大きい場合に、前記バイアス電流が低減されるように前記電流生成回路を制御する、
    電力増幅モジュール。
  13. 請求項１２に記載の電力増幅モジュールであって、
    前記電流生成回路には、第４の抵抗を介して前記入力電圧が供給され、
    前記バイアス低減回路は、前記検出電圧が前記所定レベルより大きい場合に、前記第４の抵抗と前記電流生成回路との間から接地に電流を流し、前記電流生成回路に供給される前記入力電圧を低減させる電流回路を含む、
    電力増幅モジュール。
  14. 請求項１２に記載の電力増幅モジュールであって、
    前記バイアス低減回路は、前記検出電圧が前記所定レベルより大きい場合に、前記バイアス電流の一部を接地に流す電流回路を含む、
    電力増幅モジュール。
  15. 請求項６に記載の電力増幅モジュールであって、
    前記バイアス制御回路は、
    前記検出電圧に応じた制御電圧を生成する制御電圧生成回路と、
    前記制御電圧を所定レベル以下にクランプするクランプ回路と、
    前記クランプ回路によってクランプされた前記制御電圧に応じた制御電流を生成する制御電流生成回路と、
    前記制御電流に基づいて前記バイアス電圧を低減させる第２のバイアス低減回路と、
    を含む電力増幅モジュール。
  16. 請求項１５に記載の電力増幅モジュールであって、
    前記バイアス回路は、
    第１の定電流を出力する第１の定電流回路と、
    前記第１の定電流回路と直列に接続される第５の抵抗と、
    前記第５の抵抗の一端の電圧を増幅して出力する増幅回路と、
    を含み、
    前記第２のバイアス低減回路は、
    前記第１の定電流回路から前記第５の抵抗に入力される電流量を前記制御電流に基づいて制御する、
    電力増幅モジュール。
  17. 請求項１６に記載の電力増幅モジュールであって、
    前記第２のバイアス低減回路は、
    第２の定電流を出力する第２の定電流回路を含み、前記第２の定電流より前記制御電流が大きい場合に、前記第２の定電流と前記制御電流との差に応じた電流を、前記第１の定電流回路と前記第５の抵抗との間から引き抜く、
    電力増幅モジュール。
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