JP2007096779A - 半導体装置 - Google Patents
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Abstract
【課題】低消費電力、低コストでバイアス電圧被供給回路におけるトランジスタのスレッショルド電圧の製造ばらつきに追従したバイアス電圧を印加することができる。
【解決手段】NチャネルMOSトランジスタ101を含み、このNチャネルMOSトランジスタ101のスレッショルド電圧に比例したバイアス電圧Vbiasを生成するバイアス回路100と、NチャネルMOSトランジスタ201を含みバイアス電圧Vbiasが印加された状態で動作するアンプ部200と、を備え、NチャネルMOSトランジスタ101とNチャネルMOSトランジスタ201とは、同一工程で同一基板上に形成される。
【選択図】図4
【解決手段】NチャネルMOSトランジスタ101を含み、このNチャネルMOSトランジスタ101のスレッショルド電圧に比例したバイアス電圧Vbiasを生成するバイアス回路100と、NチャネルMOSトランジスタ201を含みバイアス電圧Vbiasが印加された状態で動作するアンプ部200と、を備え、NチャネルMOSトランジスタ101とNチャネルMOSトランジスタ201とは、同一工程で同一基板上に形成される。
【選択図】図4
Description
本発明は半導体装置に係り、特にMOSトランジスタにバイアス電圧を印加するためのバイアス回路を備えた半導体装置に関する。
従来よりアンプなどにバイアス電圧を印加するバイアス回路が知られている(例えば、特許文献1参照)。
ところで、バイアス電圧を印加することが必要なバイアス電圧被印加回路をMOSトランジスタを含めて構成した場合に、ロットによるMOSトランジスタのスレッショルド電圧の変動に無関係にバイアス電圧が固定とされている場合、ロットのばらつきによりバイアス電圧被印加回路のMOSトランジスタのスレッショルド電圧が高くなった場合には、このMOSトランジスタのオーバードライブ電圧が下がり、MOSトランジスタを流れる電流も追従して下がることとなる。
ところで、バイアス電圧を印加することが必要なバイアス電圧被印加回路をMOSトランジスタを含めて構成した場合に、ロットによるMOSトランジスタのスレッショルド電圧の変動に無関係にバイアス電圧が固定とされている場合、ロットのばらつきによりバイアス電圧被印加回路のMOSトランジスタのスレッショルド電圧が高くなった場合には、このMOSトランジスタのオーバードライブ電圧が下がり、MOSトランジスタを流れる電流も追従して下がることとなる。
一方、ロットのばらつきによりバイアス電圧被印加回路のMOSトランジスタのスレッショルド電圧が低くなった場合には、このMOSトランジスタのオーバードライブ電圧が上がり、MOSトランジスタを流れる電流も追従して上がることとなる。
そこで、従来においては、ロットのばらつきによるMOSトランジスタのスレッショルド電圧の変化に追従してバイアス電圧を変化させてバイアス電圧を供給するバイアス回路が提案されている。
そこで、従来においては、ロットのばらつきによるMOSトランジスタのスレッショルド電圧の変化に追従してバイアス電圧を変化させてバイアス電圧を供給するバイアス回路が提案されている。
図12は、従来のバイアス回路の回路図である。
バイアス電圧供給回路300は、ゲート端子Gとドレイン端子Dが共通接続されたNチャネルMOSトランジスタ301と、NチャネルMOSトランジスタ301のドレイン端子Dと高電位側電源VDDとの間に接続された抵抗302と、を備え、ゲート端子Gとドレイン端子Dの共通接続点がバイアス電圧Vbias1の供給端子303となっている。
この場合に、バイアス電圧Vbias1は、次式で表される。
バイアス電圧供給回路300は、ゲート端子Gとドレイン端子Dが共通接続されたNチャネルMOSトランジスタ301と、NチャネルMOSトランジスタ301のドレイン端子Dと高電位側電源VDDとの間に接続された抵抗302と、を備え、ゲート端子Gとドレイン端子Dの共通接続点がバイアス電圧Vbias1の供給端子303となっている。
この場合に、バイアス電圧Vbias1は、次式で表される。
ところで、図9のバイアス回路の消費電力を減らそうとする場合には、抵抗の抵抗値を大きくしてNチャネルMOSトランジスタを流れる電流を低減する必要がある。
したがって、図9の回路を半導体回路として構成する場合には、抵抗の面積の増加を招き、コストアップにつながるという問題点があった。
そこで、本発明の目的は、低消費電力、低コストでバイアス電圧被供給回路におけるトランジスタのスレショルド電圧の製造ばらつきに追従したバイアス電圧を印加することができるバイアス回路を備えた半導体装置を提供することにある。
したがって、図9の回路を半導体回路として構成する場合には、抵抗の面積の増加を招き、コストアップにつながるという問題点があった。
そこで、本発明の目的は、低消費電力、低コストでバイアス電圧被供給回路におけるトランジスタのスレショルド電圧の製造ばらつきに追従したバイアス電圧を印加することができるバイアス回路を備えた半導体装置を提供することにある。
上記課題を解決するため、本発明は、第1MOSトランジスタを含み、前記第1MOSトランジスタのスレッショルド電圧に比例したバイアス電圧を生成するバイアス回路と、第2MOSトランジスタを含み前記バイアス電圧が印加された状態で動作するバイアス電圧被印加回路と、を備え、前記第1MOSトランジスタと前記第2MOSトランジスタとは、同一工程で同一基板上に形成したことを特徴としている。
上記構成によれば、バイアス電圧被印加回路に印加されるバイアス電圧は第2MOSトランジスタのスレッショルド電圧に比例するものとなる。
上記構成によれば、バイアス電圧被印加回路に印加されるバイアス電圧は第2MOSトランジスタのスレッショルド電圧に比例するものとなる。
この場合において、前記バイアス回路は、前記第1MOSトランジスタのドレイン端子と、電源との間に直列に抵抗が接続され、前記第1MOSトランジスタのゲート端子が前記電源に接続され、前記ドレイン端子と前記抵抗との間の接続点がバイアス電圧出力端子とされているようにしてもよい。
また、前記第1MOSトランジスタおよび前記第2MOSトランジスタは、NチャネルMOSトランジスタであり、前記電源は、高電位側電源であるようにしてもよい。
さらに、前記バイアス電圧被印加回路は、前記第2MOSトランジスタのゲート端子が前記バイアス電圧被印加回路の入力端子に接続されているようにしてもよい。
さらにまた、前記バイアス電圧被印加回路は、ロウノイズアンプとして構成されているようにしてもよい。
また、前記第1MOSトランジスタおよび前記第2MOSトランジスタは、NチャネルMOSトランジスタであり、前記電源は、高電位側電源であるようにしてもよい。
さらに、前記バイアス電圧被印加回路は、前記第2MOSトランジスタのゲート端子が前記バイアス電圧被印加回路の入力端子に接続されているようにしてもよい。
さらにまた、前記バイアス電圧被印加回路は、ロウノイズアンプとして構成されているようにしてもよい。
次に、本発明の好適な実施の形態について図面を参照して説明する。
図1は、バイアス回路の原理回路図である。
バイアス回路10は、高電位側電源VDDにゲート端子Gが接続され、低電位側電源VSSにソース端子Sが接続されたNチャネルMOSトランジスタ11と、高電位側電源VDDとNチャネルMOSトランジスタ11のドレイン端子Dとの間に接続された抵抗12と、を備えている。
この場合において、バイアス電圧Vbiasは、次式で表される。
図1は、バイアス回路の原理回路図である。
バイアス回路10は、高電位側電源VDDにゲート端子Gが接続され、低電位側電源VSSにソース端子Sが接続されたNチャネルMOSトランジスタ11と、高電位側電源VDDとNチャネルMOSトランジスタ11のドレイン端子Dとの間に接続された抵抗12と、を備えている。
この場合において、バイアス電圧Vbiasは、次式で表される。
次に、バイアス回路の動作原理について説明する。
図2は、スレッショルド電圧とバイアス電圧との電圧関係の説明図である。
バイアス回路を構成するNチャネルMOSトランジスタ11と、バイアス電圧Vbiasが供給される回路を構成するMOSトランジスタを同一工程で同一基板上に形成した場合にロットのばらつきにより、回路を構成するMOSトランジスタのスレッショルド電圧が回路設計時に想定している標準的なスレッショルド電圧の場合と比較して、高くなった場合には、バイアス回路を構成するNチャネルMOSトランジスタ11のスレッショルド電圧も高くなるため、バイアス電圧Vbiasも高くなる。
図2は、スレッショルド電圧とバイアス電圧との電圧関係の説明図である。
バイアス回路を構成するNチャネルMOSトランジスタ11と、バイアス電圧Vbiasが供給される回路を構成するMOSトランジスタを同一工程で同一基板上に形成した場合にロットのばらつきにより、回路を構成するMOSトランジスタのスレッショルド電圧が回路設計時に想定している標準的なスレッショルド電圧の場合と比較して、高くなった場合には、バイアス回路を構成するNチャネルMOSトランジスタ11のスレッショルド電圧も高くなるため、バイアス電圧Vbiasも高くなる。
この結果、バイアス電圧Vbiasが供給される回路を構成するMOSトランジスタのオーバードライブ電圧は、回路を構成するMOSトランジスタのスレッショルド電圧が標準的な場合と比較してあまり変化しないため、バイアス電圧Vbiasが供給される回路における電流などの変化が小さくなる。
同様に、回路を構成するMOSトランジスタのスレッショルド電圧が回路設計時に想定している標準的なスレッショルド電圧の場合と比較して、低くなった場合には、バイアス回路を構成するNチャネルMOSトランジスタ11のスレッショルド電圧も低くなるため、バイアス電圧Vbiasも低くなる。
この結果、バイアス電圧Vbiasが供給される回路を構成するMOSトランジスタのオーバードライブ電圧は、回路を構成するMOSトランジスタのスレッショルド電圧が標準的な場合と比較してあまり変化しないため、バイアス電圧Vbiasが供給される回路における電流などの変化が小さくなる。
同様に、回路を構成するMOSトランジスタのスレッショルド電圧が回路設計時に想定している標準的なスレッショルド電圧の場合と比較して、低くなった場合には、バイアス回路を構成するNチャネルMOSトランジスタ11のスレッショルド電圧も低くなるため、バイアス電圧Vbiasも低くなる。
この結果、バイアス電圧Vbiasが供給される回路を構成するMOSトランジスタのオーバードライブ電圧は、回路を構成するMOSトランジスタのスレッショルド電圧が標準的な場合と比較してあまり変化しないため、バイアス電圧Vbiasが供給される回路における電流などの変化が小さくなる。
次に実施形態を具体的な回路に適用した場合について説明する。
図3は、無線通信装置のRF段に本実施形態のバイアス回路を適用した場合の説明図である。
無線通信装置20は、大別すると、電波を受信し、受信信号を出力するアンテナ21と、受信信号を増幅して増幅受信信号を出力するロウノイズアンプ(LNA)22と、中間周波数を生成するための局部発振信号を出力する局部発振器23と、局部発振信号と増幅受信信号とを混合して増幅受信信号の周波数を中間周波数に下げるためのミキサー24と、ミキサー24の出力信号のうち、不要成分を除去するロウパスフィルタ(LPF)25と、ロウパスフィルタ25の出力信号の波形成形を行うコンパレータ26と、ロウパスフィルタ25の出力信号に基づいて受信信号の強度に応じた直流電圧を出力するRSSI回路27と、コンパレータ26およびRSSI回路27の出力信号に基づいてデータ処理を行うベースバンド回路28と、を備えている。
上記構成において、アンテナ21は、電波を受信し、受信信号をロウノイズアンプ22に出力する。ロウノイズアンプ22は、受信信号を増幅して増幅受信信号をミキサー24に出力する。
図3は、無線通信装置のRF段に本実施形態のバイアス回路を適用した場合の説明図である。
無線通信装置20は、大別すると、電波を受信し、受信信号を出力するアンテナ21と、受信信号を増幅して増幅受信信号を出力するロウノイズアンプ(LNA)22と、中間周波数を生成するための局部発振信号を出力する局部発振器23と、局部発振信号と増幅受信信号とを混合して増幅受信信号の周波数を中間周波数に下げるためのミキサー24と、ミキサー24の出力信号のうち、不要成分を除去するロウパスフィルタ(LPF)25と、ロウパスフィルタ25の出力信号の波形成形を行うコンパレータ26と、ロウパスフィルタ25の出力信号に基づいて受信信号の強度に応じた直流電圧を出力するRSSI回路27と、コンパレータ26およびRSSI回路27の出力信号に基づいてデータ処理を行うベースバンド回路28と、を備えている。
上記構成において、アンテナ21は、電波を受信し、受信信号をロウノイズアンプ22に出力する。ロウノイズアンプ22は、受信信号を増幅して増幅受信信号をミキサー24に出力する。
一方、局部発振器23は、局部発振信号をミキサー24に出力する。
これらの結果、ミキサー24は、局部発振信号と増幅受信信号とを混合して増幅受信信号の周波数を中間周波数に下げて、ロウパスフィルタ25に出力する。ロウパスフィルタ25は、ミキサー24の出力信号のうち、不要成分を除去してコンパレータ26およびRSSI回路27に出力する。
コンパレータ26は、ロウパスフィルタ25の出力信号の波形成形を行ってベースバンド回路28に出力し、RSSI回路27は、ロウパスフィルタ25の出力信号に基づいて受信信号の強度に応じた直流電圧をベースバンド回路28に出力する。
これらの結果、ベースバンド回路28は、コンパレータ26およびRSSI回路27の出力信号に基づいてデータ処理を行う。
これらの結果、ミキサー24は、局部発振信号と増幅受信信号とを混合して増幅受信信号の周波数を中間周波数に下げて、ロウパスフィルタ25に出力する。ロウパスフィルタ25は、ミキサー24の出力信号のうち、不要成分を除去してコンパレータ26およびRSSI回路27に出力する。
コンパレータ26は、ロウパスフィルタ25の出力信号の波形成形を行ってベースバンド回路28に出力し、RSSI回路27は、ロウパスフィルタ25の出力信号に基づいて受信信号の強度に応じた直流電圧をベースバンド回路28に出力する。
これらの結果、ベースバンド回路28は、コンパレータ26およびRSSI回路27の出力信号に基づいてデータ処理を行う。
ここで、ロウノイズアンプ22についてより詳細に説明する。
図4は、ロウノイズアンプの具体的回路構成図である。
ロウノイズアンプ22は、大別すると、バイアス回路100と、アンプ回路200と、を備えている。この場合において、バイアス回路100と、アンプ回路200とは、同一工程において同一基板上に形成される半導体装置を構成している。従って、後述するNチャネルMOSトランジスタ101と、NチャネルMOSトランジスタ201とは、スレッショルド電圧の典型的なMOSトランジスタに対する傾向は同じとなっている。
バイアス回路100は、高電位側電源VDDにゲート端子Gが接続され、低電位側電源VSSにソース端子Sが接続されたNチャネルMOSトランジスタ101と、高電位側電源VDDとNチャネルMOSトランジスタ101のドレイン端子Dとの間に接続された抵抗102と、を備えている。
アンプ回路部は、入力RF信号を増幅するためのNチャネルMOSトランジスタ201を備えている。このNチャネルMOSトランジスタ201のソース端子は低電位側電源VSSに接続され、ゲート端子Gにはコンデンサ205が接続されている。このコンデンサ205の他端はRF入力端子として機能している。
図4は、ロウノイズアンプの具体的回路構成図である。
ロウノイズアンプ22は、大別すると、バイアス回路100と、アンプ回路200と、を備えている。この場合において、バイアス回路100と、アンプ回路200とは、同一工程において同一基板上に形成される半導体装置を構成している。従って、後述するNチャネルMOSトランジスタ101と、NチャネルMOSトランジスタ201とは、スレッショルド電圧の典型的なMOSトランジスタに対する傾向は同じとなっている。
バイアス回路100は、高電位側電源VDDにゲート端子Gが接続され、低電位側電源VSSにソース端子Sが接続されたNチャネルMOSトランジスタ101と、高電位側電源VDDとNチャネルMOSトランジスタ101のドレイン端子Dとの間に接続された抵抗102と、を備えている。
アンプ回路部は、入力RF信号を増幅するためのNチャネルMOSトランジスタ201を備えている。このNチャネルMOSトランジスタ201のソース端子は低電位側電源VSSに接続され、ゲート端子Gにはコンデンサ205が接続されている。このコンデンサ205の他端はRF入力端子として機能している。
コンデンサ205とNチャネルMOSトランジスタ201のゲート端子Gの接続点には抵抗203が接続されており、コンデンサ205と協働してハイパスフィルタとして機能している。さらに抵抗203の他端には、低電位側電源VSSとの間にバイパスコンデンサとして機能するコンデンサ207が直列に接続され、インピーダンスノイズを低減している。
この抵抗203とコンデンサ207との接続点には、バイアス回路100のNチャネルMOSトランジスタ101のドレイン端子Dが接続され、バイアス電圧Vbiasが印加されている。
一方、NチャネルMOSトランジスタ201のドレイン端子Dには、NチャネルMOSトランジスタ202のソース端子Sが接続されている。このNチャネルMOSトランジスタ202のゲート端子Gは、高電位側電源VDDに接続され、ドレイン端子Dは、抵抗204を介して高電位側電源VDDに接続されている。
NチャネルMOSトランジスタ202のドレイン端子と抵抗204と接続点には、コンデンサ206を介してRF出力端子が接続されている。
この抵抗203とコンデンサ207との接続点には、バイアス回路100のNチャネルMOSトランジスタ101のドレイン端子Dが接続され、バイアス電圧Vbiasが印加されている。
一方、NチャネルMOSトランジスタ201のドレイン端子Dには、NチャネルMOSトランジスタ202のソース端子Sが接続されている。このNチャネルMOSトランジスタ202のゲート端子Gは、高電位側電源VDDに接続され、ドレイン端子Dは、抵抗204を介して高電位側電源VDDに接続されている。
NチャネルMOSトランジスタ202のドレイン端子と抵抗204と接続点には、コンデンサ206を介してRF出力端子が接続されている。
上記構成の結果、RF入力端子から入力されたRF信号がMOSトランジスタ201によって増幅されるに際し、バイアス回路100により印加されるバイアス電圧Vbiasは、MOSトランジスタ201のスレッショルド電圧VTHがロットばらつきにより変動したとしても、そのスレッショルド電圧VTHに追従して変動することとなる。
より詳細には、MOSトランジスタ201のスレッショルド電圧VTHが高くなると、MOSトランジスタ201と同一工程で同一基板上に形成されたMOSトランジスタ101のスレッショルド電圧VTHも高くなり、MOSトランジスタ101のドレイン−ソース間を流れる電流が減る方向となって、バイアス電圧Vbiasが高くなる。
同様に、MOSトランジスタ201のスレッショルド電圧VTHが低くなると、MOSトランジスタ201と同一工程で同一基板上に形成されたMOSトランジスタ101のスレッショルド電圧VTHも低くなり、MOSトランジスタ101のドレイン−ソース間を流れる電流が増える方向になり、バイアス電圧Vbiasが低くなる。
より詳細には、MOSトランジスタ201のスレッショルド電圧VTHが高くなると、MOSトランジスタ201と同一工程で同一基板上に形成されたMOSトランジスタ101のスレッショルド電圧VTHも高くなり、MOSトランジスタ101のドレイン−ソース間を流れる電流が減る方向となって、バイアス電圧Vbiasが高くなる。
同様に、MOSトランジスタ201のスレッショルド電圧VTHが低くなると、MOSトランジスタ201と同一工程で同一基板上に形成されたMOSトランジスタ101のスレッショルド電圧VTHも低くなり、MOSトランジスタ101のドレイン−ソース間を流れる電流が増える方向になり、バイアス電圧Vbiasが低くなる。
以下、実施形態の効果について説明する。
まず電流特性について、従来と実施形態とで比較する。
図5はバイアス電圧を固定した場合(従来)の電流特性の説明図である。
バイアスを固定していた場合には、図4に示すように、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp11に対し、ロットばらつきによってスレッショルド電圧VTHが低めになった場合には、バイアス電圧も低くなり、オーバードライブ電圧が高くなるため、より大きな電流が流れる電流特性LL11を有することとなる。
逆に典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp11に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合には、バイアス電圧も高くなるため、オーバードライブ電圧が低くなり、流れる電流が小さくなる電流特性LH11を有することとなる。
まず電流特性について、従来と実施形態とで比較する。
図5はバイアス電圧を固定した場合(従来)の電流特性の説明図である。
バイアスを固定していた場合には、図4に示すように、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp11に対し、ロットばらつきによってスレッショルド電圧VTHが低めになった場合には、バイアス電圧も低くなり、オーバードライブ電圧が高くなるため、より大きな電流が流れる電流特性LL11を有することとなる。
逆に典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp11に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合には、バイアス電圧も高くなるため、オーバードライブ電圧が低くなり、流れる電流が小さくなる電流特性LH11を有することとなる。
図6は、実施形態のバイアス回路を設けた場合の電流特性の説明図である。
図6に示すように、図5の場合と比較して、スレッショルド電圧VTHの影響が低減され、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp1に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合の電流特性LH1およびロットばらつきによってスレッショルド電圧VTHが低めになった場合の電流特性LL1の双方とも、オーバードライブ電圧ひいてはMOSトランジスタの電流が安定しているのが分かる。
図6に示すように、図5の場合と比較して、スレッショルド電圧VTHの影響が低減され、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp1に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合の電流特性LH1およびロットばらつきによってスレッショルド電圧VTHが低めになった場合の電流特性LL1の双方とも、オーバードライブ電圧ひいてはMOSトランジスタの電流が安定しているのが分かる。
次にロウノイズアンプのゲイン特性について、従来と実施形態とで比較する。
図7はバイアス電圧を固定した場合(従来)のロウノイズアンプのゲイン特性の説明図である。
図7に示すようにバイアスを固定していた場合には、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタのゲイン特性Ltyp12 に対し、ロットばらつきによってスレッショルド電圧VTHが低めになった場合には、バイアス電圧Vbiasも低くなるため、オーバードライブ電圧が高くなるため、ゲインが高くなる方にシフトするゲイン特性LH12を有することとなる。
逆に典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp12に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合には、バイアス電圧Vbiasも高くなるため、ゲインが低くなる方にシフトするゲイン特性LL12を有することとなる。
図7はバイアス電圧を固定した場合(従来)のロウノイズアンプのゲイン特性の説明図である。
図7に示すようにバイアスを固定していた場合には、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタのゲイン特性Ltyp12 に対し、ロットばらつきによってスレッショルド電圧VTHが低めになった場合には、バイアス電圧Vbiasも低くなるため、オーバードライブ電圧が高くなるため、ゲインが高くなる方にシフトするゲイン特性LH12を有することとなる。
逆に典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの電流特性Ltyp12に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合には、バイアス電圧Vbiasも高くなるため、ゲインが低くなる方にシフトするゲイン特性LL12を有することとなる。
図8は、実施形態のバイアス回路を設けた場合のゲイン特性の説明図である。
図8に示すように、図7の場合と比較して、スレッショルド電圧VTHの影響が低減され、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの場合のゲイン特性Ltyp2に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合のゲイン特性LH2 およびロットばらつきによってスレッショルド電圧VTHが低めになった場合のゲイン特性LL2 の双方とも、オーバードライブ電圧ひいてはロウノイズアンプのゲイン特性が安定しているのがわかる。
図8に示すように、図7の場合と比較して、スレッショルド電圧VTHの影響が低減され、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの場合のゲイン特性Ltyp2に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合のゲイン特性LH2 およびロットばらつきによってスレッショルド電圧VTHが低めになった場合のゲイン特性LL2 の双方とも、オーバードライブ電圧ひいてはロウノイズアンプのゲイン特性が安定しているのがわかる。
次にロウノイズアンプのNF特性について、従来と実施形態とで比較する。
図9はバイアス電圧を固定した場合(従来)のロウノイズアンプのNF(Noise Figure:雑音指数)特性の説明図である。
図9に示すようにバイアスを固定していた場合には、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタのNF特性Ltyp13に対し、ロットばらつきによってスレッショルド電圧VTHが低めになった場合には、バイアス電圧Vbiasも低くなり、オーバードライブ電圧が高くなるため、NFが小さくなる方に多少シフトするNF特性LH13を有することとなる。
逆に典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタのNF特性Ltyp13に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合には、バイアス電圧Vbiasも高くなるため、NFが非常に大きくなる方にシフトするNF特性LL13を有することとなる。
図9はバイアス電圧を固定した場合(従来)のロウノイズアンプのNF(Noise Figure:雑音指数)特性の説明図である。
図9に示すようにバイアスを固定していた場合には、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタのNF特性Ltyp13に対し、ロットばらつきによってスレッショルド電圧VTHが低めになった場合には、バイアス電圧Vbiasも低くなり、オーバードライブ電圧が高くなるため、NFが小さくなる方に多少シフトするNF特性LH13を有することとなる。
逆に典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタのNF特性Ltyp13に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合には、バイアス電圧Vbiasも高くなるため、NFが非常に大きくなる方にシフトするNF特性LL13を有することとなる。
図10は、実施形態のバイアス回路を設けた場合のNF特性の説明図である。
図10に示すように、図9の場合と比較して、スレッショルド電圧VTHの影響が低減され、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの場合のNF特性Ltyp3に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合のNF特性LH3 およびロットばらつきによってスレッショルド電圧VTHが低めになった場合のNF特性LL3 の双方とも、オーバードライブ電圧ひいてはロウノイズアンプのNFが安定しているのがわかる。
図10に示すように、図9の場合と比較して、スレッショルド電圧VTHの影響が低減され、典型的(typical)なスレッショルド電圧VTHを有するMOSトランジスタの場合のNF特性Ltyp3に対し、ロットばらつきによってスレッショルド電圧VTHが高めになった場合のNF特性LH3 およびロットばらつきによってスレッショルド電圧VTHが低めになった場合のNF特性LL3 の双方とも、オーバードライブ電圧ひいてはロウノイズアンプのNFが安定しているのがわかる。
図11は、抵抗値と設定電流との関係説明図である。
図12に示した従来のバイアス回路においては、図12中、曲線L14で示すように、設定電流を低くとるほど、抵抗の抵抗値を非常に大きくする必要があったが、本実施形態のバイアス回路を設けた場合には、図12中、曲線L4で示すように、抵抗102の抵抗値を低く抑えることができ、半導体装置の面積の増加を招くことなく、最適なバイアス電圧を印加することが可能となる。
図12に示した従来のバイアス回路においては、図12中、曲線L14で示すように、設定電流を低くとるほど、抵抗の抵抗値を非常に大きくする必要があったが、本実施形態のバイアス回路を設けた場合には、図12中、曲線L4で示すように、抵抗102の抵抗値を低く抑えることができ、半導体装置の面積の増加を招くことなく、最適なバイアス電圧を印加することが可能となる。
以上の説明においては、MOSトランジスタとして、NチャネルMOSトランジスタを用いていたが、電源の極性を反転させることにより、PチャネルMOSトランジスタを用いても同様の構成を採ることが可能となる。
以上の説明においては、バイアス電圧被印加回路として、ロウノイズアンプを例として説明したが、これに限るものではなく、バイアス電圧が印加されるバイアス電圧被印加回路を備えた半導体回路であれば同様に適用が可能である。
以上の説明においては、バイアス電圧被印加回路として、ロウノイズアンプを例として説明したが、これに限るものではなく、バイアス電圧が印加されるバイアス電圧被印加回路を備えた半導体回路であれば同様に適用が可能である。
10…バイアス回路、11…MOSトランジスタ(第1MOSトランジスタ)、12…抵抗、20…無線通信装置、21…アンテナ、22…ロウノイズアンプ(LNA)、23…局部発振器、24…ミキサー、25…ロウパスフィルタ(LPF)、26…コンパレータ、27…RSSI回路、28…ベースバンド回路、101…NチャネルMOSトランジスタ(第1MOSトランジスタ)、102…抵抗、200…アンプ回路、201…NチャネルMOSトランジスタ(第2MOSトランジスタ)。
Claims (5)
- 第1MOSトランジスタを含み、前記第1MOSトランジスタのスレッショルド電圧に比例したバイアス電圧を生成するバイアス回路と、
第2MOSトランジスタを含み前記バイアス電圧が印加された状態で動作するバイアス電圧被印加回路と、を備え、
前記第1MOSトランジスタと前記第2MOSトランジスタとは、同一工程で同一基板上に形成したことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記バイアス回路は、前記第1MOSトランジスタのドレイン端子と、電源との間に直列に抵抗が接続され、前記第1MOSトランジスタのゲート端子が前記電源に接続され、
前記ドレイン端子と前記抵抗との間の接続点がバイアス電圧出力端子とされていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1MOSトランジスタおよび前記第2MOSトランジスタは、NチャネルMOSトランジスタであり、
前記電源は、高電位側電源であることを特徴とする半導体装置。 - 請求項1ないし請求項3のいずれかに記載の半導体装置において、
前記バイアス電圧被印加回路は、前記第2MOSトランジスタのゲート端子が前記バイアス電圧被印加回路の入力端子に接続されていることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記バイアス電圧被印加回路は、ロウノイズアンプとして構成されていることを特徴とする半導体装置。
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JP2005283868A JP2007096779A (ja) | 2005-09-29 | 2005-09-29 | 半導体装置 |
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JP5668850B2 (ja) * | 2011-06-23 | 2015-02-12 | トヨタ自動車株式会社 | 車両の駆動制御装置 |
WO2016181946A1 (ja) * | 2015-05-13 | 2016-11-17 | コニカミノルタ株式会社 | 記録ヘッドの駆動回路及び画像記録装置 |
-
2005
- 2005-09-29 JP JP2005283868A patent/JP2007096779A/ja active Pending
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