JP6787343B2 - 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置 - Google Patents

比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置 Download PDF

Info

Publication number
JP6787343B2
JP6787343B2 JP2017560060A JP2017560060A JP6787343B2 JP 6787343 B2 JP6787343 B2 JP 6787343B2 JP 2017560060 A JP2017560060 A JP 2017560060A JP 2017560060 A JP2017560060 A JP 2017560060A JP 6787343 B2 JP6787343 B2 JP 6787343B2
Authority
JP
Japan
Prior art keywords
signal
signal input
input
transistor
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017560060A
Other languages
English (en)
Other versions
JPWO2017119220A1 (ja
Inventor
雅樹 榊原
雅樹 榊原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPWO2017119220A1 publication Critical patent/JPWO2017119220A1/ja
Application granted granted Critical
Publication of JP6787343B2 publication Critical patent/JP6787343B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
    • H03M1/406—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using current mode circuits, i.e. circuits in which the information is represented by current values rather than by voltage values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/392—Arrangements for selecting among plural operation modes, e.g. for multi-standard operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Description

本技術は、比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置に関する。詳しくは、複数の信号が入力される比較装置およびこの比較装置を有するアナログデジタル変換装置、固体撮像素子および撮像装置に関する。
従来、画素が２次元行列状に配置された撮像素子において、１行毎に画素の画像信号を出力させるとともに、１行分の画像信号を順次アナログデジタル変換し、デジタルの画像信号として出力する撮像装置が使用されている。近年における画像信号出力の高速化の要求に対応するため、各画素にアナログデジタル変換装置を配置し、全ての画素において同時にアナログデジタル変換を行うことにより、アナログデジタル変換を高速化するシステムが提案されている。例えば、フォトダイオードにより生成されたアナログの画像信号と参照信号とを比較する比較部およびその比較結果に基づいて生成されたデジタルの信号を保持するラッチを有するアナログデジタル変換装置を画素に配置したシステムが提案されている。ここで、参照信号とは、電圧がランプ状に変化する信号であり、撮像装置に配置された全ての画素のアナログデジタル変換装置に共通に入力される信号である。上述のシステムでは、比較部において、アナログの画像信号と参照信号との比較が行われる。そして、参照信号の電圧がアナログの画像信号の電圧より低い状態から高い状態，もしくは，高い状態から低い状態へ移行した際に、この電圧の変化が検出されて比較結果として出力される。また、ラッチには参照信号の電圧に対応するデジタルの信号であるコードワードが入力され、入力されたコードワードが比較部における検出結果に基づいてラッチに保持される。その後、ラッチに保持されたコードワードがアナログデジタル変換の結果として出力される（例えば、非特許文献１参照。）。
D. Yang, B. Fowler, and A. El Gamal, "A Nyquist Rate Pixel Level ADC for CMOS Image Sensors," Proc. of IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240 (1998).
上述の従来技術では、複数のフォトダイオードを有する画素に適用する場合に、フォトダイオード毎にアナログデジタル変換装置を配置する必要があるため、画素の構成が複雑になるという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、複数の信号を入力可能な比較部を有するアナログデジタル変換装置を使用して複数のフォトダイオードを有する画素のアナログデジタル変換装置を共通化し、画素の構成を簡略化することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号が制御端子に入力される複数の信号入力トランジスタと、上記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、上記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された上記信号入力トランジスタと上記参照入力トランジスタとにより構成される上記差動対に上記入力信号および上記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、上記複数の信号入力トランジスタおよび上記参照入力トランジスタの何れか１つに流れる電流が上記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を上記入力信号と上記参照信号との比較の結果として出力する負荷部とを具備する比較装置である。これにより、複数の信号入力トランジスタの何れか１つが選択され、この選択された信号入力トランジスタの入力信号と参照信号との比較が行われるという作用をもたらす。
また、この第１の側面において、上記信号入力トランジスタ選択部は、上記複数の信号入力トランジスタのうち上記選択の対象でない信号入力トランジスタの上記制御端子に当該信号入力トランジスタを非導通状態にする電圧を印加することにより上記選択を行ってもよい。これにより、選択の対象でない信号入力トランジスタが非導通状態になるという作用をもたらす。
また、この第１の側面において、上記信号入力トランジスタ選択部は、上記複数の信号入力トランジスタのうち上記選択の対象でない信号入力トランジスタに流れる電流を遮断することにより上記選択を行ってもよい。これにより、選択の対象でない信号入力トランジスタに流れる電流が遮断されるという作用をもたらす。
また、この第１の側面において、上記負荷部は、上記複数の信号入力トランジスタに電流を供給する電流源により構成されてもよい。これにより、電流源により、電流の変化が電圧の変化に変換されるという作用をもたらす。
また、この第１の側面において、上記負荷部は、上記参照入力トランジスタに流れる電流とほぼ等しい電流を上記複数の信号入力トランジスタに対して供給するカレントミラー回路により構成されてもよい。これにより、カレントミラー回路により負荷部が構成されるという作用をもたらす。
また、この第１の側面において、入力信号が制御端子に入力される複数の信号入力トランジスタと、上記複数の信号入力トランジスタのそれぞれと差動対を構成して参照信号が制御端子に入力される複数の参照入力トランジスタと、上記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された上記信号入力トランジスタと上記複数の参照入力トランジスタのうちの１つとにより構成される上記差動対に上記入力信号および上記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、上記複数の信号入力トランジスタおよび上記複数の参照入力トランジスタの何れか１つに流れる電流が上記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を上記入力信号と上記参照信号との比較の結果として出力する負荷部とを具備してもよい。これにより、複数の差動対の何れか１つが選択され、この選択された差動対において入力信号と参照信号との比較が行われるという作用をもたらす。
また、この第１の側面において、上記信号入力トランジスタ選択部は、複数の上記差動対のうち上記選択の対象でない信号入力トランジスタを含む上記差動対に流れる電流を遮断することにより上記選択を行ってもよい。これにより、選択の対象でない信号入力トランジスタを含む差動対に流れる電流が遮断されるという作用をもたらす。
また、この第１の側面において、上記信号入力トランジスタ選択部は、上記複数の差動対のそれぞれに接続されて上記差動対に流れる電流を制御する複数の定電流電源により構成されて上記選択の対象でない信号入力トランジスタを含む上記差動対に流れる電流を上記定電流電源により遮断してもよい。これにより、定電流電源により選択の対象でない信号入力トランジスタを含む差動対に流れる電流が遮断されるという作用をもたらす。
また、本技術の第２の側面は、入力信号が制御端子に入力される複数の信号入力トランジスタと、上記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、上記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された上記信号入力トランジスタと上記参照入力トランジスタとにより構成される上記差動対に上記入力信号および上記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、上記複数の信号入力トランジスタおよび上記参照入力トランジスタの何れか１つに流れる電流が上記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を上記入力信号と上記参照信号との比較の結果として出力する負荷部と、上記参照信号に応じたデジタルの信号を上記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を上記入力信号に対するアナログデジタル変換の結果として出力する保持部とを具備するアナログデジタル変換装置である。これにより、複数の信号入力トランジスタの何れか１つが選択され、この選択された信号入力トランジスタの入力信号と参照信号との比較が行われるという作用をもたらす。
また、本技術の第３の側面は、入射した光に応じた信号を生成する光電変換部と、上記生成された信号がそれぞれ制御端子に入力される複数の信号入力トランジスタと、上記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、上記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された上記信号入力トランジスタと上記参照入力トランジスタとにより構成される上記差動対に上記入力信号および上記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、上記複数の信号入力トランジスタおよび上記参照入力トランジスタの何れか１つに流れる電流が上記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を上記入力信号と上記参照信号との比較の結果として出力する負荷部と、上記参照信号に応じたデジタルの信号を上記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を上記生成された信号に対するアナログデジタル変換の結果として出力する保持部とを具備する固体撮像素子である。これにより、複数の信号入力トランジスタの何れか１つが選択され、この選択された信号入力トランジスタの入力信号と参照信号との比較が行われるという作用をもたらす。
また、本技術の第４の側面は、入射した光に応じた信号を生成する複数の光電変換部と、上記生成された信号がそれぞれ制御端子に入力される複数の信号入力トランジスタと、上記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、上記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された上記信号入力トランジスタと上記参照入力トランジスタとにより構成される上記差動対に上記生成された信号および上記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、上記複数の信号入力トランジスタおよび上記参照入力トランジスタの何れか１つに流れる電流が上記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を上記生成された信号と上記参照信号との比較の結果として出力する負荷部と、上記参照信号に応じたデジタルの信号を上記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を上記生成された信号に対するアナログデジタル変換の結果として出力する保持部と、上記出力されたデジタルの信号を処理する処理回路とを具備する撮像装置である。これにより、複数の信号入力トランジスタの何れか１つが選択され、この選択された信号入力トランジスタの入力信号と参照信号との比較が行われるという作用をもたらす。
本技術によれば、比較部において複数のアナログの信号を選択して参照信号との比較を行うことにより、アナログデジタル変換装置の構成を簡略化する。という優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における撮像装置の構成例を示す図である。 本技術の実施の形態における垂直駆動部４０の構成例を示す図である。 本技術の実施の形態における水平制御部５０の構成例を示す図である。 本技術の第１の実施の形態における画素１００の構成例を示す図である。 本技術の第１の実施の形態における光電変換部１１０の構成例を示す図である。 本技術の第１の実施の形態における比較部１５０の構成例を示す図である。 本技術の第１の実施の形態における比較出力処理部１６０の構成例を示す図である。 本技術の実施の形態における変換結果保持部１７０の構成例を示す図である。 本技術の実施の形態における時刻コード転送部２００の構成例を示す図である。 本技術の第１の実施の形態におけるアナログデジタル変換処理の一例を示す図である。 本技術の第１の実施の形態におけるアナログデジタル変換処理の一例を示す図である。 本技術の第２の実施の形態における光電変換部１１０の構成例を示す図である。 本技術の第３の実施の形態における比較部１５０の構成例を示す図である。 本技術の第２の実施の形態におけるアナログデジタル変換処理の一例を示す図である。 本技術の第４の実施の形態における比較部１５０の構成例を示す図である。 本技術の第５の実施の形態における画素１００の構成例を示す図である。 本技術の第５の実施の形態における光電変換部１１０の構成例を示す図である。 本技術の第５の実施の形態における比較部１５０の構成例を示す図である。 本技術の第６の実施の形態における比較部１５０の構成例を示す図である。 本技術の第７の実施の形態における比較出力処理部１６０の構成例を示す図である。 本技術の第７の実施の形態におけるパルス幅変更部１６４の構成例を示す図である。 本技術の第７の実施の形態の変形例における比較出力処理部１６０の構成例を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（複数の信号入力トランジスタを有する比較部を使用する場合の例）
２．第２の実施の形態（複数のフォトダイオードを有する光電変換部を使用する場合の例）
３．第３の実施の形態（複数の信号入力トランジスタと複数の参照入力トランジスタとを有する比較部を使用する場合の例）
４．第４の実施の形態（複数の信号入力トランジスタと複数の参照入力トランジスタと複数の定電流電源を有する比較部を使用する場合の例）
５．第５の実施の形態（比較部の出力パルス幅を変更する場合の例）
＜１．第１の実施の形態＞
［撮像装置の構成］
図１は、本技術の実施の形態における撮像装置１の構成例を示す図である。この撮像装置１は、画素アレイ部１０と、時刻コード生成部２０と、参照信号生成部３０と、垂直駆動部４０、水平制御部５０とを備える。
画素アレイ部１０は、複数の画素１００が配置されて、画像信号を生成するものである。この画素アレイ部１０は、２次元行列状に配置されて画像信号を生成する画素１００と画素列の間に配置される複数の時刻コード転送部２００とにより構成される。画素１００は、光電変換を行ってアナログの画像信号を生成し、このアナログの画像信号に対してアナログデジタル変換を行うものである。その後、画素１００は、アナログデジタル変換の結果として後述する時刻コードを出力する。時刻コード転送部２００は、この時刻コードを転送するものである。信号線１０１は、画素１００と時刻コード転送部２００とを接続する信号線である。画素１００および時刻コード転送部２００の構成の詳細については、後述する。なお、画素アレイ部１０は、請求の範囲に記載の固体撮像素子の一例である。
時刻コード生成部２０は、時刻コードを生成し、時刻コード転送部２００に対して出力するものである。ここで、時刻コードとは、画素１００におけるアナログデジタル変換の開始からの経過時間を示す符号である。この時刻コードは、変換後のデジタルの画像信号のビット数に等しいサイズであり、例えば、グレイコードを使用することができる。時刻コードは、信号線２１を介して時刻コード転送部２００に対して出力される。
参照信号生成部３０は、参照信号を生成し、画素１００に対して出力するものである。この参照信号は、画素１００におけるアナログデジタル変換の基準となる信号であり、例えば、電圧がランプ状に低下する信号を使用することができる。この参照信号は、信号線３１を介して出力される。また、時刻コード生成部２０による時刻コードの生成および出力は、参照信号生成部３０による参照信号の生成および出力と同期して実行される。これにより、時刻コード生成部２０および参照信号生成部３０から出力された時刻コードおよび参照信号は１対１に対応し、時刻コードから参照信号の電圧を取得することができる。後述する時刻コード復号部５２は、時刻コードから参照信号の電圧を取得することにより復号を行う。
垂直駆動部４０は、画素１００の制御信号等を生成して出力するものである。この制御信号は、信号線４１を介して画素１００に出力される。垂直駆動部４０の構成の詳細については、後述する。
水平制御部５０は、時刻コード転送部２００により転送された時刻コードを処理するものである。時刻コードは、信号線１１を介して水平制御部５０に入力される。水平制御部５０の構成の詳細については、後述する。なお、水平制御部５０は、請求の範囲に記載の処理回路の一例である。
［垂直制御部の構成］
図２は、本技術の実施の形態における垂直駆動部４０の構成例を示す図である。この垂直駆動部４０は、制御信号生成部４２と、電源部４３とを備える。
制御信号生成部４２は、画素１００の制御信号を生成して出力するものである。電源部４３は、画素１００の動作に必要となる電源を供給するものである。これらの制御信号および電源は、信号線４１により伝達される。同図に表したように、信号線４１は、複数の信号線（ＯＦＧ、ＯＦＤ、ＴＸ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＢＩＡＳ、ＩＮＩ、ＷＯＲＤ）および複数の電源線（Ｖｄｄ１、Ｖｄｄ２）により構成される。信号線（ＯＦＧ、ＯＦＤ、ＴＸ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＢＩＡＳ、ＩＮＩ、ＷＯＲＤ）は、制御信号生成部４２に接続され、画素１００の制御信号を伝達する。一方、電源線（Ｖｄｄ１、Ｖｄｄ２）は、電源部４３に接続されて電源の供給の用に供される。これらの信号線の詳細については後述する。
［水平制御部の構成］
図３は、本技術の実施の形態における水平制御部５０の構成例を示す図である。この水平制御部５０は、時刻コード復号部５２と、カラム信号処理部５３と、クロック信号生成部５４とを備える。
時刻コード復号部５２は、時刻コードを復号するものである。この復号により、アナログデジタル変換の結果であるデジタルの画像信号が生成される。この時刻コード復号部５２は、水平制御部５０に複数配置されており、画素アレイ部１０に配置された時刻コード転送部２００と１対１に対応している。これらの時刻コード復号部５２には、対応する時刻コード転送部２００から同時に時刻コードが入力される。この入力された時刻コードの復号は、これらの時刻コード復号部５２により、同時並行して行われる。その後、復号された複数のデジタルの画像信号は、カラム信号処理部５３に入力される。
カラム信号処理部５３は、時刻コード復号部５２により出力されたデジタルの画像信号を処理するものである。この処理として、後述する相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）を行うことができる。また、カラム信号処理部５３は、処理されたデジタルの画像信号に対して水平転送を行う。これは、複数の時刻コード復号部５２により同時に入力された複数のデジタルの画像信号に対応する処理済みの画像信号を順に転送して出力するものである。カラム信号処理部５３から出力された画像信号は、撮像装置１の出力画像信号に該当する。
［画素の構成］
図４は、本技術の第１の実施の形態における画素１００の構成例を示す図である。この画素１００は、光電変換部１１０と、光電変換部１２０と、光電変換部１３０と、光電変換部１４０と、アナログデジタル変換部（ＡＤ変換部）１９０とを備える。
光電変換部１１０乃至１４０は、光電変換を行って入射光に応じたアナログの画像信号を生成し、保持するものである。また、光電変換部１１０乃至１４０は、垂直駆動部４０により制御され、保持したアナログの画像信号をアナログデジタル変換部１９０の比較部１５０に対して出力する。これらのアナログの画像信号は信号線１０２乃至１０５を介して比較部１５０に対して出力される。光電変換部１１０等の構成の詳細については、後述する。
アナログデジタル変換部１９０は、光電変換部１１０等により生成されたアナログの画像信号をアナログデジタル変換するものである。このアナログデジタル変換部１９０は、比較部１５０と、比較出力処理部１６０と、変換結果保持部１７０とを備える。なお、アナログデジタル変換部１９０は、請求の範囲に記載のアナログデジタル変換装置の一例である。
比較部１５０は、参照信号生成部３０により生成された参照信号と光電変換部１１０等により出力されたアナログの画像信号とを比較するものである。比較結果は、信号線１０６を介して比較出力処理部１６０に対して出力される。この比較部１５０は、光電変換部１１０等から出力された複数のアナログの画像信号のうちの１つと参照信号との比較を行う。すなわち、信号線１０２乃至１０５のうちの１つの信号線により伝達されたアナログの画像信号の電圧と参照信号の電圧との比較が行われる。比較結果は電気信号として出力される。例えば、アナログの画像信号の電圧が参照信号の電圧より小さい時値「１」、アナログの画像信号の電圧が参照信号の電圧より大きい時値「０」の信号を出力することができる。比較部１５０の構成の詳細については、後述する。なお、比較部１５０は、請求の範囲に記載の比較装置の一例である。
比較出力処理部１６０は、比較部１５０により出力された比較結果を処理し、処理済みの比較結果を変換結果保持部１７０に対して出力するものである。処理済みの比較結果は、信号線１０７を介して変換結果保持部１７０に対して出力される。この処理として、例えば、レベル変換や波形の整形を行うことができる。
変換結果保持部１７０は、比較出力処理部１６０により出力された処理済みの比較結果に基づいて時刻コード転送部２００から出力された時刻コードをアナログデジタル変換の結果として保持するものである。この変換結果保持部１７０は、比較結果が、例えば、値「１」から「０」に変化した際に、時刻コード転送部２００から出力された時刻コードを保持する。この際の時刻コードは、時刻コード生成部２０により生成されて時刻コード転送部２００により画素１００に転送された時刻コードである。その後、変換結果保持部１７０は、垂直駆動部４０の制御により、保持した時刻コードを時刻コード転送部２００に対して出力する。時刻コード転送部２００は、この出力された時刻コードを水平制御部５０の時刻コード復号部５２に転送する。
前述のように、参照信号として高い電圧から低い電圧までランプ状に変化する信号を使用し、この参照信号の電圧がアナログの画像信号の電圧より高い状態から低い状態に移行した際の時刻コードを変換結果保持部１７０に保持することができる。すなわち、アナログの画像信号と参照信号とが略等しくなった際の時刻コードが変換結果保持部１７０に保持される。保持された時刻コードは、時刻コード復号部５２において対応する時刻における参照信号の電圧を表すデジタルの信号に変換される。これにより、光電変換部１１０により生成されたアナログの画像信号のアナログデジタル変換を行うことができる。なお、変換結果保持部１７０は、請求の範囲に記載の保持部の一例である。
［光電変換部の構成］
図５は、本技術の第１の実施の形態における光電変換部１１０の構成例を示す図である。この光電変換部１１０は、電荷生成部１１１と、生成電荷保持部１１３とを備える。また、電荷生成部１１１は、ＭＯＳトランジスタ５０２および５０３と、フォトダイオード５０１とを備える。ここで、ＭＯＳトランジスタ５０２および５０３には、ＮチャンネルＭＯＳトランジスタを使用することができる。また、光電変換部１１０には、複数の信号線（ＯＦＤ、ＯＦＧ、ＴＸ）が接続される。オーバーフロードレイン信号線ＯＦＤ（Overflow Drain）は、フォトダイオード５０１のリセット電圧を供給する信号線である。オーバーフローゲート信号線ＯＦＧ（Overflow Gate）は、ＭＯＳトランジスタ５０２に制御信号を伝達する信号線である。転送信号線ＴＸ（Transfer）は、ＭＯＳトランジスタ５０３に制御信号を伝達する信号線である。同図に表したように、オーバーフローゲート信号線ＯＦＧおよび転送信号線ＴＸは、何れもＭＯＳトランジスタのゲートに接続される。ゲートおよびソース間の閾値電圧以上の電圧（以下、オン信号と称する。）がこれらの信号線を通して入力されると、該当するＭＯＳトランジスタが導通状態になる。
ＭＯＳトランジスタ５０２のドレインおよびゲートは、それぞれオーバーフロードレイン信号線ＯＦＤおよびオーバーフローゲート信号線ＯＦＧに接続される。ＭＯＳトランジスタ５０２のソースは、フォトダイオード５０１のカソードおよびＭＯＳトランジスタ５０３のソースに接続される。フォトダイオード５０１のアノードは接地される。ＭＯＳトランジスタ５０３のゲートは転送信号線ＴＸに接続され、ドレインは信号線１０２および生成電荷保持部１１３の一端に接続される。生成電荷保持部１１３の他の一端は、接地される。
フォトダイオード５０１は、照射された光量に応じた電荷を生成し、生成した電荷を保持するものである。
ＭＯＳトランジスタ５０２は、フォトダイオード５０１で過剰に生成された電荷を排出するものである。また、このＭＯＳトランジスタ５０２は、フォトダイオード５０１とオーバーフロードレイン信号線ＯＦＤとの間を導通させることによりフォトダイオード５０１に蓄積された電荷の排出をさらに行う。すなわち、フォトダイオード５０１のリセットをさらに行う。
ＭＯＳトランジスタ５０３は、フォトダイオード５０１により生成された電荷を生成電荷保持部１１３に転送するものである。このＭＯＳトランジスタ５０３は、フォトダイオード５０１と生成電荷保持部１１３との間を導通させることにより電荷の転送を行う。
生成電荷保持部１１３は、ＭＯＳトランジスタ５０３により転送された電荷を保持するものである。この生成電荷保持部１１３として、半導体基板の拡散層に形成されたフローティングディフュージョン領域を使用することができる。この生成電荷保持部１１３に保持された電荷に応じた信号は、光電変換部１１０により生成されたアナログの画像信号に該当し、信号線１０２を介して比較部１５０に対して出力される。
光電変換部１２０乃至１４０の構成は光電変換部１１０の構成と同様であるため、説明を省略する。光電変換部１２０乃至１４０により生成されたアナログの画像信号は、それぞれ信号線１０３乃至１０５を介して比較部１５０に対して出力される。
［比較部の構成］
図６は、本技術の第１の実施の形態における比較部１５０の構成例を示す図である。この比較部１５０は、信号入力トランジスタ１５３、１５４、１５５および１５６と、参照入力トランジスタ１５７と、ＭＯＳトランジスタ１５１、１５２、１５８、４０１、４０２、４０３および４０４とを備える。ここで、ＭＯＳトランジスタ１５１および１５２にはＰチャンネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１５８、４０１、４０２、４０３および４０４にはＮチャンネルＭＯＳトランジスタを使用することができる。同様に、信号入力トランジスタ１５３、１５４、１５５および１５６ならびに参照入力トランジスタ１５７にもＮチャンネルＭＯＳトランジスタを使用することができる。なお、ＭＯＳトランジスタ１５１は、請求の範囲に記載の負荷部の一例である。ＭＯＳトランジスタ４０１、４０２、４０３および４０４は、請求の範囲に記載の信号入力トランジスタ選択部の一例である。
また、比較部１５０には、前述した信号線１０２等の他に、複数の信号線（ＳＥＬ１乃至４、ＢＩＡＳ、ＲＥＦ）と電源線Ｖｄｄ１が接続される。選択信号線ＳＥＬ（Select）１乃至４は、それぞれＭＯＳトランジスタ４０１、４０２、４０３および４０４に制御信号を伝達する信号線である。バイアス信号線ＢＩＡＳ（Bias）は、ＭＯＳトランジスタ１５８にバイアス電圧を供給する信号線である。参照信号線ＲＥＦ（Reference）は、参照入力トランジスタ１５７に参照信号を伝達する信号線である。電源線Ｖｄｄ１は、比較部１５０の電源を供給する電源線である。
ＭＯＳトランジスタ１５１および１５２のソースは、電源線Ｖｄｄ１に共通に接続される。ＭＯＳトランジスタ１５１のゲートは、ＭＯＳトランジスタ１５２のゲートおよびドレインならびに参照入力トランジスタ１５７のドレインに接続される。ＭＯＳトランジスタ１５１のドレインは、信号入力トランジスタ１５３乃至１５６のドレイン、ＭＯＳトランジスタ４０１乃至４０４のドレインおよび信号線１０６に接続される。信号入力トランジスタ１５３乃至１５６のソースおよび参照入力トランジスタ１５７のソースは、ＭＯＳトランジスタ１５８のドレインに共通に接続される。ＭＯＳトランジスタ１５８のゲートはバイアス信号線ＢＩＡＳに接続され、ソースは接地される。ＭＯＳトランジスタ１５３乃至１５６のゲートは、それぞれ信号線１０２乃至１０５に接続される。ＭＯＳトランジスタ４０１のゲートおよびソースは、それぞれ選択信号線ＳＥＬ１および信号線１０２に接続される。ＭＯＳトランジスタ４０２のゲートおよびソースは、それぞれ選択信号線ＳＥＬ２および信号線１０３に接続される。ＭＯＳトランジスタ４０３のゲートおよびソースは、それぞれ選択信号線ＳＥＬ３および信号線１０４に接続される。ＭＯＳトランジスタ４０４のゲートおよびソースは、それぞれ選択信号線ＳＥＬ４および信号線１０５に接続される。参照入力トランジスタ１５７のゲートは、参照信号線ＲＥＦに接続される。
信号入力トランジスタ１５３乃至１５６は、入力信号が制御端子であるゲートに入力されるＭＯＳトランジスタである。同図の信号入力トランジスタ１５３乃至１５６には、入力信号としてアナログの画像信号が入力される。これらの信号入力トランジスタ１５３乃至１５６は、それぞれドレインおよびソースが共通に接続されている。すなわち、これら信号入力トランジスタは、並列に接続されている。
参照入力トランジスタ１５７は、参照信号が制御端子であるゲートに入力されるＭＯＳトランジスタである。この参照入力トランジスタ１５７は、上述の並列に接続された信号入力トランジスタ１５３乃至１５６のそれぞれと差動対を構成する。この差動対により入力信号および参照信号の比較が行われる。具体的には、入力信号が参照信号より小さい場合には、信号入力トランジスタ１５３乃至１５６に流れる電流より参照入力トランジスタ１５７に流れる電流の方が大きくなる。逆に、入力信号が参照信号より大きい場合には、信号入力トランジスタ１５３乃至１５６に流れる電流より参照入力トランジスタ１５７に流れる電流の方が小さくなる。このように、入力信号および参照信号の差分に応じた電流が差動対を構成する信号入力トランジスタ１５３乃至１５６および参照入力トランジスタ１５７に流れることとなる。
ＭＯＳトランジスタ４０１乃至４０４は、信号入力トランジスタ１５３乃至１５６のいずれか１つを選択するものである。このＭＯＳトランジスタ４０１乃至４０４により選択された信号入力トランジスタ１５３乃至１５６のみが上述の比較の用に供される。これにより、選択されたアナログの画像信号と参照信号との比較が行われる。ＭＯＳトランジスタ４０１乃至４０４による選択の詳細については、後述する。
ＭＯＳトランジスタ１５１は、信号入力トランジスタ１５３乃至１５６および参照入力トランジスタ１５７の何れか１つに流れる電流が入力信号および参照信号の差分に応じて変化した際に、この電流の変化を電圧の変化に変換するものである。また、ＭＯＳトランジスタ１５２は、参照入力トランジスタ１５７に流れる電流の変化を電圧の変化に変換するものである。これらＭＯＳトランジスタ１５１および１５２は、カレントミラー回路を構成する。このカレントミラー回路は、参照入力トランジスタ１５７に流れる電流に等しい電流が信号入力トランジスタ１５３乃至１５６に流れるように作用する。これにより、入力信号および参照信号の比較を高速に行うことができる。
ＭＯＳトランジスタ１５８は、差動対を構成する信号入力トランジスタ１５３乃至１５６および参照入力トランジスタ１５７に流れる電流を制御するものである。このＭＯＳトランジスタ１５８のゲートには、バイアス信号線ＢＩＡＳにより所定のバイアス電圧が供給される。これによりＭＯＳトランジスタ１５８は、定電流電源として動作する。
このように、同図の比較部１５０は、複数の信号入力トランジスタ１５３乃至１５６を有し、これらのうちの１つを選択して比較動作を行わせることができる。さらに、参照入力トランジスタ１５７とＭＯＳトランジスタ１５１および１５２からなるカレントミラー回路を複数の信号入力トランジスタにより共有する構成にしている。このため、複数の比較部を使用して、光電変換部１１０乃至１４０の各出力と参照信号との比較を行う場合に比べ、簡便な構成にすることができる。
［選択方法］
ＭＯＳトランジスタ４０１乃至４０４による信号入力トランジスタ１５３乃至１５６の選択方法について、信号入力トランジスタ１５３を選択する場合を例に挙げて説明する。まず、参照信号線ＲＥＦの電圧を０Ｖにする。これにより、参照入力トランジスタ１５７は非導通状態になる。すると、信号入力トランジスタ１５３乃至１５６、参照入力トランジスタ１５７およびＭＯＳトランジスタ１５８により構成される差動増幅回路の作用により、信号入力トランジスタ１５３乃至１５６のドレインは、０Ｖ近傍の電圧になる。次に、選択信号線ＳＥＬ１乃至４にオン信号を入力してＭＯＳトランジスタ４０１乃至４０４を導通状態にする。これにより、帰還回路が形成され、信号入力トランジスタ１５３乃至１５６のドレインは、約０Ｖの電圧になる。すると、信号線１０２乃至１０５に接続された光電変換部１１０乃至１４０の生成電荷保持部１１３が放電されて、信号線１０２乃至１０５の電圧が０Ｖとなる。
これにより、信号入力トランジスタ１５３乃至１５６を非選択状態にすることができる。その後、選択信号線ＳＥＬ１乃至４へのオン信号の入力を停止するとともに参照信号線ＲＥＦの電圧を信号入力トランジスタ１５３が導通状態となるバイアス電圧に設定し、選択信号線ＳＥＬ１にオン信号を入力してＭＯＳトランジスタ４０１を導通状態にする。これにより、信号入力トランジスタ１５３を選択することができる。このように、ＭＯＳトランジスタ４０１乃至４０４による選択が行われる。
同図の比較部１５０においては、ＭＯＳトランジスタ１５１および１５２からなるカレントミラー回路を備えており、信号入力トランジスタ１５３のドレインを０Ｖにする作用をさらに高めることができる。すなわち、参照信号線ＲＥＦの電圧を０Ｖにした際、ＭＯＳトランジスタ１５２に流れる電流が約０Ａになる。ＭＯＳトランジスタ１５１はＭＯＳトランジスタ１５２とカレントミラー回路を構成するため、ＭＯＳトランジスタ１５１を流れる電流も約０Ａとなる。このため、信号入力トランジスタ１５３のドレインの電圧をより正確に０Ｖにすることができる。
なお、これらＭＯＳトランジスタ４０１乃至４０４は光電変換部１１０乃至１４０の電荷生成部１１３をリセットする機能をさらに備えている。このリセットは、次のように行うことができる。まず、参照信号線ＲＥＦに生成電荷保持部１１３のリセット電圧に相当する電圧を印加する。これにより、参照入力トランジスタ１５７が導通状態になる。上述した差動増幅回路およびカレントミラー回路の作用により、ＭＯＳトランジスタ４０１乃至４０４のドレインの電圧もリセット電圧に略等しい値になる。次に、選択信号線ＳＥＬ１乃至４にオン信号を入力してＭＯＳトランジスタ４０１乃至４０４を導通状態にする。これにより、光電変換部１１０乃至１４０の生成電荷保持部１１３にリセット電圧が印加され、リセットを行うことができる。
このように、本技術の第１の実施の形態においては、ＭＯＳトランジスタ４０１乃至４０４により、信号入力トランジスタ１５３乃至１５６の選択と生成電荷保持部１１３のリセットとが行われる。これにより、アナログデジタル変換部１９０の構成を簡略化することができる。また、カレントミラー回路を使用することにより、差動増幅回路における利得を向上させることができ、これら信号入力トランジスタ１５３乃至１５６の選択と生成電荷保持部１１３のリセットとをより正確に行うことができる。
なお、比較部１５０の構成は、この例に限られない。例えば、カレントミラー回路を構成するＭＯＳトランジスタ１５１および１５２の代わりに抵抗負荷または定電流電源を使用することもできる。この際、抵抗負荷等は、差動対のうちの信号入力トランジスタ１５３乃至１５６および参照入力トランジスタ１５７の何れか１つまたは両方に接続することができる。
［比較出力処理部の構成］
図７は、本技術の第１の実施の形態における比較出力処理部１６０の構成例を示す図である。この比較出力処理部１６０は、ＭＯＳトランジスタ５１１乃至５１７を備える。ここで、ＭＯＳトランジスタ５１１、５１３および５１５は、ＰチャンネルＭＯＳトランジスタにより構成することができる。また、ＭＯＳトランジスタ５１２、５１４、５１６および５１７は、ＮチャンネルＭＯＳトランジスタにより構成することができる。なお、ＭＯＳトランジスタ５１１は前置増幅部１６１を構成する。ＭＯＳトランジスタ５１２は、レベル変換部１６２を構成する。ＭＯＳトランジスタ５１３乃至５１７は、波形整形部１６３を構成する。また、比較出力処理部１６０には、前述した信号線１０６および１０７の他に、初期化信号線ＩＮＩ（Initialize）および電源線（Ｖｄｄ１およびＶｄｄ２）が接続される。初期化信号線ＩＮＩは、ＭＯＳトランジスタ５１３および５１６に制御信号を伝達する信号線である。電源線Ｖｄｄ１およびＶｄｄ２は、比較出力処理部１６０に電源を供給する電源線である。
ＭＯＳトランジスタ５１１のソースおよびゲートは、それぞれ電源線Ｖｄｄ１および信号線１０６に接続される。ＭＯＳトランジスタ５１１のドレインは、ＭＯＳトランジスタ５１２のドレインに接続される。ＭＯＳトランジスタ５１２のゲートは電源線Ｖｄｄ２に接続され、ソースはＭＯＳトランジスタ５１４および５１６のドレインならびにＭＯＳトランジスタ５１５および５１７のゲートに接続される。ＭＯＳトランジスタ５１３および５１６のゲートは、初期化信号線ＩＮＩに共通に接続される。ＭＯＳトランジスタ５１３のソースおよびドレインは、それぞれ電源線Ｖｄｄ２およびＭＯＳトランジスタ５１４のソースに接続される。ＭＯＳトランジスタ５１６のソースは、接地される。ＭＯＳトランジスタ５１４のゲートは、ＭＯＳトランジスタ５１５および５１７のドレインならびに信号線１０７に接続される。ＭＯＳトランジスタ５１５のソースは電源線Ｖｄｄ２に接続され、ＭＯＳトランジスタ５１７のソースは接地される。
前置増幅部１６１は、比較部１５０により出力された比較結果に対応する信号を増幅するものである。この前置増幅部１６１は、増幅した信号をレベル変換部１６２に対して出力する。この増幅は、ＭＯＳトランジスタ５１１により行われる。
レベル変換部１６２は、前置増幅部１６１により出力された信号のレベル変換を行うものである。図６において説明した比較部１５０および前置増幅部１６１には、電源線Ｖｄｄ１が接続されている。比較部１５０および前置増幅部１６１において高い利得を得るため、この電源線Ｖｄｄ１により供給される電源は比較的高い電圧にする必要がある。一方、後段の変換結果保持部１７０等は、デジタル信号を扱うため、比較的低い電圧の電源を供給することができる。この比較的低い電源は、電源線Ｖｄｄ２により供給される。これにより、変換結果保持部１７０等における消費電力を低減するとともに変換結果保持部１７０等に低耐圧のトランジスタを使用することが可能になる。このように、異なる電圧の電源が供給される回路間において信号の伝達を行うため、レベル変換部１６２を配置する。これにより、レベルの変換が行われた信号が波形整形部１６３に対して出力される。同図のレベル変換部１６２は、電源線Ｖｄｄ２により供給される電源電圧からＭＯＳトランジスタ５１２の閾値電圧を減じた電圧に信号レベルを制限することができる。
波形整形部１６３は、レベル変換部１６２により出力された信号を変化の急峻な信号に整形するものである。この波形整形部１６３の動作について説明する。初期状態において、レベル変換部１６２の出力は値「０」である。この状態において、初期化信号線ＩＮＩから値「１」の信号が入力され、ＭＯＳトランジスタ５１６が導通状態になる。これにより、ＭＯＳトランジスタ５１７が非導通状態になるとともに、ＭＯＳトランジスタ５１５が導通状態になり、信号線１０７には値「１」が出力される。この際、ＭＯＳトランジスタ５１３および５１４は、非導通状態となる。その後、初期化信号線ＩＮＩには、値「０」の信号が入力される。これにより、ＭＯＳトランジスタ５１３は導通状態になり、ＭＯＳトランジスタ５１６は非導通状態になる。ＭＯＳトランジスタ５１４は、非導通状態であり、レベル変換部１６２の出力信号が値「０」であるため、ＭＯＳトランジスタ５１５および５１７の状態は、変化しない。
次に、レベル変換部１６２の出力信号が値「０」から「１」に変化すると、ＭＯＳトランジスタ５１７が導通状態に遷移し、ＭＯＳトランジスタ５１５が非導通状態に遷移する。これにより、信号線１０７の電圧は低下する。このため、ＭＯＳトランジスタ５１４が導通状態に遷移し、ＭＯＳトランジスタ５１５および５１７のゲートの電圧がさらに上昇する。このような正帰還作用により信号線１０７の電圧は急激に低下する。これにより、波形の整形を行うことができる。
［変換結果保持部の構成］
図８は、本技術の実施の形態における変換結果保持部１７０の構成例を示す図である。この変換結果保持部１７０は、記憶制御部１７１と、記憶部１７２乃至１７９とを備える。ここで、便宜上、アナログデジタル変換後のデジタルの画像信号として８ビットのサイズのデータを想定する。このため、時刻コードのサイズも８ビットになる。なお、変換後のデジタルの画像信号および時刻コードのサイズは、システムへの要求に合わせて変更することができる。例えば、１５ビットのサイズにすることもできる。
また、変換結果保持部１７０には、信号線１０７の他に、複数の信号線（ＷＯＲＤ、ＣＯＤＥ１乃至８）が接続される。ワード信号線ＷＯＲＤ（Word）は、記憶部１７２乃至１７９の制御信号を伝達する信号線である。コード信号線ＣＯＤＥ（Code）１乃至８は、時刻コードを双方向に伝達する信号線である。この複数のコード信号線ＣＯＤＥ１乃至８は、信号線１０１を構成する。
記憶部１７２乃至１７９は、時刻コード転送部２００から入力された時刻コードを記憶するものである。この記憶部１７２乃至１７９は、それぞれ１ビットの時刻コードを記憶する。この記憶部１７２乃至１７９の構成について、記憶部１７２を例に挙げて説明する。この記憶部１７２は、ビット記憶部５２２と、双方向スイッチ５２３とを備える。
双方向スイッチ５２３は、信号線５２６とコード信号線ＣＯＤＥ１との間に接続され、データを双方向に伝達するものである。また、この双方向スイッチ５２３は、制御入力端子を備える。この制御入力端子には、信号線５２４が接続される。信号線５２４を介して制御入力端子に値「１」が入力されると、双方向スイッチ５２３は導通状態になり、信号線５２６とコード信号線ＣＯＤＥ１との間で双方向にデータの伝達を行うことができる。一方、制御入力端子に値「０」が入力されると、双方向スイッチ５２３は、非導通状態になる。
ビット記憶部５２２は、１ビットのデータを記憶する記憶装置である。このビット記憶部５２２は入出力端子および制御入力端子を備え、それぞれ信号線５２６および１０７が接続される。信号線１０７を介して値「１」の信号が制御入力端子に入力されると、ビット記憶部５２２は、信号線５２６を介して双方向スイッチ５２３から伝達された信号である１ビットの時刻コードを記憶する。その際、１ビットの時刻コードが変化した場合には、ビット記憶部５２２に記憶されているデータが書き換えられる。その後、制御入力端子に入力された信号が値「１」から「０」に遷移すると、ビット記憶部５２２に記憶されていたデータがそのまま保持される。すなわち、次に制御入力端子に入力された信号が値「１」になるまで、上述のデータの書換えは行われない。また、ビット記憶部５２２は、制御入力端子に入力された信号が値「０」の際には、保持したデータを信号線５２６に対して出力する。
記憶制御部１７１は、信号線５２４を介して制御信号を出力し、記憶部１７２乃至１７９を制御するものである。この記憶制御部１７１は、双方向スイッチ５２３の制御信号として、例えば、ワード信号線ＷＯＲＤおよび信号線１０７により入力された２つの信号の論理和により得られる信号を生成し、出力することができる。これは、ＯＲゲート５２１により行うことができる。
［時刻コード転送部の構成］
図９は、本技術の実施の形態における時刻コード転送部２００の構成例を示す図である。この時刻コード転送部２００は、コード保持部２１０および２３０と、クロックバッファ２２０および２４０とを備える。この時刻コード転送部２００は、図１において説明した画素アレイ部１０に配置された画素１００の行数と同数のコード保持部およびクロックバッファを有する。便宜上、コード保持部２１０および２３０ならびにクロックバッファ２２０および２４０を例に挙げて説明する。
コード保持部２１０は、時刻コードを保持するものである。このコード保持部２１０は、フリップフロップ２１１乃至２１８により構成される。このフリップフロップ２１１等はクロックバッファ２２０から出力されたクロック信号に基づいて時刻コードのうちの１ビットを保持する。具体的には、クロック信号が値「０」のとき、時刻コード生成部２０から出力されて同図のＤ入力端子に入力された時刻コードを内部ノードに保持するとともにＱ出力端子をハイインピーダンス状態にする。次に、クロック信号が値「１」になると、内部ノードに保持した時刻コードをＱ出力端子から出力する。この出力された時刻コードは、信号線１０１を介してコード保持部２３０に入力される。このように、時刻コード転送部２００は、複数の時刻コード保持部をシフトレジスタとして動作させて、時刻コードの転送を行う。
クロックバッファ２２０は、図３において説明したクロック信号生成部５４により生成されたクロック信号をコード保持部２１０に対して出力するとともに、次段のクロックバッファに対して出力するものである。このクロックバッファ２２０は、複数の反転ゲート２２１乃至２２４により構成され、劣化したクロック信号を整形するリピータとして動作する。また、このクロックバッファ２２０は、時刻コード転送部２００において、時刻コードとは逆の方向に順次転送される。すなわち、クロックバッファ２４０は、コード保持部２３０に対してクロック信号を出力するとともに、クロックバッファ２２０に対してクロック信号を出力する。これにより、コード保持部２１０に入力されるクロック信号は、コード保持部２３０に入力されたクロック信号と比較して、反転ゲート２つ分の伝播遅延時間と反転ゲート２２４までの配線による遅延とに相当する時間の遅延を有するものとなる。このように、クロックバッファ２２０は、クロック信号を遅延させる機能をさらに備える。
上述したように、フリップフロップ２１１等は、クロック信号が値「０」のとき、入力された時刻コードを内部ノードに保持する。この保持の際、所定の時間、いわゆるセットアップタイムを確保する必要がある。クロックバッファ２２０により生じたクロック信号の遅延により、コード保持部２３０においてクロック信号が値「０」に遷移した際、コード保持部２１０に入力されるクロック信号は値「１」のままである。すなわち、内部ノードに保持された時刻コードが出力された状態にとどまっている。これによりコード保持部２３０においてセットアップタイムを確保することができ、時刻コードの伝達を行うことができる。
コード保持部２１０の出力とコード保持部２３０の入力にはコード信号線ＣＯＤＥ１乃至８がそれぞれ接続される。これにより、時刻コード生成部２０により生成されて、コード保持部２１０において保持された時刻コードがこれらのコード信号線ＣＯＤＥ１乃至８を介して変換結果保持部１７０に対して出力される。また、アナログデジタル変換後に変換結果保持部１７０に保持された時刻コードがこれらのコード信号線ＣＯＤＥ１乃至８を介してコード保持部２３０に対して出力される。このように、時刻コード転送部２００は、時刻コードの転送を行う。
［アナログデジタル変換処理］
図１０は、本技術の第１の実施の形態におけるアナログデジタル変換処理の一例を示す図である。同図は、図４において説明した光電変換部１１０におけるアナログデジタル変換処理を表したものである。同図において、ＯＦＧ、ＴＸ、ＳＥＬ１、ＩＮＩ、ＷＯＲＤは、それぞれオーバーフローゲート信号線ＯＦＧ、転送信号線ＴＸ、選択信号線ＳＥＬ１、初期化信号線ＩＮＩおよびワード信号線ＷＯＲＤに入力された信号の状態を表す。これらにおいて、２値化された波形の値「１」の期間がオン信号の入力に該当する。光電変換部１１０出力、ＲＥＦ、比較部１５０出力および比較出力処理部１６０出力は、それぞれ光電変換部１１０の出力信号、参照信号線ＲＥＦの参照信号、比較部１５０の出力信号および比較出力処理部１６０の出力信号の状態を表す。ＣＯＤＥ、記憶部コードおよび水平制御部５０入力は、それぞれコード信号線ＣＯＤＥにより伝達される時刻コード、記憶部１７２乃至１７９に記憶される時刻コードおよび水平制御部５０に入力される時刻コード（８ビット）を表す。
Ｔ０乃至Ｔ１において、オーバーフローゲート信号線ＯＦＧにオン信号が入力されて光電変換部１１０のフォトダイオード５０１がリセットされる。これにより、光電変換部１１０の露光が開始される。
Ｔ２乃至Ｔ３において、参照信号線ＲＥＦに生成電荷保持部１１３のリセット電圧に相当する電圧が印加される。これにより、比較部１５０の出力もリセット電圧に略等しい値になる。同時に、選択信号線ＳＥＬ１にオン信号が入力される。これにより、生成電荷保持部１１３がリセットされる。また、初期化信号線ＩＮＩにオン信号が入力されて、比較出力処理部１６０の出力が値「１」になる。
Ｔ４乃至Ｔ７において参照信号線ＲＥＦに参照信号が入力される。同図に表したように、この参照信号は、電圧がランプ状に低下する信号である。この参照信号の入力と同期して時刻コードが生成され、時刻コード転送部２００により転送される。転送された時刻コードは、記憶部１７２乃至１７９に記憶される。なお、比較出力処理部１６０の出力信号が値「１」である間は、記憶部１７２乃至１７９における記憶コードの書換えが行われる（Ｔ５乃至Ｔ６）。
参照信号の電圧が光電変換部１１０の出力信号の電圧より低下した際、比較部１５０の出力信号が低下する（Ｔ６）。この比較部１５０の出力信号は比較出力処理部１６０により整形されて、値「０」の信号が変換結果保持部１７０に対して出力される。すると、記憶部１７２乃至１７９に記憶された時刻コードの書換えが停止し、時刻コードが保持される。ここで、この保持された時刻コードを「Ａ」により表す。この「Ａ」は、光電変換部１１０のリセット時の画像信号に対応する信号である。所定の時間経過後、参照信号線ＲＥＦの参照信号が値「０」となり、時刻コードの転送も停止される（Ｔ７）。
Ｔ８乃至Ｔ１１において、ワード信号線ＷＯＲＤにオン信号が入力されて（Ｔ８乃至Ｔ９）、記憶部１７２乃至１７９に保持されていた時刻コード「Ａ」が時刻コード転送部２００に出力される。その後、時刻コード「Ａ」が時刻コード転送部２００により転送され、水平制御部５０に対して入力される（Ｔ９乃至Ｔ１１）。入力された時刻コード「Ａ」は、時刻コード復号部５２により復号されてリセット時の画像信号としてカラム信号処理部５３に保持される。
Ｔ１２乃至Ｔ１８において、初期化信号線ＩＮＩにオン信号が入力されて（Ｔ１２乃至Ｔ１３）、比較出力処理部１６０の出力が値「１」になる。続いて、転送信号線ＴＸにオン信号が入力されて（Ｔ１３乃至Ｔ１４）、フォトダイオード５０１に保持された電荷が生成電荷保持部１１３に転送されて保持される。この生成電荷保持部１１３に保持された電荷に応じた信号（アナログの画像信号）が光電変換部１１０から比較部１５０に対して出力される。その後、参照信号線ＲＥＦに参照信号が入力され、時刻コードが転送される（Ｔ１４乃至Ｔ１８）。参照信号の電圧が光電変換部１１０の出力信号の電圧より低下すると（Ｔ１７）、上述のＴ６と同様に、値「０」の信号が変換結果保持部１７０に対して出力され、記憶部１７２乃至１７９に時刻コードが保持される。ここで、この保持された時刻コードを「Ｂ」により表す。この「Ｂ」は、光電変換部１１０の露光後の画像信号に対応する信号である。所定の時間経過後、参照信号の入力が停止され、約０Ｖの値になる（Ｔ１８）。
前述したＴ０乃至Ｔ１におけるオーバーフローゲート信号線ＯＦＧへのオン信号の入力からＴ１３乃至Ｔ１４における転送信号線ＴＸへのオン信号の入力までの期間が露光期間に該当する。
Ｔ１９乃至Ｔ２０において、選択信号線ＳＥＬ１にオン信号が入力される。前述のように、参照信号は約０Ｖであるため、光電変換部１１０の出力が約０Ｖになる。これにより、生成電荷保持部１１３は約０Ｖに放電され、比較部１５０の信号入力トランジスタ１５３が非選択状態になる。
Ｔ２１乃至Ｔ２４において、ワード信号線ＷＯＲＤにオン信号が入力されて（Ｔ２１乃至Ｔ２２）、時刻コード「Ｂ」が時刻コード転送部２００に対して出力される。その後、Ｔ２２乃至Ｔ２４において、時刻コード「Ｂ」が時刻コード転送部２００により転送され、水平制御部５０に対して入力される。入力された時刻コード「Ｂ」は、復号されて露光後の画像信号となり、カラム信号処理部５３に入力される。その後、カラム信号処理部５３は、入力された露光後の画像信号からリセット時の画像信号を減算する。これにより、ＣＤＳが実行される。ＣＤＳが行われた画像信号は、水平制御部５０から出力され、撮像装置１の出力画像信号となる。
このように、光電変換部１１０における画像信号のアナログデジタル変換を行うことができる。光電変換部１２０乃至１４０においても、同様に画像信号のアナログデジタル変換が行われる。この様子を図１１により説明する。
図１１は、本技術の第１の実施の形態におけるアナログデジタル変換処理の一例を示す図である。同図は、光電変換部１１０乃至１４０の出力信号と参照信号との関係を表したものである。同図より明らかなように、光電変換部１１０における画像信号のアナログデジタル変換の終了後、光電変換部１２０乃至１４０における画像信号のアナログデジタル変換が順次実行される。この際、参照信号として同様の信号が比較部１５０に対して入力される。また、アナログデジタル変換が行われている際、アナログデジタル変換の対象ではない光電変換部の出力信号は、ほぼ０Ｖになる。これは、信号入力トランジスタ選択部であるＭＯＳトランジスタ４０１乃至４０４により、該当する信号入力トランジスタ１５３乃至１５６を非選択状態にした際、生成電荷保持部１１３を約０Ｖに放電したためである。
このように、本技術の第１の実施の形態では、アナログデジタル変換部１９０において、複数の信号入力トランジスタ１５３等を有するとともにこれらのうちの１つを選択する比較部１５０を備える。これにより、複数の光電変換部の出力信号を選択して参照信号との比較を行うことができ、画素１００の構成を簡略化することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、１つの電荷生成部１１１を有する光電変換部１１０等を使用していた。これに対し本技術の第２の実施の形態では、複数の電荷生成部を有する光電変換部１１０等を使用する。これにより、画素１００の構成を簡略化することができる。
［光電変換部の構成］
図１２は、本技術の第２の実施の形態における光電変換部１１０の構成例を示す図である。同図の光電変換部１１０は、電荷生成部１１４乃至１１６をさらに備える点で、図５において説明した光電変換部１１０と異なる。これら電荷生成部１１４乃至１１６は、電荷生成部１１１と同様にオーバーフロードレイン信号線ＯＦＤおよび信号線１０２に接続される。また、オーバーフローゲート信号線ＯＦＧ１乃至４および転送信号線ＴＸ１乃至４が電荷生成部１１１および電荷生成部１１４乃至１１６に対してそれぞれ配線される。
このように、同図の光電変換部１１０は、４つの電荷生成部の出力が１つの生成電荷保持部１１３に共通に接続される。このため、複数の電荷生成部毎に生成電荷保持部を有する構成の画素と比較して、画素１００の構成を簡略化することができる。これら電荷生成部１１１等からの生成電荷保持部１１３への電荷の転送は、転送信号線ＴＸ１乃至４に順次オン信号を入力することにより行うことができる。
これ以外の撮像装置１の構成は本技術の第１の実施の形態における撮像装置１の構成と同様であるため、説明を省略する。
このように、本技術の第２の実施の形態では、光電変換部１１０において生成電荷保持部１１３を複数の電荷生成部（電荷生成部１１１および電荷生成部１１４乃至１１６）により共有する。これにより、画素１００の構成を簡略化することができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態では、１つの参照入力トランジスタ１５７を使用していた。これに対し本技術の第３の実施の形態では、複数の参照入力トランジスタを使用する。これにより、比較部１５０の性能を向上させることができる。
［比較部の構成］
図１３は、本技術の第３の実施の形態における比較部１５０の構成例を示す図である。同図の比較部１５０は、参照入力トランジスタ１５９、１８１および１８２をさらに備える点で、図６において説明した比較部１５０と異なる。これらの参照入力トランジスタには、ＮチャンネルＭＯＳトランジスタを使用することができる。参照入力トランジスタ１５９、１８１および１８２のドレインは、参照入力トランジスタ１５７のドレインに共通に接続される。参照入力トランジスタ１５９、１８１および１８２のソースは、参照入力トランジスタ１５７のソースに共通に接続される。また、参照入力トランジスタ１５７、１５９、１８１および１８２のゲートには、参照信号線ＲＥＦ１乃至４がそれぞれ接続される。
このように、参照入力トランジスタ１５７、１５９、１８１および１８２は、信号入力トランジスタ１５３乃至１５６と差動対をそれぞれ構成する。このため、これらの差動対を半導体チップにおいて近接して配置することができる。差動対を構成するトランジスタの特性を揃えることができるため、温度ドリフト等を減少させることができ、性能を向上させることができる。
［アナログデジタル変換処理］
図１４は、本技術の第２の実施の形態におけるアナログデジタル変換処理の一例を示す図である。同図は、図１１と同様に光電変換部１１０乃至１４０の出力信号と参照信号との関係を表したものである。本技術の第２の実施の形態においては、光電変換部１１０乃至１４０におけるアナログデジタル変換の際、参照信号線ＲＥＦ１乃至４に対して順次参照信号を入力する。また、アナログデジタル変換の対象ではない光電変換部に入力される参照信号は、ほぼ０Ｖにする必要がある。該当する参照入力トランジスタ１５７等を非導通状態にするためである。
これ以外の撮像装置１の構成は本技術の第１の実施の形態における撮像装置１の構成と同様であるため、説明を省略する。
このように、本技術の第３の実施の形態では、複数の信号入力トランジスタごとに参照入力トランジスタを設けて差動対をそれぞれ構成する。これにより、差動対を構成するトランジスタを近接して配置することができ、比較部１５０の性能を向上させることができる。
＜４．第４の実施の形態＞
上述の第３の実施の形態では、複数の差動対に流れる電流を１つの定電流電源により制御していた。これに対し本技術の第３の実施の形態では、複数の差動対毎に定電流電源を配置して制御する。これにより、比較部１５０の性能を向上させることができる。
［比較部の構成］
図１５は、本技術の第４の実施の形態における比較部１５０の構成例を示す図である。同図の比較部１５０は、ＭＯＳトランジスタ１８３乃至１８５をさらに備える点で、図１３において説明した比較部１５０と異なる。これらのＭＯＳトランジスタには、ＮチャンネルＭＯＳトランジスタを使用することができる。信号入力トランジスタ１５３のソースと参照入力トランジスタ１５７のソースは、ＭＯＳトランジスタ１５８のドレインに共通に接続される。信号入力トランジスタ１５４のソースと参照入力トランジスタ１５９のソースは、ＭＯＳトランジスタ１８３のドレインに共通に接続される。信号入力トランジスタ１５５のソースと参照入力トランジスタ１８１のソースは、ＭＯＳトランジスタ１８４のドレインに共通に接続される。信号入力トランジスタ１５６のソースと参照入力トランジスタ１８２のソースは、ＭＯＳトランジスタ１８５のドレインに共通に接続される。ＭＯＳトランジスタ１５８、１８３、１８４および１８５のゲートは、バイアス信号線ＢＩＡＳに共通に接続される。ＭＯＳトランジスタ１５８、１８３、１８４および１８５のソースは、接地される。
ＭＯＳトランジスタ１５８、１８３、１８４および１８５は、定電流源として動作する。これらのＭＯＳトランジスタ１５８および１８３は、差動対を構成する信号入力トランジスタ１５３および参照入力トランジスタ１５７ならびに信号入力トランジスタ１５４および参照入力トランジスタ１５９のそれぞれに接続される。同様に、ＭＯＳトランジスタ１８４および１８５は、差動対を構成する信号入力トランジスタ１５５および参照入力トランジスタ１８１ならびに信号入力トランジスタ１５６および参照入力トランジスタ１８２のそれぞれに接続される。
これ以外の撮像装置１の構成は本技術の第３の実施の形態における撮像装置１の構成と同様であるため、説明を省略する。
このように、本技術の第４の実施の形態によれば、差動対を構成する信号入力トランジスタおよび参照入力トランジスタと定電流電源を構成するＭＯＳトランジスタとを半導体チップにおいて近接して配置することができる。これにより、比較部１５０の性能を向上させることができる。
＜５．第５の実施の形態＞
上述の第４の実施の形態では、複数の差動対毎に定電流電源を配置していた。これに対し、本技術の第５の実施の形態では、複数の定電流電源を個別に制御することにより、これらを信号入力トランジスタ選択部として使用する。これにより、比較部１５０の構成を簡略化することができる。
［画素の構成］
図１６は、本技術の第５の実施の形態における画素１００の構成例を示す図である。同図の画素１００は、比較部１５０の出力信号を伝達する信号線１０６が光電変換部１１０乃至１４０に対してさらに接続されている点で、図４において説明した画素１００と異なる。
［光電変換部の構成］
図１７は、本技術の第５の実施の形態における光電変換部１１０の構成例を示す図である。同図の光電変換部１１０は、ＭＯＳトランジスタ１１２をさらに備える点で、図５において説明した光電変換部１１０と異なる。このＭＯＳトランジスタ１１２には、ＮチャンネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１１２のドレインおよびソースは、それぞれ信号線１０６および信号線１０２に接続される。ＭＯＳトランジスタ１１２のゲートは、リセット信号線ＲＳＴ（reset）に接続される。
同図の光電変換部１１０は、ＭＯＳトランジスタ１１２により、生成電荷保持部１１３のリセットが行われる。すなわち、リセット信号線ＲＳＴにオン信号が入力されるとＭＯＳトランジスタ１１２が導通状態になり、信号線１０６を介してリセット電圧が生成電荷保持部１１３に印加されて、リセットが行われる。
［比較部の構成］
図１８は、本技術の第５の実施の形態における比較部１５０の構成例を示す図である。同図の比較部１５０は、ＭＯＳトランジスタ４０１乃至４０４を備える必要はない。また、ＭＯＳトランジスタ１５８、１８３、１８４および１８５のゲートにバイアス信号線ＢＩＡＳ１乃至４がそれぞれ接続されている点で、図１５において説明した比較部１５０と異なる。なお、ＭＯＳトランジスタ１５８、１８３、１８４および１８５は、請求の範囲に記載の信号入力トランジスタ選択部の一例である。
ＭＯＳトランジスタ１５８、１８３、１８４および１８５は、それぞれが接続された差動対に流れる電流を制御する定電流電源である。また、ＭＯＳトランジスタ１５８、１８３、１８４および１８５は、信号入力トランジスタ１５３乃至１５６の何れか１つを選択する信号入力トランジスタ選択部として動作する。信号入力トランジスタ１５３を選択する場合を例に挙げて、選択方法を説明する。信号入力トランジスタ１５３に接続されたＭＯＳトランジスタ１５８のゲートに接続されたバイアス信号線ＢＩＡＳ１に所定の電圧を印加する。そしてバイアス信号線ＢＩＡＳ２乃至４の電圧を約０Ｖにする。これにより、バイアス信号線ＢＩＡＳ２乃至４に接続されたＭＯＳトランジスタ１８３乃至１８５は、非導通状態になり、信号入力トランジスタ１５４乃至１５６に流れる電流が遮断される。これにより、信号入力トランジスタ１５３を選択することができる。
このように、同図の比較部１５０は、定電流電源であるＭＯＳトランジスタ１５８、１８３、１８４および１８５に信号入力トランジスタを選択する機能を持たせることにより比較部１５０の構成を簡略化することができる。また、差動対を構成する信号入力トランジスタおよび参照入力トランジスタと定電流電源を構成するＭＯＳトランジスタとを近接して配置することも可能である。
これ以外の撮像装置１の構成は本技術の第４の実施の形態における撮像装置１の構成と同様であるため、説明を省略する。
このように、本技術の第５の実施の形態によれば、定電流電源であるＭＯＳトランジスタ１５８、１８３、１８４および１８５に信号入力トランジスタを選択する機能を持たせることができ、比較部１５０の構成を簡略化することができる。
＜６．第６の実施の形態＞
上述の第１の実施の形態では、信号入力トランジスタ１５３乃至１５６を選択する際、参照信号線ＲＥＦの電圧を０Ｖにしていた。その後、ＭＯＳトランジスタ４０１乃至４０４を導通状態にしていた。これに対し、本技術の第６の実施の形態では、選択対象でない信号入力トランジスタ１５３乃至１５６に流れる電流を遮断する。これにより、比較部１５０における処理を簡略化することができる。
［比較部の構成］
図１９は、本技術の第６の実施の形態における比較部１５０の構成例を示す図である。同図の比較部１５０は、ＭＯＳトランジスタ４０１乃至４０４を備える必要はない。また、ＭＯＳトランジスタ１９６乃至１９９をさらに備える点で、図６において説明した比較部１５０と異なる。なお、ＭＯＳトランジスタ１９６乃至１９９は、請求の範囲に記載の信号入力トランジスタ選択部の一例である。
信号入力トランジスタ１５３のソースは、ＭＯＳトランジスタ１９６のドレインに接続される。信号入力トランジスタ１５４のソースは、ＭＯＳトランジスタ１９７のドレインに接続される。信号入力トランジスタ１５５のソースは、ＭＯＳトランジスタ１９８のドレインに接続される。信号入力トランジスタ１５６のソースは、ＭＯＳトランジスタ１９９のドレインに接続される。ＭＯＳトランジスタ１９６乃至１９９のゲートは、それぞれ選択信号線ＳＥＬ１乃至４に接続される。ＭＯＳトランジスタ１９６乃至１９９のソースは、参照入力トランジスタ１５７のソースおよびＭＯＳトランジスタ１５８のドレインに共通に接続される。
このように、ＭＯＳトランジスタ１９６乃至１９９は、それぞれ信号入力トランジスタ１５３乃至１５６に直列に接続される。信号入力トランジスタを選択する際には、選択対象の信号入力トランジスタに接続されたＭＯＳトランジスタ１９６乃至１９９を導通状態とし、これ以外のＭＯＳトランジスタ１９６乃至１９９を非導通状態にすることにより選択を行うことができる。例えば、信号入力トランジスタ１５３を選択する場合には、選択信号線ＳＥＬ１にオン信号を入力することにより行うことができる。このように、同図の比較部１５０は、図６おいて説明した比較部１５０とは異なり、選択を行う際、参照信号線ＲＥＦを０Ｖにする必要がなく、選択の処理を簡略化することができる。
これ以外の撮像装置１の構成は本技術の第１の実施の形態における撮像装置１の構成と同様であるため、説明を省略する。
このように、本技術の第６の実施の形態によれば、信号入力トランジスタ１５３乃至１５６に直列に接続されたＭＯＳトランジスタ１９６乃至１９９を信号入力トランジスタ選択部として使用することにより、選択の処理を簡略化することができる。
＜７．第７の実施の形態＞
上述の第１の実施の形態では、光電変換部１１０等の出力信号の電圧が参照信号の電圧より低い間、変換結果保持部１７０の記憶部１７２乃至１７９において、時刻コードの書換えが連続して行われていた。これに対し、本技術の第７の実施の形態では、時刻コードの書換えを制限する。これにより、アナログデジタル変換部１９０を低消費電力化することができる。
［比較出力処理部の構成］
図２０は、本技術の第７の実施の形態における比較出力処理部１６０の構成例を示す図である。この比較出力処理部１６０は、パルス幅変更部１６４をさらに備える点で、図７において説明した比較出力処理部１６０と異なる。
パルス幅変更部１６４は、信号線１６９を介して波形整形部１６３から出力された信号のパルス幅を変更するものである。このパルス幅の変更は、波形整形部１６３の出力信号が値「１」の状態にある期間を短くすることにより行われる。具体的には、パルス幅変更部１６４は、波形整形部１６３の出力信号が値「１」から「０」に遷移した際の所定の期間にのみ値「１」となる信号を生成し、出力する。この所定の期間として、図８において説明した記憶部１７２乃至１７９において入力された時刻コードを保持するために必要な時間に等しい期間を採用することができる。これにより、図８および１０において説明した記憶部１７２乃至１７９における時刻コードの書換え回数を削減することができる。
同図のパルス幅変更部１６４は、非反転ゲート５３１と、反転ゲート５３２と、ＮＯＲゲート５３３とを備える。ここで反転ゲート５３２は、非反転ゲート５３１より信号伝播遅延が大きくなるように構成される。これら非反転ゲート５３１および反転ゲート５３２の出力をＮＯＲゲート５３３に入力し、否定論理和演算を行うことにより、非反転ゲート５３１および反転ゲート５３２の伝播遅延時間の差分に相当するパルス幅の信号を生成することができる。
［パルス幅変更部の構成］
図２１は、本技術の第７の実施の形態におけるパルス幅変更部１６４の構成例を示す図である。同図におけるａのパルス幅変更部１６４は、図２０において説明した反転ゲート５３２の代わりに非反転ゲート５３４、反転ゲート５３５およびキャパシタ５３６により構成される回路を使用したものである。キャパシタ５３６の作用により伝播遅延時間を設定することができる。同図におけるｂは、反転ゲート５３２の代わりに直列に接続された反転ゲート５３７、５３８および５３５により構成される回路を使用したものである。３つの反転ゲートにより伝播遅延時間が設定される。
これ以外の撮像装置１の構成は本技術の第１の実施の形態における撮像装置１の構成と同様であるため、説明を省略する。
このように、本技術の第７の実施の形態によれば、波形整形部１６３から出力された信号のパルス幅を変更することにより、記憶部１７２乃至１７９における時刻コードの書換え回数を削減することができる。これにより、アナログデジタル変換部１９０を低消費電力化することができる。
［変形例］
上述の本技術の第７の実施の形態では、非反転ゲート５３１を使用していたが、波形整形部１６３を使用することもできる。これにより、パルス幅変更部１６４の構成を簡略化することができる。
［比較出力処理部の構成］
図２２は、本技術の第７の実施の形態の変形例における比較出力処理部１６０の構成例を示す図である。同図の比較出力処理部１６０は、図２０において説明したパルス幅変更部１６４の非反転ゲート５３１を備える必要はない。また、反転ゲート５３２の代わりに非反転ゲート５３９を備える。この非反転ゲート５３９は、反転ゲート５３２と同様に伝播遅延時間が大きいゲートである。この非反転ゲート５３９には、レベル変換部１６２の出力信号が入力される。ＮＯＲゲート５３３には、波形整形部１６３および非反転ゲート５３９の出力信号が入力される。
なおパルス幅変更部１６４の構成はこの例に限られない。例えば、非反転ゲート５３９を省略し、レベル変換部１６２の出力信号をＮＯＲゲート５３３に直接入力することもできる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）入力信号が制御端子に入力される複数の信号入力トランジスタと、
前記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、
前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として出力する負荷部と
を具備する比較装置。
（２）前記信号入力トランジスタ選択部は、前記複数の信号入力トランジスタのうち前記選択の対象でない信号入力トランジスタの前記制御端子に当該信号入力トランジスタを非導通状態にする電圧を印加することにより前記選択を行う前記（１）に記載の比較装置。
（３）前記信号入力トランジスタ選択部は、前記複数の信号入力トランジスタのうち前記選択の対象でない信号入力トランジスタに流れる電流を遮断することにより前記選択を行う前記（１）に記載の比較装置。
（４）前記負荷部は、前記複数の信号入力トランジスタに電流を供給する電流源により構成される前記（１）から（３）のいずれかに記載の比較装置。
（５）前記負荷部は、前記参照入力トランジスタに流れる電流とほぼ等しい電流を前記複数の信号入力トランジスタに対して供給するカレントミラー回路により構成される前記（４）に記載の比較装置。
（６）入力信号が制御端子に入力される複数の信号入力トランジスタと、
前記複数の信号入力トランジスタのそれぞれと差動対を構成して参照信号が制御端子に入力される複数の参照入力トランジスタと、
前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記複数の参照入力トランジスタのうちの１つとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
前記複数の信号入力トランジスタおよび前記複数の参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として出力する負荷部とを具備する比較装置。
（７）前記信号入力トランジスタ選択部は、複数の前記差動対のうち前記選択の対象でない信号入力トランジスタを含む前記差動対に流れる電流を遮断することにより前記選択を行う前記（６）に記載の比較装置。
（８）前記信号入力トランジスタ選択部は、前記複数の差動対のそれぞれに接続されて前記差動対に流れる電流を制御する複数の定電流電源により構成されて前記選択の対象でない信号入力トランジスタを含む前記差動対に流れる電流を前記定電流電源により遮断する前記（７）に記載の比較装置。
（９）入力信号が制御端子に入力される複数の信号入力トランジスタと、
前記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、
前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として出力する負荷部と、
前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記入力信号に対するアナログデジタル変換の結果として出力する保持部と
を具備するアナログデジタル変換装置。
（１０）入射した光に応じた信号を生成する光電変換部と、
前記生成された信号がそれぞれ制御端子に入力される複数の信号入力トランジスタと、
前記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、
前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として出力する負荷部と、
前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記生成された信号に対するアナログデジタル変換の結果として出力する保持部と
を具備する固体撮像素子。
（１１）入射した光に応じた信号を生成する光電変換部と、
前記生成された信号がそれぞれ制御端子に入力される複数の信号入力トランジスタと、
前記複数の信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、
前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記生成された信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記生成された信号と前記参照信号との比較の結果として出力する負荷部と、
前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記生成された信号に対するアナログデジタル変換の結果として出力する保持部と、
前記出力されたデジタルの信号を処理する処理回路と
を具備する撮像装置。
１０ 画素アレイ部
２０ 時刻コード生成部
３０ 参照信号生成部
４０ 垂直駆動部
４２ 制御信号生成部
４３ 電源部
５０ 水平制御部
５２ 時刻コード復号部
５３ カラム信号処理部
５４ クロック信号生成部
１００ 画素
１１０、１２０、１３０、１４０ 光電変換部
１１１ 電荷生成部
１１３ 生成電荷保持部
１５０ 比較部
１１２、１５１、１５２、１５８、１８３〜１８５、１９６〜１９９、４０１〜４０４、５０２、５０３、５１１〜５１７ ＭＯＳトランジスタ
１５３〜１５６ 信号入力トランジスタ
１５７、１５９、１８１、１８２ 参照入力トランジスタ
１６０ 比較出力処理部
１６１ 前置増幅部
１６２ レベル変換部
１６３ 波形整形部
１６４ パルス幅変更部
１７０ 変換結果保持部
１７１ 記憶制御部
１７２ 記憶部
１９０ アナログデジタル変換部
２００ 時刻コード転送部
２１０、２３０ コード保持部
２１１ フリップフロップ
２２０、２４０ クロックバッファ
２２１〜２２４、５３２、５３５、５３７、５３８ 反転ゲート
５０１ フォトダイオード
５２１ ＯＲゲート
５２２ ビット記憶部
５２３ 双方向スイッチ
５３１、５３４、５３９ 非反転ゲート
５３３ ＮＯＲゲート
５３６ キャパシタ

Claims (8)

  1. 入力信号がゲートに入力される複数の信号入力トランジスタと、
    前記複数の信号入力トランジスタと差動対を構成して参照信号がゲートに入力される参照入力トランジスタと、
    前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
    前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として所定の信号線を介して出力する負荷部と
    を具備し、
    前記信号入力トランジスタ選択部は、第１および第２のＭＯＳトランジスタを備え、
    前記複数の信号入力トランジスタは、第１および第２の信号入力トランジスタを含み、
    前記第１および第２の信号入力トランジスタのそれぞれのドレインは、前記信号線に共通に接続され、
    前記第１のＭＯＳトランジスタは、前記第１の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉し、
    前記第２のＭＯＳトランジスタは、前記第２の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉する
    比較装置。
  2. 前記信号入力トランジスタ選択部は、前記複数の信号入力トランジスタのうち前記選択の対象でない信号入力トランジスタの前記ゲートに当該信号入力トランジスタを非導通状態にする電圧を印加することにより前記選択を行う請求項１記載の比較装置。
  3. 前記負荷部は、前記複数の信号入力トランジスタに電流を供給する電流源により構成される請求項１記載の比較装置。
  4. 前記負荷部は、前記参照入力トランジスタに流れる電流とほぼ等しい電流を前記複数の信号入力トランジスタに対して供給するカレントミラー回路により構成される請求項４記載の比較装置。
  5. 入力信号がゲートに入力される複数の信号入力トランジスタと、
    前記複数の信号入力トランジスタのそれぞれと差動対を構成して参照信号がゲートに入力される複数の参照入力トランジスタと、
    前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記複数の参照入力トランジスタのうちの１つとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
    前記複数の信号入力トランジスタおよび前記複数の参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として所定の信号線を介して出力する負荷部と
    を具備し、
    前記信号入力トランジスタ選択部は、第１および第２のＭＯＳトランジスタを備え、
    前記複数の信号入力トランジスタは、第１および第２の信号入力トランジスタを含み、
    前記第１および第２の信号入力トランジスタのそれぞれのドレインは、前記信号線に共通に接続され、
    前記第１のＭＯＳトランジスタは、前記第１の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉し、
    前記第２のＭＯＳトランジスタは、前記第２の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉する
    比較装置。
  6. 入力信号がゲートに入力される複数の信号入力トランジスタと、
    前記複数の信号入力トランジスタと差動対を構成して参照信号がゲートに入力される参照入力トランジスタと、
    前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
    前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として所定の信号線を介して出力する負荷部と、
    前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記入力信号に対するアナログデジタル変換の結果として出力する保持部と
    を具備し、
    前記信号入力トランジスタ選択部は、第１および第２のＭＯＳトランジスタを備え、
    前記複数の信号入力トランジスタは、第１および第２の信号入力トランジスタを含み、
    前記第１および第２の信号入力トランジスタのそれぞれのドレインは、前記信号線に共通に接続され、
    前記第１のＭＯＳトランジスタは、前記第１の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉し、
    前記第２のＭＯＳトランジスタは、前記第２の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉する
    アナログデジタル変換装置。
  7. 入射した光に応じた信号を生成する複数の光電変換部と、
    前記生成された信号がそれぞれゲートに入力される複数の信号入力トランジスタと、
    前記複数の信号入力トランジスタと差動対を構成して参照信号がゲートに入力される参照入力トランジスタと、
    前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記入力信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
    前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記入力信号と前記参照信号との比較の結果として所定の信号線を介して出力する負荷部と、
    前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記生成された信号に対するアナログデジタル変換の結果として出力する保持部と
    を具備し、
    前記信号入力トランジスタ選択部は、第１および第２のＭＯＳトランジスタを備え、
    前記複数の信号入力トランジスタは、第１および第２の信号入力トランジスタを含み、
    前記第１および第２の信号入力トランジスタのそれぞれのドレインは、前記信号線に共通に接続され、
    前記第１のＭＯＳトランジスタは、前記第１の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉し、
    前記第２のＭＯＳトランジスタは、前記第２の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉する
    固体撮像素子。
  8. 入射した光に応じた信号を生成する複数の光電変換部と、
    前記生成された信号がそれぞれゲートに入力される複数の信号入力トランジスタと、
    前記複数の信号入力トランジスタと差動対を構成して参照信号がゲートに入力される参照入力トランジスタと、
    前記複数の信号入力トランジスタのうちの何れか１つを選択して当該選択された前記信号入力トランジスタと前記参照入力トランジスタとにより構成される前記差動対に前記生成された信号および前記参照信号の差分に応じた電流を生じさせる信号入力トランジスタ選択部と、
    前記複数の信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記差分に応じて変化した際に当該電流の変化を電圧の変化に変換して当該電圧の変化を前記生成された信号と前記参照信号との比較の結果として所定の信号線を介して出力する負荷部と、
    前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記生成された信号に対するアナログデジタル変換の結果として出力する保持部と、
    前記出力されたデジタルの信号を処理する処理回路と
    を具備し、
    前記信号入力トランジスタ選択部は、第１および第２のＭＯＳトランジスタを備え、
    前記複数の信号入力トランジスタは、第１および第２の信号入力トランジスタを含み、
    前記第１および第２の信号入力トランジスタのそれぞれのドレインは、前記信号線に共通に接続され、
    前記第１のＭＯＳトランジスタは、前記第１の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉し、
    前記第２のＭＯＳトランジスタは、前記第２の信号入力トランジスタの前記ゲートと前記ドレインとの間の経路を開閉する
    撮像装置。
JP2017560060A 2016-01-07 2016-11-30 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置 Active JP6787343B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016001987 2016-01-07
JP2016001987 2016-01-07
PCT/JP2016/085577 WO2017119220A1 (ja) 2016-01-07 2016-11-30 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置

Publications (2)

Publication Number Publication Date
JPWO2017119220A1 JPWO2017119220A1 (ja) 2018-11-08
JP6787343B2 true JP6787343B2 (ja) 2020-11-18

Family

ID=59274516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017560060A Active JP6787343B2 (ja) 2016-01-07 2016-11-30 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置

Country Status (7)

Country Link
US (1) US10659022B2 (ja)
EP (1) EP3402078B1 (ja)
JP (1) JP6787343B2 (ja)
KR (1) KR102644352B1 (ja)
CN (1) CN108476025B (ja)
TW (1) TWI710216B (ja)
WO (1) WO2017119220A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10477133B2 (en) * 2017-10-02 2019-11-12 Sony Semiconductor Solutions Corporation Solid-state imaging sensor and solid-state imaging device
CN111183633B (zh) 2017-11-30 2023-03-21 索尼半导体解决方案公司 固态摄像元件和电子器件
CN109616038B (zh) * 2019-01-29 2020-12-04 京东方科技集团股份有限公司 光电选择信号控制电路、标签显示装置及方法、控制装置
CN112994663A (zh) * 2021-02-07 2021-06-18 中国科学院微电子研究所 一种比较器及模数转换器
WO2023181663A1 (ja) * 2022-03-24 2023-09-28 ソニーセミコンダクタソリューションズ株式会社 比較器、増幅器及び固体撮像装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218656B1 (en) 1998-12-30 2001-04-17 Eastman Kodak Company Photodiode active pixel sensor with shared reset signal row select
US6518910B2 (en) * 2000-02-14 2003-02-11 Canon Kabushiki Kaisha Signal processing apparatus having an analog/digital conversion function
JP3581624B2 (ja) * 2000-02-14 2004-10-27 キヤノン株式会社 比較器、ａ／ｄ変換装置、およびそれらを用いた光電変換装置
US6788237B1 (en) * 2001-03-30 2004-09-07 Pixim, Inc. Electrically and optically symmetrical analog-to-digital converter for digital pixel sensors
US7209172B2 (en) * 2003-03-13 2007-04-24 Motorola, Inc. Multicolor light sensing pixel structure
US7474129B2 (en) * 2005-04-25 2009-01-06 Analog Devices, Inc. Dual mode comparator
JP4442515B2 (ja) * 2005-06-02 2010-03-31 ソニー株式会社 固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置
TWI330457B (en) * 2006-12-21 2010-09-11 Novatek Microelectronics Corp Differential amplifier with plurality of input pairs
US7969494B2 (en) * 2007-05-21 2011-06-28 Aptina Imaging Corporation Imager and system utilizing pixel with internal reset control and method of operating same
JP4900200B2 (ja) * 2007-11-15 2012-03-21 ソニー株式会社 固体撮像素子、およびカメラシステム
US8130300B2 (en) * 2007-12-20 2012-03-06 Aptina Imaging Corporation Imager method and apparatus having combined select signals
CN101404501A (zh) * 2008-10-10 2009-04-08 云南大学 一种并行模数转换器中的比较器的设计方法
US7847601B2 (en) * 2008-11-21 2010-12-07 Mediatek Inc. Comparator and pipelined ADC utilizing the same
JP5332041B2 (ja) * 2009-03-13 2013-11-06 ルネサスエレクトロニクス株式会社 固体撮像装置
CN102656625B (zh) * 2009-12-18 2016-08-03 株式会社半导体能源研究所 用于驱动液晶显示设备的方法
JP2011229120A (ja) * 2010-03-30 2011-11-10 Sony Corp 固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器
JP2013123107A (ja) * 2011-12-09 2013-06-20 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP5882771B2 (ja) * 2012-02-08 2016-03-09 ラピスセミコンダクタ株式会社 入出力装置、半導体装置、電子機器、及びスイッチング制御方法
JP2015056876A (ja) * 2013-09-13 2015-03-23 キヤノン株式会社 固体撮像装置、その駆動方法及び撮像システム
JP2015103958A (ja) * 2013-11-25 2015-06-04 ルネサスエレクトロニクス株式会社 撮像装置
JP6180318B2 (ja) * 2013-12-27 2017-08-16 ソニーセミコンダクタソリューションズ株式会社 コンパレータ回路

Also Published As

Publication number Publication date
JPWO2017119220A1 (ja) 2018-11-08
EP3402078B1 (en) 2022-06-22
EP3402078A1 (en) 2018-11-14
KR20180100553A (ko) 2018-09-11
CN108476025B (zh) 2022-03-18
WO2017119220A1 (ja) 2017-07-13
US10659022B2 (en) 2020-05-19
US20190013799A1 (en) 2019-01-10
KR102644352B1 (ko) 2024-03-07
TW201733268A (zh) 2017-09-16
EP3402078A4 (en) 2018-12-26
CN108476025A (zh) 2018-08-31
TWI710216B (zh) 2020-11-11

Similar Documents

Publication Publication Date Title
JP6787343B2 (ja) 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置
US11018659B2 (en) Comparator, AD converter, solid-state image pickup device, electronic device, method of controlling comparator, data writing circuit, data reading circuit, and data transferring circuit
KR102351736B1 (ko) 고체 촬상 장치 및 그 구동 방법, 및 전자 기기
JP4442515B2 (ja) 固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置
JP6809525B2 (ja) 撮像装置および撮像装置の製造方法
JP6874007B2 (ja) 比較器、ａｄ変換器、固体撮像装置、電子機器、および、比較器の制御方法
US9124834B2 (en) Solid-state image sensing device having signal holding circuits for holding image digital signals converted by analog-digital converters
JP2017060071A (ja) 半導体装置
US10659712B2 (en) Signal transfer circuit and image sensor including the same
JP2018064199A (ja) 撮像素子および撮像装置
CN106686322A (zh) 锁存器电路及基于其的双倍数据速率解码装置
US10594304B2 (en) Analog-digital conversion device, solid state image pickup element, and image pickup device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201012

R151 Written notification of patent or utility model registration

Ref document number: 6787343

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151