JP2009260809A - Ｃｍｏｓ固体撮像装置 - Google Patents

Abstract

【課題】 ロスタイムを発生させることなく、露光時間の異なった複数露光を行うことができるＣＭＯＳ固体撮像装置を提供する。
【解決手段】 タイミングジェネレータ５０および垂直走査回路６０は、画素行列部１０Ａの行間において画素信号読み出しタイミングをオーバラップさせず、かつ、画素行列部１０Ａの各行では、１フレーム周期内において各露光期間の始点または終点となる画素信号読み出しタイミングのみを間に挟んで複数種類の露光期間を連続させるように、画素行列部１０Ａの各行を１行ずつ選択して画素信号の読み出しを行わせる。
【選択図】図１

Description

この発明は、行列状に配列された複数の画素の各々において光電変換素子により得られた信号電荷を増幅して電気信号として出力するＣＭＯＳ固体撮像装置に関する。

図１０は一般的なＣＭＯＳ固体撮像装置の構成例を示すものである。このＣＭＯＳ固体撮像装置は、複数の画素１０を行列状に配列してなるものであるが、図１０では図面が煩雑になるのを防止するため、１個の画素１０のみを図示している。１個の画素１０は、図示のように、ＰＤ（Photo Diode；フォトダイオード）１０１と、各々ＭＯＳ型トランジスタである転送トランジスタ１０２と、リセットトランジスタ１０３と、増幅トランジスタ１０４と、行選択トランジスタ１０５とにより構成されている。これらの各素子は、ｐ型半導体基板に形成されている。そして、図１０では、ＰＤ１０１、転送トランジスタ１０２およびリセットトランジスタ１０３についてはそれらの断面構造が図示され、増幅トランジスタ１０４および行選択トランジスタ１０５については回路シンボルを用いた図示がなされている。

図１０において、ＰＤ１０１は、ｐ型半導体基板に低濃度のｎ型不純物の埋め込み層を形成してなるものであり、受光量に応じた信号電荷を発生する光電変換素子である。転送トランジスタ１０２は、ソースがＰＤ１０１に接続され、ドレインがＦＤ（Floating Diffusion；浮遊拡散層）１０２ｄとなっている。この転送トランジスタ１０２は、ゲートに転送パルスＴＸが与えられることにより、ＰＤ１０１に蓄積された信号電荷をＦＤ１０２ｄに転送する。リセットトランジスタ１０３は、ソースが電源ＶＤＤに接続されており、ドレインがＦＤ１０２ｄとなっている。このリセットトランジスタ１０３は、ゲートにリセットパルスＲＴが与えられることにより、ＦＤ１０２ｄを電源ＶＤＤの電位にリセットする。増幅トランジスタ１０４は、ドレインが電源ＶＤＤに接続され、ゲートがＦＤ１０２ｄに接続されている。また、行選択トランジスタ１０５は、増幅トランジスタ１０４のソースと列信号線１１との間に介挿されており、ゲートに行選択パルスＳＬが与えられる。こららの増幅トランジスタ１０４および行選択トランジスタ１０５は、行選択パルスＳＬが与えられることにより、ＦＤ１０２ｄに蓄積された電荷に応じた電圧を列信号線１１に読み出す読出回路としての役割を果たす。列信号線１１には、同様な構成の画素１０が複数接続されるとともに、各画素Ｐの増幅トランジスタ１０４の負荷となる定電流源とＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路が接続されている（いずれも図示略）。

ＣＭＯＳ固体撮像装置では、行列をなす各画素が順次駆動され、各画素から画素信号の読み出しが行われる。最も基本的な構成では、１画面分の撮像期間であるフレーム（垂直走査期間）が画素１０の行数と同じ数の水平走査期間に分割され、これらの各水平走査期間において画素１０の各行が順次駆動され、各行の画素信号の読み出しが行われる。なお、以下では便宜上、このような１画面分の画素信号を得るために行われる一連の動作を撮像シーケンスと呼ぶ。図１１（ａ）は、この場合の撮像シーケンスを例示するタイムチャートである。また、図１１（ｂ）は、同撮像シーケンスにおいて１水平走査期間内に１行分の画素信号の読み出しのために発生される行選択パルスＳＬ、リセットパルスＲＴおよび転送パルスＴＸの波形を示す波形図である。

図１１（ａ）および（ｂ）に示すように、ＣＭＯＳ固体撮像装置では、各水平走査期間において１行の画素１０が選択され、選択された行の画素１０に行選択パルスＳＬが与えられる。行選択パルスＳＬが与えられた行の画素１０では、行選択トランジスタ１０５がＯＮ状態となり、この行選択トランジスタ１０５が増幅トランジスタ１０４のソースを列信号線１１に接続する。そして、同画素１０では、リセットパルスＲＴが与えられることにより、リセットトランジスタ１０３がＯＮ状態となり、ＦＤ１０２ｄが電源ＶＤＤの電位にリセットされる。次に同画素１０では、転送パルスＴＸが与えられることにより、転送トランジスタ１０２がＯＮ状態となり、ＰＤ１０１に蓄積した信号電荷がＦＤ１０２ｄに転送される。

このような動作が行われる間、ＦＤ１０２ｄの電圧は、増幅トランジスタ１０４および行選択トランジスタ１０５を介して列信号線１１に読み出される。各列信号線１１に接続された各ＣＤＳ回路は、リセットトランジスタ１０３によるリセット後の時点において画素１０から列信号線１１に読み出された電圧をサンプリングするとともに（図１１（ｂ）におけるＳ／Ｈ（１））、転送トランジスタ１０２による転送後の時点において画素１０から列信号線１１に読み出された電圧をサンプリングし（図１１（ｂ）におけるＳ／Ｈ（２））、両電圧の差分を画素信号として出力する。

以上の動作が全行について実行され、撮像結果である１画面分の画素信号が得られる。そして、ビデオ撮影においては、このような１画面分の画素信号を得るための動作がフレーム（垂直走査周期）毎に繰り返される。

図１１（ａ）および（ｂ）に示す撮像シーケンスにおいて、各画素１０では、転送パルスＴＸが与えられる都度、ＰＤ１０１からＦＤ１０２ｄへの信号電荷の転送が行われる。この転送パルスＴＸの発生周期が露光時間となる。そして、転送パルスＴＸの発生によりＰＤ１０１からＦＤ１０２ｄへ転送される信号電荷の量は、転送パルスＴＸが前回発生してから今回発生するまでの間（すなわち、露光期間）のＰＤ１０１の受光量を反映したものとなる。図１１（ａ）および（ｂ）の例では、１つの画素１０に着目すると、１フレーム当たり１回ずつ転送パルスＴＸが与えられる。従って、１フレームの長さが画素１０の露光時間となる。

高品質の撮像を行うためには、撮像対象の明暗の範囲に合わせて露光時間を調整することが好ましい。しかしながら、撮像対象の明暗のダイナミックレンジが広い場合、１種類の露光時間での撮像では、撮像対象の各部の明暗を正確に表す画像信号を得ることは困難である。そこで、異なる露光時間で複数回の露光を行い、各露光により得られた複数種類の画像信号を用いて広いダイナミックレンジの画像信号を合成する技術（以下、便宜上、複数露光という）が利用されている。

図１２（ａ）および（ｂ）は、この複数露光の技術による撮像シーケンスの例を示すものである。この例では、各画素行について１フレームの間に長い露光時間Ｌでの露光と短い露光時間Ｓでの露光を行っている。

図１２（ａ）において、Ｒと表記された水平走査期間（以下、単に水平走査期間Ｒという）では、前掲図１１（ｂ）のように、画素行列の中の１つの行について、選択信号ＳＬがアクティブレベルとされるとともに、リセットパルスＲＴおよび転送パルスＴＸが順次発生され、その行の各画素の画素信号の読み出しが行われる。また、図１２（ａ）において、ｒと表記された水平走査期間（以下、単に水平走査期間ｒという）では、画素行列の中の１つの行が選択されるが、図１２（ｂ）に示すように、選択された行の選択信号ＳＬを非アクティブレベルとした状態でリセットパルスＲＴおよび転送パルスＴＸが順次発生され、その行の各画素の画素信号の読み出しも行われない。この水平走査期間ｒでは、選択した行の各画素のＰＤ１０１の蓄積電荷の消去のみが行われる。

１つの行の１フレーム分の撮像シーケンスに着目すると、Ｌなる文字が表記されたストライプが示す空白期間の後、１回目の水平走査期間Ｒがあり、それから所定時間が経過した後、水平走査期間ｒがあり、それからＳなる文字が表記されたストライプが示す空白期間が続いた後、２回目の水平走査期間Ｒがある。ここで、１回目の水平走査期間Ｒでは、画素信号の読み出しが行われ、この画素信号の読み出しタイミングが長い露光期間Ｌの終点となる。また、水平走査期間ｒでは、画素のＰＤ１０１の蓄積電荷の消去のみが行われ、この消去のタイミングが短い露光期間Ｓの始点となる。また、２回目の水平走査期間Ｒでは、画素信号の読み出しが行われ、この画素信号の読み出しタイミングが短い露光期間Ｓの終点となると同時に次のフレームにおける長い露光期間Ｌの始点となる。なお、図１２（ａ）では、水平走査期間ｒと２回目の水平走査期間Ｒの間に、露光期間Ｓを示す文字Ｓが表記されたストライプが挟まれているが、これはあくまでも図示の便宜のためであり、実際の露光期間Ｓの始点は水平走査期間ｒ内の転送パルスＴＸの発生タイミングにあり、終点は２回目の水平走査期間Ｒ内の転送パルスＴＸの発生タイミングにある。露光期間Ｌも同様であり、当該フレームの直前のフレームの２回目の水平走査期間Ｒ内の転送パルスＴＸの発生タイミングが当該フレームの露光期間Ｌの始点であり、Ｌなる表記のなされたストライプの後の１回目の水平走査期間Ｒ内の転送パルスＴＸの発生タイミングが当該フレームの露光期間Ｌの終点である（以下、この明細書において同様）。

ここで、１回目の水平走査期間Ｒにおいて読み出された画素信号は、露光期間Ｌにおける画素のＰＤ１０１の受光量を反映したものとなり、２回目の水平走査期間Ｒにおいて読み出された画素信号は、露光期間Ｓにおける画素のＰＤ１０１の受光量を反映したものとなる。そして、このように１画素当たり２回の露光により得られた２種類の画素信号が例えば単純に加算され、広いダイナミックレンジを持った画素信号が合成されるのである。
なお、複数露光を行ってダイナミックレンジの広い画像データを得る技術に関しては、ＣＣＤ固体撮像装置のものではあるが、特許文献１に開示がある。
特開２００２−２７３２８号公報

ところで、ＣＭＯＳ固体撮像装置では、共通の列信号線１１を介して複数の画素行からの画素信号の読み出しを行うので、ある行の画素信号の読み出しを行う水平走査期間では、他の行の画素信号の読み出しを行うことはできない。従って、複数露光では、例えば図１２（ａ）の例だと、最後の行について露光期間Ｌの露光結果である画素信号の読み出しが終了した後でないと、最初の行について露光期間Ｓの露光結果である画素信号の読み出しを開始することができない。このため、１つの行に着目すると、露光期間Ｌの露光結果である画素信号の読み出し時期（１回目の水平走査期間Ｒ）と、露光期間Ｓの始期（水平走査期間ｒ）との間に不要なロスタイムがどうしても発生する。このようなロスタイムの発生の影響により、露光期間Ｌと露光期間Ｓの時間ずれが大きくなり、撮像対象が動いている場合に合成される画像がぶれるという問題があった。また、ロスタイムの影響により、１フレームの時間長が長くなり、高速での撮像が困難になるという問題があった。さらに、例えば最初の行に着目すると、この最初の行を含む全行について露光期間Ｌの露光結果である画素信号が得られた後でないと、最初の行の露光期間Ｓの露光結果である画素信号が得られない。従って、例えば前後して発生する２種類の露光期間の露光結果である各画素信号を合成するためには、後の露光期間の露光結果である画素信号が読み出されるまでの間、先の露光期間の露光結果である画素信号を全画素分記憶しておくフレームバッファが必要になるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、ロスタイムを発生させることなく、露光時間の異なった複数露光を行うことができるＣＭＯＳ固体撮像装置を提供することを目的とする。

この発明は、複数の画素を行列状に配列してなる画素行列部と、前記画素行列部の行間において画素信号読み出しタイミングをオーバラップさせず、かつ、前記画素行列部の各行では、１フレーム周期内において各露光期間の始点または終点となる画素信号読み出しタイミングのみを間に挟んで複数種類の露光期間を連続させるように、前記画素行列部の各行を１行ずつ選択して画素信号の読み出しを行わせる駆動制御手段とを具備することを特徴とするＣＭＯＳ固体撮像装置を提供する。

かかる発明によれば、画素信号読み出しタイミングが画素行列部の行間でオーバラップせず、かつ、各行では複数の露光時間が隙間なく連続する。従って、複数露光を行う際にロスタイムが発生しない。

以下、図面を参照し、この発明の一実施形態について説明する。
図１は、この発明の一実施形態によるＣＭＯＳ固体撮像装置の構成を示すブロック図である。この図において、画素行列部１０Ａは、前掲図１０に例示したような画素１０を行列状に配列してなるものである。カラムＣＤＳ部２０は、画素行列部１０Ａにおける画素１０の列毎に設けられたＣＤＳ回路の集合体である。各ＣＤＳ回路は、タイミングジェネレータ５０からサンプリングパルスφｒおよびφｓが与えられる各タイミングにおいて、画素行列部１０Ａの各列信号線１１に読み出される電圧を各々サンプリングして差分を検出し、アナログ画素信号を各々出力する。カラムＡＤＣ部３０は、画素行列部１０Ａにおける画素１０の列毎に設けられたＡＤＣ（Analog to Digital Converter）の集合体である。各ＡＤＣは、タイミングジェネレータ５０による制御の下、各ＣＤＳ回路から出力されるアナログ画素信号をデジタル画素信号に変換する。水平走査回路４０は、画素行列部１０Ａの列数と同じステージ数のシフトレジスタである。この水平走査回路４０は、タイミングジェネレータ５０による制御の下、水平走査期間毎にカラムＡＤＣ部３０から出力される１行分のデジタル画素信号を取り込み、画像処理部７０にシリアル転送する動作を繰り返す。

タイミングジェネレータ５０は、垂直走査回路６０、カラムＣＤＳ部２０、カラムＡＤＣ部３０、水平走査回路４０等、ＣＭＯＳ固体撮像装置の各部のタイミング制御のための信号を発生する回路である。垂直走査回路６０は、タイミングジェネレータ５０による制御の下、画素行列部１０Ａの各行を選択し、選択した各行に行選択パルスＳＬｉ、リセットパルスＲＴｉおよび転送パルスＴＸｉを発生する回路である。本実施形態における垂直走査回路６０は、ロスタイムを生じさせることなく、１フレーム期間内に露光時間を変えて複数の露光を行うための行選択を行う。本実施形態の特徴は、この垂直走査回路６０による行選択の態様にある。詳細は後述する。

画像処理部７０は、水平走査回路４０を介して供給されるデジタル画素信号を処理して、フレーム毎に一画面分の画像データを合成する装置である。本実施形態では、１フレーム期間内に複数回の露光が行われ、露光期間の異なる複数種類のデジタル画素信号が画素毎に得られる。画像処理部７０は、異なる露光期間において得られた各デジタル画素信号を例えば画素毎に加算し、広いダイナミックレンジを持ったデジタル画像信号を合成する。この画像処理部７０により合成されたデジタル画像信号は、図示しないモニタに表示され、あるいは図示しないＨＤ（ハードディスク）等の記録媒体に記録される。

デジタル画像信号の合成を行うため、画像処理部７０は、合成に用いるデジタル画素信号をバッファに保存する。従来技術の下では、ある露光期間のデジタル画素信号が画素行列部１０Ａから読み出された後、他の露光期間の同一画素のデジタル画素信号が画素行列部１０Ａから読み出されるまでの間に画素行列部１０Ａの全画素数分のデジタル画素信号が画素行列部１０Ａから読み出される。このため、デジタル画素信号の合成を行うためには少なくとも画素行列部１０Ａの全画素数分のデジタル画素信号を保存可能なバッファが必要であった。しかしながら、本実施形態では、このデジタル画素信号の一時保存のために用いるバッファは小規模なもので足りる。何故ならば、本実施形態では、同一画素について露光期間の異なる２種類のデジタル画素信号が読み出される間に読み出される他の画素のデジタル画素信号の個数が格段と少なくなるからである。これは、本実施形態における垂直走査回路６０がロスタイムを生じさせることなく露光時間を変えて複数の露光を行うための行選択を行うこととの関連で生じる効果であるが、その詳細については後述する。

Ｕ／Ｉ（ユーザインタフェース）部８０は、液晶表示パネル等の表示装置と押しボタン等の各種の操作子により構成されている。Ｕ／Ｉ部８０は、ＣＭＯＳ固体撮像装置の操作に関する各種の案内情報を表示し、操作子を介して撮像条件等に関する各種の情報をユーザから取得する役割を果たす。制御部９０は、Ｕ／Ｉ部８０を介して取得されるユーザからの指示に従い、ＣＭＯＳ固体撮像装置の各部の制御を行う装置である。

次に本実施形態の特徴である複数露光のための垂直走査回路６０の行選択機能について説明する。本実施形態における垂直走査回路６０は、タイミングジェネレータ５０による制御の下、次のような態様で画素行列部１０Ａの各行の画素信号読み出しタイミングが発生するように、画素行列部１０Ａの各行を１行ずつ選択して画素信号の読み出しを行わせる。
ａ．画素行列部１０Ａの各行間において画素信号読み出しタイミングをオーバラップさせない。
ｂ．画素行列部１０Ａの各行では、１フレーム周期内において各露光期間の始点または終点となる画素信号読み出しタイミングのみを各々の間に挟んで複数種類の露光期間を連続させる。

露光回数が２回である場合、画素行列部１０Ａの一行分の撮像シーケンスは、図２に例示するものとなる。この例では、１フレーム内において、各露光期間の始点または終点を含む水平走査期間Ｒを各々の前後に配して長い露光期間Ｌと短い露光期間Ｓとが連続している。

このような１行分の撮像シーケンスを複数行分用意し、行間で位相をずらすことにより、上記ａおよびｂの条件を満たす２回露光の撮像シーケンスを得ることができる。図３は、その１つの例を示すものである。この例では、ある行の露光期間Ｓの終点を含む水平走査期間Ｒの後に次の行の露光期間Ｓの始点（＝露光時間Ｌの終点）を含む水平走査期間Ｒが続くように、行間で撮像シーケンスの位相をずらしている。露光期間Ｓが十分に短い場合には、行間の撮像シーケンスの位相差が小さくなるので、このような２回露光の撮像シーケンスでも実用上問題ない。

動く被写体を撮像する場合には、ローリング歪みを小さくするためにも行間の撮像シーケンスの位相差を小さくすることが好ましい。そのような要求に応える態様では、タイミングジェネレータ５０および垂直走査回路６０は、次のように画素行列部１０Ａから画素信号を読み出すための制御を行う。
ｃ．複数種類の露光期間および各露光期間の始点または終点となる画素信号読み出しタイミングの位相を画素行列部１０Ａの各行間でずらして、位相の隣接した２つの行間において同種の露光期間の始点または終点となる各画素信号読み出しタイミングの間に少なくとも１個の画素信号読み出しタイミングを割り込ませることが可能な隙間を生じさせる。
ｄ．上記隙間に他の行の他の種類の露光期間の始点または終点となる画素信号読み出しタイミングを割り込ませることにより、画素行列部１０Ａの行間において画素信号読み出しタイミングをオーバラップさせず、かつ、各行の各露光期間を連続させる。

以下、その具体例を挙げる。
図４は２回露光の場合の具体例を示すものである。この例では、各行に着目すると、１フレーム内において長い露光期間Ｌと短い露光期間Ｓとが連続している。ここで、露光期間Ｓの始点（＝露光期間Ｌの終点）となる画素信号読み出しタイミングを含む水平走査期間Ｒと露光期間Ｓの終点（＝露光期間Ｌの始点）となる画素信号読み出しタイミングを含む水平走査期間Ｒとの間には水平走査期間２個分の空白期間がある。従って、水平走査期間の長さを１Ｈとすると、露光期間Ｓの長さは３Ｈである。

そして、この例では、各行の撮像シーケンスに１行間当たり２Ｈの位相差を設け、第ｋ行および第ｋ＋１行（図４では例えば第２行および第３行）において短い露光期間Ｓの始点（長い露光期間Ｌの終点）となる画素信号読み出しタイミングを各々含む各水平走査期間Ｒの間に１Ｈ分の隙間を空ける。そして、この隙間に第ｋ−１行（図４では例えば第１行）において他の露光期間（この例では長い露光期間Ｌ）の始点となる画素信号読み出しタイミングを含む水平走査期間Ｒを割り込ませている。このようにすることで、各行間では画素信号読み出しタイミングをオーバラップさせず、かつ、各行では長短２種類の露光期間を各々の間に画素信号読み出しタイミングのみを挟んで連続させることができる。

図５は２回露光の場合の他の具体例を示すものである。図４の例では露光期間Ｓの長さが３Ｈであったのに対し、この例では露光期間Ｓの長さが５Ｈである。そこで、この例では、各行の撮像シーケンスに１行間当たり２Ｈの位相差を設けている。そして、第ｍ行および第ｍ＋１行（図４では例えば第３行および第４行）において露光期間Ｓの始点となる画素信号読み出しタイミングを含む各水平走査期間Ｒの間の１Ｈ分の隙間に対し、第ｍ−２行（図４では例えば第１行）において露光期間Ｌの始点となる画素信号読み出しタイミングを含む水平走査期間Ｒを割り込ませている。このように、隣接する２つの行間において露光期間Ｓの始点となる各画素信号読み出しタイミングの隙間に割り込ませる他の露光期間Ｌの始点となる画素信号読み出しタイミングは、２つの行の隣りの行である必要はなく、それよりも離れた行のものであってもよい。

図６は３回露光の場合の具体例を示すものである。この例では、各行に着目すると、最も長い露光期間Ｌと、２番目の露光時間の露光期間Ｓ１と、最も短い露光期間Ｓ２とが連続している。ここで、露光期間Ｓ１の始点（＝露光期間Ｌの終点）となる画素信号読み出しタイミングを含む水平走査期間Ｒと露光期間Ｓ１の終点（＝露光期間Ｓ２の始点）となる画素信号読み出しタイミングを含む水平走査期間Ｒとの間には、水平走査期間３個分の空白期間がある。従って、露光期間Ｓ１の長さは４Ｈである。露光期間Ｓ２の始点（＝露光期間Ｓ１の終点）となる画素信号読み出しタイミングを含む水平走査期間Ｒと露光期間Ｓ２の終点（＝露光期間Ｌの始点）となる画素信号読み出しタイミングを含む水平走査期間Ｒとは連続している。従って、露光期間Ｓ２の長さは１Ｈである。

そして、この例では、各行の撮像シーケンスに１行間当たり３Ｈの位相差を設け、第ｋ行および第ｋ＋１行（図６では例えば第２行および第３行）において露光期間Ｓ１の始点（露光期間Ｌの終点）となる画素信号読み出しタイミングを各々含む各水平走査期間Ｒの間に２Ｈ分の隙間を空ける。そして、この隙間に第ｋ−１行（図６では例えば第１行）において他の２つの露光期間（この例では露光期間Ｓ２およびＬ）の始点となる画素信号読み出しタイミングを含む２つの水平走査期間Ｒを割り込ませている。このようにすることで、各行間では画素信号読み出しタイミングをオーバラップさせず、かつ、各行では３種類の露光期間を各々の間に画素信号読み出しタイミングのみを挟んで連続させることができる。

図７は、本実施形態におけるタイミングジェネレータ５０および垂直走査回路６０の構成例を示すブロック図である。この例によるタイミングジェネレータ５０および垂直走査回路６０は、前掲図６の３回露光による撮像を行うための画素行列部１０Ａの駆動制御を行うものである。

図７に示すように、タイミングジェネレータ５０は、クロックカウンタ５１と、ステップカウンタ５２と、リングカウンタ５３と、同期パルス発生器５４と、パルス発生器５５とを有する。

クロックカウンタ５１およびステップカウンタ５２は、フレームの切り換え制御およびフレーム内の水平走査期間の切り換え制御を行うとともに、現在時刻を示す情報の管理を行う役割を果たす。本実施形態においてフレームは、複数の水平走査期間に区切られている。１つのフレームを構成する各水平走査期間は、１番からｎ番までのステップ番号により特定される。各水平走査期間は、画素行列部１０Ａから１行分のアナログ画素信号を読み出してデジタル化し、画像処理部７０にシリアル転送することが可能な時間長を有する。しかし、全ての水平走査期間において画素信号の読み出しが行われる訳ではなく、３種類の露光期間の組み合わせによっては１フレーム内に画素信号の読み出しが行われない水平走査期間が発生する場合もある。

本実施形態では、一定周波数のクロックをカウントすることにより、一水平走査期間の計時を行う。このクロックのカウントを行うのが図７におけるクロックカウンタ５１である。このクロックカウンタ５１のカウント値は、水平走査期間内における相対時刻を示す情報として利用される。

図７において、クロックカウンタ５１は、一水平走査期間分のクロックのカウントを終える度にステップクロックφＳＴを出力する。すなわち、ステップクロックφＳＴは、一水平走査期間＝１Ｈ相当の周期を持ったクロックとなる。ステップカウンタ５２は、このステップクロックφＳＴのカウントを行う。１フレーム当たりの水平走査期間数がｍである場合、ステップカウンタ５２は、ステップクロックφＳＴをｍ個カウントする毎にカウント値を初期化する。従って、ステップカウンタ５２のカウント値は、１フレーム内における現在の水平走査期間のステップ番号を示すものとなる。

リングカウンタ５３は、ステップクロックφＳＴが立ち上がる毎に、ラインクロックφａ、φｂ、φｃを１個ずつ巡回的に選択して出力する。従って、ラインクロックφａ、φｂ、φｃは、各々３Ｈ相当の周期を有し、かつ、アクティブ期間が互いにオーバラップしない３相のクロックとなる。同期パルス発生器５４は、クロックカウンタ５１が出力するステップクロックφＳＴをトリガとして、前掲図６における露光期間Ｓ１の開始を指令する同期パルスＳＹＮＣａ、露光期間Ｓ２の開始を指令する同期パルスＳＹＮＣｂ、露光期間Ｌの開始を指令する同期パルスＳＹＮＣｃを１フレーム内に１個ずつ各々出力する。さらに詳述すると、同期パルス発生器５４には、ステップカウンタ５２のカウント値が如何なる値になったときに同期パルスＳＹＮＣａ、ＳＹＮＣｂおよびＳＹＮＣｃの各々を出力するかの指示が制御部９０（図１参照）から与えられる。同期パルス発生器５４は、この指示に従い、同期パルスＳＹＮＣａ、ＳＹＮＣｂおよびＳＹＮＣｃの各々を出力する。これらの同期パルスＳＹＮＣａ、ＳＹＮＣｂおよびＳＹＮＣｃは、１Ｈ相当のパルス幅を各々有する。

パルス発生器５５は、画素行列部１０Ａの各行に供給するリセットパルスおよび転送パルスのベースとなるリセットパルスＲＴＧおよび転送パルスＴＸＧを発生する回路である。このリセットパルスＲＴＧや転送パルスＴＸＧの他、パルス発生器５５は、カラムＣＤＳ部２０に相関２重サンプリングを行わせるためのサンプリングパルスφｒおよびφｓや、この相関２重サンプリングに続いてカラムＡＤＣ部３０にＡ／Ｄ変換を行わせるためのサンプリングパルスや、さらにそれに続いて水平走査回路４０にシリアル転送を行わせるためのシフトクロックを発生する。制御部９０は、各パルスの立ち上がりエッジや立ち下がりエッジのタイミング、シフトクロックの発生開始タイミングに対応したクロックカウンタ５１のカウント値を指定する情報をパルス発生器５５に与え、パルス発生器５５は、この情報が示すタイミングにおいて、各パルスを立ち上げまたは立ち下げ、あるいはシフトクロックの発生を開始する。

なお、前述したように３種類の露光期間の組み合わせによっては１フレーム内に画素信号の読み出しを行わない水平走査期間が発生する場合もある。そこで、パルス発生器５５には、そのような画素信号の読み出しを行わない水平走査期間のステップ番号が制御部９０から通知される。パルス発生器５５は、ステップカウンタ５２のカウント値がこの通知されたステップ番号に該当する場合、サンプリングクロックφｓおよびφｒ、Ａ／Ｄ変換用のサンプリングパルス、シリアル転送用のシフトクロックの出力を行わない。

垂直走査回路６０は、いずれも画素行列部１０Ａの行数ｎと同じステージ数を有するシフトレジスタ６１、６２および６３と、画素行列部１０Ａの行毎に設けられた選択回路６４−ｉ（ｉ＝１〜ｎ）と、画素行列部１０Ａの行毎に設けられたＡＮＤゲート６５−ｉ（ｉ＝１〜ｎ）および６６−ｉ（ｉ＝１〜ｎ）とからなる。

シフトレジスタ６１の各ステージをなす各フリップフロップのクロック端子には、タイミングジェネレータ５０のリングカウンタ５３が出力するラインクロックφａが与えられる。また、シフトレジスタ６１の初段のデータ入力端子には同期パルス発生器５４が出力する同期パルスＳＹＮＣａが与えられる。シフトレジスタ６２の各ステージをなす各フリップフロップのクロック端子には、タイミングジェネレータ５０のリングカウンタ５３が出力するラインクロックφｂが与えられる。また、シフトレジスタ６２の初段のデータ入力端子には同期パルス発生器５４が出力する同期パルスＳＹＮＣｂが与えられる。シフトレジスタ６３の各ステージをなす各フリップフロップのクロック端子には、タイミングジェネレータ５０のリングカウンタ５３が出力するラインクロックφｃが与えられる。また、シフトレジスタ６３の初段のデータ入力端子には同期パルス発生器５４が出力する同期パルスＳＹＮＣｃが与えられる。そして、シフトレジスタ６１は同期パルスＳＹＮＣａをラインクロックφａにより順次後段にシフトし、シフトレジスタ６２は同期パルスＳＹＮＣｂをラインクロックφｂにより順次後段にシフトし、シフトレジスタ６３は同期パルスＳＹＮＣｃをラインクロックφｃにより順次後段にシフトする。

シフトレジスタ６１の各ステージｉは、前段から到来する同期パルスＳＹＮＣａを画素行列部１０Ａの第ｉ行に対応した選択回路６４−ｉに供給する。また、シフトレジスタ６２の各ステージｉは、前段から到来する同期パルスＳＹＮＣｂを選択回路６４−ｉに供給する。また、シフトレジスタ６３の各ステージｉは、前段から到来する同期パルスＳＹＮＣｃを選択回路６４−ｉに供給する。画素行列部１０Ａの第ｉ行に対応した選択回路６４−ｉは、シフトレジスタ６１の第ｉステージから同期パルスＳＹＮＣａが与えられている期間内はラインクロックφａを選択し、シフトレジスタ６２の第ｉステージから同期パルスＳＹＮＣｂが与えられている期間内はラインクロックφｂを選択し、シフトレジスタ６３の第ｉステージから同期パルスＳＹＮＣｃが与えられている期間内はラインクロックφｃを選択し、選択パルスＳＬｉとして出力する。この選択パルスＳＬｉは、画素行列部１０Ａの第ｉ行の各画素１０に供給される。

画素行列部１０Ａの第ｉ行に対応したＡＮＤゲート６５−ｉおよび６６−ｉは、同行に対応した選択回路６４−ｉから選択パルスＳＬｉが与えられる期間、パルス発生器５５が出力するリセットパルスＲＴＧおよび転送パルスＴＸＧを各々通過させ、リセットパルスＲＴｉおよび転送パルスＴＸｉとして画素行列部１０Ａの第ｉ行の各画素１０に供給する。

図８は、以上説明した本実施形態の動作例を示すタイムチャートである。図８では、最上段と同期パルスＳＹＮＣｃの欄の下の欄に数字１、２、３からなる繰り返しが記されているが、１はラインクロックφｂの発生タイミングを、２はラインクロックφｃの発生タイミングを、３はラインクロックφａの発生タイミングを各々示している。

図示のように、本実施形態における同期パルス発生器５４は、画素行列部１０Ａの第１行において各フレームの最長の露光期間Ｌを終了させるとき２番目の長さの露光期間Ｓ１の開始を指令する同期パルスＳＹＮＣａを出力し、露光期間Ｓ１を終了させるとき最短の露光期間Ｓ２の開始を指令する同期パルスＳＹＮＣｂを出力し、露光期間Ｓ２を終了させるとき露光期間Ｌの開始を指令する同期パルスＳＹＮＣｃを出力する。

図９は、図８において同期パルスＳＹＮＣａ、ＳＹＮＣｂ、ＳＹＮＣｃの発生タイミングの近傍期間におけるタイミングジェネレータ５０および垂直走査回路６０内の各部の波形を詳細に示したタイムチャートである。

同期パルスＳＹＮＣａは、直後のラインクロックφａの立ち上がりによりシフトレジスタ６１に取り込まれる。そして、このラインクロックφａの立ち上がりから次のラインクロックφａの立ち上がりまでの３Ｈ相当の期間、シフトレジスタ６１の第１ステージの信号Ｌａ１がアクティブレベルとなる。このシフトレジスタ６１の第１ステージの信号Ｌａ１がアクティブレベルとなる期間内のラインクロックφａが選択パルスＳＬ１となって画素行列部１０Ａの第１行に供給される。同期パルスＳＹＮＣｂは、直後のラインクロックφｂの立ち上がりによりシフトレジスタ６２に取り込まれる。そして、このラインクロックφｂの立ち上がりから次のラインクロックφｂの立ち上がりまでの３Ｈ相当の期間、シフトレジスタ６２の第１ステージの信号Ｌｂ１がアクティブレベルとなる。このシフトレジスタ６２の第１ステージの信号Ｌｂ１がアクティブレベルとなる期間内のラインクロックφｂが選択パルスＳＬ１となって画素行列部１０Ａの第１行に供給される。同期パルスＳＹＮＣｃは、直後のラインクロックφｃの立ち上がりによりシフトレジスタ６３に取り込まれる。そして、このラインクロックφｃの立ち上がりから次のラインクロックφｃの立ち上がりまでの３Ｈ相当の期間、シフトレジスタ６３の第１ステージの信号Ｌｃ１がアクティブレベルとなる。このシフトレジスタ６３の第１ステージの信号Ｌｃ１がアクティブレベルとなる期間内のラインクロックφｃが選択パルスＳＬ１となって画素行列部１０Ａの第１行に供給される。

図８に示す例では、同期パルスＳＹＮＣａと同期パルスＳＹＮＣｂとの間に４Ｈ相当の位相差があり、同期パルスＳＹＮＣｂと同期パルスＳＹＮＣｃとの間に１Ｈ相当の位相差がある。このため、第１行において露光期間Ｌの終点（＝露光期間Ｓ１の始点）を含む水平走査期間Ｒが発生した後、画素信号の読み出しが行われない水平走査期間が３回発生し、露光期間Ｓ１の終点（＝露光期間Ｓ２の始点）を含む水平走査期間Ｒと、露光期間Ｓ２の終点（＝露光期間Ｌの始点）を含む水平走査期間Ｒとが連続して発生し、これらの各水平走査期間Ｒにおいて画素信号の読み出しが各々行われる。各水平走査期間Ｒでは、画素行列部１０Ａから１行分の画素信号が読み出され、水平走査回路４０により１行分のデジタル画素信号が画像処理部７０に転送される。

図８の最も下の３段には、Ｌ画像データ、Ｓ１画像データ、Ｓ２画像データの内容が示されている。ここで、Ｌ画像データは、露光期間Ｌの終点を含む水平走査期間Ｒにおいて読み出されて画像処理部７０に転送される１行分のデジタル画素信号を、Ｓ１画像データは、露光期間Ｓ１の終点を含む水平走査期間Ｒにおいて読み出されて画像処理部７０に転送される１行分のデジタル画素信号を、Ｓ２画像データは、露光期間Ｓ２の終点を含む水平走査期間Ｒにおいて読み出されて画像処理部７０に転送される１行分のデジタル画素信号を各々意味する。そして、Ｌ画像データ、Ｓ１画像データおよびＳ２画像データの各表記の左側に並べられた各数字は、画像処理部７０に転送されるＬ画像データ等が画素行列部１０Ａの第何行の画素のものであるかを示している。

画素行列部１０Ａの第１行に着目すると、上記のような位相で露光期間Ｌ、Ｓ１、Ｓ２の終点を各々含む各水平走査期間Ｒが発生するため、第１行のＬ画像データの読み出しおよび転送が行われてから、４Ｈ相当遅れて第１行のＳ１画像データの読み出しおよび転送が行われ、それから１Ｈ相当遅れて第１行のＳ２画像データの読み出しおよび転送が行われることとなる。

ラインクロックφａ、φｂおよびφｃは、３Ｈ相当の周期を有する。このため、同期パルスＳＹＮＣａ、ＳＹＮＣｂおよびＳＹＮＣｃは、３Ｈ相当の時間間隔で、シフトレジスタ６１、６２および６３の第２ステージ、第３ステージ、〜第ｎステージから順次出力される。このため、画素行列部１０Ａの第２行以降の撮像シーケンスは先行する行の撮像シーケンスを３Ｈ相当の時間だけ遅らせたものとなる。従って、画素行列部１０Ａの第１行のＬ画像データ、Ｓ１画像データおよびＳ２画像データの各々の読み出しおよび転送から３Ｈずつ各々遅れた位相で、第２行以降の各行のＬ画像データ、Ｓ１画像データおよびＳ２画像データの各々の読み出しおよび転送が行われる。

図８および図９に示すように、本実施形態によれば、画素行列部１０Ａの各行間で画素信号の読み出しタイミングをオーバラップさせることなく、各行の撮像シーケンスにおいて露光期間Ｌ、Ｓ１およびＳ２は隙間なく連続させることができる。従って、ロスタイムを発生させることなく、露光時間の異なった複数露光を行うことができる。露光期間Ｌ、Ｓ１およびＳ２の時間ずれが少ないので、各露光期間の画素信号を合成した場合の画像のぶれを少なくすることができる。また、本実施形態によれば、各行において複数種類の露光期間を隙間なく連続させるので、ある画素について全種類の露光期間のデジタル画素信号が得られるまでに画素行列部１０Ａから読み出されるデジタル画素信号の量が格段と少なくなり、画像処理部７０においてデジタル画素信号を一時保存するためのバッファを小規模なものにすることができる。例えば図８において、第２行の露光期間Ｌ、Ｓ１、Ｓ２の各デジタル画素信号が全て読み出されるまでに、画素行列部１０Ａから読み出されるデジタル画素信号は、第２行の露光期間Ｌ、Ｓ１、Ｓ２の各デジタル画素信号の他、第１行のＳ１画像データおよびＳ２画像データと、第３行のＬ画像データのみである。従って、画像処理部７０では、６行分のデジタル画素信号を保存可能なバッファがあれば、水平走査回路４０を介してシリアル転送されてくるデジタル画素信号をそのバッファに一時保存させ、バッファ内の露光期間Ｌ、Ｓ１、Ｓ２の同一画素の各デジタル画素信号から広いダイナミックレンジの画素信号を合成することができる。

以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記実施形態では、複数種類の露光期間を露光時間の長いものから順に発生させたが、露光期間は露光時間の短い順に発生させてもよく、露光時間の長さとは無関係な順序で発生させてもよい。

この発明の一実施形態であるＣＭＯＳ固体撮像装置の構成を示すブロック図である。 同実施形態において２回露光を行う場合の画素行列部１０Ａの１行分の撮像シーケンスを例示する図である。 同実施形態における２回露光による撮像シーケンスの例を示す図である。 同実施形態における２回露光による撮像シーケンスの他の例を示す図である。 同実施形態における２回露光による撮像シーケンスの他の例を示す図である。 同実施形態における３回露光による撮像シーケンスの例を示す図である。 同実施形態におけるタイミングジェネレータ５０および垂直走査回路６０の構成例を示すブロック図である。 同実施形態の動作例を示すタイムチャートである。 同実施形態の動作例を示すタイムチャートである。 一般的なＣＭＯＳ固体撮像装置の画素の構成を示す図である。 同ＣＭＯＳ固体撮像装置の１回露光の場合の撮像シーケンスの例を示す図である。 同ＣＭＯＳ固体撮像装置の２回露光の場合の撮像シーケンスの例を示す図である。

符号の説明

１０……画素、１１……列信号線、１０Ａ……画素行列部、２０……カラムＣＤＳ部、３０……カラムＡＤＣ部、４０……水平走査回路、５０……タイミングジェネレータ、６０……垂直走査回路、７０……画像処理部、８０……Ｕ／Ｉ部、９０……制御部、５１……クロックカウンタ、５２……ステップカウンタ、５３……リングカウンタ、５４……同期パルス発生器、５５……パルス発生器、６１，６２，６３……シフトレジスタ、６４−ｉ（ｉ＝１〜ｎ）……選択回路、６５−ｉ（ｉ＝１〜ｎ），６６−ｉ（ｉ＝１〜ｎ）……ＡＮＤゲート。

Claims (3)

1. 複数の画素を行列状に配列してなる画素行列部と、
   前記画素行列部の行間において画素信号読み出しタイミングをオーバラップさせず、かつ、前記画素行列部の各行では、１フレーム周期内において各露光期間の始点または終点となる画素信号読み出しタイミングのみを間に挟んで複数種類の露光期間を連続させるように、前記画素行列部の各行を１行ずつ選択して画素信号の読み出しを行わせる駆動制御手段と
   を具備することを特徴とするＣＭＯＳ固体撮像装置。
2. 前記駆動制御手段は、複数種類の露光期間および各露光期間の始点または終点となる画素信号読み出しタイミングの位相を前記画素行列部の各行間でずらして、位相の隣接した２つの行間において同種の露光期間の始点または終点となる各画素信号読み出しタイミングの間に少なくとも１個の画素信号読み出しタイミングを割り込ませることが可能な隙間を生じさせ、この隙間に他の行の他の種類の露光期間の始点または終点となる画素信号読み出しタイミングを割り込ませることにより、前記画素行列部の行間において画素信号読み出しタイミングをオーバラップさせず、かつ、前記画素行列部の行毎に各露光期間を連続させることを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
3. １フレーム内に前記複数種類の露光期間の各露光期間の位相差に相当する位相差を設けて複数種類の同期パルスを発生する同期パルス発生器と、
   各々前記画素行列の各行に対応付けられた複数のステージを有し、前記複数種類の同期パルスを各々順次シフトする複数のシフトレジスタと、
   前記画素行列部の行毎に設けられ、前記複数のシフトレジスタにおける当該行に対応した各ステージのいずれかが前記複数種類の同期パルスのいずれかを出力したとき、当該行を選択し、当該行から画素信号の読み出しを行わせる選択パルスを発生する複数の選択回路と
   を具備することを特徴とする請求項１または２に記載のＣＭＯＳ固体撮像装置。

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