JP2009124317A - 固体撮像装置 - Google Patents

Abstract

【課題】 本発明は、回路規模を大きくすることなく、１フレーム中に複数回のリセット走査を行なうことができる構成を提供することを目的とする。
【解決手段】 本発明の固体撮像装置は、光電変換素子と前記光電変換素子の電荷を排出するためのリセットスイッチとがマトリクス状に配された画素領域と、前記リセットスイッチの導通を制御するためのリセット制御信号を供給する第１の走査回路と、を半導体基板に有する固体撮像装置において、前記画素領域は第１の画素領域と第２の画素領域とを含んで構成され、前記第１の走査回路は、前記第１の画素領域に配された前記リセットスイッチの導通を制御するための第１のデコーダと、前記第２の画素領域に配された前記リセットスイッチの導通を制御するための第２のデコーダとを有することを特徴とする。
【選択図】 図１

Description

本発明は固体撮像装置に関する。

従来から、画素に光電変換素子と光電変換素子の電荷に基づく信号を増幅する増幅部とを有する増幅型の固体撮像装置が知られている。このような増幅型の固体撮像装置においては、増幅部の入力部に光電変換素子の電荷を転送する転送スイッチと、増幅部の入力部をリセットするためのリセットスイッチと、を有する構成が一般的である。

このような固体撮像装置において電子シャッタ機能を有するものとして、転送スイッチを制御するための垂直走査回路とリセットスイッチを制御するための垂直走査回路を有する構成が特許文献１に開示されている。この文献では、ある時刻にリセット走査用の垂直走査回路を走査させることで各画素をリセットした後、別の時刻に転送走査用の垂直走査回路を走査させることにより蓄積時間つまりシャッタ時間を決めることができる（電子シャッタ）。

また特許文献２には、電子シャッタを行なう構成において電子ズームで倍率を切り替えた際に露光時間が行ごとに異なってしまうことに鑑み、１フレームで２回リセットを行なえるようにリセット走査回路が二重系となった構成が開示されている。
特開平０８−３３６０７６号公報 特開２００５−０９４１４２号公報

しかしながら特許文献２においては、リセット用の垂直走査回路の規模が大きくなるという問題がある。二重系とされたリセット走査回路はタイミング制御部からのタイミング信号が出力されるたびに交互に動作を行なっている。このため、画素領域の全ての行に対して両者がアクセス可能な構成とする必要がある。全行にアクセス可能な構成とするために回路規模が大きくなり、チップ面積が大きくなってしまう。もしくは素子レイアウトの自由度が小さくなり、場合によっては画素領域の面積を小さくしてしまうことにもつながる。

本発明は上記課題に鑑み、回路規模を大きくすることなく、１フレーム中に複数回のリセット走査を行なうことができる構成を提供することを目的とする。

上記課題に鑑み、本発明は、光電変換素子と前記光電変換素子の電荷を排出するためのリセットスイッチとがマトリクス状に配された画素領域と、前記リセットスイッチの導通を制御するためのリセット制御信号を供給する第１の走査回路と、を半導体基板に有する固体撮像装置において、前記画素領域は第１の画素領域と第２の画素領域とを含んで構成され、前記第１の走査回路は、前記第１の画素領域に配された前記リセットスイッチの導通を制御するための第１のデコーダと、前記第２の画素領域に配された前記スイッチの導通を制御するための第２のデコーダとを有することを特徴とする。

本発明によれば、同時刻に複数行に画素信号リセットパルスを印加することが可能となり、蓄積時間や読み出し画素領域をフレーム毎に設定できる。

（実施例１）
図１に実施形態１の固体撮像装置の概念図を示す。１−１は光電変換素子と、光電変換素子の電荷を排出するためのスイッチ（リセットスイッチ）とがマトリクス状に配された画素領域である。第１の画素領域１−１ａと第２の画素領域１−１ｂとにより構成されている。

電子シャッタ動作を行なうために、少なくとも、リセットスイッチを有している必要がある。リセットスイッチにより、任意のタイミングで、光電変換素子の電荷を排出して蓄積時間の開始を規定することが可能となる。リセットスイッチに加えて、光電変換素子の電荷に基づく信号を増幅する増幅部と、増幅部の入力部に光電変換素子の電荷を転送する転送スイッチとを有していても良い。転送スイッチは各光電変換素子に対応して設けられ、増幅部は各光電変換素子もしくは複数の光電変換素子ごとに設けることができる。

１−２は画素領域１０１からの信号を読み出すための読み出し回路である。例えば、画素列ごとに設けられた増幅器（列アンプ）、ＣＤＳ回路などが含まれ得る。

１−３は読み出し回路により所定の処理を施された信号を順に読み出すための水平走査回路である。１−９は水平走査回路により順次読み出された信号を増幅して出力するための出力アンプである。

１−６ａ、１−６ｂは光電変換素子の電荷を排出するための電荷リセット用のパルスを発生するためのデコーダである。第１のデコーダ１−６ａ、第２のデコーダ１−６ｂによりリセットスイッチを走査するためのリセット制御信号を供給する垂直走査回路（第１の走査回路）を構成している。第１のデコーダは第１の画素領域に配された画素行を走査し、第２のデコーダは第２の画素領域に配された画素行を走査するためのものである。ここで第１、第２の画素領域は明確に領域が分かれているものでなく、第１、第２のデコーダによりそれぞれ走査される画素行の集合であってもよい。

１−７ａ、１−７ｂ、１−７ｃはカウンタである。第１のデコーダ１−６ａ、第２のデコーダ１−６ｂ及び後述する読み出し用のデコーダ１−５にそれぞれ対応して設けられている。

１−５は光電変換素子の電荷読み出し用のデコーダである。読み出し用デコーダ１−５により転送スイッチの導通を制御するための転送制御信号を供給する垂直走査回路（第２の走査回路）を構成している。デコーダ１−５はカウンタ１−７ｃによって制御される。

１−４は論理回路であり、デコーダ１−５、１−６ａ、１−６ｂの出力とタイミングジェネレータ（ＴＧ）１−８からの制御パルスが入力され、上述したリセット制御信号、転送制御信号を生成する。論理回路１−４は上述の第１の走査回路及び第２の走査回路の一部を構成している。

１−８はタイミング生成回路であり、カウンタを制御することにより、デコーダに供給されるカウント値に基づくタイミングを制御するための制御回路として機能する。この制御回路は、少なくとも、タイミングパルスを発生する構成のみを画素領域と同一半導体基板に配する。そして、後述する蓄積時間、画素領域内の読み出し領域を規定するための機能は別体として設けてもよい。

以上述べた構成要件が半導体基板にモノリシックに形成されている。ただし上述したように、ＴＧ１−８の一部は別体で構成することも可能である。

図２に画素領域に配される単位画素の等価回路の一例を示す。本例においては、光電変換素子とリセットスイッチを有した構成になっており、これに加えて、上述した増幅部と、転送スイッチとを含んだ構成となっている。

２−１は光電変換を行う光電変換素子であり、例えばフォトダイオード（ＰＤ）を用いることができる。２−４は光電変換素子で生成した電荷に基づく信号を増幅するための増幅部の一部である。具体的には、ＭＯＳトランジスタを含んで構成されたソースフォロワ回路であり、このＭＯＳトランジスタのゲートに転送された電荷を電圧に変換する。したがってＭＯＳトランジスタのゲートは増幅部の入力部としても機能し得る。また、増幅用のＭＯＳトランジスタのゲートは、半導体基板に配された浮遊拡散領域（ＦＤ）に電気的に接続されている。

２−２はＰＤ２−１の電荷を増幅部の入力部に読み出すための転送スイッチである。転送スイッチとしてはＭＯＳトランジスタを用いることができ、制御電極となるゲートにパルスｐＴＸが供給される。パルスｐＴＸにより転送スイッチ２−２の導通が制御される。

２−３は光電変換素子の電荷を排出するためのリセットスイッチである。リセットスイッチとしてはＭＯＳトランジスタを用いることができ、制御電極となるゲートにはパルスｐＲＥＳが供給される。パルスｐＲＥＳによりリセットスイッチ２−３の導通が制御される。

図３に本実施形態における読み出し動作、リセット動作において、転送スイッチ、リセットスイッチに供給されるパルス波形を図示する。両スイッチともＨｉｇｈパルスによりアクティブとなり、導通状態となる。

図３（ａ）は、任意の画素行が読み出し用デコーダ１−５により選択されて行なう読み出し動作のパルス図である。まずｐＴＸがＬｏｗ状態でｐＲＥＳがＨｉｇｈとなる。これにより増幅部の入力部の電位がリセットされる。そして必要に応じてこの状態の信号を画素領域外部に読み出し、画素のノイズ信号として保持する。次にｐＲＥＳをＬｏｗとした後、ｐＴＸをＨｉｇｈとして光電変換素子の電荷を増幅部の入力部に転送する。そしてこの状態の信号を画素領域外部に読み出し、必要に応じて、上述したノイズ信号と差分処理を行なうことにより１画素の信号を得る。つまりここで読み出し動作とは、光電変換素子の電荷を増幅部の入力部へ転送し画素領域外部へ読み出す動作を指す。

図３（ｂ）にリセット動作時のパルス波形を示す。まずｐＲＥＳがＨｉｇｈとなり、この状態でｐＴＸがＨｉｇｈとなる。この動作により光電変換素子の電荷はリセットスイッチを介して排出される。この動作がリセット動作である。本実施形態における蓄積期間はリセット動作により蓄積開始時間が決定され、読み出し動作により蓄積終了時間が決定される。

図４に論理回路１−４の具体的な構成の一例および論理回路１−４に供給されるパルス波形を示す。図４に示すのはマトリクス状に配された画素配列の１画素行に対応する部分である。

図４（ａ）において、論理回路はリセット用デコーダ１−６の出力が供給される入力部３−１及び、読み出し用デコーダ１−５の出力が供給される入力部３−２を有する。更に、リセット用デコーダ１−６からの出力が一入力部に供給される第１のＡＮＤ回路３０１及び第３のＡＮＤ回路３０３を有し、読み出し用デコーダ１−５からの出力が一入力部に供給される第３のＡＮＤ回路３０２及び第４のＡＮＤ回路３０４を有する。第１のＡＮＤ回路の他の入力部にはパルスｐＴＸＲ０が供給され、第２のＡＮＤ回路の他の入力部にはｐＴＸ０が供給される。また第３のＡＮＤ回路の他の入力部にはｐＲＥＳＲ０が供給され、第４のＡＮＤ回路の他の入力部にはｐＲＥＳ０が供給される。

図４（ｂ）にパルスｐＴＸ０、ｐＴＸＲ０、ｐＲＥＳ０、ｐＲＥＳＲ０のパルス波形図の例を示す。ｐＴＸ０とｐＴＸＲ０は読み出し用のパルス、つまりｐＴｘを生成するためのパルスである。そして、ｐＲＥＳ０とｐＲＥＳＲ０はリセット用のパルス、つまり、ｐＲＥＳを生成するためのパルスである。リセット用のデコーダ１−６からの出力がＨｉｇｈ、読み出し用デコーダ１−５からの出力がＬｏｗの場合には、その画素行は上述したリセット動作を行なう。読み出し用のデコーダ１−５からの出力がＨｉｇｈ、リセット用デコーダからの出力がＬｏｗの場合には、その画素行は上述した読み出し動作を行なう。

論理回路１−４からの出力パルスｐＴＸが転送スイッチ２−２のゲートに供給され、出力パルスｐＲＥＳがリセットスイッチ２−３のゲートに供給される。これにより、リセット用のデコーダ１−６ａ、１−６ｂ、読み出し用のデコーダ１−５に選択された行にのみ、転送パルスｐＴＸ及びリセットパルスｐＲＥＳを供給することが可能となる。

読み出し用のデコーダ１−５により選択された画素行に供給される転送パルスｐＴＸとしてパルスｐＴＸ０が供給され、ｐＲＥＳとしてｐＲＥＳ０が供給される。リセット用のデコーダ１−６ａ、１−６ｂに選択された行に供給される転送パルスｐＴＸとしてｐＴＸＲ０が供給され、ｐＲＥＳとしてｐＲＥＳＲ０が供給される。

図５に全画素行の読み出しを行う場合のリセット及び読み出しのタイミングとカウンタ１−７のカウント値の推移を示す。図５（ａ）は、シャッタ時間の切り替わりにより、連続する撮像フレームにおいて蓄積時間がＴｓ１から、Ｔｓ１より長いＴｓ２に切り替わる場合の、垂直同期信号（Ｖ同期信号）、およびデコーダが各画素行にアクセスするタイミングを示している。

図５（ｂ）は、上記のタイミングにおいて、デコーダ１−６ａに対応するカウンタ１−７ａのカウント値の推移を示している。図５（ｃ）はデコーダ１−６ｂに対応するカウンタ１−７ｂのカウント値の推移を示している。図５（ｄ）はデコーダ１−５に対応するカウンタ１−７ｃのカウント値の推移を示している。

図５において、時刻ｔ１２に所定の撮像フレーム（第１のフレーム）の読み出しが開始され、その次の撮像フレーム（第２のフレーム）の読み出しが時刻ｔ１７に開始する。第１のフレームの蓄積時間がＴｓ１であり、第２のフレームの蓄積時間がＴｓ２である。第１のフレームの読み出しは時刻ｔ１２に開始されるので、リセット動作は時刻ｔ１２よりＴｓ１手前の時刻ｔ１１から開始される。第２のフレームでは、読み出し動作時刻ｔ１７よりＴｓ２手前の時刻ｔ１４にリセット動作が開始される。

蓄積時間Ｔｓ１よりＴｓ２が長いので、時刻ｔ１５から時刻ｔ１６までの間は異なる２画素行を同時刻にリセットする必要がある。上述したようにリセット用のデコーダはデコーダ１−６ａ、デコーダ１−６ｂが第１の画素領域１−１ａの画素行と、第１の画素領域とは異なる第２の画素領域１−１ｂの画素行とを同時に走査可能なように構成されている。言い換えると、デコーダ１−６ａ、１−６ｂは、それぞれ画素領域の異なる領域に配された画素行に対してリセット動作を行なうように構成されている。したがって、同時刻に２画素行のリセット動作が可能である。そして画素領域内の同一領域に対して両者が動作可能なようには構成されていない。このような構成にするとデコーダの回路規模が大きくなり、デコーダの半導体基板上での占有面積が大きくなってしまうためである。占有面積は本実施形態の構成によれば同一領域に対して両者が動作可能な構成に比べて約半分とすることができる。

更に、本実施形態の構成によれば、第２のフレームのリセット動作が画素行全体の１／２まで終了する時刻（本実施形態ではｔ１６）を図５のｔ１５まで長くすることもできる。

具体的に本実施形態のカウンタ、デコーダの動作を説明する。

カウンタ１−７ａが時刻ｔ１１でカウントアップを開始し、第１のフレームのリセット動作が画素領域全体の１／２に達する時刻ｔ１３になると最大値を出力し、次に第２のフレームのリセット動作が始まるｔ１４まで最大値を保持する。ｔ１４になるとカウンタ１−７ａは再び０からカウントアップを始める。

また、カウンタ１−７ｂは、第１のフレームのリセット動作が画素領域全体の１／２に達する時刻ｔ１３にカウントアップを開始し、第１のフレームのリセット動作が最終行に達する時刻ｔ１５に最大値を出力する。その後、第２のフレームのリセット動作が画素領域全体の１／２に達する時刻ｔ１６まで最大値を保持する。時刻ｔ１６から第２のフレームのリセット動作にあわせてカウントアップを始める。

本実施形態では、フレームレートＴｆは、全画素行の読み出し動作あるいはリセット動作に要する時間、すなわち全画素行数×Ｔｈと等しい場合の例を示している。ここで、Ｔｈは一画素行分の動作に要する時間、すなわち１水平期間の時間である。この場合、Ｔｓ２はＴｓ１より最大でＴｆ／２だけ長く設定することができる。

また、全画素行の読み出し動作あるいはリセット動作に要する時間すなわち全行数×ＴｈがＴｆより短い場合、Ｔｓ２はＴｓ１より最大Ｔｆ／２＋（Ｔｆ−全行×Ｔｈ）だけ長く設定することができる。また、本実施形態では画素領域を２分割して、各分割領域に対してリセット用のデコーダを分割したが、分割数や分割されたデコーダに割り当てられる画素行数は任意に設定可能である。

（実施形態２）
本実施形態では、読み出しを開始する行及び光電変換素子での電荷の蓄積時間の両者が２つのフレームで切り替わる例を示す。読み出し開始行を変えることによって電子ズームを行なうことができる。

図６に本実施形態のタイミング図を示す。図５に準じて記載している。また本実施形態の全体回路及び単位画素の構成は実施形態１と同様のものを用いることができる。

図６（ａ）は、シャッタ時間の切り替わりにより、連続する撮像フレームにおいて蓄積時間がＴｓ１から、Ｔｓ１より長いＴｓ２に切り替わる場合の、垂直同期信号（Ｖ同期信号）、およびデコーダが各画素行にアクセスするタイミングを示している。更に両撮像フレームで走査を開始する画素行の位置も異なっている。

図６（ｂ）は、上記のタイミングにおいて、デコーダ１−６ａに対応するカウンタ１−７ａのカウント値の推移を示している。図６（ｃ）はデコーダ１−６ｂに対応するカウンタ１−７ｂのカウント値の推移を示している。図６（ｄ）はデコーダ１−５に対応するカウンタ１−７ｃのカウント値の推移を示している。

リセット１は第１のフレームのリセット動作、読み出し１は第１のフレームの読み出し動作、リセット２は第２のフレームのリセット動作、読み出し２は第２のフレームの読み出し動作である。

第１のフレームでは、Ｖ＿ｓｈｉｆｔ１行目から読み出しを開始し、蓄積時間はＴｓ１であるとする。また第２のフレームでは、Ｖ＿ｓｈｉｆｔ２行目から読み出しを開始し、蓄積時間はＴｓ１より長いＴｓ２であるとする。１画素行を走査するのに要する時間すなわち１水平期間の時間をＴｈとする。

時刻ｔ２２に、Ｖ同期信号がＴＧ１−８に供給され、デコーダ１−５の走査を開始する。デコーダ１−５の走査開始位置は、第１のフレームの１つ前のフレームから開始されているリセット用のデコーダ１−６の走査開始位置と同一の画素行から開始する。この走査開始位置は任意に決定でき、ここではＶ＿ｓｈｉｆｔという任意の値をカウンタの初期値に設定することにより可能となる。デコーダ１−６ａは第１の画素領域の画素行を、デコーダ１−６ｂは第１の画素領域とは異なる第２の画素領域の画素行のリセット動作を行なう。ここで第１の画素領域と第２の画素領域とはお互いに重複する領域を有さず、両者により画素領域全体を構成している。

第１のフレームのリセット動作は、時刻ｔ２２よりＴｓ１だけ手前の時刻ｔ２１に走査を開始する。このリセット動作はＶ＿ｓｈｉｆｔ１行目から走査を開始する。カウンタ１−７ａが時刻ｔ２３までカウントすると、それに連動して第２の画素領域の画素行を走査するデコーダ１−６ｂに対応したカウンタ１−７ｂのカウントを開始する。１−７ｂはカウントを開始した後、画素領域の最後の行が選択されるまでカウントを続ける。全ての画素行の選択が完了した後、次にカウンタ１−７ａに連動したスタート信号が供給されるまでデコーダ１−６ｂの最大数より大きい値を出力し続ける。デコーダ１−６ａは時刻ｔ２３で（全画素行／２）−Ｖ＿ｓｈｉｆｔ１行分のリセット動作が終わる。つまり第１のフレームのリセット動作のうち第１の画素領域のリセット動作を行うべき画素行の走査が完了する。そしてカウンタ１−７ａは時刻ｔ２３までに選択されなかった１行目から（Ｖ＿ｓｈｉｆｔ１）−１行までのリセット動作を行うためにカウント値をリセットし、（Ｖ＿ｓｈｉｆｔ１）−１行までカウントを行う。（Ｖ＿ｓｈｉｆｔ１）−１行までカウントを行った後は、次のカウント開始信号が供給されるまでカウンタ１−７ｂと同様にデコーダ１−６ａの最大数より大きい値を出力し続ける。つまり、電子ズーム動作などのように読み出し領域と非読み出し領域とが設定された際に、第１のデコーダに対応するカウンタは、初期値が読み出し領域の先頭画素行に対応した値に設定される。そして、読み出し領域のリセット動作が完了した後に、第１の画素領域内の非読み出し領域のリセット動作を行なっている。

このような動作により、１フレーム中に少なくとも一度は全ての画素行をリセットすることが可能となる。ここで、読み出し終了位置はカウンタ１−７ｃのカウント値がＶ＿ｓｈｉｆｔ１＋読み出し行数に達したら、他のカウンタ同様にデコーダ１−５の最大数より大きい値を次のＶ同期信号が供給されるまで出力し続ける。本実施形態においては、第１のフレームの読み出し終了直後にＶ同期信号が供給されているため、最大数より大きい値を出力することなく第２のフレームの読み出し動作に入っている。Ｖ＿ｓｈｉｆｔと読み出し行数は任意の値が設定可能であり、１画素行単位での読み出し位置の制御が可能となる。

本実施形態において蓄積時間、読み出し開始行、読み出し終了行などの撮像条件は、図示しないマイコンからの指示信号がＴＧ１−８に供給され設定される。ここで、マイコンが撮像条件を決める際のシーケンスを以下に説明する。
条件１：時刻ｔ２４が時刻ｔ２５より手前となること：
ｔ２４＜ｔ２５ （１）
ｔ２４＝ｔ２２＋（Ｔｆ−Ｔｓ２） （２）
ｔ２５＝ｔ２２＋（全画素行／２）×Ｔｈ−Ｔｓ１ （３）
条件２：時刻ｔ２６が時刻ｔ２７より手前となること：
ｔ２６＜ｔ２７ （４）
ｔ２６＝ｔ２５＋｛（全画素行／２）−Ｖ＿ｓｈｉｆｔ２｝×Ｔｈ （５）
ｔ２７＝ｔ２２＋（全画素行−Ｖ＿ｓｈｉｆｔ１）×Ｔｈ−Ｔｓ１ （６）
条件３：Ｖ＿ｓｈｉｆｔ×Ｔｈ＜Ｔｆ−Ｔｓ２： （７）
Ｔｓ２＜Ｔｆ−Ｖ＿ｓｈｉｆｔ×Ｔｈ （８）
条件１は同時刻にデコーダ１−６ａが走査する画素領域の２画素行を同時に選択することを回避する条件である。つまり、第１の画素領域において同時刻に異なる画素行に対してリセット動作を行うことを禁止している。

条件２は条件１をデコーダ１−６ｂに当てはめた条件である。つまり、第２の画素領域において同時刻に異なる画素行に対してリセット動作を行うことを禁止している。

条件３は図６中の第１のフレームの読み出しより第２のフレームのリセット動作のタイミングが時間的に前にならないような条件である。

条件１は変形すると
Ｔｓ２−Ｔｓ１＜Ｔｆ−（全画素行／２）×Ｔｈ （９）
とすることができ、条件２は
Ｔｓ２−Ｔｓ１＜｛ΔＶ＿ｓｈｉｆｔ−（全画素行／２）｝×Ｔｈ＋Ｔｆ （１０）
とすることができる。ΔＶ＿ｓｈｉｆｔは、
ΔＶ＿ｓｈｉｆｔ＝Ｖ＿ｓｈｉｆｔ２−Ｖ＿ｓｈｉｆｔ１ （１１）
であり、あるフレームでの読み出し開始位置をＶ＿ｓｈｉｆｔ２とすると、その１フレーム前の読み出し開始位置であるＶ＿ｓｈｉｆｔ１との差である。

図６に最大、最小のΔＶ＿ｓｈｉｆｔを固定値とした場合のＴｓ２−Ｔｓ１とＴｓ１の関係を示す。本実施形態によれば、最大、最小のΔＶ＿ｓｈｉｆｔを固定値にした場合、Ｔｓ１が（全画素行／２）×Ｔｈになるまで、変化可能な最大のΔＴｓ２（Ｔｓ２の変化量）は、Ｔｆ＋｛ΔＶ＿ｓｈｉｆｔ−１−（全画素行／２）｝×Ｔｈ
という一定値になる。これは条件２で決定される。そして、変化可能な最大ΔＴｓ２は傾き−１で減少する。

一定のフレームレートで撮影する場合は、Ｔｓ１がＴｆ＋（ΔＶ＿ｓｈｉｆｔ−１）×Ｔｈになると蓄積時間を長くすることができなくなる。更に蓄積時間を伸ばしたい場合は、フレームレートを低くし、Ｔｆを長くすることで対応することが可能である。

本実施形態において、上述した３つの条件を満たすような範囲でマイコンからＴＧへ指示信号が供給され、蓄積時間と読み出し開始位置を毎フレーム任意に設定することが可能となる。これにより、動画撮影時の明るさの変化に対応するセンサ駆動が可能となり、更には電子防振にも対応可能となる。また、走査回路をシフトレジスタではなくデコーダで構成したことで、加算、インターレース、プログレッシブ、間引きなどの多彩なモードに容易に対応することも可能となる。

また別の観点では、本実施形態において、リセット用のデコーダで全画素が必ず毎フレームに１度選択することが可能となるため、読み出し領域以外の光電変換素子の電荷もリセットすることが可能となる。これにより、読み出し領域以外の光電変換素子からのブルーミング減少を抑制でき、高画質の画像を撮影することが可能となる。

本実施形態では画素領域を２分割（第１の画素領域、第２の画素領域）するようにリセット用のデコーダを分割したが、分割数や１つのデコーダに割り当てられる画素行数は任意に設定可能である。第１の実施形態で述べたように画素領域が明確に分かれている必要はない。

また、デコーダの分割数や走査パターンを変更した場合、その分割数と垂直走査パターンで駆動条件は、上述したマイコンにより新たに設定される。

（実施形態３）
本実施形態では、画素領域を２つの画素領域に分割し、それぞれに対応するデコーダを設け、更にオプティカルブラック（ＯＢ）行を走査するデコーダ（第３のデコーダ）を設けた例をしめす。読み出しを開始する画素行と蓄積時間とが、連続する２つのフレームで切り替わるのは実施形態３と同様である。またオプティカルブラック領域にかかる動作以外は実施形態１、２の構成及び動作を適用することが可能である。

図８に本実施形態の全体構成を示す。７−１ａ、ｂは図２に示す単位画素をアレイ状に配置した有効画素領域であり、７−１ｃはＯＢ領域である。７−２は画素領域からの信号を読み出すための読み出し回路である。７−３は読み出し回路７−２で所定の処理を施された信号を順に読み出す為の水平走査回路である。７−９は順次読み出された信号を増幅するための出力アンプである。７−６ａはＯＢ領域のリセット用のデコーダ（第３のデコーダ）で、７−６ｂ、７−６ｃは有効画素のリセット用のデコーダである。デコーダは、それぞれに対応したカウンタ７−７ａ、７−７ｂ、７−７ｃを有する。７−５は読み出し用のデコーダであり、カウンタ７−７ｄによって制御される。本実施形態においては、７−６ｂと７−６ｃはそれぞれ（有効画素行／２）行分の走査を行う。ただしこの画素行数は任意に設定可能である。

７−４は論理回路であり、デコーダの出力とタイミングジェネレータ（ＴＧ）７−８からの制御パルスが入力される。７−４の１行分の具体的な回路と制御パルスは実施形態１及び２と同様なものを用いることができるため説明を省略する。

図９に本実施形態におけるタイミング図を示す。図５、図６に準じて記載している。図９（ａ）は、シャッタ時間の切り替わりにより、連続する撮像フレームにおいて蓄積時間がＴｓ１から、Ｔｓ１より長いＴｓ２に切り替わる場合の、垂直同期信号（Ｖ同期信号）、およびデコーダが各画素行にアクセスするタイミングを示している。更に両撮像フレームで走査を開始する画素行の位置も異なっている。

図９（ｂ）は、上記のタイミングにおいて、デコーダ７−６ａに対応するカウンタ７−７ａのカウント値の推移を示している。図９（ｃ）はデコーダ７−６ｂに対応するカウンタ７−７ｂのカウント値の推移を示している。図９（ｄ）はデコーダ７−６ｃに対応するカウンタ７−７ｃのカウント値の推移を示している。図９（ｅ）はデコーダ７−５に対応するカウンタ７−７ｄのカウント値の推移を示している。

リセット１は第１のフレームのリセット動作、読み出し１は第１のフレームの読み出し動作、リセット２は第２のフレームのリセット動作、読み出し２は第２のフレームの読み出し動作である。

第１のフレームでは、ＯＢ領域を走査後、有効画素領域７−１ａの第Ｖ＿ｓｈｉｆｔ１行目から読み出しをはじめ、蓄積時間はＴｓ１であるとする。また第２のフレームでは、有効画素領域７−１ａの第Ｖ＿ｓｈｉｆｔ２行目から読み出しをはじめ、蓄積時間はＴｓ１より長いＴｓ２であるとする。１画素行を走査するのに要する時間すなわち１水平期間の時間をＴｈとする。

第１のフレームのリセット動作は、時刻ｔ３１に開始される。この時同時にＯＢ領域においてもリセット動作が開始される。時刻ｔ３３からカウンタ７−７ａがカウントを開始すると同時に、カウンタ７−７ｂもカウントを開始する。ここでデコーダ７−６ｂは、カウンタ７−７ａと連続した値に対応するようにする。デコーダ７−６ｂは、カウンタ７−７ａがカウント終了前すなわちＯＢ領域のリセット動作中は、リセット動作を行なうべき画素行よりもＯＢ領域のリセット動作を行なう行数分だけ前の行から動作を開始する。７−７ａがカウント終了時にリセット動作を開始すべき画素行すなわちＶ＿ｓｈｉｆｔ１行目のリセット動作を開始する。

Ｖ＿ｓｈｉｆｔ１は第１のフレームの有効画素領域の読み出し開始位置と同等である。ここで、７−７ａは次にリセット動作を開始するまでデコーダ７−６ａの最大数より大きい値を出力し続ける。カウンタ７−７ｂが、時刻ｔ３５までカウントすると、それに連動して第２の画素領域の画素行を走査するデコーダ７−６ｃに対応したカウンタ７−７ｃのカウントを開始する。ここでｔ３５は、
ｔ３５＝ｔ３３＋｛（有効画素行数／２）−Ｖ＿ｓｈｉｆｔ１｝×Ｔｈ （１２）
と表すことができる。

７−７ｃはカウントを開始した後、有効画素領域の指定された最後の画素行が選択されるまでカウントを続ける。全ての画素行の動作が完了したら、次にカウンタ７−７ｂに連動したスタート信号が供給されるまでデコーダ７−６ｃの最大数より大きい値を出力しつづける。

時刻ｔ３５で（有効画素行数／２）＋（ＯＢ領域の行数）−Ｖ＿ｓｈｉｆｔ１行のリセット動作が終わる。そして、カウンタ７−７ｂは時刻ｔ３５までに選択されなかった（Ｖ＿ｓｈｉｆｔ１）−１−（ＯＢ領域の行数）行分のリセット動作を行う。このためにカウント値をリセットし、（Ｖ＿ｓｈｉｆｔ１）−１−（ＯＢ領域の行数）行までカウントを行う。（Ｖ＿ｓｈｉｆｔ１）−１−（ＯＢ領域の行数）行までカウントを行った後は、次のカウント開始信号がくるまでカウンタ７−７ａ、７−７ｃと同様にデコーダ７−６ｂの最大数より大きい値を出力し続ける。これにより、１フレーム中に１回は全ての画素行をリセットすることが可能となる。ここで、カウンタ７−７ｄのカウント値がＶ＿ｓｈｉｆｔ１＋読み出し行数に達した後、他のカウンタ同様にデコーダ７−５の最大数より大きい値を次のＶ同期信号が入力されるまで出力し続ける。Ｖ＿ｓｈｉｆｔと読み出し行数は任意の値が設定可能であるため、１画素行単位での読み出し位置の制御が可能となる。

本実施形態において蓄積時間、読み出し開始行、読み出し終了行などの撮像条件は、図示しないマイコンからの指示信号がＴＧ７−８に供給され設定される。ここで、マイコンが撮像条件を決める際のシーケンスを以下に説明する。
条件１：時刻ｔ３６が時刻ｔ３７より手前となること：
ｔ３６＜ｔ３７ （１３）
ｔ３６＝ｔ３３＋（Ｔｆ−Ｔｓ２） （１４）
ｔ３７＝ｔ３３＋（有効画素行数／２）×Ｔｈ−Ｔｓ１ （１５）
条件２：時刻ｔ３９が時刻ｔ４０より手前となること：
ｔ３９＜ｔ４０ （１６）
ｔ３９＝ｔ３７＋｛（有効画素行数／２）＋（垂直ＯＢ行数）−Ｖ＿ｓｈｉｆｔ２｝×Ｔｈ （１７）
ｔ４０＝ｔ２２＋｛（有効画素行数）＋（垂直ＯＢ行数）−Ｖ＿ｓｈｉｆｔ１｝×Ｔｈ−Ｔｓ１ （１８）
条件３：Ｖ＿ｓｈｉｆｔ×Ｔｈ＜Ｔｆ−Ｔｓ２ （１９）
式（１９）を変形すると、
Ｔｓ２＜Ｔｆ−Ｖ＿ｓｈｉｆｔ×Ｔｈ （２０）
条件１はデコーダ７−６ｂにおいて同時刻に２画素行同時に選択することを回避する条件である。そして、条件２はデコーダ７−６ｃにおける同時刻に２画素行同時に選択することを回避する条件である。条件３は第１のフレームの読み出し動作より第２のフレームのリセット動作のタイミングが時間的に前にならないような条件である。
更に条件１は変形すると
Ｔｓ２−Ｔｓ１＜Ｔｆ−（有効画素行数／２）×Ｔｈ （２０）
となり、条件２は
Ｔｓ２−Ｔｓ１＜｛ΔＶ＿ｓｈｉｆｔ−（有効画素行数／２）｝×Ｔｈ＋Ｔｆ （２１）
となる。ここでΔＴｓ２は、Ｔｓ２をあるフレームの蓄積時間とすると、その１フレーム前の蓄積時間Ｔｓ１からの蓄積時間の変化量である。また、ΔＶ＿ｓｈｉｆｔは、
ΔＶ＿ｓｈｉｆｔ＝Ｖ＿ｓｈｉｆｔ２−Ｖ＿ｓｈｉｆｔ１ （２１）
であり、あるフレームでの読み出し開始位置をＶ＿ｓｈｉｆｔ２とすると、その１フレーム前の読み出し開始位置であるＶ＿ｓｈｉｆｔ１との差となる。

最大、最小のΔＶ＿ｓｈｉｆｔを固定値にした場合のＴｓ２−Ｔｓ１とＴｓ１の関係の関係を図１０に示す。

Ｔｓ１が（有効画素行行／２）×Ｔｈになるまで、変化可能な最大のＴｓ２−Ｔｓ１はＴｆ＋｛ΔＶ＿ｓｈｉｆｔ−１−（有効画素行／２）｝×Ｔｈ
という一定値になる。これは条件２で決まる。そして変化可能な最大ΔＴｓ２は傾き−１で減少する。一定のフレームレートで撮影する際には、Ｔｓ１が
Ｔｓ１＝Ｔｆ＋（ΔＶ＿ｓｈｉｆｔ−１）×Ｔｈ （２２）
になると蓄積時間を延ばすことができなくなる。更に蓄積時間を伸ばしたい場合は、フレームレートを落とし、Ｔｆを長くすることで対応することが可能となる。

上述した３つの条件を満たすような範囲で蓄積時間と読み出し開始位置を毎フレーム任意に設定する事ができる。これにより、動画撮影時の明るさの変化に対応するセンサ駆動が可能となり、更には電子防振にも対応可能となる。また、垂直回路をシフトレジスタではなくデコーダで構成したことで、加算、インターレース、プログレッシブ、間引きなどの多彩なモードに容易に対応することも可能となる。

ΔＶ＿ｓｈｉｆｔが正の値、つまり前のフレームよりも読み出し領域を画面下方向に動かした場合、ΔＶ＿ｓｈｉｆｔ分の読み出し領域より前の行は、読み出し領域の画素よりも蓄積時間が長くなる。強い光が入射している場合に、蓄積時間が長い画素からの読み出し領域画素への電荷漏れこみが懸念される。しかしながら、本実施形態のように、ＯＢ領域の動作させるべき行数分だけ先行してリセット用のデコーダの走査を開始している場合、有効画素領域に隣接したＯＢ領域の行数分の行の蓄積時間は読み出し領域と同一とすることが可能となる。これによりＯＢ領域の行数分先行してリセットした画素から有効画素領域の画素への電荷の漏れこみを抑制できる。さらに、それより外側の画素で発生した余剰電荷は、先行してリセットした画素に漏れこむため、読み出し画素領域への影響を抑制できる。

本実施形態ではＯＢ領域に対して１つ、有効画素領域に対して２つの合計３つのリセット用のデコーダで構成したが、分割数や１つのデコーダに割り当てられる行数は任意である。また、デコーダの分割数や垂直走査パターンを変更した場合、その分割数と垂直走査パターンで駆動条件の制約は新たに設定される。

実施形態１の全体構成を説明するための図である。 実施形態１の単位画素の等価回路図である。 実施形態１のリセット動作、読み出し動作時のパルス図である。 実施形態１の論理回路の構成図及びパルス図である。 実施形態１の電子シャッタ動作のタイミングおよびカウント値の推移を示す図である。 実施形態２の電子シャッタ動作のタイミングおよびカウント値の推移を示す図である。 実施形態２のｎフレームの蓄積時間と、次フレームの蓄積時間の変化量の関係を説明するための図である。 実施形態３の全体構成を説明するための図である。 実施形態３の電子シャッタ動作のタイミングおよびカウント値の推移を示す図である。 実施形態３における蓄積時間の変化を説明するための図である。

符号の説明

１−１、７−１ 画素領域
１−２ 読み出し回路
１−３ 水平走査回路
１−４ 論理回路
１−５ 読み出し用のデコーダ
１−６、７−６ リセット用のデコーダ
１−７、７−７ カウンタ
２−１ 光電変換素子
２−２ 転送スイッチ
２−３ リセットスイッチ
２−４ 増幅用トランジスタ

Claims (7)

1. 光電変換素子と前記光電変換素子の電荷を排出するためのリセットスイッチとがマトリクス状に配された画素領域と、
   前記リセットスイッチの導通を制御するためのリセット制御信号を供給する第１の走査回路と、を半導体基板に有する固体撮像装置において、
   前記画素領域は第１の画素領域と第２の画素領域とを含んで構成され、
   前記第１の走査回路は、
   前記第１の画素領域に配された前記リセットスイッチの導通を制御するための第１のデコーダと、前記第２の画素領域に配された前記リセットスイッチの導通を制御するための第２のデコーダとを有することを特徴とする固体撮像装置。
2. 前記画素領域に、前記光電変換素子の電荷に基づく信号を増幅する増幅部と、前記増幅部の入力部に前記光電変換素子の電荷を転送する転送スイッチとが配されていることを特徴とする請求項１に記載の固体撮像装置。
3. 前記転送スイッチの導通を制御するための転送制御信号を供給する第２の走査回路を有し、該第２の走査回路は前記転送制御信号を生成するための第３のデコーダを有しており、
   前記第１もしくは第２のデコーダからのパルスと前記第３のデコーダからのパルスとにより、任意の画素行に対して供給する前記リセット制御信号及び前記転送制御信号を生成する論理回路を有することを特徴とする請求項２に記載の固体撮像装置。
4. 各デコーダに対応するカウンタと、前記各カウンタを制御する制御回路とを有し、
   前記制御回路は、
   前記各カウンタの各撮像フレームに対して供給するカウント値の初期値を任意の値に設定し、前記各デコーダは前記各カウント値に基づいて制御されることを特徴とする請求項３に記載の固体撮像装置。
5. 前記制御回路により、前記画素領域において、読み出し領域と非読み出し領域とが設定された際に、
   前記第１のデコーダに対応するカウンタは、
   前記初期値が前記読み出し領域の先頭画素行に対応した値に設定され、前記読み出し領域のリセット動作が完了した後に、前記第１の画素領域内の前記非読み出し領域のリセット動作を行なうことを特徴とする請求項４に記載の固体撮像装置。
6. 前記カウンタはフレームごとに全ての画素行を少なくとも１度選択するように、前記第１もしくは第２のデコーダにカウント値を供給することを特徴とする請求項５に記載の固体撮像装置。
7. オプティカルブラック領域が前記画素領域に隣接して配置され、前記オプティカルブラック領域に対するリセット動作を行う第４のデコーダを有していることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。

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