KR960011866B1 - 반도체 집적회로장치 및 셀의 배치배선방법 - Google Patents

반도체 집적회로장치 및 셀의 배치배선방법 Download PDF

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Abstract

내용없음.

Description

반도체 집적회로장치 및 셀의 배치배선방법
제1도는 본 발명의 제1실시예에 의한 표준셀방식의 반도체 집적회로장치의 레이아웃을 나타낸 평면도.
제2도는 제1도에 도시된 표준셀(3)의 내부구조를 구체적으로 나타낸 평면도.
제3도는 제2도의 표준셀(3)의 기능을 나타내는 등가회로도.
제4도 및 제5도는 본 발명의 제2실시예에 의한 표준셀 방식의 반도체 집적회로장치의 동일한 셀열에서의 셀 간접속을 대표적으로 도시한 도면.
제6도는 상기 제2실시예에 의한 표준셀의 내부구조를 구체적으로 나타낸 평면도.
제7도는 본 발명의 제2실시예에 의한 동일셀열에서의 셀을 배선하는 방법을 나타낸 프로워 차트.
제8도는 본 발명의 제3실시예에 의한 표준셀방식의 반도체 집적회로장치의 동일 셀열에서 셀간접속을 대표적으로 나타낸 도면.
제9도 및 제10도는 본 발명의 제3실시예에 의한 표준셀의 내부구조를 구체적으로 나타내는 평면도.
제11도는 데이타 경로회로의 일예를 나타내는 블록도.
제12도는 상기 표준셀방식의 종래 반도체집적회로장치의 레이아웃을 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
1：전원선 2：접지선
3：표준셀 4：셀간신호배선전용영역
5：입출력단자 6：신호배선
7：간선(main) 10：폴리실리콘층
23：폴리실리콘층 27：내부배선층
30：셀열
본 발명은 논리기능을 갖는 셀의 배치배선방법과 이 방법에 의거하는 반도체 집적회로장치에 관한 것이다.
표준셀이란 시스템설계상 필요한 기본적구성이 게이트, 플립플롭, 기능블록과 같이 표준화되고 그리고 이러한 레이아웃(layout)설계가 자동화되는 것으로 전제된다.
통상, 상기 표준셀은 반도체메이커에 의해 정의되고 아울러 일반유지에게 개방되어 왔다.
제12도는 표준셀방식에 의한 종래의 집적회로의 레이아웃을 나타낸 평면도이다.
참조번호 1은 전원선이고, 2는 접지선이다. 소정방향(제12도에서 횡방향)으로 배치된 복수의 표준셀을 각각 포함하는 셀열(cell rows)(30)이 배열되어 있다. 상기 표준셀(3)내에 있는 장치들은 이 셀내에서 서로 접속되어 있다(도면에 미도시됨).
상기 셀(3)들 사이의 소자결선은 셀간 신호배선(an intercell signal wiring) (6)(제12도의 점선으로 도시됨)이 셀열(30)들 사이에 설정된 셀간 신호배선 전용영역(4)에 형성되고, 상기 셀간 신호배선(6)을 통하여 상기 각 표준셀(3)내에 설치된 입출력단자(5) (제12도의 ·으로 도시됨)를 서로 접속되게 하는 방식으로 이루어진다.
종래, 표준셀방식에 의한 배치배선방법에 있어서, 셀간 신호 배선(6)은 모두 셀의 외부에 배열된 셀간 신호배선전용영역(4)을 사용하므로써 달성된다.
따라서, 상기 표준셀방식에 의한 종래의 방법에 의해서 제조된 반도체 집적회로장치는 집적도를 개선할 수 없다는 문제점이 있었다.
본 발명은 논리 기능을 갖는 복수의 표준셀이 접속된 셀들 사이에 셀간 접속배선을 형성하므로서 상기 표준셀들 사이에서 외부접속을 위하여 배열되는 표준셀방식의 반도체 집적회로장치를 제공하는 데 있다.
본 발명에 의하면, 반도체 집적회로장치는 표준셀중 적어도 하나의 내부 영역에 셀간 접속배선중 적어도 하나를 설치함을 포함한다.
본 발명은 또한 셀의 배치배선방법을 제공하는데 있다.
본 발명에 의하면, 상기 방법은 논리 기능을 가지고 또한 입출력단자를 구비한 복수의 표준셀을 소정방향에 서로 인접 배치하여 셀열을 형성하는 스텝과, 상기 소정방향에 따라 상기 셀열에서 확장하는 셀열배선층을 상기 셀열에 포함된 표준셀의 모두와 전기적으로 독립하여 형성하는 스텝과, 각각 상이한 표준셀에 포함되어 있고 아울러 복수의 표준셀에 포함된 입출력단자중 서로 전기적으로 접속되기를 소망하는 입출력단자를 선택하고, 또한 상기 입출력단자와 셀열배선층과의 사이에서 전기접속을 하여, 외부배선이 상기 접속 입출력단자와 동일한 셀열사이에서 이루어지게 하는 스텝으로 구성한다.
본 발명은 또한 상기의 방법에 의해 제조된 반도체 집적회로 장치를 제공하는데 있다.
본 발명에 의한 반도체 집적회로장치는 표준셀중 적어도 하나의 내부영역에 내부접속배선중 적어도 하나를 구비한다.
따라서, 표준셀의 외부에 형성된 셀간 신호배선전용영역의 면적이 감소될 수 있어서, 집적도를 개선할 수 있는 것이다.
본 발명에 의한 셀의 배치배선방법과 이 방법에 의해서 제조된 반도체 집적회로장치에 있어서, 동일한 셀열내에 표준셀들 사이에서의 외부배선은 상기 셀열 배선층을 접속될 표준셀의 입출력단자에 전기적으로 접속되게 하므로써 달성될 수 있다.
동일한 셀열에 있는 외부 배선의 모두는 상기 셀열내에 이루어질 수 있다.
따라서, 표준셀의 외부에 형성된 셀간 신호배선전용영역의 면적이 감소될 수 있어, 집적도가 개선될 수 있는 것이다.
본 발명의 목적은 표준셀방식에 의한 고집적도를 갖는 반도체집적회로 장치를 제조할 수 있는 셀의 배치배선방법을 제공하는데 있다.
또한, 본원 발명의 다른 특징에 따른 반도체집적회로장치는, 논리기능을 갖고 그리고 셀열을 형성하기 위하여 소정방향으로 서로에 인접하는 입출력단자를 각각 포함하는 복수의 표준셀과; 상기 소정방향의 상기 셀열에 있어서 연장되어 있되, 상기 셀열에 포함되어 있는 상기 표준셀의 모두와 전기적으로 독립되어 있는 셀열배선층과; 각기 상이하고, 간격을 두고 떨어져 있는 표준셀에 포함되어 있고 그리고 상기 복수의 표준셀에 포함된 상기 입출력단자와 상기 동일한 셀열에 있는 셀열배선층사이에서 서로 전기적으로 접속되고자 하는 입출력단자들의 사이에서 전기적 접속이 이루어지는 외부배선을 포함한다.
본 반도체집적회로장치에 있어서, 상기 셀열배선층은 상기 입출력단자들의 사이에서 필요한 영역내에 배치된다. 본 반도체집적회로장치에 있어서, 상기 셀열배선층을 상기 셀열배선층이 2차원적으로 상기 입출력단자에 각각 중첩하는 영역을 포함한다.
본 반도체집적회로장치에 있어서, 상기 외부배선층은 상기 셀열배선층이 2차원적으로 상기 입출력단자에 각각 중첩하는 영역내에 제공된 비어 홀(via hole)을 포함한다.
본 반도체집적회로장치에 있어서, 데이타패스회로가 상기 동일한 셀열에 있는 상기 복수의 표준셀을 사용하는 것에 의해서 형성되어 있다.
본 발명의 다른 특징에 따른 반도체집적회로장치는, 논리기능을 갖고 그리고 셀열을 형성하기 위하여 소정방향으로 서로에 인접하는 입출력단자를 각각 포함하되, 상기 입출력단자가 상기 소정방향에 수직인 방향성분을 갖는 복수의 표준셀의 각각에 포함되어 있는, 복수의 표준셀과; 상기 셀열에 포함된 상기 표준셀의 모든 것위에 배치되어 있되, 상기 소정방향으로 연장되어 있고 그리고 서로 또는 상기 표준셀과 전기적으로 독립되어 있는 셀열배선층과; 각기 상기하고, 간격을 두고 떨어져 있는 표준셀에 포함되어 있고 그리고 상기 복수의 표준셀에 포함된 상기 입출력단자와 상기 동일한 셀열에 있는 상기 입출력다자들을 접속하는 접속셀열배선층의 사이에서 서로 전기적으로 접속되고자 하는 입출력단자들의 사이에서 전기적 접속이 이루어지는 외부배선을 포함한다.
본 반도체집적회로장치에 있어서, 상기 복수의 표준셀의 각각에 포함된 상기 입출력단자의 상기 방향성분은, 상기 소정방향에 수직이고, 상기 복수의 표준 셀의 각각의 상단에서 하단으로 실질적으로 연장되어 있다.
본 발명의 또 다른 특징에 따른 반도체집적회로장치에 있어서, 논리기능을 갖고 그리고 셀열을 형성하기 위하여 소정방향으로 서로 인접하는 입출력단자를 각각 포함하는 복수의 표준셀과; 상기 셀열에 포함되어 있는 상기 표준셀의 모든 것 위에 제공되어 있되, 상기 소정방향에 연장되어 있고 그리고 서로 또는 상기 표준셀과 전기적으로 독립되어 있는 셀열배선층과; 상기 복수의 표준셀에 포함된 상기 입출력단자들사이에서 서로 전기적으로 접속되고자하는, 각기 상이하고, 간격을 두고 떨어져 있는 표준셀에 포함되어 있는 상기 입출력단자로부터 상기 소정방향에 수직으로 연장되어 있되, 상기 입출력단자와 상기 입출력단자를 접속하는 접속셀열배선층의 사이에서 전기적 접속을 이루게 하는 보조배선층과; 그리고 상기 접속셀열배선층과 상기 동일셀열에 있는 상기 보조배선층의 사이에서 전기적 접속을 이루게 하는 예비배선을 포함한다.
본 반도체 집적회로장치에 있어서, 상기 복수의 표준셀의 각각에 포함되어 있는 상기 입출력단자는 상기 소정방향에 수직인 방향성분을 갖되, 이 방향성분이 상기 복수의 표준셀의 각각의 상단에서 그 하단으로 실질적으로 연장되어 있다.
본 발명의 다른 특징에 따른 반도체집적회로장치는, 논리기능을 갖고 그리고 입출력단자를 각각 포함하는 복수의 표준셀을 각각 구비하는 복수의 셀열과; 각각의 두개의 인접셀열들의 사이에서 형성된 복수의 셀간열영역과; 상기 복수의 셀간열영역에 형성되어 있되, 상이한 셀열에 있는 상이한 표준셀들을 함께 접속하는 셀간신호배선과; 동일한 셀열에 있는 표준셀의 상이한 입출력단자들을 함께 접속하되, 함께 접속될 상기 표준셀과 동일한 셀열내에 형성되는 셀열배선을 포함한다.
본 반도체집적회로장치에 있어서, 상기 셀열배선은 함께 접속될 상기 표준셀의 상기 입출력단자를 중첩한다.
본 반도체집적회로장치에 있어서, 상기 셀열배선이 함께 접속될 상기 표준셀의 입출력단자들을 중첩하는 비어 홀을 부가하여서, 상기 셀열배선이 상기 비어홀에서 함께 접촉될 상기 표준셀의 입출력단자를 접촉하도록 한다.
본 발명의 목적 및 기타의 목적, 특징, 관점 그리고 장점은 첨부도면에 따라 본 발명의 구체적인 실시예의 다음 설명으로부터 더욱 자명할 것이다.
제1도는 본 발명의 제1실시예에 의한 표준셀방식에 따른 반도체집적회로장치의 레이아웃을 나타낸 평면도이다.
도면에서, 참조번호 1은 전원선이고, 2는 접지선이다.
소정방향으로(제1도에서 횡방향으로)배열된 복수의 표준셀(3)을 각각 포함하는 셀열(30)들이 구비되어 있다.
동일 표준셀(3)에 있는 장치들은 도면에는 도시되어 있지 않지만 그 셀내에서 서로 접속되어 있다.
상이한 셀열(30)에 있는 셀(3)들 사이의 접속은 제1도에서 점선으로 표시된 바와 같이, 셀간 신호배선(6)가 상기 셀열(30)사이에 제공된 셀간 신호배선전용영역(4)에 형성되어서 상기 각 표준셀(3)에 배치된 입출력단자(5)(제1도에서 ·으로 표시됨)를 서로 결선하는 방식으로 이루어진다.
동일 셀열(30)에 있는 셀들사이의 접속은 상기 표준셀(3)의 셀열배선층인 간선(main)(7)을 비어 홀(via holes)(8)을 통하여 대상 입출력단자(object input output terminals)에 접속하므로써 달성된다.
제2도는 제1도에 도시된 표준셀(3)의 내부구조를 구체적으로 나타낸 평면도이다.
전원선(1)과 접지선(2)은 제1알루미늄배선층위에 제공된 제2알루미늄배선층으로 형성된다.
P확산영역(21)과 N확산영역(22)은 상기 전원선(1)과 접지선(1)사이에서 형성되어 있다.
상기 제1 및 제2알루미늄배선층과는 상이한 폴리실리콘층(polysilicon layer)(23)은 상기 P 그리고 N확산영역(21), (22)위에 형성되어, 두개의 P채널 트랜지스터와 두개의 N채널 트랜지스터가 형성된다.
3개의 입출력단자(10a∼10c)는 상기 제1알루미늄배선층으로 형성되어 있고 또한 상기 전원선(1)의 부근에서 상기 접지선(2)의 부근까지 확장되어 있다.
상기 입출력단자(10c)는 두 부분, 즉 상기 P확산영역(21)의 측면상에 있는 부분과 상기 N확산영역(22)의 측면상에 있는 부분으로 분리되어 있다.
상기 제2알루미늄 배선층으로 된 내부배선층(27)은 상기 두 부분 사이에 제공된다.
상기 내부배선층(27)은 비어 홀(28)을 통하여 상기 입출력단자(10c)에 전기적으로 접속되어 있어서, 전기적 접속이 상기 입출력단자(10c)의 두 부분 사이에서 이루어진다.
편의상, 상기 입출력단자(5)는 제1도에서 상기 표준셀(3)의 상·하단에 도시되어 있다.
상기 제1알루미늄배선으로 되어 있고 그리고 비어 홀(25)를 통하여 있는 내부배선층(24a∼24c)은 전원선(1)과 내부배선층(24a)사이의 전기적 접속과 그리고 접지선(2)과 내부배선층(24b, 24c)사이의 전기접속을 위해 형성되어 있다.
비어 홀(26)의 제공은 입출력단자(10) 또는 내부배선층(24a∼24c)과 확산 영역(21, 22) 또는 폴리실리콘층(23)사이에서 이루어지는 전기적접속을 허용하기 위한 것이다.
그러므로, 두개의 입력 NOR게이트는 제3도의 등가회로에 도시된 바와 같이 상기 입출력단자(10a)(10b)가 각각 입력단자(A)와 (B)이고, 그리고 입출력단자(10c)가 출력단자(Y)인 구성을 갖는다.
이러한 구조를 갖는 표준셀(3)과 관련하여, 트랙(track)(Ta∼Ti)은 전원선(1)과 접지선(2)사이에 평행하게 되어 있는 것으로 추정된다.
상기 트랙(Ta∼Ti)은 상기 제2알루미늄배선층으로된 간선(7a∼7i)이 형성될 수 있는 가상영역(virtual regions)이다.
그러나, 가상트랙(virtual tracks)(T)이 상기 P확산영역(21)과 N확산영역(22)사이에 있고, 상기 제2알루미늄배선층으로된 내부배선층(27)이 형성되어 있는 어느영역에 없다고 추정된다. 이것은 동일 알루미늄배선층으로된 간선(7)이 상기 영역에 형성될 수 없기 때문이다.
상기 비어홀(via hole)은 표준셀(3)의 입출력단자(10)가 상기 가상트랙(T)에 2차원적으로 중첩된 영역에 형성되어 있어, 전기적접속이 상기 표준셀(3)의 입출력단자(10)와 상기 간선(7)사이에서 이루어진다.
결과적으로, 동일 셀열의 상이한 표준셀의 입출력단자들 사이에서의 모든 접속이 상기 셀열내에 형성된 상기 간선(7)에 의해 이루어질 수 있다.
상이한 셀열에서의 표준셀사이의 상기 배선은 상기 제1알루미늄배선층을 사용하므로서 이루어질 수 있다.
그러므로, 상기 상이한 알루미늄층으로된 상기 각 표준셀(3)의 입출력단자(10)와 간선(7)은 상기 표준셀(3)내에서 2차원적으로 중첩될 수 없도록 배열되어 있다.
상기 비어 홀은 입출력단자(10)가 상기 간선(7)에 중첩하는 영역에 형성된다.
이것은 동일 셀열(30)에 있는 표준셀(3)사이에서 배선을 할 수 있다. 결과적으로, 동일 셀열(30)에 있는 모든 셀간 배선은 상기 셀열(30)내에서 이루어질 수 있다.
따라서, 상기 셀의 외부에 형성된 셀간 신호배선전용영역의 면적이 집적도를 개선하기 위하여 감소될 수 있다.
제4도는 본 발명의 제2실시예에 의한 표준셀방식에 따른 반도체 집적 회로장치의 동일 셀열내에서의 셀간 접속을 예시하고 있다. 전원선(1)은 상기 표준셀(3)의 상부에 배치되어 있고, 그리고 접지선(2)은 상기 표준셀(3)의 하부에 배치되어 있다.
제1알루미늄배선층으로 된 입출력단자(10)는 상기 동일 셀열(30)의 각 셀(3a∼3c)내에 배열되어 있어, 전원선(1)의 부근에서 접지선(2)의 부근의 셀열확장방향에서 수직으로 배열되어 있다.
복수의 상호 독립적인 간선(7a∼7c)은 대상표준셀(3)의 입출력단자(10)사이에 배열되어 있고, 상기 셀열 확장방향과 평행하게 배열되어 있다. 상기 간선(7a∼7c)은 상기 제1알루미늄배선층위에 형성된 상기 제2알루미늄배선층으로 되어 있고 그리고 상기 표준셀(3)의 입출력단자(10), 전원선(1) 및 접지선(2)과는 전기적으로 독립되어 있다. 상기 전원선(1) 및 접지선(2)와는 전기적으로 독립되어 있다.
상기 전원선(1)과 접지선(2)은 상기 제2알루미늄배선층으로 되어 있다. 상기 비어 홀(8)은 상기 입출력 단자(10)과 간선(7)이 상기 입출력단자(10)와 간선(7)사이에서 전기적 접속을 위해 2차원적으로 중첩되어 있는 영역에 형성되어 있다.
예를 들면, 상기 간선(7b)은 상기 표준셀(3a)의 입출력단자(10)에 그리고 상기 비어 홀(8)을 통하여 상기 표준셀(3c)의 입출력단자(10)에 각각 전기적으로 접속되어 있고, 이로서 셀간 접속은 상기 표준셀(3a)(3c)사이에서 이루어진다.
제5도는 간선(7c)을 상기 표준셀(3a)의 입출력단자(10)에 그리고 상기 비어 홀(8)을 통해 상기 표준셀(3c)의 입출력단자(10)에 각각 전기적으로 접속하므로서 상기 표준셀(3a)(3c)사이에서 셀간 접속의 일예를 나타내고 있다.
제6도는 본 발명의 제2실시예에 의한 표준셀(3)의 내부 구조를 구체적으로 나타낸 평면도이다.
제1 및 제2알루미늄배선층과 상이한 두개의 폴리실리콘층(23)은 제2알루미늄배선층으로된 전원선(1) 및 접지선(2)사이에 제공된 P 그리고 N확산영역(21)(22)이에 형성되어서 두개의 P채널트랜지스터와 두개의 N채널트랜지스터가 형성된다.
입출력단자(10b)는 두 부분, 즉 상기 P확산영역(21)위의 부분과 그 이외의 영역위의 부분으로 분리된다.
상기 두 부분은 상기 폴리실리콘층(23)과 비어 홀(26)을 통하여 서로 전기적으로 접속되어 있다.
상기 제1알루미늄배선층으로 된 상기 내부배선층(24a∼24c)과 비어 홀(25)은 전원선(1)과 내부배선층(24a)사이의 전기적접속과 그리고 접지선(2)과 내부배선층(24b, 24c)사이의 전기적 접속을 위해 형성된다.
상기 비어 홀(26)의 제공은 상기 입출력단자(10) 또는 내부배선층(24a∼24c)과 상기 확산영역(21)(22) 또는 상기 폴리실리콘층(23)사이에서 이루어질 전기적 접속을 허용한다.
상기 두 입력 NOR게이트는 제3도의 등가회로에 도시된 바와 같이 입출력단자(10a)(10b)가 각각 입력단자(A)(B)이고 그리고 상기 입출력단자(10c)가 출력단자(Y)인 구조를 갖는다.
이러한 구성을 갖는 표준셀(3)에 관련하여, 트랙(Ta∼Ti)는 상기 전원선(1)과 접지선(2)사이에서 평행한 것으로 추정된다.
상기 트랙(Ta∼Ti)은 제2알루미늄배선층으로된 상기 간선(7a∼7i)이 형성될 수 있는 가상영역인 것이다.
상기 비어 홀(8)은 표준셀(3)의 입출력단자(10)가 선택된 트랙(T)를 2차원적으로 중첩하는 영역에 형성되어서, 전기적 접속이 표준셀(3)의 입출력단자(10)와 선택된 트랙(T)위에 형성된 간선(7)사이에서 이루어질 수 있다.
제6도의 예에서, 입출력단자(10a)와 간선(7c)사이와, 입출력단자(10b)와 간선(7a)사이 및 입출력단자(10c)와 간선(7b)사이의 전기적 접속은 상기 비어 홀(8)을 통하여 이루어진다.
제7도는 본 발명의 제2실시예에 의한 동일 셀열의 셀을 배선하는 방법을 나타내는 순서도이다.
공정의 스텝 S1에서, 접속될 한쌍의 입출력단자(10)가 상기 동일 셀열(30)의 상이한 표준셀에 포함되어 있는지의 여부가 체크된다. 만일 없다면, 상기 공정은 중단되고, 그러나 있다면 상기 공정은 계속해서 스텝 S2으로 진행한다.
스텝 S2에서, 사용하지 않는 트랙(T)이 선택된다.
간선(7)은 접속될 입출력단자(10)사이에 있는 상기 선택된 트랙(T)상에 형성된다.
스텝 S3에서, 비어 홀(8)은 상기 스텝 S2에서 형성된 간선(7)이 2차원적으로 접속될 입출력단자(10)를 중첩하는 영역에 형성되어서, 전기적접속이 상기 간선(7)과 입출력단자(10)사이에서 이루어진다.
상기 스텝 S1에서 S3으로의 진행은 접속될 쌍의 입출력단자가 존재하는한 반복되고, 이로써 동일 셀열의 셀간 배선은 모두 상기 표준셀내에서 이루어질 수 있다.
그러므로, 상이한 알루미늄층으로 되어 있고, 각 표준셀(3)과 간선(7)의 입출력단자(10)는 상기 표준셀(3)내에서 2차원적으로 중첩하지 않도록 배열되어 있다.
비어 홀(8)은 상기 입출력단자(10)가 상기 간선(7)을 중첩하는 영역에 형성된다.
이것은 상기 제1실시예와 유사하게 상기 동일 셀열(30)의 표준셀(3) 사이에서의 배선을 허용한다.
결과적으로, 상기 동일 셀열(30)에서의 셀간 배선은 모두 상기 셀열(30)내에서 이루어질 수 있다.
따라서, 상기 셀의 외부에 제공된 셀간 신호배선독점영역(4)의 면적은 집적도를 개선하기 위해 감소될 수 있다.
상기 제2실시예에서, 상기 제2알루미늄배선은 상부에 있는 전원선(1)과 하부에 있는 접지선(2) 이외의 영역에 사용되지 않는다.
상기 제2알루미늄배선층으로된 간선은 상기 전원선(1)과 접지선(2) 사이에서 임의적 위치에서 형성될 수 있는 이점이 있다.
제8도는 본 발명의 제3실시예에 의한 표준셀방식에 따른 반도체 집적회로 장치의 동일 셀열에서의 셀간접속을 대표적으로 예시하고 있다.
상기 동일 셀열의 각 셀(3a∼3c)내에서, 상기 제1알루미늄배선층으로된 입출력단자(11)는 상기 제1알루미늄배선층으로된 보조배선층인 분기선(branch lines)(12)에 전기적으로 접속된다. 상기 분기선(12)은 전원선(1)의 부근에서 접지선(2)의 부근으로의 셀열 확장방향에 수직적으로 배열되어 있다.
상기 제2실시예와 유사하게, 상기 제2알루미늄배선층으로 된 복수의 간선(7a∼7c)은 접속될 상기 입출력단자 사이에서의 상기 셀열 확장방향과 평행하게 배열되어 있다. 상기 전원선(1)과 접지선(2)은 또한 상기 제2알루미늄배선층으로 형성된다.
상기 제3실시예는 입출력단자(11)의 각자가 최소로 필요한 영역을 갖는다는 점과 상기 간선(7)과 입출력 단자(11)사이의 전기적 접속이 분기선(12) 및 비어 홀(8)을 통하여 이루어진다는 점에서 제2실시예와 상이하다.
제8도에서, 예를들면, 표준셀(3a)의 입출력단자(11)에 전기적으로 접속된 상기 분기선(12)은 상기 간선(7b)과 비어 홀(8)을 통하여 표준셀(3c)의 입출력단자(11)에 전기적으로 접속된 상기 분기선(12)에 전기적으로 접속되어 있어서, 이로써 셀간 접속은 상기 표준셀(3a)(3c) 사이에서 이루어질 수 있다.
제9도 및 제10도는 본 발명의 제3실시예에 의한 표준셀의 내부구조를 구체적으로 나타낸 평면도이다.
제9도는 셀간 배선전의 상기 표준셀(3)을 나타내고, 그리고 제10도는 셀간 배선후의 표준셀(3)을 나타내고 있다.
제9도는 도시된 바와같이, 제1 및 제2알루미늄배선층과 상이한 폴리실리콘층(23)은 제2알루미늄배선층으로된 전원선(1)과 접지선(2) 사이에 제공된 P 그리고 N확산영역(21)(22) 위에 형성되어 있어서, 제2실시예와 유사하게 두개의 P채널 트랜지스터와 두개의 N채널 트랜지스터가 형성된다.
상기 제1알루미늄배선층으로 되고 그리고 최소로 필요한 면적을 갖는 3개의 입출력단자(11a∼11c)가 형성된다. 상기 입출력단자(116)는 두부분으로 분리된다. 상기 두부분은 상기 폴리실리콘층(23)과 비어 홀(26)을 통하여 서로 전기적으로 접속되어 있다.
상기 제1알루미늄배선층으로된 내부배선층(24a∼24c)과 상기 비어 홀(25)은 상기 전원선(1)과 내부배선층(24a) 사이의 전기적 접속과 상기 접지선(2)과 내부배선층(24a)(24c) 사이의 전기적 접속을 위해 형성된다.
상기 홀(26)의 제공은 상기 입출력단자(11a∼11c) 또는 상기 내부배선층(24a∼24c)과 상기 확산층(21)(22) 또는 폴리실리콘층(23) 사이에서 이루어지는 전기적 접속을 허용한다.
상기 두 입력 NOR게이트는, 제3도의 등가회로에 도시된 바와 같이, 입출력단자(11a)(11b)가 각각 입력단자(A)(B)이고 그리고 상기 입출력단자(11c)가 출력단자(Y)인 구조를 갖는다.
이러한 구성을 갖는 표준셀(3)에 관련하여, 복수의 트랙(Ta∼Ti)은 전원선(1)과 접지선(2) 사이에서 평행하게 배열된 것으로 추정된다. 상기 트랙(Ta∼Ti)은 상기 제2알루미늄배선층으로된 간선(7a∼7i)이 형성될 수 있는 가상영역이다.
제10도에 도시된 바와같이, 상기 분기선(12a)(12b)은 상기 입출력단자(11a)(11b)로부터 확장되어서 분기선이 전기적으로 접속되고자 하는 트랙(T)에 상기 분기선(12a)(12b)이 2차원적으로 중첩한다.
이어서, 상기 트랙(Ta∼Tc)은 상기 입출력단자(11a∼11c)로의 전기적 접속을 위해 선택된다. 상기 간선(7a∼7c)은 트랙(Ta∼Tc) 위에 형성된다.
상기 비어 홀(8)은 분기선(12a), 분기선(12b) 및 입출력단자(11c)가 2차원적으로 간선(7c), 간선(7a) 및 간선(7c)에 각각 중첩하는 영역에 형성되어 있어, 전기적 접속이 상기 표준셀(3)의 입출력단자(11)와 상기 트랙(T)상에 형성된 간선(7) 사이에서 이루어질 수 있다.
즉, 전기적 접속은 입출력단자(10a)와 그리고 상기 비어 홀(8)과 분기선(12a)을 통해 간선(7c) 사이에서 이루어진다.
전기적 접속은 상기 입출력단자(10b)와 그리고 상기 비어 홀(8)과 분기선(12b)을 통해 간선(7a) 사이에서 이루어진다.
또한, 전기적 접속은 상기 입출력단자(11c)와 그리고 상기 비어 홀(8)을 통해 간선(7a) 사이에서 이루어진다.
상기 제3실시예의 동일 셀열에서 셀을 배선하는 방법의 공정은 상기 제2실시예에서의 공정과 상이하다.
제7도에서 도시된 제2실시예의 순서도에 있어서 스텝 S2와 계속적인 스텝들은 제3실시예에서 다음 공정의 스텝들로 대체된다. 초기에, 사용않는 트랙(T)이 선택된다.
상기 분기선(12)은 접속될 쌍의 입출력단자(11)로부터 상기 분기선(12)이 선택된 트랙(T)을 2차원적으로 중첩하는 영역으로 확장배열된다. 간선(7)은 상기의 선택된 트랙(T)상에 형성된다.
상기 비어 홀(8)은 상기 간선(7)이 2차원적으로 상기 분기선(12)에 중첩하여 상기 간선(7)과 접속될 상기 입출력단자(11) 사이에서 전기적 접속을 위한 영역에 형성된다.
제3실시예에서, 상기 표준셀(3)에서의 제1알루미늄배선층으로 형성된 상기 입출력단자(11)는 최소로 필요한 영역을 갖고, 반면에 상기 제1알루미늄배선층으로된 분기선(12)은 상기 간선(7)에의 접속을 위해 필요한 영역에 제공된다.
상기 제2실시예와 동일한 효과에 부가하여, 제3실시예는 상기 제1알루미늄배선층의 면적이 상기 제2실시예와 비교될만큼 감소될 수 있는 효과를 갖는다.
제11도는 데이타경로회로(data path circuit)의 일예를 나타낸 블록도이다.
상기 데이타경로회로는 프로세서에서 연산동작수행부이다.
이 회로는 복수비트의 광역데이터를 처리하는 기능을 갖는 복수의 회로블록(이하, 기능블록이라 칭함)의 유기적 결합으로 형성된다.
참조번호 41, 42는 멀티플렉서이고, 43은 ALU이며, 44는 래치이고, 그리고 45는 상기의 각 기능블록(44∼44)을 접속하기 위한 4비트 광역버스(wide bus)이다.
상기의 기능블록(41∼44)는 상기 데이타버스(45)를 통하여 상기 멀티플렉서(41, 42)로부터 상기 래치(44)로 4비트 데이타를 전송하므로써 직렬처리를 수행한다.
제11도에 도시된 데이타경로회로는 각 비트가 최하위비트(least significant bit)에서 최상위비트(most significant bit)의 연속적으로 배열되어 있는 규칙적 데이타구조를 갖는다.
상기 동일 셀열의 표준셀에 의해서 각 기능블록(41∼44)의 구성에 대한 본 발명의 응용은 데이타경로회로를 상기 셀간 신호배선전용영역(4) 없이 형성될 수 있도록 한다.
상기 제1 내지 제3실시예에 있어서, 입출력단자(10, 11)와 분기선(12)은 제1알루미늄배선층으로 되어 있으나, 간선(7)은 제2알루미늄배선층으로 되어 있다.
그러나, 본 발명은 이것에 한정되는 것은 아니다.
상기 제1 및 제2알루미늄배선층은 반전될 수 있다. 3개 이상의 알루미늄배선층이 적용될 수 있다.
실시예에서, 폴리실리콘층은 P 및 N채널 트랜지스터의 입력선으로 이용되고, 그리고 알루미늄층은 상기 트랜지스터의 출력선으로 이용된다. 상기 입력선 그리고 출력선을 형성하는 층은 이러한 층으로 제한하는 것은 아니다.
표준셀(3)을 구성하는 장치는 상기 실시예에 있어서 CMOS이다. 그러나, 상기 장치는 상기 CMOS로 제한하는 것은 아니다. ECL 그리고 기타의 MOS소자와 같은 바이폴라장치는 유사하게 효과적이다.
본 발명이 구체적으로 나타내고 그리고 묘사되었지만, 예상되는 표현은 모든 관점에서 예시되고 아울러 제한되지 않는다.
본 발명의 범위를 벗어나지 않는한 많은 수정과 변형은 본 발명에 의해 용이하게 고안될 수 있는 것이다.

Claims (18)

  1. 논리기능을 가지고, 입출력단자(10)를 각각 포함하는 복수의 표준셀(3)과, 셀열(30)을 형성하기 위하여 소정방향에 따라서 인접배치하고, 상기 입출력단자가 상기 소정방향에 대하여 수직방향성분을 가지고 있고, 표준셀(3)과 전기적으로 독립하고, 또, 상기 소정방향에 따라서 복수의 셀열배선층(7)을 상기 셀열(30)상에 설치하는 스텝과, 각각 다른 표준셀(3)에 포함되고, 그리고 동일 셀열로 상기 복수의 표준셀(3)에 포함된 입출력단자에서 서로 전기적 접속을 소망하는 입출력단자(10)을 각각 접속대상 입출력단자로 해서 선택하고, 상기 접속대상 입출력단자와 전기적 접속가능한 셀열 접속층을 상기 복수의 셀열배선층중에서 접속대상 셀열배선층으로 해서 선택하는 스텝과, 상기 접속대상 일출력단자와 상기 접속대상 셀열배선층간에 전기적 접속을 행하고, 동일 셀열에서 상기 접속대상 입출력단자간의 외부배선을 형성하는 스텝을 포함하는 셀의 배선배치방법.
  2. 제1항에 있어서, 상기 복수의 표준셀(3)에 포함되는 입출력단자가 상기 소정방향과는 수직방향으로 실제 상기 복수의 표준셀(3) 내부에서 연장되는 것을 특징으로 하는 배선배치방법.
  3. 논리기능을 가지고, 입출력단자(10)를 각각 포함하는 복수의 표준셀(3)을 셀열(30)을 형성하기 위하여 소정방향에 따라 인접배치되고, 상기 입출력단자가 상기 소정방향에 대해서 수직방향성분을 가지고 있고, 표준셀(3)과 전기적으로 독립하고, 또, 상기 소정방향에 따라서 복수의 셀열배선층(7)을 상기 셀열(30)상에 설치하는 스텝과, 동일 셀열에 속하는 상기 복수의 표준셀(3)에 포함된 입출력단자에서 서로 전기적 접속을 소망하는 입출력단자(10)을 각각 접속대상 입출력단자로 해서 선택하고, 상기 접속대상 입출력단자간의 전기적 접속을 위하여, 상기 접속대상 (입출력단자로 해서 선택하고, 상기 접속대상 입출력단자간의 전기적 접속을 위하여, 상기 접속대상 입출력단자에서 상기 소정방향과 수직으로 연장된 보조배선층(12)과 전기적 접속이 가능한 셀열배선층을 상기 복수의 셀열배선층(7)중에서 접속대상 셀열 배선층으로 해서 선택하는 스텝과, 상기 접속대상 입출력단자와 상기 접속대상 셀열 배선층간에 전기적 접속을 행하고, 동일 셀열에서 상기 접속대상 입출력단자간의 외부배선을 형성하는 스텝을 포함하는 셀의 배치배선방법.
  4. 제3항에 있어서, 상기 복수의 표준셀(3)에 포함된 상기 입출력단자(10)는 상기 소정방향과 수직인 방향성분을 가지고, 상기 방향성분은 상기 복수의 표준셀의 내부에서 실제로 연장되고, 상기 입출력단자와 상기 접속대상 셀열 배선층과의 사이의 전기적 접속을 형성하는 스텝을 부가해서, 동일 셀열(30)에 포함되는 상기 접속대상 입출력단자의 사이에 외부배선을 형성하는 것을 특징으로 하는 셀의 배치배선방법.
  5. 논리기능을 가지고, 입출력단자(10)를 각각 포함하고, 셀열(30)을 형성하기 위한 소정방향에 따라서 인접배치된 복수의 표준셀(3)과, 상기 소정방향의 상기 셀열영역상으로 연장되며, 상기 셀열에 포함되어 있는 상기 표준셀의 전부와 전기적으로 독립되어 있는 셀열배선층(7)과, 동일 셀열에 포함되어 있는 상이한 표준셀에 각각 포함되는 상기 입출력단자와의 사이에서 상기 동일 셀열의 영역상에 연장되어 있는 열배선층에 의해 외부배선이 형성되어 있는 반도체 집적회로 장치.
  6. 제5항에 있어서, 상기 셀열배선층(7)과 상기 접속대상 입출력단자(10)가 각각 중첩하는 영역을 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제6항에 있어서, 상기 입출력단자(10)와 상기 셀열배선층(7)간의 전기적 접속은 상기 셀열배선층(7)과 상기 입출력단자(10)가 각각 중첩하는 영역에 비어 홀(8)을 설치하는 것에 의해 실현되는 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제5항에 있어서, 복수 비트폭의 데이타버스회로에서 동일비트에 속하는 회로가 상기 동일 셀열(30)에 있는 복수의 표준셀(3)을 이용하는 것에 의해 형성되어 있는 반도체 집적회로 장치.
  9. 논리기능을 가지고, 셀열(30)을 형성하기 위한 소정방향에 따라서 인접배치되며, 상기 소정방향에 대해서 수직방향성분을 가지는 입출력단자(10)을 각각 포함하는 복수의 표준셀(3)과, 상기 소정방향에 따라서 상기 셀열(30)상에 설치되어 있고, 서로 또 상기 표준셀(3)과 전기적으로 독립되어 있는 복수의 셀열배선층(7)과, 동일 셀열에 속하는 각각 다른 표준셀(3)에 포함된 입출력단자와 상기 셀열배선층(7)간에 전기적 접속을 형성한 외부배선을 포함하는 반도체 집적회로 장치.
  10. 제9항에 있어서, 상기 복수의 표준셀에 포함된 입출력단자가 상기 소정방향과는 수직방향으로 실제 상기 복수의 표준셀(3) 내부에서 연장되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  11. 논리기능을 가지고, 입출력단자(10)를 각각 포함하며, 셀열(30)을 형성하기 위한 소정방향에 따라서 인접배치된 복수의 표준셀(3)과, 상기 소정방향의 상기 셀열 영역상으로 연장되며, 상기 셀열에 포함되어 있는 상기 표준셀의 전부와 전기적으로 독립되어 있는 셀열배선층(7)과, 서로 전기적 접속을 소망하는 상기 입출력단자(10)에서 상기 소정방향과 수직방향으로 또, 각각의 입출력단자가 포함되는 표준셀(3)의 내부에서 연장되는 보조배선층(12)과, 상기 보조배선층과 상기 셀열배선층간의 전기적 접속을 형성하기 위한 예비배선을 포함하는 반도체 집적회로 장치.
  12. 제11항에 있어서, 상기 복수의 표준셀(3)에 포함된 상기 입출력단자(10)는 상기 소정방향과 수직인 방향성분을 가지나, 상기 방향성분이 상기 복수의 표준셀의 내부에서 실제로 연장되어 있는 반도체 집적회로 장치.
  13. 논리기능을 가지고, 입출력단자(10)를 각각 포함하는 복수의 표준셀(3)이 소정방향으로 인접배치되는 것에 의해 구성되어 있는 복수의 셀열(30)과, 각각의 인접셀(30)간에 형성된 복수의 셀열간 배선영역(4)과, 각각 다른 셀열(30)에 속하는 표준셀(3)의 입출력단자(5)를 접속하는 셀열간 신호배선(6)과, 동일 셀열(30)에 속하는 다른 표준셀(3)의 입출력단자(10)를 접속하고, 또, 함께 접속하는 표준셀과 같은 셀열의 영역내에 형성되는 셀열배선층(7)을 포함하는 반도체 집적회로 장치.
  14. 제13항에 있어서, 상기 셀열배선층(7)은 함께 접속하는 상기 표준셀(3)의 입출력단자(10)를 중첩하는 것을 특징으로 하는 반도체 집적회로 장치.
  15. 제14항에 있어서, 상기 셀열배선층(7)이 함께 접속하는 상기 표준셀(3)의 입출력단자(10)와 중첩하는 영역에 비어 홀(8)을 형성하는 것에 의해 상기 셀열배선층(7)과 상기 입출력단자(10)와의 전기적 접속을 실현하는 반도체 집적회로 장치.
  16. 논리기능을 가지고, 입출력단자(10)를 구비한 복수의 표준셀(3)을 소정방향으로 서로 인접배치해서 셀열(30)을 형성하는 스텝과, 상기 소정방향에 따라서, 상기 셀열(30) 영역상에 확장하는 셀열배선층(7)을 상기 셀열(30)에 포함된 상기 표준셀(3)의 전체와 전기적으로 독립해서 형성하는 스텝과, 상기 복수의 표준셀(3)에 포함되는 입출력단자(5)에서 각각 서로 다른 표준셀(3)에 포함됨과 동시에 서로 전기적으로 접속하고자 하는 입출력단자(10)를 각각 접속대상 입출력단자로 해서 선택하고, 상기 접속대상 입출력단자와 상기 셀열배선층(7)을 전기적으로 접속하는 것에 의해 동일 셀열에서 상기 접속대상 입출력단자간의 외부배선을 형성하는 스텝을 포함하는 셀의 배치배선방법.
  17. 제16항에 있어서, 상기 셀열배선층(7)과 상기 접속대상 입출력단자(10)가 각각 중첩하는 영역을 구비하는 것을 특징으로 하는 셀의 배치배선방법.
  18. 제17항에 있어서, 상기 입출력단자(10)과 상기 셀열배선층(7) 사이의 전기적 접속은 상기 셀열배선층(7)과 상기 입출력단자(10)가 각각 중첩하는 영역에 비어 홀(8)을 설치하는 것에 의해 실현되는 것을 특징으로 하는 셀의 배치배선방법.
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