KR20120031095A - 유전체-충전된 중공 ｇｓｔ 구조 - Google Patents

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Abstract

본 발명은, 제1 및 제2 말단이 전극과 결합된 비아를 갖는 기판을 포함하는 메모리 셀 구조를 제공한다. 비아는, 중공이거나 또는 예컨대, 게르마늄 또는 유전체 물질로 적어도 부분적으로 충전된 코어를 한정하는 GST 물질로 측면 표면이 코팅된다. 이러한 메모리 셀 구조 하나 이상이 상 변화 메모리 디바이스에 집적 될 수 있다. 또한, 하나의 말단이 하부 전극으로 폐쇄된 비아를 포함하는 기판 내의 GST 메모리 셀 구조는, GST 물질 막에 의해 경계지어진 비아의 측벽 표면 및 비아를 둘러싸는 하부 전극의 표면을 GST 물질 막으로 등각 코팅하여 개방된 코어 부피를 형성하는 단계; GST 물질 막을 어닐링하는 단계; 및 비아의 상부 위치에 상부 전극을 형성하는 단계에 의해 제작될 수 있다.

Description

유전체-충전된 중공 ＧＳＴ 구조{HOLLOW GST STRUCTURE WITH DIELECTRIC FILL}
본 발명은 상 변화 메모리 디바이스에 관련된 것으로, 구체적으로, 게르마늄 안티몬 텔루라이드 물질을 포함하는 상 변화 메모리 디바이스에 관한 것이다.
본원은 "유전체-충전된 중공 GST 구조"에 대해 준 페이 젱(Jun-Fei Zheng)의 명의로 2009년 7월 2일자로 출원된 미국 가출원 제 61/222,635호를 제 35 USC 119 항을 근거로 우선권으로 주장한다. 상기 미국 가출원 전부의 개시내용은, 모든 목적을 위해 본원에서 그 전부가 참고로 인용된다.
상 변화 메모리(PCM)는 비-휘발성 컴퓨터 메모리 타입으로서 메모리 물질의 결정형 및 무정형 상태의 전기 저항의 차이를 이용한다. PCM을 포함하는 디바이스는 통상적으로 특정한 메모리 물질(예를 들어, 칼코겐화물)이 증착된 기판을 포함한다. 메모리 물질은 통상적으로 기판의 표면 내 또는 표면 상의 구조(예컨대 홀, 트렌치(trenche) 또는 이와 유사한 것) 내에 증착된다. 또한 기판상에, 전류 전도가 되도록 패턴화된 전극이 증착된다. 전류 전도는 증착된 메모리 물질을 통해 이루어지며 전류의 수준은 이러한 메모리 물질의 저항 및 열 효율, 및 상 변화에 대한 합금 성질에 의존한다.
PCM 디바이스 제조에 사용되는 메모리 물질 중 하나는 게르마늄 안티몬 텔루라이드(GST)이다. GST 물질은, 기본적으로, 5 nm 정도의 작은 특징적 치수를 갖는 부피(v)에 대한 상 변화 물질로서 매우 효율적으로 기능할 수 있다. 차세대 디바이스로, 30 내지 10 nm 또는 그 미만의 특징적 치수를 갖고, GST에 기반하는 PCM 디바이스를 제조하는 것이 최근 추세이다. 또한, 상 변화를 위한 열을 가두기 위하여, 유전체 물질이 둘러싸고 있는 홀 구조가 바람직하고, 열 효율을 증가시키기 위하여 홀의 종횡비는 1보다 크거나, 통상적으로 3:1보다 큰 것이 바람직하다. 무정형 상 또는 제한된 결정성의 CVD 막을 제조하기 위해 화학 기상 증착법(chemical vapor deposition, CVD)에 의한 게르마늄 안티몬 텔루라이드의 증착 공정이 수행될 수 있다. 게르마늄 안티몬 텔루라이드의 증착은, 완벽하지 않은 등각성(<100%), 또는 매끄러운 표면이 홀 내부에 공동을 깊이 남기기 때문에 성공하기 어렵다. 이는 GST가 홀 벽면의 상부 부위에 빠르게 증착되기 때문이다. 그 결과 홀은 상부 부분이 충전되고, 하부 표면 상의 증착은 막힐 수 있다. 증착이 100% 등각성일지라도, 국부적으로 향상된 성장, 특히 최상의 등각성을 제공하는 무정형 성장보다 통상적으로 빠른 국부적 결정성 성장에 의하여, GST의 돌출에 의한 매끄럽지 않은 표면은, 홀 또는 트렌치의 측벽상의 막이 만나는 GST 충전된 구조물 내 “솔기(seam)”를 발생시킬 수 있다. 이러한 돌출 유사 성장은 높은 결정화도를 가진 GST 물질의 경우 또는 낮은 결정화 온도에서 쉽게 일어나고, 이는 PCM을 위한 더 빠른 상 변화 합금을 제공한다. 더욱이, 더 적은 리셋 전류 및 더 높은 속도면에서의 원하는 디바이스 성능이 구현되기 때문에, 홀의 단면은 더 작아지고 높이는 더 커진다(예를 들어 직경이 20 nm 이하이지만, 30 nm보다 큰 깊이를 가진 홀을 비롯한, 예시적 홀 구조). 이러한 홀 구조(20 nm미만)의 제조는 비용이 많이 들며 기술적으로 어려운데, 이는 정확한 제어로 작은 홀을 제조하는 것은 어렵고, 에칭 공정 동안 이온이 작고 깊은 홀로 이동하기 어려우므로 높은 종횡비의 작은 홀은 이온 에칭 공정으로 얻기 힘들기 때문이다.
직경 10 nm의 더 작은 구조의 경우, 홀의 단면적 편차를 약 10%로 유지하기 위하여, 10 nm의 구조는 대략 5%의 직경 편차를 갖는다(이는 0.5 nm이며 리소그래피 레지스트의 분자 사이즈에 근접한다). 이에 비하여, 직경 30 nm를 단면적 편차 10%로 유지하는 것은 약 1.5 nm 직경 제어가 요구되고, 이는 보다 쉽게 달성된다. 홀의 벽면 상에 코팅된 GST 막의 두께는 GST의 등각 증착에 의해 제어되고, 리소그래피 공정에 독립적이며, 통상적으로, 제어하기 쉬운 막의 절대적 두께와 관계 없이 증착 두께의 약 1%이다. 나아가, 작은 홀(유전체 물질이 둘러싸고 직경이 약 5 nm 또는 10 nm의 작은 홀로서 시작되는 것이든지, 또는 30 내지 100 nm 홀 충전시의 GST 증착의 후반 단계 도중이든지 간에, 큰 종횡비를 갖는 이러한 두 경우의 작은 홀)을 충분히 충전하는 것은, 작고 깊은 홀 내부로의 분자 이동과 관련된 문제 때문에 난제였다. 단면적은 2πD?t(이때, D는 직경이고 t는 두께다)이므로, 두께는 D의 편차와 선형으로 관계되어 있다. PCM 디바이스의 홀의 깊이는 디바이스 발전에 따라 계속 증가하고, 추가적인 어려움이 더해지고 있다.
하나의 측면에서, 본 발명은, 약 30 내지 100 nm 직경의 홀 내에 약 10nm 미만의 두께로 GST 코팅을 등각적으로 증착한 디바이스, 방법 및 공정과 관련된 것이다. 본원에 기술된 디바이스, 방법 및 공정은, 홀을 한정하는(적어도 부분적으로) 측벽을 코팅하여 홀을 부분적으로 충전하는 것을 포함한다. 이후, 홀의 남아있는 부분은 낮은 공정 온도(바람직하게 GST 상 변화 온도보다 낮거나, 증착된 GST 물질의 조성과 모폴로지를 변형시키지 않는 온도)에서 유전체 물질의 등각 증착으로 충전된다. 예시적인 물질은, SiO2, Si3N4,또는 물질의 PCM 상 변화 동안, 특히 용융 공정 동안 적합한 전기적 성질, 우수한 단열 성질, 및 기계적 안정성을 갖는 유사 물질을 포함한다. 충전된 홀은 GST 구조를 한정한다.
이러한 구성으로 제조된 구조에 있어서, GST 구조 내의 전도성 GST 통로 단면적은 감소된 단면적을 갖도록 효율적으로 유도되고, 이는, 이러한 구조가 사용되는 PCT 디바이스의 리셋(reset) 전류를 감소시킬 수 있다. 또한, GST 물질의 단면적의 감소 때문에 상대적으로 낮은 열 전도도를 갖는 SiO2로 구조를 충전하는 것은, PCM 구조에서 열 손실량을 줄이고 더욱 효율적인 가열 방식으로 디바이스를 작동하게 한다.
나아가, 이러한 방법은 특정 영역에 대한 GST 상 변화 활성을 변형시킨다. 구체적으로, GST 상 변화 활성의 변경은 (1) 상 변화 영역을 충전된 홀의 하부로부터 전극 사이의 영역으로 이동시킴으로써(이는 감소된 단면적이 하부 전극으로부터 멀어져, 부피가 가장 적은 상 변화 관련 물질이, 총 전극 면적이 GST로 커버된 하부 영역으로부터 멀어지기 때문이다) (이는 상 변화 공정에 기반을 두어 이로부터 유도되는 성장에 유리할 수 있다); (2) 하부 전극 근처에서 상 변화가 일어나게 함으로써(이는 상 변화를 위한 핵생성 가능성을 증가시키기 위한 "컵"의 하부에서 더 많은 GST 물질이 이용 가능하기 때문이다) (이는 핵생성-기반 상 변화 공정에 유리하다); (3) 증착된 GST 막이 100% 미만의 등각이어서 하부 근처의 GST 측면 벽 두께가 상부 영역의 두께보다 작으면(이는, 더 얇은 GST 측면 벽 영역에서 저항을 더 높게하고, 이에 의해 해당 영역에서 상 변화를 일으키기 쉽게 한다), 달성될 수 있다.
이러한 세가지 상 변화 영역의 제어는 각각 상대적인 이점을 제공하고, 최적화된 디바이스를 제조하는데 유리하게 사용될 수 있다. 또한, 4 nm보다 얇은 GST 막은 벌크형 GST 물질에 비하여 빠른 상 변화 거동을 갖는다고 보고되어 왔다. 따라서, 측면 벽 상의 GST가 10 nm보다 얇은 GST 막, 바람직하게 4 nm 이하인 막은, GST 물질에 기반한 빠른 PCM 디바이스를 가능하게 한다.
하나의 측면에서, 본원은 메모리 셀 구조와 관련된 것으로서, 제1 말단 및 제2 말단이 전극에 결합된 비아를 갖는 기판을 포함하되, 상기 비아는, 중공이거나 또는 게르마늄 및 유전체 물질을 포함하는 군에서 선택되는 물질로 적어도 부분적으로 충전된 코어를 한정하는 GST 물질 막으로 측면 표면이 코팅된다.
다른 측면에서, 본원은 상기 메모리 셀 구조를 포함하는 상 변화 메모리에 관한 것이다.
비아의 측벽 표면 및 비아를 둘러싸는 하부 전극의 표면을 GST 물질 막으로 등각 코팅하여, GST 물질 막에 의해 경계지어진 개방된 코어 부피를 형성하는 단계;
GST 물질 막을 어닐링하는 단계; 및
비아의 상부 위치에 상부 전극을 형성하는 단계
를 포함하는 방법에 관한 것이다.
다른 측면에서, 본원은 상 변화 메모리 디바이스에 사용되는 유전체-충전된 게르마늄 안티몬 텔루라이드(GST) 구조의 제조방법으로서,
홀의 제1 말단을 폐쇄하기 위해 유전체 층의 하부에 있는 제1 전극이 노출되도록 제1 유전체 층을 통해 연장되는 홀을 갖는 기판을 제공하는 단계;
홀을 GST로 부분적으로 충전하는 단계;
부분적으로 충전된 홀에 다른 유전체 물질을 증착시키는 단계;
평탄화 후, 홀의 제2 말단에 제2 전극을 증착시키는 단계; 및
제1 유전체 층 위의 과잉의 유전체 물질 및 GST를 제거하여 GST를 접촉부(contact)용 고리-형 GST 말단부로서 노출시키는 단계
를 포함하는 방법에 관한 것이다.
또 다른 측면에서, 본원은 상 변화 메모리 디바이스로서,
기판;
기판의 제1 표면으로부터 기판의 제2 표면까지 연장되는 홀 구조;
홀 구조를 한정하는 벽 상에 증착된 GST ;
홀 구조를 한정하는 벽 상에 증착된 GST상에 증착된 유전체 물질; 및
홀 구조의 대향 말단들에 위치한 제1 및 제2 전극
을 포함하며, 이때 상기 홀 구조의 직경이 약 30 내지 100 nm 미만이고, 상기 GST가 10 nm 미만의 두께로 증착된, 디바이스에 관한 것이다.
본 발명의 다른 측면, 특징 및 양태들은 하기 설명 및 청구항으로부터 보다 명백해질 것이다.
도 1a 내지 1c는 유전체-충전된 GST 구조를 한정하기 위해 기판 내의 홀을 충전하는 것을 보여주는 개략도를 나타낸다. 도 1a는 바닥이 하부전극과 접촉하고 있는 작은 홀의 측벽상에 GST의 등각 증착을 나타낸다. 도 1b는 홀을 SiO2 또는 다른 유전체 물질로 충전하는 것을 나타낸다. 도 1c는 홀의 상부 수평면을 평탄화시키기 위해 과량의 GST 및 SiO2 제거를 위한 화학적 기계적 연마 또는 다른 공정 후 그 위에 상부 전극을 생성시킨 구조를 나타낸다.
도 2a 내지 2c는 홀을 유전체 물질로 충전한 개략도로서, GST가 비-균일하게 증착되어 있고 증착된 유전체 물질에 공동이 존재한다. 도 2a는 불완전한 GST 충전으로 비아를 충전한 것으로서, 상기 GST의 측벽 두께가 하부에서보다 상부에서 더 두껍다. 도 2b는 절연성 유전체 물질로 등각 증착한 후의 구조를 나타낸 것으로, 충전재에 공동이 남아있다. 도 2c는 화학적 기계적 평탄화 및 상부 전극 증착 이후의 구조를 나타낸다.
도 3은 주사형 전자 현미경 사진기로 촬영한 홀을 나타낸 것으로서, 홀의 한정 표면에 GST가 증착되어 있는데, 이러한 증착이 100%보다 약간 작은 등각성으로 인해 공동 또는 “솔기”를 형성할 수 있음을 보여준다. 연속적으로 수행한다면, GST 상부 부위가 구조 내의 GST로 충전될 때 까지 GST 증착이 이루어질 것이다.
도 4a 내지 4c는 종래 GST 공정의 공정 흐름 단계를 나타낸 것으로서, 홀에 GST가 증착되고(도 4a), 이어 화학적 기계적 평탄화가 수행되고(도 4b), 이후 구조는 어닐링되고 결국 홀 내의 GST 물질의 수축이 발생한다(도 4c).
도 5a 내지 5c는 공정흐름 단계를 나타낸 것으로서, 홀의 하부 및 측벽에 중공 구조 GST 코팅이 수행되고(도 5a), 이어서 GST 물질을 결정성으로 만들기 위해 GST 막의 어닐링이 수행되고(도 5b) (이때, 홀 내의 얇은 두께로 인해 수축은 작아짐), 이어서, 홀은 게르마늄 또는 다른 적당한 절연성 물질로 충전될 수 있다(도 5c).
도 6은 비아 구조의 개략도를 나타낸 것으로, GST/하부 전극 계면 접촉 면적을 증가시키기 위해 하부 전극은 내부에 오목부를 갖도록 제작되었고, 상기 하부 전극 바닥 및 측면의 박막 등각 코팅 및 주 비아 측면이 중공 코어 구조를 한정하고, 이는 유전체 물질, 게르마늄, 또는 다른 적당한 절연성 물질로 충전되어 있다.
도 7은 PCM 메모리 구조의 개략도로서, 비아 내부에 중공 코어 공동 부피를 형성하도록 GST 물질을 등각 증착시키고, GST 물질이 전극 구성요소와 함께 비아의 각 말단과 접촉되어 있는 것을 나타낸다.
본원은, 중공 GST 구조(hollow GST structure)가 유전체 물질로 충전되어 있는, GST 물질을 포함하는 상 변화 메모리 디바이스에 관한 것으로서, 이하 더욱 자세히 설명한다.
본원에서 사용된 “막”이라는 용어는 1000 마이크로미터 미만의 두께를 갖는, 예를 들어, 원자 단층(monolayer)의 두께 값 까지의 값을 갖는 증착된 물질의 층을 나타낸다. 여러 양태에 있어서, 본 발명의 실시에서 증착된 물질 층의 두께는 관련된 특정 용도에 따라 예를 들어 100, 10, 또는 1 마이크로미터 이하이거나, 200, 100, 또는 50 나노미터 이하의 다양한 박막 형태일 수 있다. 본원에서 사용되는 경우 “박막”은 1 마이크로미터 이하의 두께를 갖는 물질의 층을 의미한다.
본원 및 첨부된 청구범위에 사용된 단수 형태는 문맥에서 명백히 달리 기재하지 않는 한 복수 형태를 포함한다.
다르게 정의되지 않는 한, 본원에서 사용된 모든 막 조성은 막 구성요소의 원자 퍼센트로 기술되고, 막의 모든 구성요소의 총 원자 퍼센트의 합은 100 원자%이다.
본 발명의 방법과 GST 구조는 넓고 다양한 치수의 홀 구조에서 수행될 수 있고, 하기에 기술한 것은 예시적인 실시예 및 설명이다.
일 양태에 있어서, 직경이 30 nm인 홀의 측벽 표면상의 5 nm GST 코팅은, 직경이 15 nm이고 완전히 GST로 충전된 홀 내부의 전도로(conducting path)와 유사한 전도로를 갖는 구조를 제공한다. 그러나, 직경이 30 nm인 홀의 직경 치수 오차 퍼센트는 직경이 15 nm인 홀의 두배이다. 본원의 공정에서 단면적 편차는 측벽상의 GST 막 코팅에 기반을 둔 등각 증착에 의해 현저히 줄어든다. GST 막 편차는 리소그래픽적으로(lithographically) 독립적이고 단면적 정확도%가 상승함에 따라 1% 정도로 작아질 수 있다. 게다가, 리소그래피(lithography) 및 에칭(etch) 기술에 의해 30 nm 홀은 15 nm 홀에 비하여 제조가 쉽다.
도 1a 내지 1c를 참조하면, 기판 내 홀(10)을 형성하는 구조가 도시되어 있다. 홀(10)은 직경이 약 30 nm이다. 홀의 하부는 전극(14)으로 폐쇄되어 있다. GST의 막(12)는, 기판의 상부 표면, 홀을 한정하는 측벽, 및 홀을 둘러싸는 전극(14)의 표면이 코팅되도록 기판상에 및 홀(10) 내에 증착된다. 측벽상의 GST는 10 nm 미만(바람직하게 약 5 nm)의 두께로 증착(바람직하게 등각적으로)된다. 이에 의해, 중공 GST 구조(도 1a)가 생성된다.
GST 구조의 제조에 있어, 구조의 나머지 부분은 SiO2와 같은 유전체 물질(16)로 저온 공정에 따라 충전된다(유전체 물질 충전 공정이 GST 막의 조성 또는 무정형 특성을 저하시키지 않도록 온도가 GST 상 변화 온도보다 낮은 것이 바람직하다). 이와 관련된 기술은 제한적이지 않으며, 다른 유전체 물질 또는 낮은 열 전도도를 갖는 물질(예를 들어, Si3N4) 및 대략 600 ℃의 GST 용융 온도에서 충분한 기계적 강도를 갖는 물질이 사용될 수 있다. SiO2의 증착에 있어, 이러한 물질의 층은 기판 상부에 증착된 GST 위에 증착될 수 있다(도 1b). 이후, 기판 상부의 과량의 GST 및 SiO2를 제거하기 위해 화학적-기계적 연마(chemical-mechanical polish, CMP) 공정(또는 유사 방법)이 수행된다. 이와 같은 방법으로 홀의 상부 수평 표면이 고른 GST 구조가 제조된다. 이어서, GST 구조의 상부에 제2 전극이 추가된다(도 1c).
도 2a 내지 2c를 참조하면, 약 2:2:5의 원자 중량비를 갖는 결정성 GST 및 유전체 물질로 홀을 충전시키는 다른 방법이 도시되어 있다. 도 2a에서 알 수 있듯이, GST 물질(12)로 코팅된 홀(10)의 상부 부위의 두께는 홀의 하부 부위의 두께보다 크다(D1<D2). 이렇게 하면, 하부 전극(14)에 근접한 홀의 하부에서의 전기 저항이 더 크다. 역시, GST 물질의 증착 후 유전체 물질의 증착 전에, 중공 GST 구조가 생성된다.
중공 GST 구조의 충전 시, 홀은 완전히 충전되지 않을 수 있다. 구체적으로, 홀 내부에 SiO2(또는 Si3N4 또는 다른 유전체) 물질(20)의 충전 시 공동(22)가 생성될 수 있다. 그러나, 공동(22)가 약 600 ℃의 온도를 견딜 수 있는 한, 충전된 GST 구조는 의도된 목적에 적합할 수 있다.
도 2b에 나타낸 바와 같이, 중공 GST 구조를 충전한 후에, SiO2(또는 다른 물질)가 CMP 공정으로 연마될 수 있고, 제2 전극(18)이 증착될 수 있다(도 2c).
도 3을 참조하면, 기판 내 홀의 현미경 사진은 홀의 측벽 표면에서의 GST 막의 실질적인 등각 증착을 나타내지만, 홀 입구에 GST의 약간 과량의 증착이 존재하고, 이는 계속적으로 홀 입구에서 GST 증착이 수행될 경우 공동을 형성하고 입구를 폐쇄시킬 수 있다. 막의 증착에 사용되는 GST 조성은 약 23% Ge, 21% Sb, 및 55% Te이다.
상기 기술된 제조 공정으로 높은 단면적 정확도가 얻어지게 할 수 있다. 또한, 이러한 공정은, 가능해진 감소된 단면적(이는 리셋 전류를 감소시킬 수 있음)으로 인해 비저항을 더 높은 값으로 변경시켜 PCM 디바이스 성능을 향상시킬 수 있다. 나아가, 측벽 또는 바닥 상에 기능성 물질로서의 GST 물질의 매우 얇은 층(예를 들어, 4 nm 미만의 두께)의 등각 증착에 의해, 향상된 속도를 갖는 PCM 디바이스가 얻어질 수 있다. 또한, 홀을 충전시키는데 사용한 SiO2 또는 다른 유전체 물질의 단열성은 종래의 디바이스에 비해 향상된 신뢰성을 갖는 PCM 디바이스를 생산한다.
상기 기술한 바와 같이, 홀의 하부 및 측벽 표면의 등각 코팅이 기술되었고, 이후 홀을 완전히 충전시키거나 다른 사전 결정된 상태로 충전하기 위해 유전체 물질이 사용되었다.
등각 GST 증착 후에 홀의 잔여부 충전을 위해서, 유전체 물질을 사용하기보다는, 측면 및 하부 표면이 GST 합금으로 등각 코팅된 홀은 홀을 완전히 충전시키기에 적합한 Ge 전구체로부터의 게르마늄으로 충전될 수 있다. 게르마늄의 녹는점은 920 ℃으로서 GST 합금 작업 온도보다 높고, 디바이스 스윗칭(switching)을 위한 600 ℃와 유사하므로, 이러한 측면에서 게르마늄이 적당하다.
이러한 게르마늄에 의한 잔여부 충전은 공정을 단순화할 수 있는데, 이는, 게르마늄, 안티몬 및 텔루륨 전구체의 초기 유동(initial flow)을 홀의 하부 및 측벽 표면의 등각 코팅의 첫 단계로 사용하고, 이어서 안티몬 및 텔루륨 전구체 유동을 종결하고 게르마늄 증착을 계속하여, 기판 내 홀의 하부 및 측면 표면의 초기 GST 등각 증착에 의해 형성된 공동을 충전시킬 수 있기 때문이다. 이러한 방법은, 유전체 또는 다른 비-GST 물질로 홀의 잔여부를 충전하기 위한 추가의 도구 또는 공정 단계가 필요 없다. 또한, Sb 및 Te 전구체 공급의 간단한 종결에 의해, 추가의 Ge 증착을 위한 또는 추가의 Ge 증착 동안 공정 온도의 변경 없이, 공정 온도 제어가 용이하다.
모든 적당한 전구체가 상기 목적을 위해 사용될 수 있으며, 예컨대 게르마늄 n-부틸 아미디네이트(GeM), 또는 게르마늄-함유 막(예를 들어, 게르마늄 텔루라이드 막 또는 게르마늄 안티몬 텔루라이드 막) 형성용 게르마늄을 공급하는데 유용하게 사용되는 다른 적당한 게르마늄 전구체가 사용될 수 있다. 본원에 따른 GST 막 형성 공정을 위해, 텔루륨 전구체는 다이-t-부틸 텔루륨을 포함할 수 있고, 안티몬 전구체는 트리스(다이메틸아미도)안티몬을 포함할 수 있다. 주어진 용도에 필요하다면 어떠한 다른 Ge, Sb, 및 Te 전구체가 사용될 수 있다.
홀의 측면 및 하부 표면의 등각 코팅을 달성하는 증착 조건 하에서 GST 막을 제조하고 안티몬과 텔루륨 전구체 공급을 종결시키는 상기 기재된 기술에 의해, 기판 내 또는 기판 상에 있는 홀에 게르마늄-충전된 GST 중공 구조가 생성될 수 있다. GST 합금 내부로 게르마늄이 침입하는 것을 방지하기 위해, 증착 챔버 내로 산화 가스, 예를 들어 산소를 도입하여 증착 이후의 GST 물질을 산화 조건에 노출시켜, GST 물질의 외부 표면상에 산화 방지 막을 제조할 수 있으며, 이는 먼저 증착된 GST 합금과 나중에 증착된 게르마늄을 효율적으로 단리시킬 것이다.
홀(예를 들어 비아 구조)의 측벽 및 하부 표면상에 박막 GST 합금 물질을 등각 증착하여 홀 내에 중공 코어 구조(비어있는 부피)를 남기고, 이 비어있는 부피를 다른 물질, 예컨대 유전체 물질로 충전시키거나, 또는 달리 GST 형성시의 중공 코어 구조 내의 비어있는 부피를 게르마늄으로 충전할 수 있음이 상기 기재되어 있다.
홀을 완전히 GST 합금으로 충전시키는 종래의 충전 공정은, 이후 결정화(어닐링) 공정 동안 홀 내의 GST 물질의 부피가 상당히 수축될 수 있기 때문에, 상기의 중공 코어 구조는 유리한 특성을 갖는다. 이러한 수축은 결국 하부 전극으로부터 GST 합금 물질을 박리시킬 수 있고, 이러한 박리는 PCM 디바이스의 결함을 생기게 하거나, 또는 이후의 작동을 전개하는데 있어 쓸모없게 할 수 있다.
홀의 하부 및 측벽에 GST 물질로 등각 코팅된 중공 코어 구조에 의해, 수축되는 GST 물질의 치수 정도가 감소되어 내부 표면적이 원자 이동 또는 스트레스 완화를 촉진시키고, 수축 자체는 물질의 길이 스케일에 비례하기 때문에, 수축이 감소하고, 이에 상응하게 박리가 줄어든다.
홀 내부의 등각 코팅된 GST의 중공 코어 구조는, 디바이스 구조의 활성 영역으로서의, GST 합금 물질과 하부 전극 사이의 접촉 면적의 측면에서도 유리한 특성을 갖는다. 특히, GST 물질이 하부 전극 표면 상에 등각적으로 코팅되었기 때문에, 이러한 활성 영역의 치수 특성은 최대화된다.
이러한 측면에서, 본 발명은 또한 GST 물질과 전극 사이의 계면 면적을 증가시켜 디바이스 구조의 활성 영역 크기를 증대시키기 위해 PCM 디바이스 구조의 하부 전극내에 오목부(recess) 또는 공동을 형성하는 것을 고려한다. 이러한 목적을 위하여, 하부 전극 구성요소 내에 오목부 또는 공동을 생성시키기 위한 에칭 공정(예를 들어, 비아(홀) 제조 동안의 오버 에칭에 의해)이 이용될 수 있다. 활성 영역의 크기 및 GST 물질과 전극 사이의 접촉부를 증대시키는 것 이외에, 이러한 공정은 GST와 전극 사이의 박리를 저해하는 추가적인 이점이 있다. 결정화 공정 동안의 GST의 수축은 비아(홀)의 세로 축을 따라 가장 강하다. 따라서, GST 등각 막과 전극의 하부 표면 사이뿐만 아니라 GST 등각 막과 공동 또는 오목부의 측면 표면 사이의 접촉에 의해, 더 우수한 GST/하부 전극 금속 접촉이 얻어지고, 이에 따라 생성 PCM 디바이스 구조는 GST 막과 하부 전극의 박리가 상대적으로 적게 일어난다.
홀의 측면 및 하부 표면의 등각 코팅은, 불량한 GST/금속 접촉부가 존재할 때 GST 합금을 용융시키기에 충분한 전압의 초기 인가를 수반하는 소위 “팝 인(pop in)”공정의 측면에서 추가적인 이점을 갖는다. 이러한 "팝 인" 공정은 GST/금속 계면에서의 GST의 심각한 박리가 발생할 때 보통 요구되어, GST 물질과 전극 사이의 접촉부가 재건될 수 있다. 그럼에도 불구하고, "팝 인" 공정은 PCM 어레이(array)의 모든 개별 GST 구성요소 중에서 디바이스의 신뢰성과 균일성에 해로울 수 있다.
화학 기상 증착법(chemical vapor deposition, CVD)에 의한 GST의 등각 증착은 일반적으로 무정형 GST 물질을 생산한다. 어닐링을 하면, 이러한 물질은 결정화되고 낮은 버진(virgin) 저항을 나타낸다. GST 결정화 시의 선형 수축율은 5% 정도일 수 있다. 이러한 수축은 GST 물질의 길이에 비례하고, 상당한 길이 특성의 GST 물질에서, 이러한 수축은 GST 물질과 금속 전극 사이의 상당한 계면 박리를 일으킨다. 예를 들어, 3000 Å 높이의 GST-충전된 비아에 있어서, 선형 수축율이 1%이고 수축이 GST/금속 전극 접촉부의 계면에 수직일 때, 수축은 30 Å 정도일 수 있다. 본원의 중공 GST 구조 사용에 의해, 수축은 주로 GST/금속 계면에 평행한 방향으로 일어나 현저히 작은 선형 치수를 가지며, 따라서 박리 거동을 억제할 것이다. 막의 중공 또는 "컵" 부분의 내부 표면적은, 물질 스트레스 이완을 좋게 한다.
도면과 관련하여, 도 4a 내지 4c(종래 기술)는 종래의 GST 공정에 대한 공정 흐름 순서를 나타낸 것으로서, 홀의 하부 말단에 접촉하고 있는 하부 전극(44)를 포함하는 기판 내의 홀(비아)(40)에 GST 물질(42)가 증착되고(도 4a), 이어서 상기 구조는 평탄한 표면(46)을 형성하기 위해 화학적 기계적 평탄화가 수행된다(도 4b). 이어서, 상기 구조는 어닐링되고, 홀(40)에서 GST 물질(42)의 수축이 발생하므로, GST 물질의 상부 표면(48)은 평탄화된 표면(46)의 아래에 있게 되고, 하부 표면(50)은 하부 전극(44)의 상부 표면에 위치하게 된다(도 4c).
도 5a 내지 5c는 공정 흐름 순서를 나타낸 것으로서, 홀 내에 중공 코어 구조 GST 매스(mass)(62)를 형성하도록 홀(60)의 하부 및 측벽 표면의 중공 구조 GST 코팅이 수행된다(도 5a). 홀은 전극(64)에 의해 하부 말단에서 경계를 이룬다. 홀의 하부(전극(64)의 상부 표면) 및 측 표면의 초기 등각 코팅에 이어서, GST 물질을 결정성으로 만들기 위해 GST 막의 어닐링이 수행되고(도 5b), 홀 내 GST 물질의 얇은 두께로 인해 GST 물질의 수축이 작아진다. 마지막으로, 홀(60)은 게르마늄 또는 다른 적당한 물질(66)으로 충전된다(도 5c).
도 6은 비아 구조의 개략도로서, 하부 전극이 내부에 오목부를 갖도록 제조되어, GST/하부 전극의 접촉 면적이 증가되어 있고, 상기 하부 전극 바닥 및 측 표면 및 주 비아 측 표면의 박막 등각 코팅이 중공 코어 구조를 한정하고, 이 중공 코어 구조는 유전체 물질, 게르마늄, 또는 다른 적당한 물질로 충전되어 있다.
PCM 메모리 구조의 일부일 수 있는 도 6의 구조에 있어서, GST 물질(96)이 비아(94)의 측 표면 상에 등각 증착되며, 비아(94)는 하부 전극(90)내부로 확장되고, 하부 전극(90)은 공동(92)를 형성시키기 위해 추가로 에칭된다. 따라서, 공동의 측 표면 및 바닥 표면은 비아의 하부 부위를 한정하고 하부부위와 경계를 이룬다. GST 물질(96)은 비아 내에 등각 증착되어, 비아의 내부에 중공 코어 공동 부피를 형성한다. 이러한 중공 코어 공동 부피 내에 게르마늄 충전 물질(98)을 충전하고, 산소계(oxic) 분위기에 노출시킴으로써 중공 코어 공동 부피 표면을 산화시켜 GST 물질의 외부 표면 상에 산화물 장벽 막을 생성하고, 이에 의해 게르마늄이 GST 합금 내부로 확산하는 것을 막는다.
대안으로 또는 추가적으로, Ge, 또는 Si같은 기타 물질의 막을 GST 물질의 중공 코어 공동 부피 표면에 증착할 수 있고, 이어서 GST 물질의 외부 표면에 산화 장벽 막을 제공하기 위하여 산화시킬 수 있다. 이러한 목적으로, Ge는 다공성 막으로서 증착될 수 있고, 산소계(oxic) 분위기에 노출되어 GeOx 옥사이드 막을 형성한다. 이와 대응하게 규소가 박막으로 증착될 수 있고, 이는 산소계 분위기에 노출되어 이어서 SiOx 옥사이드 막을 형성한다.
본원은, GST 물질이 중공 코어 구조를 형성하도록 GST 물질이 증착된 홀 내의 다양한 충전 구조에 대한 것이다. 하나의 충전 구조에서는, 내부에 중공 코어 공동 부피를 제조하도록 GST 물질이 증착된다. 다른 충전 구조에서는, 홀의 측벽 및 하부 표면상에 증착된 GST 물질에 의해 한정된 중공 코어가 게르마늄으로 적어도 부분적으로 충전된다. 추가적인 충전 구조는, 홀의 측벽 및 하부 표면상에 GST 물질로 증착된 중공 코어가 유전체 물질, 예컨대 규소 다이옥사이드 또는 규소 나이트라이드로 적어도 부분적으로 충전된 것을 포함한다. 다른 충전 구조에서, 코어를 한정하는 GST 물질 막은 이의 외부 표면 상에 옥사이드를 갖는다. 상기 옥사이드는 GST 합금 옥사이드를 포함한다. 이러한 GST 합금 옥사이드에 의해 경계지어진 코어 부피는 게르마늄, 예를 들어, 산소계 환경에 노출된 결과 산화된 외부 표면을 갖는 게르마늄으로 적어도 부분적으로 충전될 수 있다. 대안적으로, 이러한 GST 합금 옥사이드에 의해 경계지어진 코어 부피는 유전체 물질, 예를 들어, 규소 다이옥사이드 또는 규소 나이트라이드 유전체 물질로 적어도 부분적으로 충전될 수 있다. 또 다른 대안으로, 코어를 한정하는 GST 물질 막은 외부 표면 상에 규소 다이옥사이드 또는 게르마늄 옥사이드를 갖고, 이러한 규소 다이옥사이드 또는 게르마늄 옥사이드에 의해 경계지어진 코어 부피는 게르마늄 또는 유전체 물질, 예컨대 규소 다이옥사이드 또는 규소 나이트라이드로 적어도 부분적으로 충전되고, 이러한 코어-충전 물질의 모든 변형도 고려된다. 코어 부피가 게르마늄으로 충전될 때, 상기 게르마늄의 외부 표면은 언제나 산소계 환경에 노출되어 GeOx 로 산화된다. 규소 다이옥사이드 막의 GST 물질 표면 상의 형성은, 우선 GST 물질 외부 표면 상에 규소를 증착하고, 이어서 GST 물질 상의 규소 막을 산화시켜 규소 다이옥사이드 막을 생성함으로써 수행된다.
도 7은 PCM 메모리 구조(100)의 개략도로서, 기판(108) 내의 비아(102) 내부에 중공 코어 공동 부피(106)을 형성하도록 GST 물질(104)가 등각 증착되고, GST 물질(104)는 비아의 각 말단에서 전극 구성요소(110) 및 (112)와 접촉한다.
도 7 구조에서, 공동 부피는, 비아에 도입되는데 요구되는 GST 물질의 양을 최소화시키는 크기이다.
상기 기재 내용으로부터, 본 발명의 다양한 구조는 GST 물질 및 하부 전극 사이의 계속적인 계면 접촉이 가능하게 하고, PCM 디바이스 기판의 홀에 중공 코어 또는 충전된 중공 코어 구조를 제공하여 준비된 방식으로 PCM 셀의 균일한 고성능 어레이를 형성할 수 있음을 알 수 있다. 또한, 홀의 측 표면 또는 바닥 표면을 GST 물질로 등각 코팅하는데 사용되는 기상 증착 공정은, 공정조건 예컨대, 온도, 압력, GST 전구체의 조성 및 유속, 및 기판 홀 내에 GST 물질이 형성되는 증착 챔버 내의 온도 및 압력 조건과 관련하여 임이의 적합한 방식으로 수행될 수 있다. 상기 공정 조건은 당 분야의 통상적 기술 범주 내에서 본원 기재 내용에 기초하여 실험적으로 결정될 수 있고, 이 공정 조건은 선택적으로 다양하고 최종 증착된 물질 및 이를 포함한 구조는 최종 PCM 셀 구조의 형태 및 성능에 따라 특징지어진다.
나아가, 본 발명의 구체적 양태로 기술된 개별적 특징은 구체적으로 기술된 하나 이상의 다른 양태의 특징과 조합될 수 있고, 본 발명의 다양한 실시양태는 모든 변형과 더불어 본 발명의 범위로 고려될 수 있다.
구체적인 실시양태로, 본원은 메모리 셀 구조에 관한 것으로서, 이는 제1 및 제2 말단에서 전극에 결합된 비아를 갖는 기판을 포함하되, 상기 비아는, 중공이거나 또는 게르마늄 및 유전체 물질로 이루어진 군에서 선택되는 물질로 적어도 부분적으로 충전된 코어를 한정하는 GST 물질 막으로 측면 표면이 코팅되어 있다.
상기 메모리셀 구조에 있어서, 코어는 중공이거나 게르마늄, 규소 다이옥사이드, 규소 나이트라이드, 또는 다른 유전체 물질로 적어도 부분적으로 충전될 수 있다.
상기 메모리 셀 구조는, 비아와 경계지어진 전극들 중의 적어도 하나의 표면이 GST 물질 막으로 코팅되도록 형성될 수 있다. GST 물질 막의 두께는 4 nm 내지 10 nm 일 수 있다. 비아는 15 내지 100 nm의 직경을 가질 수 있다. GST 물질은 약 2:2:5의 원자 중량 비를 가질 수 있다.
상기 기재된 메모리 셀 구조를 포함하는 상 변화 메모리를 제작할 수 있다.
다른 측면으로서, 본 발명은, 하나의 말단이 하부 전극으로 폐쇄된 비아를 포함하는 기판 내의 GST 메모리 셀 구조의 제조 방법으로서,
비아의 측벽 표면 및 비아를 둘러싸는 하부 전극의 표면을 GST 물질 막으로 등각 코팅하여, GST 물질 막에 의해 경계지어진 개방된 코어 부피를 형성하는 단계;
GST 물질 막을 어닐링하는 단계; 및
비아의 상부 위치에 상부 전극을 형성하는 단계
를 포함하는 방법에 관한 것이다.
상기 방법의 일 양태에서, 상기 등각 코팅에 의해 형성된 개방된 코어 부피는 비아의 상부 부위에 상부 전극이 형성된 후 GST 메모리 셀 구조에서 공동을 한정한다.
상기 상부 전극의 형성에 앞서, 개방된 코어 부피를, 게르마늄 및 유전체 물질로 구성된 군에서 선택되는 물질로 적어도 부분적으로 충전하는 것을 추가로 포함하는 방법이 수행될 수 있다. 이러한 충전 물질은 게르마늄, 규소 다이옥사이드, 규소 나이트라이드, 또는 다른 적당한 충전 물질을 포함할 수 있다.
다른 측면으로, 본 발명은, 상 변화 메모리 디바이스에 사용되는 유전체-충전된 게르마늄 안티몬 텔루라이드(GST) 구조의 제조 방법으로서,
홀의 제 1 말단을 폐쇄하기 위해 유전체 층의 하부에 있는 제1 전극이 노출되도록 제1 유전체 층을 통해 연장되는 홀을 갖는 기판을 제공하는 단계;
홀을 GST로 부분적으로 충전하는 단계;
부분적으로 충전된 홀에 다른 유전체 물질을 증착시키는 단계;
평탄화 후, 홀의 제2 말단에 제2 전극을 증착시키는 단계; 및
제1 유전체 층 위의 과잉의 유전체 물질 및 GST를 제거하여 GST를 접촉부(contact)용 고리-형 말단부로서 노출시키는 단계
를 포함하는 방법에 관한 것이다.
이러한 공정은, 홀을 부분적으로 GST로 부분적으로 충전하는 단계가, 홀을 한정하는 표면 상에 및 홀을 폐쇄시키는 제1 전극 상에 GST를 증착시키는 것을 포함하도록 수행될 수 있다. GST 증착 단계는 약 10 nm 미만, 예를 들어, 약 4 nm 내지 약 10 nm의 두께로 GST를 증착하는 것을 포함할 수 있다. 다양한 양태에 있어서, 홀의 직경은 약 30 내지 100 nm 미만일 수 있다. 상기 공정은, 상기 부분적으로 충전된 홀의 내부에 증착된 유전체 물질 내에 공동을 형성하는 것을 포함할 수 있다. 상기 공정은, 제2 전극의 증착에 앞서, 연마 공정을 이용하여 홀의 제2 말단에서 과잉의 GST 및 유전체 물질을 제거하여 고리-형 GST 말단부를 형성시키는 것을 추가로 포함할 수 있다.
다른 측면으로서, 본원은 상 변화 메모리 디바이스로서,
기판;
기판의 제1 표면으로부터 기판의 제2 표면까지 연장되는 홀 구조;
홀 구조를 한정하는 벽 상에 증착된 GST ;
홀 구조를 한정하는 벽 상에 증착된 GST상에 증착된 유전체 물질; 및
홀 구조의 대향 말단들에 위치한 제1 및 제2 전극
을 포함하며, 이때 상기 홀 구조의 직경이 약 30 내지 100 nm 미만이고, 상기 GST는 10 nm 미만의 두께로 증착된 디바이스에 관한 것이다.
다양한 양태에 있어서, 이러한 상 변화 메모리 디바이스는 유전체 물질 내에 형성된 적어도 하나의 공동을 포함할 수 있다. 상기 유전체 물질을 SiO2 및 Si3N4로 구성된 군으로부터 선택될 수 있다. GST는 어떠한 적당한 화학량론적 형태로 존재할 수 있다. 본 발명에 따른 다양한 양태 중 일부에 있어서, GST 상 변화 물질은 10 내지 50 원자% Ge, 1 내지 70 원자% Sb, 및 20 내지 90 원자% Te를 포함하고, 이러한 Ge, Sb 및 Te 구성요소의 원자 퍼센트 총량은 100 원자%이다.
메모리 셀 구조에 사용되는 다양한 GST 물질 중에서, 화학식 GexSbyTezAm를 갖는 GST 물질이 사용될 수 있고, 여기서 A는 N, C, In, Sn, 및 Se으로 구성된 군 중에서 선택된 하나 이상의 도판트(dopant) 종이다. N 및 C 원자의 공급원은, 예를 들어 Ge, Sb, 또는 Te에 대한 유기금속 전구체인, Ge, Sb, 또는 Te의 전구체일 수 있으며, 이때 상기 전구체는, 형성될 막내로 도입하기 위해 증착물에 질소 및/또는 탄소를 도입하는 작용을 하는 N- 및/또는 C-함유 잔기를 포함하며, 다르게는 질소 및/또는 탄소 공급원은 부가적인 전구체 또는 첨가된 보조-반응물일 수 있다. 질소 및/또는 탄소는, 형성될 막에 도입되기 위해 유리(free) 형태로 또는 결합된 형태, 예를 들어 공유 결합된 형태로 증착물에 도입될 수 있다. 예를 들어, 질소 가스와 같이 유리 형태로 증착물에 질소 성분이 도입될 수 있거나, 증착물에 질소계 성분, 예를 들어 암모니아, 우레아 또는 기타 질소-함유 화합물을 첨가함으로써 질소가 도입될 수 있다.
이러한 메모리 셀 구조에 유용한 GexSbyTezAm 막에 있어서, x, y, z 및 m은 임의의 적합하고 병립가능한 값을 가질 수 있다. 다양한 실시양태에서, x는 약 0.1 내지 0.6이고, y는 약 0 내지 0.7이고, z는 약 0.2 내지 0.9이고, m은 약 0 내지 0.20이다. 언급한 바와 같이, 도판트 A는 도판트 원소인 N, C, In, Sn, 및 Se 로 구성된 군 중에서 선택된 하나 초과의 상용성 도판트 원소를 포함하므로, Am은 여러종의 Am 도판트 원소를 포함한다. 예를 들어 도판트 원소는, 전술한 화학식의 Am 1 및 Am 2 성분으로서 각각 GST 막 내의 탄소 및 질소일 수 있고, 여기서 각각의 Am 1 및 Am 2 성분은 독립적으로 GST 합금 조성물내 양에 있어서 m이 0 내지 0.20의 값을 갖는 것으로 정의된다.
다양한 바람직한 양태에 있어서, 본 발명의 상 변화 메모리 구조에 사용되는 GST 합금 물질은 하기 물질중에서 선택될 수 있다:
(i) 화학식 GexSbyTezCmNn(여기서, x는 약 0.1 내지 0.6이고, y는 약 0 내지 0.7이고, z는 약 0.2-0.9이고, m은 약 0.02 내지 0.20이고, n은 약 0.02- 0.20임)의 물질;
(ii) 화학식 GexSbyTezAm(여기서, A는 N, C, In, Sn 및 Se의 군 중에서 선택된 도판트 구성요소이고, x는 0.1 내지 0.6이고, y는 0 내지 0.7이고, z는 0.2 내지 0.9이고, m은 0 내지 0.15이다)의 물질
(iii) 27.5 내지 33% 게르마늄, 55% 이하의 텔루륨 및 나머지 안티몬을 함유하는 물질;
(iv) 게르마늄-풍부 GeSbTe 물질을 수득하도록 게르마늄으로 도핑된 225 GeSbTe;
(v) 3:1 내지 10:1의 범위에 있는 GeTe:Sb2Te3의 비를 갖는 게르마늄-풍부 GeSbTe;
(vi) 25 내지 60% 게르마늄, 8 내지 25% 안티몬, 및 40 내지 55% 텔루륨을 함유하는 GeSbTe 물질; 및
(vii) 탄소 및 질소 중 하나 이상으로 도핑되되, 각각의 양이 2 내지 20%의 범위인, 상기 물질 (ii) 내지 (vi)으로 구성된 중에서 선택된 물질.
전술한 유형의 물질은, 그 내부의 GexSbyTez가
(i) 22.5원자% 게르마늄, 22.5원자% 안티몬 및 55원자% 텔루륨;
(ii) 27.5 내지 32.5원자% 게르마늄 및 50 내지 55원자% 텔루륨;
(iii) 27 내지 33% 게르마늄, 14 내지 23% 안티몬 및 50 내지 55% 텔루륨;
(iv) 27.2% 게르마늄, 18.2% 안티몬 및 54.5% 텔루륨;
(v) 30.7% 게르마늄, 15.4% 안티몬, 및 53.9% 텔루륨;
(vi) 33.3% 게르마늄, 13.3% 안티몬 및 53.3% 텔루륨;
(vii) 35.3% 게르마늄, 11.8% 안티몬 및 52.9% 텔루륨;
(viii) 36% 게르마늄, 14% 안티몬 및 50% 텔루륨;
(ix) 40% 게르마늄, 8% 안티몬 및 52% 텔루륨;
(x) 40% 게르마늄, 5% 안티몬 및 55% 텔루륨;
(xi) 30% 게르마늄, 19% 안티몬 및 51% 텔루륨;
(xii) 30% 게르마늄, 16% 안티몬 및 54% 텔루륨; 및
(xiii) 32% 게르마늄, 14% 안티몬 및 54% 텔루륨
으로 구성된 군 중에서 선택된 원자 조성을 갖는 물질을 포함할 수 있다.
탄소 및/또는 질소로 도핑될 때, GST 합금 물질은 임의의 적합한 도판트 농도 수준으로 도핑될 수 있다. 다양한 양태에 있어서, GST 물질은 2 내지 20원자%, 또는 3 내지 20원자%, 또는 2 내지 15원자%, 또는 2 내지 10원자%, 또는 3 내지 10원자%, 또는 2 내지 6원자%의 탄소로 도핑된다. 유사하게, 상기 물질은 2 내지 20원자%, 또는 3 내지 20원자%, 또는 3 내지 15원자%, 또는 3 내지 12원자%, 또는 3 내지 10원자%, 또는 5 내지 10원자%의 탄소로 도핑될 수 있다. 특정 도판트의 수준은, GST 막을 다양한 수준으로 도핑하고 생성된 도핑된 GST 막을 그의 특성 및 성능 품질에 대해 특징화 함으로써, 본원에 기초하여 당분야의 숙련자들에 의해 용이하게 결정될 수 있다.
본 발명의 PCM 구조는 GST 물질의 Ge, Sb, 및 Te 구성요소 각각에 대한 적당한 전구체를 사용하는 적합한 특성의 기상 증착 공정으로 GST 물질을 증착하여 제조될 수 있다. 예시적인 전구체는, 게르마늄 n-부틸아미디네이트 (게르마늄 전구체), 트리스(다이메틸아미도)안티몬 (안티몬 전구체), 및 다이터부틸텔루라이드 (텔루륨 전구체)를 포함하지만, 이에 제한되지 않는다.
GST 물질의 기상 증착은 화학 기상 증착법(CVD)에 의해 수행될 수 있고, 예를 들어, 대기압 CVD(Atmospheric pressure CVD; APCVD), 저압 CVD(Low pressure CVD; LPCVD), 초고압 진공(Ultrahigh vacuum CVD; UHVCVD), 에어로졸 보조 CVD(Aerosol-assisted CVD; AACVD), 디지털 CVD(Digital CVD; DCVD), 직접 액체 주입 CVD(Direct liquid injection CVD; DLICVD), 초단파 플라즈마-보조 CVD(Microwave plasma-assisted CVD; MPCVD), 플라즈마-강화 CVD(Plasma-enhanced CVD; PECVD), 리모트 플라즈마-강화(Remote plasma-enhanced CVD; RPECVD), 원자층 CVD(Atomic layer CVD; ALCVD), 고온 와이어 CVD(Hot wire CVD; HWCVD), 금속유기 화학 증착(Metalorganic chemical vapor deposition; MOCVD), 하이브리드 물리-화학적 증착(Hybrid physical-chemical vapor deposition; HPCVD), 고속 열 CVD(Rapid thermal CVD; RTCVD), 및 증기상 에피택시(Vapor phase epitaxy; VPE)를 포함하고, 적합하게 결정되거나 선택된 CVD 공정 변수(예를 들어, 공정 조건의 반복적인 다중변수 변화 및 최종 GST 막의 특성에 의해 실험적으로 결정됨을 이용한다. 대안적으로, GST 물질의 기상 증착은 원자 막 증착(ALD)에 의해, ALD 공정 변수, 예를 들어, 펄스(purse) 시간, 순환 존속시간(cycle duration), 온도, 압력, 용적 유량 등을 사용하여 수행되고, 이때 상기 공정 변수는, 요구되는 코팅의 등각성 및 최종 GST 막의 특성을 달성하도록 ALD 기상 증착 공정을 수행하기 위한 최상의 다중변수 공정 엔벨로프(envelope)를 결정하기 위해 공정 변수들이 선택적으로 변화되는 단순하고 연속적인 실험에 의해 상응하게 결정될 수 있다.
본원에서는 본 발명을 구체적인 양태, 특징 및 실시예와 관련하여 기술하였지만, 본 발명의 활용은 제한되지 않으며, 본 발명에 기재된 것에 기반하여, 당업자들은 본 발명을 다른 많은 변경, 변형 및 대안적 양태로 보다 확장할 수 있으며, 이들 또한 본 발명에 포함된다. 따라서, 이후 청구되는 본 발명은, 본 발명의 진의 및 범주 내에 그러한 모든 변경, 변형 및 대안적 양태를 포함하는 것으로 넓게 간주되고 해석되어야 한다.

Claims (41)

  1. 제1 및 제2 말단에서 전극에 결합된 비아(via)를 갖는 기판을 포함하되, 상기 비아는, 중공이거나 또는 게르마늄 및 유전체 물질로 이루어진 군에서 선택되는 물질로 적어도 부분적으로 충전된 코어를 한정하는 GST 물질 막으로 측면 표면이 코팅된 것을 특징으로 하는 메모리 셀 구조.
  2. 제1항에 있어서, 코어가 중공인, 메모리 셀 구조.
  3. 제1항에 있어서, 코어가 게르마늄으로 적어도 부분적으로 충전된, 메모리 셀 구조.
  4. 제1항에 있어서, 코어가 유전체 물질로 적어도 부분적으로 충전된, 메모리 셀 구조.
  5. 제4항에 있어서, 유전체 물질이 규소 다이옥사이드 유전체 물질을 포함하는, 메모리 셀 구조.
  6. 제4항에 있어서, 유전체 물질이 규소 나이트라이드 유전체 물질을 포함하는, 메모리 셀 구조.
  7. 제1항에 있어서, 코어를 한정하는 GST 물질 막이 이의 외부 표면상에 옥사이드를 갖는, 메모리 셀 구조.
  8. 제7항에 있어서, 옥사이드가 GST 합금 옥사이드를 포함하는, 메모리 셀 구조.
  9. 제8항에 있어서, 코어가 게르마늄으로 적어도 부분적으로 충전된, 메모리 셀 구조.
  10. 제9항에 있어서, 코어를 적어도 부분적으로 충전하는 게르마늄은 산화된 외부 표면을 갖는, 메모리 셀 구조.
  11. 제8항에 있어서, 코어가 유전체 물질로 적어도 부분적으로 충전된, 메모리 셀 구조.
  12. 제11항에 있어서, 유전체 물질이 규소 다이옥사이드 또는 규소 나이트라이드인, 메모리 셀 구조.
  13. 제7항에 있어서, 옥사이드가 게르마늄 옥사이드 또는 규소 다이옥사이드를 포함하는, 메모리 셀 구조.
  14. 제13항에 있어서, 코어가 게르마늄으로 적어도 부분적으로 충전된, 메모리 셀 구조.
  15. 제14항에 있어서, 코어를 적어도 부분적으로 충전하는 게르마늄은 산화된 외부 표면을 갖는, 메모리 셀 구조.
  16. 제13항에 있어서, 코어가 유전체 물질로 적어도 부분적으로 충전된, 메모리 셀 구조.
  17. 제16항에 있어서, 유전체 물질이 규소 다이옥사이드 또는 규소 나이트라이드인, 메모리 셀 구조.
  18. 제1항에 있어서, 비아와 결합한 전극 중의 적어도 하나의 표면이 GST 물질 막으로 코팅된, 메모리 셀 구조.
  19. 제1항에 있어서, GST 물질 막은 두께가 4 nm 내지 10 nm인, 메모리 셀 구조.
  20. 제1항에 있어서, 비아가 15 내지 100 nm의 직경을 갖는, 메모리 셀 구조.
  21. 제1항에 있어서, GST 물질이 하기로 구성된 군에서 선택되는 메모리 셀 구조:
    (i) 화학식 GexSbyTezCmNn 의 물질 :
    [상기 식에서,
    x는 약 0.1 내지 0.6이고, y는 약 0 내지 0.7이고, z는 약 0.2 내지 0.9이고, m은 약 0.02 내지 0.20이고, n은 약 0.02- 0.20이다];
    (ii) 화학식 GexSbyTezAm 의 물질 :
    [상기 식에서,
    A는 N, C, In, Sn 및 Se의 군 중에서 선택되는 도판트 구성요소이고, x는 0.1 내지 0.6이고, y는 0 내지 0.7이고, z는 0.2 내지 0.9이고, m은 0 내지 0.15이다];
    (iii) 27.5 내지 33% 게르마늄, 55% 이하의 텔루륨 및 나머지량의 안티몬을 함유하는 물질;
    (iv) 게르마늄-풍부 GeSbTe 물질을 수득하도록 게르마늄으로 도핑된 225 GeSbTe;
    (v) 3:1 내지 10:1의 범위에 있는 GeTe:Sb2Te3의 비를 갖는 게르마늄-풍부 GeSbTe;
    (vi) 25 내지 60% 게르마늄, 8 내지 25% 안티몬, 및 40 내지 55% 텔루륨을 함유하는 GeSbTe 물질; 및
    (vii) 탄소 및 질소 중 적어도 하나로 도핑되되 각각의 양이 2 내지 20%의 범위인, 상기 물질 (ii) 내지 (vi)으로 구성된 중에서 선택된 물질.
  22. 제1항에 있어서, GST 물질이 약 2:2:5의 원자 중량비를 갖는, 메모리 셀 구조.
  23. 하나의 말단이 하부 전극으로 폐쇄된 비아를 포함하는 기판 내의 GST 메모리 셀 구조의 제조 방법으로서,
    비아의 측벽 표면 및 비아를 둘러싸는 하부 전극의 표면을 GST 물질 막으로 등각 코팅하여, GST 물질 막에 의해 경계지어진 개방된 코어 부피를 형성하는 단계;
    GST 물질 막을 어닐링하는 단계; 및
    비아의 상부 위치에 상부 전극을 형성하는 단계
    를 포함하는, GST 메모리 셀 구조의 제조방법.
  24. 제23항에 있어서, 등각 코팅에 의해 형성된 개방된 코어 부피는 비아의 상부 부위에 상부 전극이 형성된 후 GST 메모리 셀 구조에서 공동을 한정하는, GST 메모리 셀 구조의 제조 방법.
  25. 제23항에 있어서, 상부 전극의 형성에 앞서 개방된 코어 부피를, 게르마늄 및 유전체 물질로 구성된 군에서 선택되는 물질로 적어도 부분적으로 충전하는 것을 추가로 포함하는, GST 메모리 셀 구조의 제조 방법.
  26. 제25항에 있어서, 개방된 코어 부피를 적어도 부분적으로 충전하는 물질이 게르마늄을 포함하는, GST 메모리 셀 구조의 제조 방법.
  27. 제25항에 있어서, 개방된 코어 부피를 적어도 부분적으로 충전하는 물질이 규소 다이옥사이드를 포함하는, GST 메모리 셀 구조의 제조 방법.
  28. 제25항에 있어서, 개방된 코어 부피를 적어도 부분적으로 충전하는 물질이 규소 나이트라이드를 포함하는, GST 메모리 셀 구조의 제조 방법.
  29. 제25항에 있어서, 개방된 코어 부피를 충전하기에 앞서서, GST 물질 막 상에 옥사이드를 형성하고, 상기 옥사이드는 GST 옥사이드, 게르마늄 옥사이드, 및 규소 옥사이드로 구성된 군에서 선택되는, GST 메모리 셀 구조의 제조 방법.
  30. 제1항의 메모리 셀 구조를 적어도 하나 포함하는 상 변화 메모리.
  31. 상 변화 메모리 디바이스에 사용되는 유전체-충전된 게르마늄 안티몬 텔루라이드(GST) 구조의 제조 방법으로서,
    홀의 제 1 말단을 폐쇄하기 위해 유전체 층의 하부에 있는 제1 전극이 노출되도록 제1 유전체 층을 통해 연장되는 홀을 갖는 기판을 제공하는 단계;
    홀을 GST로 부분적으로 충전하는 단계;
    부분적으로 충전된 홀에 다른 유전체 물질을 증착시키는 단계;
    평탄화 후, 홀의 제2 말단에 제2 전극을 증착시키는 단계; 및
    제1 유전체 층 위의 과잉의 유전체 물질 및 GST를 제거하여 GST를 접촉부(contact)용 고리-형 GST 말단부로서 노출시키는 단계
    를 포함하는, GST 구조의 제조방법.
  32. 제31항에 있어서, 홀을 GST로 부분적으로 충전하는 단계가, 홀을 한정하는 표면 상에 및 홀을 폐쇄시키는 제1 전극 상에 GST를 증착시키는 것을 포함하는, GST 구조의 제조방법.
  33. 제32항에 있어서, GST 증착 단계는 약 10 nm 미만의 두께로 GST 증착하는 것을 포함하는, GST 구조의 제조방법.
  34. 제32항에 있어서, GST 증착 단계는 약 4 nm 내지 약 10 nm의 두께로 GST 증착하는 것을 포함하는, GST 구조의 제조방법.
  35. 제31항에 있어서, 홀은 직경이 약 30 내지 10 nm 미만인, GST 구조의 제조방법.
  36. 제31항에 있어서, 부분적으로 충전된 홀 내부에 증착된 유전체 물질에 공동을 형성하는 것을 추가로 포함하는, GST 구조의 제조방법.
  37. 제31항에 있어서, 제2 전극의 증착에 앞서, 연마 공정을 이용하여 홀의 제2 말단에서 과잉의 GST 및 유전체 물질을 제거하여 고리-형 GST 말단부를 형성시키는 것을 추가로 포함하는, GST 구조의 제조방법.
  38. 기판;
    기판의 제1 표면으로부터 기판의 제2 표면까지 연장되는 홀 구조;
    홀 구조를 한정하는 벽 상에 증착된 GST ;
    홀 구조를 한정하는 벽 상에 증착된 GST상에 증착된 유전체 물질; 및
    홀 구조의 대향 말단들에 위치한 제1 및 제2 전극
    을 포함하며, 이 때 상기 홀 구조의 직경이 약 30 내지 100 nm 미만이고, 상기 GST가 10 nm 미만의 두께로 증착된, 상 변화 메모리 디바이스.
  39. 제38항에 있어서, 유전체 물질에 형성된 적어도 하나의 공동을 추가로 포함하는, 상 변화 메모리 디바이스.
  40. 제38항에 있어서, 상기 유전체 물질이 SiO2 및 Si3N4로 구성된 군으로부터 선택되는, 상 변화 메모리 디바이스.
  41. 제38항에 있어서, GST가 10 내지 50% Ge, 1 내지 70% Sb, 및 20 내지 90% Te를 포함하는, 상 변화 메모리 디바이스.











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