KR101090391B1 - 상변화 메모리 소자의 제조 방법 - Google Patents
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Abstract
상변화 메모리 소자의 제조 방법을 개시한다. 개시된 본 발명의 상변화 메모리 소자의 제조 방법은, PN 다이오드 패턴 및 층간 절연막이 구비된 반도체 기판을 제공하는 단계, 상기 PN 다이오드 패턴 상부에 선택적으로 금속 실리사이드막을 형성하는 단계, 및 상기 PN 다이오드 패턴과 상기 층간 절연막 사이에 단차를 형성하고, 상기 단차를 이용하여 자기 정렬된 하부 전극 콘택을 형성하는 단계를 포함한다.
하부 전극, 금속 실리사이드막, 열산화
Description
본 발명은 상변화 메모리 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자의 하부 전극 콘택을 형성하는 방법에 관한 것이다.
PRAM은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 상변이 물질을 이용하여 데이터를 저장한다. 즉, 결정 상태의 상변이 물질은 저항이 낮고 비정질 상태의 상변이 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
이러한 PRAM에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)로 구성된 칼코게나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 전류의 크기 및 시간에 따라 발생되는 열에 의하여 그 결정 상태가 변화될 수 있다.
현재 상변화 메모리 장치 역시 저전력 및 고집적화가 요구되고 있으며, 이러한 저전력 및 고집적화 요구에 부응하기 위해 저전력에서도 전류 특성이 우수한 하 부 전극 콘택(Bottom Electric Contact; BEC)을 형성하도록 노력하고 있다.
그 일환으로, 하부 전극 콘택의 직경을 노광 한계치, 또는 그 이하에 육박하도록 감소시키는 방안이 있다. 그러나, 상기와 같은 하부 전극 콘택은 제작 자체가 어렵고, PN 다이오드 패턴 상부에 정렬(align)하는 것이 매우 어렵다. 다시 말하면, 반도체 메모리 장치의 집적 밀도가 증대됨에 따라, 적은 면적의 하부 전극 콘택의 형성시 오정렬(misaligned)로 인한 어려움이 발생하고 있다.
따라서, PN 다이오드 패턴과 층간 절연막 사이에 단차를 형성하고, PN 다이오드 패턴 상면의 소정 부분이 노출되도록 층간 절연막 측벽에 스페이서를 형성하였다. 공지된 바와 같이, 스페이서를 이용함으로써 마스크 없이도 자기 정렬된(self aligned) 하부 전극 콘택을 형성할 수 있었다. 한편, PN 다이오드 패턴 상면과 하부 전극 콘택과의 접촉 저항을 줄이기 위해 오믹 콘택층(ohmic contact layer)이 형성되어야 한다. 현재, 오믹 콘택층으로는 코발트 실리사이드막을 이용하고 있고, 이러한 코발트 실리사이드막은 코발트 금속막 증착 후 열처리, 이후 잔류 코발트 금속막 제거를 수행함으로써 이루어진다. 하지만, 코발트 금속막은 단차 도포성이 낮으므로 단차를 갖는 표면에 고르게 증착되기 어렵다. 심한 경우, 낮은 단차 영역에는 코발트 금속막이 증착되지 않을 수 있다. 이에 따라, PN 다이오드 패턴의 상면에 오믹 콘택증이 형성되지 않는다는 어려운 점이 발생할 수 있다.
본 발명의 기술적 과제는 PN 다이오드 패턴과 하부 전극 콘택간의 전기적 접촉 특성이 개선된 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법은, PN 다이오드 패턴 및 층간 절연막이 구비된 반도체 기판을 제공하는 단계, 상기 PN 다이오드 패턴 상부에 선택적으로 금속 실리사이드막을 형성하는 단계, 및 상기 PN 다이오드 패턴과 상기 층간 절연막 사이에 단차를 형성하고, 상기 단차를 이용하여 자기 정렬된 하부 전극 콘택을 형성하는 단계를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법은, PN 다이오드 패턴 및 층간 절연막이 구비된 반도체 기판을 제공하는 단계, 상기 PN 다이오드 패턴 상부에 선택적으로 금속 실리사이드막을 형성하는 단계, 상기 금속 실리사이드막보다 돌출된 층간 절연막을 형성하는 단계, 상기 돌출된 층간 절연막의 측벽에 스페이서를 형성하는 단계 및 상기 스페이서 사이를 도전 물질로 매립하여 하부 전극 콘택을 완성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면 자기 정렬된 하부 전극 콘택 형성용 단차 형 성 이전에 이전에 금속 실리사이드막을 형성함으로써, 금속 실리사이드막용 물질의 단차 도포성의 낮은 증착 특성을 극복할 수 있다. 그리하여, 본 발명의 일 실시예에 따르면 금속 실리사이드막 형성 후, 층간 절연막과 PN 다이오드 패턴의 단차를 형성하도록 한다. 이때, 단차는 층간 절연막을 열산화 공정으로 PN 다이오드 패턴보다 돌출되도록 형성함으로써 가능하다. 이로써, PN 다이오드 패턴과의 전기적 접촉 특성이 개선되며, 전류 구동 능력이 향상된 자가 정렬된 하부 전극 콘택을 형성할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 설명한다. 도 1 내지 도 4는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 1에 도시된 바와 같이, 고농도 n형 불순물 영역(110)이 형성된 반도체 기 판(100)상에 PN 다이오드 패턴(135)을 형성한다.
우선, 도 1을 참조하여 설명하면, 반도체 기판(100)에 고농도 n형 불순물 영역(110)을 형성한다. 고농도 n형 불순물 영역(110)은 고농도를 갖는 n형 불순물 이온을 주입한 후, 열처리 공정에 의해 형성할 수 있다. 이러한 고농도 n형 불순물 영역(110)을 주변 영역에 형성되는 접합 영역(junction area; 미도시)과 동시에 형성할 수 있다. 고농도 n형 불순물 영역(110)이 형성된 반도체 기판(100) 상부에 층간 절연막(120)을 형성한다. 층간 절연막(120)은 치밀한 막질 특성을 가지면서, 층간 평탄화 특성을 포함하는 HDP(High density plasma)막일 수 있다. 고농도 n형 불순물 영역(110)의 소정 부분이 노출되도록 층간 절연막(120)을 식각하여 콘택홀을 형성한다. 이어서, 콘택홀내에 n형의 SEG층 (134) 및 p형의 SEG층 (132)으로 구비된 PN 다이오드 패턴(135)을 형성한다. 여기서, 상기 n형의 SEG(selective epitaxial growth)층(134) 및 p형의 SEG층(132)은 다음과 같은 방식으로 형성될 수 있다. 예를 들어, 콘택홀이 충진되도록 n형의 SEG층(134)을 성장시킨다. 그 다음, n형의 SEG층(134) 상부에 p형의 불순물을 주입하여 p형의 SEG층(132)을 형성할 수 있다. 이러한 SEG층(134)의 성장은 HCl 가스 및 DCS(dichloro silane) 가스를 이용하여 CVD(chemical vapor deposition) 방식으로 형성될 수 있다. 이 때, PN 다이오드 패턴(135)은 층간 절연막(120)의 높이 정도로 형성되거나, 혹은 PN 다이오드 패턴(135) 형성 후, 추가의 평탄화 공정을 수행할 수 있다.
이와 같이, PN 다이오드 패턴(135)이 형성된 반도체 기판(100) 결과물 표면을 예를 들어 HF 를 이용하여 클리닝한다.
어서, 도 2를 참조하면, 이후 형성되는 하부 전극 콘택(도시되지 않음)과의 전기적 접촉을 위해, PN 다이오드 패턴(135)이 형성된 층간 절연막(120) 상부에 오믹 콘택층(ohmic contact layer)을 형성하기 위해 코발트 금속막(140a)을 형성한다.
코발트 금속막(140a) 은 예를 들어 100 내지 300Å 두께로 형성할 수 있다. 여기서는 오믹 콘택용 금속막으로서 코발트 금속막으로 예시하나, 이에 제한되지 않으며 실리사이드(silicide)를 제공하기 위한 도전성 물질, 예컨대, 티타늄(Ti)을 이용할 수도 있음은 물론이다. 이 때, 코발트 금속막(140a)은 평탄한 표면에 형성되므로 전체적으로 고른 두께로 형성된다.
도 3을 참조하면, PN 다이오드 패턴(135)과 접촉되는 영역에 코발트 실리사이드막(CoSi, 140)을 형성한다.
보다 구체적으로 설명하면, 코발트 금속막(140a)을 소정 온도로 열처리를 한다. 예컨대 열처리는 450 내지 550℃의 온도 범위에서 수행할 수 있다. 이러한 열처리에 의해 PN 다이오드 패턴(135)의 실리콘 성분(Si)과 상기 코발트 금속막(140a)이 반응되어, 금속 실리사이드막(140), 즉, 오믹 콘택층을 형성할 수 있다.
이후, 공지된 방법으로 반도체 기판(100) 결과물을 110 내지 130℃를 유지하는 H2SO4 용액 및 H2O2 용액의 혼합 용액에 딥핑(dipping)한다. 이로써, 층간 절연막(120) 상부에 반응되지 않고 잔류된 코발트 금속막(140a)을 제거할 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따라 금속 실리사이드막(140)을 산 화 배리어막(barrier layer)으로서 이용하여, 층간 절연막(도 3의 120 참조)을 선택적으로 성장시켜, 돌출된 절연막(raised dielectric layer; 120a)을 형성한다.
보다 자세히 설명하면, 이후의 자기 정렬된(self aligned) 하부 전극 콘택(미도시) 형성을 위해, 층간 절연막(120)과 PN 다이오드 패턴(135)간의 단차를 확보해야 한다. 이를 위해, 본 발명의 일 실시예에 따르면 실리콘 성분이 함유된 층간 절연막(도 3의 120 참조)에 열산화를 수행한다. 즉, 열을 가하면 산화 증진(oxidation enhancement) 효과에 의해 층간 절연막(도 3의 120 참조)의 두께가 증가하는 것을 이용하여 돌출된 절연막(120a)을 형성할 수 있다. 이 때, 금속 실리사이드막(140)이 배리어막이 되고, 노출된 층간 절연막(도 3의 120 참조)은 성장함으로써 그것의 두께가 증가하여, PN 다이오드 패턴(135)과의 단차가 발생될 수 있다.
종래에는 금속 실리사이드막 형성 이전에 층간 절연막 일부를 식각하여 PN 다이오드 패턴(135)과의 단차를 확보한 후, 금속 실리사이드막용 물질을 증착했다. 하지만, 금속 실리사이드막용 물질의 단차 도포성이 낮으므로 특히, 단차가 낮은 영역, 즉 이후의 하부 전극 콘택이 형성될 영역에 금속 실리사이드막용 물질의 증착은 어려웠다.
이에 반해, 본 발명의 일 실시예에 따르면 금속 실리사이드막(140) 형성 이후에, PN 다이오드 패턴(135)과의 단차를 확보하도록 함으로써, 금속 실리사이드막용 물질의 증착 특성의 어려운 점을 극복할 수 있다.
이후, 도 5와 같이 돌출된 절연막(120a)의 측벽에 스페이서(122)를 형성한 다.
스페이서(122)는 상기 돌출된 절연막(120a)과 식각비를 갖는 물질, 예컨대, 질화막(SiN)을 화학 기상 증착(CVD) 방법으로 증착한 후, 이방성 식각(anisotropic etch)을 통해 얻어진다.
계속해서, 도 6과 같이, 스페이서 사이를 도전 물질로 매립하여 하부 전극 콘택(150)을 완성한다.
이와 같이, 스페이서(122)를 이용하여 자기 정렬된(self aligned) 하부 전극 콘택(150)은 그것의 상부 면적보다 하부 면적이 좁아, 하부 전극 콘택(150)으로부터 PN 다이오드 패턴(135)으로의 전류 집중도를 높일 수 있어 전류 구동 능력이 향상된다.
본 발명의 일 실시예에 따르면, 추가의 마스크 없이, 금속 실리사이드막을 배리어막으로 이용하여 PN 다이오드 패턴(135)과의 단차가 발생되는 돌출된 절연막(120a)을 간단히 형성할 수 있다. 전술한 대로, 이러한 단차를 확보하기 이전에 금속 실리사이드막을 형성함으로써, 단차 도포성에 대한 어려운 점을 극복할 수 있다. 이로써, PN 다이오드 패턴과의 전기적 접촉 특성이 개선되며, 전류 구동 능력이 향상된 자가 정렬된 하부 전극 콘택을 형성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 형성 방법을 순차적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : n형 고농도 불순물 영역
120 : 층간 절연막 120a : 돌출된 절연막
135 : PN 다이오드 패턴 140 : 금속 실리사이드막
Claims (8)
- 콘택홀을 갖는 층간 절연막이 형성된 반도체 기판을 제공하는 단계;상기 콘택홀 내부에 상기 층간 절연막과 동일한 높이를 갖는 PN 다이오드 패턴을 형성하는 단계;상기 PN 다이오드 패턴 상부에 선택적으로 금속 실리사이드막을 형성하는 단계; 및상기 층간 절연막을 추가적으로 선택 성장시켜 상기 PN 다이오드 패턴과 상기 층간 절연막 사이에 단차를 형성하는 단계; 및상기 단차를 이용하여 자기 정렬된 하부 전극 콘택을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 단차를 형성하는 단계는,상기 금속 실리사이드막을 산화 배리어막으로 이용하여 형성하는 상변화 메모리 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 층간 절연막을 선택적으로 성장시키는 것은 열산화 공정을 이용하는 상변화 메모리 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 선택적으로 금속 실리사이드막을 형성하는 단계는,
- 콘택홀을 갖는 층간 절연막이 형성된 반도체 기판을 제공하는 단계;상기 콘택홀 내부에 상기 층간 절연막과 동일한 높이를 갖는 PN 다이오드 패턴을 형성하는 단계;상기 PN 다이오드 패턴 상부에 선택적으로 금속 실리사이드막을 형성하는 단계;상기 금속 실리사이드막보다 돌출된 층간 절연막을 형성하는 단계;상기 돌출된 층간 절연막의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서 사이를 도전 물질로 매립하여 하부 전극 콘택을 완성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 돌출된 층간 절연막을 형성하는 단계는, 상기 금속 실리사이드막을 배리어막으로 이용하여 상기 층간 절연막을 선택적으로 성장시키는 상변화 메모리 소자의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 층간 절연막을 선택적으로 성장시키는 것은 열산화 공정을 이용하는 상변화 메모리 소자의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 5항에 있어서,상기 선택적으로 금속 실리사이드막을 형성하는 단계는,상기 반도체 기판 결과물 전면에 실리사이드용 금속막을 형성한 후 소정 온도로 열처리하여 상기 PN 다이오드 패턴과 반응시켜 반응하지 않고 잔류된 실리사이드용 금속막은 제거하는 상변화 메모리 소자의 제조 방법.
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Citations (1)
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| KR100780964B1 (ko) | 2006-11-13 | 2007-12-03 | 삼성전자주식회사 | 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
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