KR950033841A

KR950033841A - 디램(dram) 소자의 복수의 뱅크를 제어하는 방법 및 장치.

Info

Publication number: KR950033841A
Application number: KR1019950003599A
Authority: KR
Inventors: 라가바카리 파쌰
Original assignee: 알. 비. 레비; 에이 티 앤드 티 코포레이션
Priority date: 1994-02-28
Filing date: 1995-02-24
Publication date: 1995-12-26
Also published as: IL112737A0; JPH07254270A; CA2142044A1; EP0669621A1; US5386383A

Abstract

DRAM 소자(10)의 복수의 뱅크(32₀~32₇)를 포함하는 메모리 시스템(30)은 메모리 제어기(34)에 의해 제어된다. 이 메모리 제어기는 DRAM 소지의 존재 및 집적도를 파워-업을 토대로 판단할뿐 아니라, 통상의 동작동안 그들의 어드레스 지정 동작을 제어한다. 메모리 제어기는 DRAM 소자에 완전한 행 및 열 어드레스를 제공함으로써 각 뱅크내의 DRAM 소자를 어드레스 지정하는데, 이 완전한 행 및 열 어드레스는 DRAM 소자가 대칭형 또는 비대칭형 일때의 상황에서 행 및 열 어드레스를 동시에 지정한다. 이로써, 이 제어기는 동일 뱅크내에서 대칭형 및 비대칭형 DRAM 소자를 모두 지원할 수 있다.

Description

디램(DRAM) 소자의 복수의 뱅크를 제어하는 방법 및 장치.

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 따른 제2도의 메모리 시스템에서의 DRAM 소자를 제어하기 위한 메모리 제어기의 개략 블럭도.

Claims

각각 행과 열내에 배열된 복수의 메모리 셀들을 구비하며, 상기 각 셀이 행 어드레스 및 열 어드레스에 의해 유일하게 식별되는 DRAM 소자(10)의 복수의 뱅크(32₀∼32₇)들을 제어하는 벙법으로서, 한 뱅크내의 각 DRAM 소자내의 관심 세을 지정하는 인입어드레스르 복호하여 상기 관심 셀을 각각 구비하는 상기 DRAM 소자(10)의 뱅크(32₀∼32₇)를 지정하는 단계를 포함하는 방법에 있어서, 상기 인입 어드레스를 다중화하여, 상기 각DRAM 소자가 동수의 행 열을 지날때에는 관심 셀을 포함하는 지정된 뱅크내의 각 DRAM 소자내의 행을 지정하는 동시에, 상기 DRAM소자가 지닌 행과 열의 수가 서로 다른 경우에는 관심 행의 셀을 포함하는 행을 지정하는, 완전한 행 어드레스를 발생시키는 단계와; 상기 인입 어드레스를 다중화하여, 상기 각 DRAM 소자가 동수의 행 및 열을 지날때에는 관심 셀을 포함하는 지정된 뱅크내의 각 DRAM 소자의 열을 지정하는 동시에, 상기 DRAM 소자가 지닌 행과 열의 수가 서로 다른 경우에는 관심 행의 셀을 포함하는 행을 지정하는, 완전한 행 어드세스를 발생시키는 단계와; 상기 완전한 행 및 열 어드세슬 상기 지정된 뱅크내의 각 DRAM 소자에 순차적으로 인가하는 단계와; 상기 DRAM 소자내의 열들의 수에 따라 각 DRAM 소자에 필요한 만큼의 완전한 행 어드레스를 복호하여 관심 셀을 포함하는 행을 선택하는 단계; 및 상기 DRAM 소자 내의 열들의 수에 따라 각 DRAM 소자에 필요한 만큼의 완전한 열 열 어드레스를복호하여 관심 셀을 포함하는 행을 선택하는 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
제1항에 있어서, 상기 인입 어드레스를 다중화 하여 완전한 행 어드래스를 발생시키는 단계는, 상기 인입 어드레스를 다중화 하여 상기 DRAM 소자가 비대칭형 일때의 조건에 대해 상기 각 DRAM 소자내의 관심 셀을 포함하는 행을 지정하는 행 어드레스를 설정하는 단계; 및 최상위 비트와 최하위 비트들을 상호 교환함으로써 행어드레스를 치환하여 완전한 행 어드레스를 생성하는 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 복수이 뱅크를 제어하는 방법.
제1항에 있어서, 상기 인입 어드레스를 다중화하여 완전한 열 어드레스를발생시키는 단계는, 상기 인입 어드레스를 다중화 하여 DRAM 소자가 대칭형 일때의 조건에 대하여 관심 셀을 포함하는 열을 지정하는 열 어드레스를 생성하는 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
제1항에 있어서, 각 뱅크(32₀∼32₇)내의 상기 DRAM 소자(10)들의 존재를 판단하는 단계; 및 각 뱅크내의 각기 DRAM 소자들의 직접도를 판단하는 단계를 더 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
제4항에 있어서, 상기 각 뱅크내의 DRAM 소자들의 존재를 판단하는 단계는, 존재 가능한 DRAM 소자(10)내에 있는 것으로 알려진 최소 하나의 셀(14)에 최소한 하나의 데이타 패턴을 기록하는 단계로서, 상기 셀은 상기 DRAM 소자가 대칭형 또는 비대칭형형인 것에 무관하게 동일한 어드레스를 갖는 단계와; 상기 하나의 셀을 판독하는 단계와; 상기 하나의 셀에 있는 내용을 이 셀에 기록된 상기 데이타 패턴과 비교하고, 이러한 비교를 나타내는 결과를 출력하는 단계; 및 상기 비교 결과에 따라 상기 DRAM 소자의 존재를 표시하는 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
제4항에 있어서, 상기 각 뱅크내의 DRAM 소자들의 존재를 판단하는 단계는, 각 4개의 셀(14)로 각각 4개의 독립된 데이타 패턴을 기록하는 단계로서, 상기 각 셀이 존재 가능한 각 DRAM 소자(10)에 있는 것으로 알려진 것이며, 또한 상기 각 셀이 상기 DRAM 소자의 대칭성에 무관하게 동일한 어드레스를 갖는 단계와; 상기 각 셀을 판독하는 단계와; 상기 4개의 데이타 패턴중 독립된 한 데이타 패턴과 각 셀의 내용을 비교하고, 각 셀에 대해 상기 독립된 데이타 패턴이 상기 셀내에 존재하는가를 나타내는 결과를 출력하는 단계; 및 상기 비교 결과에 따라 상기 DRAM 소자의 존재를 표시하는 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
제4항에 있어서, 상기 DRAM 소자의 집적도를 판단하는 단계는, 한 데이타 패턴을 각각 4개의 셀(14)에 기록하는 단계로 서, 상기 셀들의 어드레스들은 상기 뱅크(32₀∼32₇) 내의 DRAM 소자(10)의 집적도에 있어서의 가능한 변화에 상응한 양에 의해 구분되는 단계와; 상기 4개의 각 셀을 판독하는 단계와; 상기 셀들에 기록된 데이타 패턴과 상기 각 셀의 내용을 비교하도, 이러한 비교를 나타내는 결과를 출력하는 단계; 및 상기 각 비교 결과에 따라 DRAM 소자의 집적도를 나타내는 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
제7항에 있어서, 상기 각 4개의 셀(14)들은 상이한 데이타 패턴으로 기록되는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하는 방법.
행과 열들내의에 배열된 복수의 메모리 셀들을 구비하며, 상기 각 셀은 행 어드레스 및 열 어드레스메 의해 유일하게 식별되는 DRAM 소자의 복수의 뱅크를 제어하기 위한 장치(34)에 있어서, 뱅크내의 각 DRAM 소자 내의 관심 셀을 지정하는 인입 어드레스를 복호하여, 각각 상기 관심 셀을 포함하는 DRAM 소자들의 뱅크를 지정하기 위한 수단(42)과; 상기 인입 어드레스를 다중화 하여 완전한 행 어드레스 및 완전한 열 어드레스를 발생시키기 위한 수단으로서, 상기 행 어드레스는 상기 각 DRAM 소자가 동수의 행 및 열들을 지닐때에는 상기 관심 셀을 포함하는 지정된 뱅크내의 각 DRAM 소자내의 행을 지정하는 동시에, 상기 DRAM 소자가 상이한 갯수의 행 및 열들을 지닐때에는 상기 관심 셀을 포함하는 행을 지정하며, 상기 열 어드레스 는상기 각 DRAM 소작가 동수의 행 및 열들을 지닐때에는 상기 관심 셀을 포함하는 지정된 뱅크내의 각 DRAM 소자내의 열을 지정하는 동시에, 상기 DRAM 소자가 상이한 갯수의 행 및 열들을 지질때에는 상기 관심 셀을 포함하는 열을 지정하는 수단(38); 및 상기 완전한 행 어드레스와 열 어드레스를 상기 지정된 뱅크내의 각 DRAM 소자에 순차적으로 인가하기 위한 수단(36)을 포함하는 것을 특징으로 하는 DRAM소자의 복수의 뱅크를 제어하기 위한 장치.
제9항에 있어서, 상기 뱅크들내의 DRAM 소자들의 존재 및 집적도를 판단하기 위한 수단(44, 46)을 더 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하기 위한 장치.
제10항에 있어서, 상기 판단 수단은, 집적도와 무관하게 모든 가능한 DRAM 소자에 대한 유효한 최소 하나의 존재 어드레스를 발생시키고, DRAM 소자의 집적도 차이에 따른 양으로 각각 서로 구분되는 복수의 크기 어드레스를 발생시키기 위한 어드레스 발생 수단(44); 및 상기 존재 및 크기 어드레스들로의 기록을 위한 최소 하나의 데이타 패턴을 발생시키고, 상기 존재 및 크기 어드레스들로부터 판독된 데이타를 비교하여, 상기 DRAM소자의 존재 및 직접도를 판정하기 위한 데이타 발생기/비교기 수단(46)을 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하기 위한 장치.
제11항에 있어서, 상기 어드레스 발생 수단(44)은, 최소 하나의 존재 어드레스를 선택적으로 전달하기 위한 제1멀티플렉서(56)와; 상기 제1멀티플렉서에 의해 전달된 존재 어드레스를 일시적으로 저장하기 위한 제1 버퍼(58); 상기 4개의 크기 어드레스중 하나를 선택적으로 전달하기 위한 제2멀티플렉서(60); 및 상기 제2멀피플렉서에 의해 전달된 크기 어드레스를 일시적으로 저장하기 위한 제2버퍼(62)를 포함하는 것을 특징으로 하는 DRAM 소자의 복수 뱅크를 제어하기 위한 장치.
제11항에 있어서, 상기 데이타 발새기/비교기(46)는, 최소 하나의 데이타 패턴을 공급하기 위한 수단(64)과, 상기 공급 수단에 의해 공급된 데이타 패턴을 상기 크기 및 존재 어드레스를 중 하나로부터 판독된 데이타 패턴에 비교시키고, 그 비교에 따른 결과를 발생시키기 위한 비교기 수단(68)과; 상기 비교기 수단의 결과를 저장하기 위한 레지스터 수단(70); 및 상기 레지스터 수단에 의해 유지되 있는 상기 결과를 처리하기 위한 논리 수단(72)을 포함하는 것을 특징으로 하는 DRAM 소자의 복수의 뱅크를 제어하기 위한 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.