JP3297925B2 - 信号処理用プロセッサ - Google Patents
信号処理用プロセッサInfo
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Description
【０００１】
【産業上の利用分野】この発明は、テレビジョン信号な
どの画像信号をディジタル信号処理するプログラマブル
な信号処理用プロセッサ、特に多数のアプリケーション
に適応できるようにしてその処理能力を改善した信号処
理用プロセッサに関する。
どの画像信号をディジタル信号処理するプログラマブル
な信号処理用プロセッサ、特に多数のアプリケーション
に適応できるようにしてその処理能力を改善した信号処
理用プロセッサに関する。
【０００２】
【従来の技術】画像信号例えばテレビジョン信号をリア
ルタイム処理する場合には、普通のコンピュータのよう
に一つの演算器（プロセッサエレメント）に命令を順々
に与える形ではデータの速度に間に合わないので、その
場合には、並列に多数用意された演算器により処理を分
担させて実行させることによって実現している。
ルタイム処理する場合には、普通のコンピュータのよう
に一つの演算器（プロセッサエレメント）に命令を順々
に与える形ではデータの速度に間に合わないので、その
場合には、並列に多数用意された演算器により処理を分
担させて実行させることによって実現している。
【０００３】しかし、この構成では、適用される特定の
アプリケーションに必要な処理手順を実現できるよう
に、用意された複数の演算器をその処理手順に沿って接
続してしまうため、そのように構成された信号処理用プ
ロセッサではプログラマビリティがなく、多くのアプリ
ケーションに対応できない。これを解決する手段として
マルチポートメモリを使用した信号処理用プロセッサが
提案されている（例えば、「特願平２−１６７２５号」
（以下、先願という）など）。
アプリケーションに必要な処理手順を実現できるよう
に、用意された複数の演算器をその処理手順に沿って接
続してしまうため、そのように構成された信号処理用プ
ロセッサではプログラマビリティがなく、多くのアプリ
ケーションに対応できない。これを解決する手段として
マルチポートメモリを使用した信号処理用プロセッサが
提案されている（例えば、「特願平２−１６７２５号」
（以下、先願という）など）。
【０００４】先願に開示された構成は、図５に示すよう
に共有メモリである１つのマルチポートメモリ２０と、
これに設けられた多数のポートに接続される複数のプロ
セッサエレメントＰＥ（すなわち演算器）で構成され
る。本例では、４個のプロセッサエレメント２〜５が接
続されており、その構造の柔軟性により、適用されるア
プリケーションにとって必要な処理手順をプログラマブ
ルに実現している。
に共有メモリである１つのマルチポートメモリ２０と、
これに設けられた多数のポートに接続される複数のプロ
セッサエレメントＰＥ（すなわち演算器）で構成され
る。本例では、４個のプロセッサエレメント２〜５が接
続されており、その構造の柔軟性により、適用されるア
プリケーションにとって必要な処理手順をプログラマブ
ルに実現している。
【０００５】マルチポートメモリ２０は、同時にアクセ
ス可能なポートを複数持つか、あるいはそれを疑似的に
実現できるメモリ構造を持ったものが使用される。本例
では前者を例示する。したがって、図５に示すマルチポ
ートメモリ２０は、出力ポートＰＯがＰＯ１〜ＰＯ１２
までの１２ポートあり、入力ポートＰＩがＰＩ１〜ＰＩ
８まで８ポートある。合計２０ポートあるので独立して
アクセスできる系統は２０系統となる。これらの入出力
ポートを指定するには対応するアドレスが必要になるか
ら、実際の構成ではアドレス発生回路やアドレスコント
ローラ（何れも図示しない）などが設けられている。
ス可能なポートを複数持つか、あるいはそれを疑似的に
実現できるメモリ構造を持ったものが使用される。本例
では前者を例示する。したがって、図５に示すマルチポ
ートメモリ２０は、出力ポートＰＯがＰＯ１〜ＰＯ１２
までの１２ポートあり、入力ポートＰＩがＰＩ１〜ＰＩ
８まで８ポートある。合計２０ポートあるので独立して
アクセスできる系統は２０系統となる。これらの入出力
ポートを指定するには対応するアドレスが必要になるか
ら、実際の構成ではアドレス発生回路やアドレスコント
ローラ（何れも図示しない）などが設けられている。
【０００６】マルチポートメモリ２０のアドレスを発生
させることによってマルチポートメモリ２０に接続され
た複数のプロセッサエレメント２〜５の接続状態を任意
に規定することができるから、これによって適用される
複数のアプリケーションに必要な処理手順をプログラマ
ブルに実現することができる。すなわちこのプロセッサ
構成は、所謂構造可変なものとなっている。
させることによってマルチポートメモリ２０に接続され
た複数のプロセッサエレメント２〜５の接続状態を任意
に規定することができるから、これによって適用される
複数のアプリケーションに必要な処理手順をプログラマ
ブルに実現することができる。すなわちこのプロセッサ
構成は、所謂構造可変なものとなっている。
【０００７】
【発明が解決しようとする課題】ところで、このように
構成された信号処理用プロセッサ１０では、何らかの画
像用途のアプリケーション（例えば、異なる複数の画像
圧縮処理用のアプリケーション）に適用する場合には、
多数のプロセッサエレメントが必要になるから、マルチ
ポートメモリ２０としては非常に多数のポートを持つ必
要があり、そうなると現実問題としてその実現性が乏し
くなる。
構成された信号処理用プロセッサ１０では、何らかの画
像用途のアプリケーション（例えば、異なる複数の画像
圧縮処理用のアプリケーション）に適用する場合には、
多数のプロセッサエレメントが必要になるから、マルチ
ポートメモリ２０としては非常に多数のポートを持つ必
要があり、そうなると現実問題としてその実現性が乏し
くなる。
【０００８】また、その構造の柔軟性を生かすために
は、個々のプロセッサエレメントにそれぞれプログラム
制御回路を持たせて、何のアプリケーションに対する処
理でもできるようにしておく必要がある。しかし、画像
処理では高速で多量のデータを扱うので、現状の半導体
技術による演算器、すなわち各プロセッサエレメントの
処理能力はわずかであり、ひとつの処理を複数のプロセ
ッサで並列処理することが多く、各プロセッサエレメン
トのプログラムは同じ内容になることが多い。そのた
め、各プロセッサエレメントに搭載されるプログラム制
御回路は冗長になりがちである。
は、個々のプロセッサエレメントにそれぞれプログラム
制御回路を持たせて、何のアプリケーションに対する処
理でもできるようにしておく必要がある。しかし、画像
処理では高速で多量のデータを扱うので、現状の半導体
技術による演算器、すなわち各プロセッサエレメントの
処理能力はわずかであり、ひとつの処理を複数のプロセ
ッサで並列処理することが多く、各プロセッサエレメン
トのプログラムは同じ内容になることが多い。そのた
め、各プロセッサエレメントに搭載されるプログラム制
御回路は冗長になりがちである。
【０００９】そこで、この発明ではこのような課題を解
決したものであって、プログラム制御回路の冗長性を排
除しながらプログラマブルな処理を可能にした信号処理
用プロセッサを提案するものである。
決したものであって、プログラム制御回路の冗長性を排
除しながらプログラマブルな処理を可能にした信号処理
用プロセッサを提案するものである。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ためこの発明では、同時アクセス可能な複数のポート及
びメモリを有するマルチポートメモリと、複数のポート
に接続された第一および第二のサブプロセッサとを備え
る信号処理用プロセッサにおいて、外部より供給された
データを記憶しているメモリから並列的に読み出された
データを直列的に第一のサブプロセッサに供給する第一
の出力レジスタと、第一のサブプロセッサから直列的に
供給されたデータを並列的にメモリに供給する第一の入
力レジスタと、メモリから第一の出力レジスタを介して
並列的に読み出されたデータを直列的に第二のサブプロ
セッサに供給する、第一の出力レジスタに接続された第
二の出力レジスタと、第二のサブプロセッサから直列的
に供給されたデータを並列的にメモリに供給する、第一
の入力レジスタとメモリとの間に接続された第二の入力
レジスタとをマルチポートメモリに内蔵したものであ
る。また、第一および第二のサブプロセッサのうち少な
くとも一方は、少なくとも一定走査期間の間シフトを続
けてその間の入力データを蓄積できる入力シフトレジス
タと、その入力シフトレジスタからその一定走査期間毎
に並列にデータを受け取る第一メモリと、該第一メモリ
から随時必要に応じて記憶されたデータを読み出しては
演算して第二メモリに書き込むＳＩＭＤ制御されたプロ
セッサアレイ部と、一定走査期間毎に並列にデータを第
二メモリから受け取る出力シフトレジスタとを含むもの
である。
ためこの発明では、同時アクセス可能な複数のポート及
びメモリを有するマルチポートメモリと、複数のポート
に接続された第一および第二のサブプロセッサとを備え
る信号処理用プロセッサにおいて、外部より供給された
データを記憶しているメモリから並列的に読み出された
データを直列的に第一のサブプロセッサに供給する第一
の出力レジスタと、第一のサブプロセッサから直列的に
供給されたデータを並列的にメモリに供給する第一の入
力レジスタと、メモリから第一の出力レジスタを介して
並列的に読み出されたデータを直列的に第二のサブプロ
セッサに供給する、第一の出力レジスタに接続された第
二の出力レジスタと、第二のサブプロセッサから直列的
に供給されたデータを並列的にメモリに供給する、第一
の入力レジスタとメモリとの間に接続された第二の入力
レジスタとをマルチポートメモリに内蔵したものであ
る。また、第一および第二のサブプロセッサのうち少な
くとも一方は、少なくとも一定走査期間の間シフトを続
けてその間の入力データを蓄積できる入力シフトレジス
タと、その入力シフトレジスタからその一定走査期間毎
に並列にデータを受け取る第一メモリと、該第一メモリ
から随時必要に応じて記憶されたデータを読み出しては
演算して第二メモリに書き込むＳＩＭＤ制御されたプロ
セッサアレイ部と、一定走査期間毎に並列にデータを第
二メモリから受け取る出力シフトレジスタとを含むもの
である。
【００１１】
【作用】図１に例示したマルチポートメモリ２０は４つ
の入力ポートと４つの出力ポートとを持っている。その
うちの２つの出力ポートと２つの入力ポートを使用して
サブプロセッサ３０，４０がつながっている。サブプロ
セッサ３０，４０はＳＩＭＤ制御（Single Instruction
stream Multi Data stream）されたプログラマブルな
プロセッサである。サブプロセッサ３０では出力レジス
タＯＲ３の直列出力画像データをその入力としてこれに
所定の算術演算や論理演算処理などが施される。
の入力ポートと４つの出力ポートとを持っている。その
うちの２つの出力ポートと２つの入力ポートを使用して
サブプロセッサ３０，４０がつながっている。サブプロ
セッサ３０，４０はＳＩＭＤ制御（Single Instruction
stream Multi Data stream）されたプログラマブルな
プロセッサである。サブプロセッサ３０では出力レジス
タＯＲ３の直列出力画像データをその入力としてこれに
所定の算術演算や論理演算処理などが施される。
【００１２】そして、信号処理後の画像データが入力レ
ジスタＩＲ３に入力され、これがメモリ２１を経て出力
レジスタＯＲ１若しくはＯＲ２より出力され、あるいは
別の処理のためにサブプロセッサ４０に出力される。サ
ブプロセッサ４０に関しても同様である。
ジスタＩＲ３に入力され、これがメモリ２１を経て出力
レジスタＯＲ１若しくはＯＲ２より出力され、あるいは
別の処理のためにサブプロセッサ４０に出力される。サ
ブプロセッサ４０に関しても同様である。
【００１３】サブプロセッサ３０，４０は、ＳＩＭＤ制
御であるから従来のような各プロセッサエレメントに設
けられたプログラム制御回路の冗長性の心配はない。ま
たサブプロセッサ３０，４０は画像の水平走査期間を単
位に処理するので、その水平走査期間の時間に現状の半
導体技術による演算器でも多くの命令を実行できるの
で、プログラマビリティが高い。マルチポートメモリ２
０とサブプロセッサ３０，４０との接続関係もフレキシ
ブルである。
御であるから従来のような各プロセッサエレメントに設
けられたプログラム制御回路の冗長性の心配はない。ま
たサブプロセッサ３０，４０は画像の水平走査期間を単
位に処理するので、その水平走査期間の時間に現状の半
導体技術による演算器でも多くの命令を実行できるの
で、プログラマビリティが高い。マルチポートメモリ２
０とサブプロセッサ３０，４０との接続関係もフレキシ
ブルである。
【００１４】
【実施例】続いて、この発明に係る信号処理用プロセッ
サの一例を画像信号処理用に適用した場合につき、図面
を参照して詳細に説明する。
サの一例を画像信号処理用に適用した場合につき、図面
を参照して詳細に説明する。
【００１５】図１は画像信号処理用に適用したときの信
号処理用プロセッサ１０の一例を示すものであって、マ
ルチポートメモリ２０とこのマルチポートメモリ２０の
入出力ポートに接続された複数のサブプロセッサ、本例
では２個のサブプロセッサ３０，４０とで構成される。
サブプロセッサ３０，４０には、図５において説明した
プロセッサエレメント（プロセッサアレイ）が多数使用
されており、プロセッサと呼べるハードウェア単位とな
っている。次に、各部の構成を説明する。
号処理用プロセッサ１０の一例を示すものであって、マ
ルチポートメモリ２０とこのマルチポートメモリ２０の
入出力ポートに接続された複数のサブプロセッサ、本例
では２個のサブプロセッサ３０，４０とで構成される。
サブプロセッサ３０，４０には、図５において説明した
プロセッサエレメント（プロセッサアレイ）が多数使用
されており、プロセッサと呼べるハードウェア単位とな
っている。次に、各部の構成を説明する。
【００１６】マルチポートメモリ２０としては、説明の
都合上４つの入力ポートと４つの出力ポートを有するマ
ルチポートメモリとして構成されたものを例示する。マ
ルチポートメモリ２０の内部に設けられた半導体メモリ
２１は１フィールド若しくは１フレームの画素数に相当
するメモリ容量をもつ。
都合上４つの入力ポートと４つの出力ポートを有するマ
ルチポートメモリとして構成されたものを例示する。マ
ルチポートメモリ２０の内部に設けられた半導体メモリ
２１は１フィールド若しくは１フレームの画素数に相当
するメモリ容量をもつ。
【００１７】４つの入力ポートＰＩ１〜ＰＩ４に対応し
て４つの入力レジスタＩＲ１〜ＩＲ４が配され、各入力
レジスタＩＲ１〜ＩＲ４に転送された入力画像データＳ
Ｉ１〜ＳＩ４はアドレスによって指定されたメモリ２１
の対応するエリアに記憶される。
て４つの入力レジスタＩＲ１〜ＩＲ４が配され、各入力
レジスタＩＲ１〜ＩＲ４に転送された入力画像データＳ
Ｉ１〜ＳＩ４はアドレスによって指定されたメモリ２１
の対応するエリアに記憶される。
【００１８】メモリ２１は少なくともその横方向に１水
平走査期間（１Ｈ）分の画素数のメモリセルが配列され
て構成され、したがってメモリ２１とレジスタとの間の
画像データの受渡しは、１水平走査期間分の時間に１回
並列に行なわれる。
平走査期間（１Ｈ）分の画素数のメモリセルが配列され
て構成され、したがってメモリ２１とレジスタとの間の
画像データの受渡しは、１水平走査期間分の時間に１回
並列に行なわれる。
【００１９】アドレスを指定することによってメモリ２
１より読み出された画像データは指定された出力レジス
タに転送される。入力レジスタと同じく４つの出力レジ
スタＯＲ１〜ＯＲ４で構成され、それぞれより出力画像
データＳＯ１〜ＳＯ４が出力される。
１より読み出された画像データは指定された出力レジス
タに転送される。入力レジスタと同じく４つの出力レジ
スタＯＲ１〜ＯＲ４で構成され、それぞれより出力画像
データＳＯ１〜ＳＯ４が出力される。
【００２０】マルチポートメモリ２０の詳細を図２を用
いて説明する。説明の都合上、読み出し処理系から説明
する。図では、紙面の都合上３入力、３出力の構成を例
示する。
いて説明する。説明の都合上、読み出し処理系から説明
する。図では、紙面の都合上３入力、３出力の構成を例
示する。
【００２１】Ｎ×Ｍ個のメモリセルを有した半導体メモ
リ２１の行線はデコーダ２２の出力信号で選択される。
デコーダ２２にはセレクタ２３で選択された６つの各ポ
ートのアドレスの上位ビットＡＵＷ１，ＡＵＷ２，ＡＵ
Ｗ３，ＡＵＲ１，ＡＵＲ２，ＡＵＲ３が供給される。セ
レクタ２３はコントロール回路２４からの制御信号で制
御される。出力レジスタＯＲ１はレジスタＲ１Ｒとシフ
トレジスタＳＲ１Ｒとで構成され、出力レジスタＯＲ２
は同じくレジスタＲ２ＲとシフトレジスタＳＲ２Ｒとで
構成され、そして出力レジスタＯＲ３もレジスタＲ３Ｒ
とシフトレジスタＳＲ３Ｒとで構成される。
リ２１の行線はデコーダ２２の出力信号で選択される。
デコーダ２２にはセレクタ２３で選択された６つの各ポ
ートのアドレスの上位ビットＡＵＷ１，ＡＵＷ２，ＡＵ
Ｗ３，ＡＵＲ１，ＡＵＲ２，ＡＵＲ３が供給される。セ
レクタ２３はコントロール回路２４からの制御信号で制
御される。出力レジスタＯＲ１はレジスタＲ１Ｒとシフ
トレジスタＳＲ１Ｒとで構成され、出力レジスタＯＲ２
は同じくレジスタＲ２ＲとシフトレジスタＳＲ２Ｒとで
構成され、そして出力レジスタＯＲ３もレジスタＲ３Ｒ
とシフトレジスタＳＲ３Ｒとで構成される。
【００２２】１行の読み出しデータが発生するメモリ２
１のＭ本の接続線はレジスタＲ１Ｒの入力端子に接続さ
れる。レジスタＲ１ＲのＭ個の出力端子に対してレジス
タＲ２Ｒの入力端子が接続され、レジスタＲ２ＲのＭ個
の出力端子に対してレジスタＲ３Ｒの入力端子が接続さ
れる。これらレジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒにはコン
トロール回路２４から共通に、所定周期のシフト信号Ｓ
ＦＴＲが供給される。レジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒ
の出力端子にそれぞれシフトレジスタＳＲ１Ｒ，ＳＲ２
Ｒ，ＳＲ３Ｒのパラレル入力端子が接続される。
１のＭ本の接続線はレジスタＲ１Ｒの入力端子に接続さ
れる。レジスタＲ１ＲのＭ個の出力端子に対してレジス
タＲ２Ｒの入力端子が接続され、レジスタＲ２ＲのＭ個
の出力端子に対してレジスタＲ３Ｒの入力端子が接続さ
れる。これらレジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒにはコン
トロール回路２４から共通に、所定周期のシフト信号Ｓ
ＦＴＲが供給される。レジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒ
の出力端子にそれぞれシフトレジスタＳＲ１Ｒ，ＳＲ２
Ｒ，ＳＲ３Ｒのパラレル入力端子が接続される。
【００２３】コントロール回路２４からシフトレジスタ
ＳＲ１Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒに対してパラレルロード
信号ＬＤ１Ｒ，ＬＤ２Ｒ，ＬＤ３Ｒがそれぞれ供給され
る。パラレルロード信号のタイミングでレジスタＲ１
Ｒ，Ｒ２Ｒ，Ｒ３Ｒの出力が各シフトレジスタＳＲ１
Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒにロードされる。シフトレジス
タＳＲ１Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒにはシフトクロック
（図示せず）がそれぞれ供給され、このシフトクロック
によってシフトレジスタの内容が順次横方向に転送され
てシリアル出力ＳＯ１，ＳＯ２，ＳＯ３として出力され
る。
ＳＲ１Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒに対してパラレルロード
信号ＬＤ１Ｒ，ＬＤ２Ｒ，ＬＤ３Ｒがそれぞれ供給され
る。パラレルロード信号のタイミングでレジスタＲ１
Ｒ，Ｒ２Ｒ，Ｒ３Ｒの出力が各シフトレジスタＳＲ１
Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒにロードされる。シフトレジス
タＳＲ１Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒにはシフトクロック
（図示せず）がそれぞれ供給され、このシフトクロック
によってシフトレジスタの内容が順次横方向に転送され
てシリアル出力ＳＯ１，ＳＯ２，ＳＯ３として出力され
る。
【００２４】そして、コントロール回路２４からの制御
信号でセレクタ２３によりアドレスの上位ビットが降順
に、つまりＡＵＲ３，ＡＵＲ２，ＡＵＲ１の順序で選択
される。これに応じてレジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒ
の順で縦方向にシフトさせるシフト信号ＳＦＴＲがコン
トロール回路２４から発生する。３系統の行アクセスが
終了したタイミングでレジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒ
の内容がシフトレジスタＳＲ１Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒ
にパラレルロードされる。そして、そのあと横方向のシ
フトクロックによりシフトレジスタＳＲ１Ｒ，ＳＲ２
Ｒ，ＳＲ３Ｒの内容がシリアル出力ＳＯ１，ＳＯ２，Ｓ
Ｏ３として出力される。
信号でセレクタ２３によりアドレスの上位ビットが降順
に、つまりＡＵＲ３，ＡＵＲ２，ＡＵＲ１の順序で選択
される。これに応じてレジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒ
の順で縦方向にシフトさせるシフト信号ＳＦＴＲがコン
トロール回路２４から発生する。３系統の行アクセスが
終了したタイミングでレジスタＲ１Ｒ，Ｒ２Ｒ，Ｒ３Ｒ
の内容がシフトレジスタＳＲ１Ｒ，ＳＲ２Ｒ，ＳＲ３Ｒ
にパラレルロードされる。そして、そのあと横方向のシ
フトクロックによりシフトレジスタＳＲ１Ｒ，ＳＲ２
Ｒ，ＳＲ３Ｒの内容がシリアル出力ＳＯ１，ＳＯ２，Ｓ
Ｏ３として出力される。
【００２５】コントロール回路２４の制御は一巡の手順
を繰り返して制御信号を発生する。その場合にアクセス
が不要なポートに対してはパラレルロード信号ＬＤ１
Ｒ，ＬＤ２Ｒ，ＬＤ３Ｒが出力されないように制御され
る。
を繰り返して制御信号を発生する。その場合にアクセス
が不要なポートに対してはパラレルロード信号ＬＤ１
Ｒ，ＬＤ２Ｒ，ＬＤ３Ｒが出力されないように制御され
る。
【００２６】次に、データの書き込み系について説明す
る。この書き込み系に設けられた入力レジスタＩＲ１，
ＩＲ２，ＩＲ３は何れも出力レジスタＯＲ１，ＯＲ２，
ＯＲ３と同様に、シフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，
ＳＲ３ＷとレジスタＲ１Ｗ，Ｒ２Ｗ，Ｒ３Ｗとで構成さ
れている。
る。この書き込み系に設けられた入力レジスタＩＲ１，
ＩＲ２，ＩＲ３は何れも出力レジスタＯＲ１，ＯＲ２，
ＯＲ３と同様に、シフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，
ＳＲ３ＷとレジスタＲ１Ｗ，Ｒ２Ｗ，Ｒ３Ｗとで構成さ
れている。
【００２７】メモリ２１の上側で列の接続線に対してレ
ジスタＲ３Ｗのパラレル出力端子が接続される。レジス
タＲ３Ｗのパラレル入力端子に対してレジスタＲ２Ｗの
パラレル出力端子が接続され、レジスタＲ２Ｗのパラレ
ル入力端子に対してレジスタＲ１Ｗのパラレル出力端子
が接続される。各レジスタＲ１Ｗ，Ｒ２Ｗ，Ｒ３Ｗに対
してはシフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，ＳＲ３Ｗの
出力端子が接続されている。
ジスタＲ３Ｗのパラレル出力端子が接続される。レジス
タＲ３Ｗのパラレル入力端子に対してレジスタＲ２Ｗの
パラレル出力端子が接続され、レジスタＲ２Ｗのパラレ
ル入力端子に対してレジスタＲ１Ｗのパラレル出力端子
が接続される。各レジスタＲ１Ｗ，Ｒ２Ｗ，Ｒ３Ｗに対
してはシフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，ＳＲ３Ｗの
出力端子が接続されている。
【００２８】シリアル書き込みデータＳＩ１，ＳＩ２，
ＳＩ３がシフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，ＳＲ３Ｗ
に供給される。各シフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，
ＳＲ３Ｗにはコントロール回路２４からシフトクロック
（図示しない）が供給され、横方向にシフトされる。
ＳＩ３がシフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，ＳＲ３Ｗ
に供給される。各シフトレジスタＳＲ１Ｗ，ＳＲ２Ｗ，
ＳＲ３Ｗにはコントロール回路２４からシフトクロック
（図示しない）が供給され、横方向にシフトされる。
【００２９】次に、パラレルロード信号ＬＤＷでシフト
レジスタＳＲ１Ｗ，ＳＲ２Ｗ，ＳＲ３ＷからレジスタＲ
１Ｗ，Ｒ２Ｗ，Ｒ３Ｗへの書き込みデータの転送がなさ
れる。
レジスタＳＲ１Ｗ，ＳＲ２Ｗ，ＳＲ３ＷからレジスタＲ
１Ｗ，Ｒ２Ｗ，Ｒ３Ｗへの書き込みデータの転送がなさ
れる。
【００３０】次に、レジスタＲ１Ｗ，Ｒ２Ｗ，Ｒ３Ｗの
データはシフト信号ＳＦＴＷにより縦方向にシフトす
る。りこのシフトと同期してアドレスデコーダ２２はＡ
ＵＷ３，ＡＵＷ２，ＡＵＷ１のアドレス上位をセレクタ
で選択してメモリ２１の書き込み位置を指定する。
データはシフト信号ＳＦＴＷにより縦方向にシフトす
る。りこのシフトと同期してアドレスデコーダ２２はＡ
ＵＷ３，ＡＵＷ２，ＡＵＷ１のアドレス上位をセレクタ
で選択してメモリ２１の書き込み位置を指定する。
【００３１】この時、書き込み動作と読み出し動作とを
切り替えるための制御信号ＷＥがコントロール回路２４
からメモリ２１に供給される。
切り替えるための制御信号ＷＥがコントロール回路２４
からメモリ２１に供給される。
【００３２】このようにメモリ２１に対して複数の入力
レジスタＩＲ１，ＩＲ２，ＩＲ３と共に複数の出力レジ
スタＯＲ１，ＯＲ２，ＯＲ３を設け、これらを適宜制御
することによってマルチポートメモリ２０を実現でき
る。
レジスタＩＲ１，ＩＲ２，ＩＲ３と共に複数の出力レジ
スタＯＲ１，ＯＲ２，ＯＲ３を設け、これらを適宜制御
することによってマルチポートメモリ２０を実現でき
る。
【００３３】次に、サブプロセッサ３０，４０について
説明する。プログラマブルに実現するプロセッサの構成
としては、１ビットＡＬＵ（算術演算ユニット）による
プロセッサアレイをＶＲＡＭに組み込んだ形のプロセッ
サ（ＳＶＰ）例えば、「JIM CHILDERS,et al "SVP:SERI
AL VIDEO PROCESSOR" IEEE1990 CUSTOM INTEGRATED CI
RCUITS CONFERENCE 17.3」などを使用することができ
る。
説明する。プログラマブルに実現するプロセッサの構成
としては、１ビットＡＬＵ（算術演算ユニット）による
プロセッサアレイをＶＲＡＭに組み込んだ形のプロセッ
サ（ＳＶＰ）例えば、「JIM CHILDERS,et al "SVP:SERI
AL VIDEO PROCESSOR" IEEE1990 CUSTOM INTEGRATED CI
RCUITS CONFERENCE 17.3」などを使用することができ
る。
【００３４】サブプロセッサ３０，４０は同一構成であ
るので、一方のみ説明する。サブプロセッサ３０を再掲
すると、図３のようになる。
るので、一方のみ説明する。サブプロセッサ３０を再掲
すると、図３のようになる。
【００３５】図に示すサブプロセッサ３０は、ＶＲＡＭ
３７、入力シフトレジスタ３１、出力シフトレジスタ３
５、プログラム制御部３６を有し、ＶＲＡＭ３７は図の
ようにプロセッサアレイ部３３と一対のメモリ３２、３
４とで構成されている。
３７、入力シフトレジスタ３１、出力シフトレジスタ３
５、プログラム制御部３６を有し、ＶＲＡＭ３７は図の
ようにプロセッサアレイ部３３と一対のメモリ３２、３
４とで構成されている。
【００３６】この構成において、入力ビデオ信号（ｎビ
ットのディジタル画像データ）は入力ポート３８を経て
入力シフトレジスタ３１に導かれ、並列ｎビットの入力
画像データが画素を単位として順次右方向にシフトされ
る。水平方向のレジスタ段数は、本例では画像データの
１水平走査期間のデータ数分（つまり画素数分）を有
し、入力画像データのデータレートに合わせたクロック
で１水平走査期間の間シフトされる。したがって、入力
シフトレジスタ３１には１水平走査期間の画像データが
蓄積される。
ットのディジタル画像データ）は入力ポート３８を経て
入力シフトレジスタ３１に導かれ、並列ｎビットの入力
画像データが画素を単位として順次右方向にシフトされ
る。水平方向のレジスタ段数は、本例では画像データの
１水平走査期間のデータ数分（つまり画素数分）を有
し、入力画像データのデータレートに合わせたクロック
で１水平走査期間の間シフトされる。したがって、入力
シフトレジスタ３１には１水平走査期間の画像データが
蓄積される。
【００３７】入力シフトレジスタ３１に蓄積された入力
画像データは、１水平走査期間毎にＶＲＡＭ３７を構成
する第１のメモリ３２に移される。メモリ書き込み動作
は、入力シフトレジスタ３１の各段において同時に行な
われる。つまり、プログラムで指定された第１のメモリ
３２のアドレスに対応する１水平走査期間の画素数分の
メモリセル（例えば、入力シフトレジスタ３１の各段の
真下に存在するメモリセルの横１列）に対して画像デー
タの書き込みが同時に行なわれる（並列書き込み処
理）。
画像データは、１水平走査期間毎にＶＲＡＭ３７を構成
する第１のメモリ３２に移される。メモリ書き込み動作
は、入力シフトレジスタ３１の各段において同時に行な
われる。つまり、プログラムで指定された第１のメモリ
３２のアドレスに対応する１水平走査期間の画素数分の
メモリセル（例えば、入力シフトレジスタ３１の各段の
真下に存在するメモリセルの横１列）に対して画像デー
タの書き込みが同時に行なわれる（並列書き込み処
理）。
【００３８】第１のメモリ３２に書き込まれた画像デー
タは、過去に同様にして書き込まれたデータや、後述す
るプロセッサアレイ部３３での演算結果で第１のメモリ
３２に再書き込みされた画像データなどと共に記憶され
る。そして、この画像データが随時必要に応じて読み出
され、これがプロセッサアレイ部３３での算術演算や論
理演算処理用データなどとして使用される。
タは、過去に同様にして書き込まれたデータや、後述す
るプロセッサアレイ部３３での演算結果で第１のメモリ
３２に再書き込みされた画像データなどと共に記憶され
る。そして、この画像データが随時必要に応じて読み出
され、これがプロセッサアレイ部３３での算術演算や論
理演算処理用データなどとして使用される。
【００３９】第１のメモリ３２を構築する水平方向に配
列されたメモリセルの数は１水平走査期間の画素数に一
致するが、その垂直方向におけるメモリセルの数は特に
制限されるものではない。実施例では１０ライン程度の
メモリセルを持っている。
列されたメモリセルの数は１水平走査期間の画素数に一
致するが、その垂直方向におけるメモリセルの数は特に
制限されるものではない。実施例では１０ライン程度の
メモリセルを持っている。
【００４０】プロセッサアレイ部３３では、上下に存在
する第１および第２のメモリ３２，３４からの画像デー
タがプログラムに応じて読み出されて、これに必要な算
術演算処理、あるいは論理演算処理が施されて、再びメ
モリ３２あるいは３４の所定のアドレス（プログラムよ
って指定される）に書き込まれる。
する第１および第２のメモリ３２，３４からの画像デー
タがプログラムに応じて読み出されて、これに必要な算
術演算処理、あるいは論理演算処理が施されて、再びメ
モリ３２あるいは３４の所定のアドレス（プログラムよ
って指定される）に書き込まれる。
【００４１】プロセッサアレイ部３３は、第１および第
２のメモリ３２，３４の各セルの縦１列ごとに１つのプ
ロセッサエレメント３３ａ（斜線図示）が対応してお
り、そのプロセッサエレメント３３ａは１ビットのＡＬ
Ｕ（算術論理演算ユニット）として構成されている。す
なわちこのプロセッサエレメント３３ａはその水平方向
に対してのみ１水平走査期間の画素数に一致する数だけ
配列されており、垂直方向には配列されていない。
２のメモリ３２，３４の各セルの縦１列ごとに１つのプ
ロセッサエレメント３３ａ（斜線図示）が対応してお
り、そのプロセッサエレメント３３ａは１ビットのＡＬ
Ｕ（算術論理演算ユニット）として構成されている。す
なわちこのプロセッサエレメント３３ａはその水平方向
に対してのみ１水平走査期間の画素数に一致する数だけ
配列されており、垂直方向には配列されていない。
【００４２】プロセッサエレメント３３ａのそれぞれは
１ビットのＡＬＵであるから、これらのプロセッサエレ
メント３３ａの全てはビット処理に分解して１ビット、
１ビット処理が進められることになる。
１ビットのＡＬＵであるから、これらのプロセッサエレ
メント３３ａの全てはビット処理に分解して１ビット、
１ビット処理が進められることになる。
【００４３】プロセッサアレイ部３３は入出力の速度と
は別の動作速度でプログラム制御部３６により制御され
る。そしてその制御は、いわゆるＳＩＭＤ制御であるか
ら、全てのプロセッサエレメント３３ａは１つのプログ
ラムにより連動して動作する。
は別の動作速度でプログラム制御部３６により制御され
る。そしてその制御は、いわゆるＳＩＭＤ制御であるか
ら、全てのプロセッサエレメント３３ａは１つのプログ
ラムにより連動して動作する。
【００４４】第２のメモリ３４は、第１のメモリ３２と
同様に構成されたものが使用され、したがって、その水
平方向に１水平走査期間の画素数に一致する数だけメモ
リセルが配列されている。第２のメモリ３４からの１水
平走査期間分の画像データは同時に出力シフトレジスタ
３５の各段に転送することができる。
同様に構成されたものが使用され、したがって、その水
平方向に１水平走査期間の画素数に一致する数だけメモ
リセルが配列されている。第２のメモリ３４からの１水
平走査期間分の画像データは同時に出力シフトレジスタ
３５の各段に転送することができる。
【００４５】出力シフトレジスタ３５のレジスタ段数
は、１水平走査期間の画素数分だけあり、出力画像のデ
ータレートに合ったクロックで画像データが横方向にシ
フトされて、出力ポート３９側に画像データがシリアル
に出力される。
は、１水平走査期間の画素数分だけあり、出力画像のデ
ータレートに合ったクロックで画像データが横方向にシ
フトされて、出力ポート３９側に画像データがシリアル
に出力される。
【００４６】以上のように構成されたサブプロセッサ３
０に対して、図１に示すように第３の出力レジスタＯＲ
３より直列出力された１Ｈ分の画像データが入力シフト
レジスタ３１を経由してと第１のメモリ３２に転送され
るので、この画像データがサブプロセッサ３０内でプロ
グラム制御部３６の制御のもとで所定の信号処理がプロ
セッサアレイ部３３を使用してビット単位で並列処理さ
れ、その処理結果が第２のメモリ３４に記憶される。
０に対して、図１に示すように第３の出力レジスタＯＲ
３より直列出力された１Ｈ分の画像データが入力シフト
レジスタ３１を経由してと第１のメモリ３２に転送され
るので、この画像データがサブプロセッサ３０内でプロ
グラム制御部３６の制御のもとで所定の信号処理がプロ
セッサアレイ部３３を使用してビット単位で並列処理さ
れ、その処理結果が第２のメモリ３４に記憶される。
【００４７】そして、第２のメモリ３４に記憶された画
像データが出力シフトレジスタ３５を介して第３の入力
レジスタＩＲ３に直列転送されて、再びマルチポートメ
モリ２０に処理後の画像データが渡される。他方のサブ
プロセッサ４０についても同様な処理が行なわれる。
像データが出力シフトレジスタ３５を介して第３の入力
レジスタＩＲ３に直列転送されて、再びマルチポートメ
モリ２０に処理後の画像データが渡される。他方のサブ
プロセッサ４０についても同様な処理が行なわれる。
【００４８】どのサブプロセッサを使用して信号処理す
るかはマルチポートメモリ２０に対するポート制御によ
って決まる。
るかはマルチポートメモリ２０に対するポート制御によ
って決まる。
【００４９】このように、図５で使用されているプロセ
ッサエレメント２〜５に代えて、プロセッサエレメント
を多数並べて構成されたプロセッサアレイ部３３を持つ
それ自体プロセッサと呼べる処理能力を持つサブプロセ
ッサ３０，４０を使用しているので、図５に示したプロ
セッサエレメントに比べて処理能力が遥かに大きくな
る。その分、信号処理用のプロセッサとして必要なサブ
プロセッサの数が減少するので、使用するマルチポート
メモリ２０は多数のポートを必要としない。
ッサエレメント２〜５に代えて、プロセッサエレメント
を多数並べて構成されたプロセッサアレイ部３３を持つ
それ自体プロセッサと呼べる処理能力を持つサブプロセ
ッサ３０，４０を使用しているので、図５に示したプロ
セッサエレメントに比べて処理能力が遥かに大きくな
る。その分、信号処理用のプロセッサとして必要なサブ
プロセッサの数が減少するので、使用するマルチポート
メモリ２０は多数のポートを必要としない。
【００５０】勿論、マルチポートメモリ２０を使用して
いるので、処理手順のプログラマビリテーは失われるこ
とはない。
いるので、処理手順のプログラマビリテーは失われるこ
とはない。
【００５１】図４はこの発明の他の例を示す構成であ
る。この例はマルチポートメモリ２０の下側に２つのサ
ブプロセッサ３０，４０が位置するように配置したとき
の構成例を示すものであって、メモリ２１の上段には２
個の入力レジスタＩＲ１，ＩＲ２と２個の出力レジスタ
ＯＲ１，ＯＲ２が配され、メモリ２１の下段には２個の
入力レジスタＩＲ３，ＩＲ４と２個の出力レジスタＯＲ
３，ＯＲ４が配される。その動作は図１の場合と同様で
あるのでその説明は割愛する。
る。この例はマルチポートメモリ２０の下側に２つのサ
ブプロセッサ３０，４０が位置するように配置したとき
の構成例を示すものであって、メモリ２１の上段には２
個の入力レジスタＩＲ１，ＩＲ２と２個の出力レジスタ
ＯＲ１，ＯＲ２が配され、メモリ２１の下段には２個の
入力レジスタＩＲ３，ＩＲ４と２個の出力レジスタＯＲ
３，ＯＲ４が配される。その動作は図１の場合と同様で
あるのでその説明は割愛する。
【００５２】このように、この発明ではレジスタやサブ
プロセッサの配置、使用個数、レジスタのデータシフト
方向、マルチポートメモリのポート数などには特に制限
されるものではない。勿論、信号処理としては画像信号
に限られるものではない。また、サブプロセッサとして
は、一部のサブプロセッサにのみ図３に示した構成のも
のを用いて、残りのサブプロセッサにはそうでない構成
のものを用いることも可能である。
プロセッサの配置、使用個数、レジスタのデータシフト
方向、マルチポートメモリのポート数などには特に制限
されるものではない。勿論、信号処理としては画像信号
に限られるものではない。また、サブプロセッサとして
は、一部のサブプロセッサにのみ図３に示した構成のも
のを用いて、残りのサブプロセッサにはそうでない構成
のものを用いることも可能である。
【００５３】
【発明の効果】以上説明したように、この発明ではマル
チポートメモリと、１ビットＡＬＵによるプロセッサア
レイをＶＲＡＭに組み込んだ形であって、ＳＩＭＤ制御
されるプロセッサをサブプロセッサとし、これらを組み
合わせてプロセッサを構成している。
チポートメモリと、１ビットＡＬＵによるプロセッサア
レイをＶＲＡＭに組み込んだ形であって、ＳＩＭＤ制御
されるプロセッサをサブプロセッサとし、これらを組み
合わせてプロセッサを構成している。
【００５４】これによれば、マルチポートメモリによる
構造の柔軟性を保つことができるので、様々なアプリケ
ーションにおける画像処理手順をプログラマブルに実現
できると共に、ＳＩＭＤ制御を利用しているので、サブ
プロセッサに使用されるプログラム制御回路の冗長性を
排除して、回路規模を削減できる特徴を有する。
構造の柔軟性を保つことができるので、様々なアプリケ
ーションにおける画像処理手順をプログラマブルに実現
できると共に、ＳＩＭＤ制御を利用しているので、サブ
プロセッサに使用されるプログラム制御回路の冗長性を
排除して、回路規模を削減できる特徴を有する。
【図１】この発明に係る信号処理用プロセッサの一例を
示す系統図である。
示す系統図である。
【図２】マルチポートメモリの一例を示す系統図であ
る。
る。
【図３】サブプロセッサの一例を示す系統図である。
【図４】この発明に係る信号処理用プロセッサの他の例
を示す系統図である。
を示す系統図である。
【図５】従来の信号処理用プロセッサの一例を示す系統
図である。
図である。
１０ 信号処理用プロセッサ ２０ マルチポートメモリ ２１ 半導体メモリ ３０，４０ サブプロセッサ ３１，４１ 入力シフトレジスタ ３２，４２ 第１のメモリ ３３，４３ プロセッサアレイ部 ３４，４４ 第２のメモリ ３５，４５ 出力シフトレジスタ ＩＲ１，ＩＲ２，ＩＲ３ 入力レジスタ ＯＲ１，ＯＲ２，ＯＲ３ 出力レジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16,15/80 G06T 1/20
Claims (2)
- 【請求項１】 同時アクセス可能な複数のポート及びメ
モリを有するマルチポートメモリと、前記複数のポート
に接続された第一および第二のサブプロセッサとを備え
る信号処理用プロセッサにおいて、 外部より供給されたデータを記憶している前記メモリか
ら並列的に読み出されたデータを直列的に前記第一のサ
ブプロセッサに供給する第一の出力レジスタと、 前記第一のサブプロセッサから直列的に供給されたデー
タを並列的に前記メモリに供給する第一の入力レジスタ
と、 前記メモリから前記第一の出力レジスタを介して並列的
に読み出されたデータを直列的に前記第二のサブプロセ
ッサに供給する、前記第一の出力レジスタに接続された
第二の出力レジスタと、 前記第二のサブプロセッサから直列的に供給されたデー
タを並列的に前記メモリに供給する、前記第一の入力レ
ジスタと前記メモリとの間に接続された第二の入力レジ
スタとを前記マルチポートメモリに内蔵したことを特徴
とする信号処理用プロセッサ。 - 【請求項２】 前記第一および第二のサブプロセッサの
うち少なくとも一方は、少なくとも一定走査期間の間シ
フトを続けてその間の入力データを蓄積できる入力シフ
トレジスタと、その入力シフトレジスタからその一定走
査期間毎に並列にデータを受け取る第一メモリと、該第
一メモリから随時必要に応じて記憶されたデータを読み
出しては演算して第二メモリに書き込むＳＩＭＤ制御さ
れたプロセッサアレイ部と、一定走査期間毎に並列にデ
ータを前記第二メモリから受け取る出力シフトレジスタ
とを含むことを特徴とする請求項１記載の信号処理用プ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23300591A JP3297925B2 (ja) | 1991-09-12 | 1991-09-12 | 信号処理用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23300591A JP3297925B2 (ja) | 1991-09-12 | 1991-09-12 | 信号処理用プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573516A JPH0573516A (ja) | 1993-03-26 |
| JP3297925B2 true JP3297925B2 (ja) | 2002-07-02 |
Family
ID=16948325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23300591A Expired - Fee Related JP3297925B2 (ja) | 1991-09-12 | 1991-09-12 | 信号処理用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297925B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129490A (ja) * | 2005-11-02 | 2007-05-24 | National Institute Of Information & Communication Technology | ディジタル放送対応型ソフトウェア無線機及び、画像信号処理装置 |
| JP2011048579A (ja) * | 2009-08-26 | 2011-03-10 | Univ Of Tokyo | 画像処理装置及び画像処理方法 |
| JP2014160516A (ja) * | 2014-06-09 | 2014-09-04 | Univ Of Tokyo | 画像処理装置及び画像処理方法 |
| US10795678B2 (en) * | 2018-04-21 | 2020-10-06 | Microsoft Technology Licensing, Llc | Matrix vector multiplier with a vector register file comprising a multi-port memory |
-
1991
- 1991-09-12 JP JP23300591A patent/JP3297925B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｃｏｎｓｕｍｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，米国，１９９０年 ８月 １日，Ｖｏｌ．３６，Ｎｏ．３，Ｐ．３１８−３２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573516A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |