FI94991C - Videoprosessorijärjestelmä sekä kuvannäyttöjärjestelmä, jotka on varustettu tällaisella videoprosessorijärjestelmällä - Google Patents

Videoprosessorijärjestelmä sekä kuvannäyttöjärjestelmä, jotka on varustettu tällaisella videoprosessorijärjestelmällä Download PDF

Info

Publication number
FI94991C
FI94991C FI890066A FI890066A FI94991C FI 94991 C FI94991 C FI 94991C FI 890066 A FI890066 A FI 890066A FI 890066 A FI890066 A FI 890066A FI 94991 C FI94991 C FI 94991C
Authority
FI
Finland
Prior art keywords
video processor
processor
video
memory
data
Prior art date
Application number
FI890066A
Other languages
English (en)
Swedish (sv)
Other versions
FI890066A (fi
FI890066A0 (fi
FI94991B (fi
Inventor
Hendrik Dijkstra
Cornelis Marinus Huizer
Robert Johannes Sluijter
Gerrit Ary Slavenburg
Original Assignee
Philips Electronics Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics Nv filed Critical Philips Electronics Nv
Publication of FI890066A0 publication Critical patent/FI890066A0/fi
Publication of FI890066A publication Critical patent/FI890066A/fi
Application granted granted Critical
Publication of FI94991B publication Critical patent/FI94991B/fi
Publication of FI94991C publication Critical patent/FI94991C/fi

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/20Processor architectures; Processor configuration, e.g. pipelining
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Image Processing (AREA)
  • Multi Processors (AREA)
  • Digital Computer Display Output (AREA)
  • Image Analysis (AREA)

Description

94991
Videoprosessorijärjestelmä sekä kuvannäyttöjärjestelmä, jotka on varustettu tällaisella videoprosessorijärjestelmällä 5 Esillä oleva keksintö liittyy videoprosessorijär jestelmään videosignaalinäytteiden käsittelemiseksi reaaliaikaisesti sekä myös kuvannäyttöjärjestelmään ja kuva-muistijärjestelmään tällaisella videoprosessorijärjestel-mällä tuotettuja videosignaaleja varten. Syötetyt video-10 signaalit voivat olla muodostuneet komponenttisignaaleis-ta (R, G, B tai Y, U, V), yhdistetyistä signaaleista, kuten on määritelty PAL- tai NTSC-standardissa, tai stan-dardisoimattomista signaaleista, joita syöttävät esimerkiksi videonauhurilaite tai videolevy. Käsittelyn tuloksen 15 pitäisi olla sopiva esimerkiksi kuvannäyttöyksikön, kuten CRT tai LCD, ohjaamiseksi tai tallennettavaksi magneettinauhalle. Videoprosessorijärjestelmässä videosignaalinäytteiden pitäisi käydä läpi erilaiset operaatiot. Mainitut operaatiot voivat liittyä esimerkiksi suodattamiseen, kor-20 reloimiseen tai informaation uudelleen sijoittamiseen sekä videojuovan sisällä että videojuovien välillä kuvakentän sisällä tai kuvankenttien välillä kuva-alan sisällä.
Esillä olevan keksinnön päämääränä on mm. aikaansaada yllämainitun kaltaista videoprosessorijärjestelmää 25 varten arkkitehtuuri, joka tekee mainitun järjestelmän joustavaksi ja helposti sovitettavaksi videosignaaleille suoritettaviin haluttuihin operaatioihin; tarkalleen koska videosignaalit täytyy käsitellä reaaliaikaisesti, mainitut operaatiot on usein suoritettava rinnakkaisesti. Tarkemmin 30 sanottuna keksinnön kohteena on videoprosessorijärjestelmä videosignaalinäytteiden tosiaikaista käsittelemistä varten, joka käsittää videoprosessoriyksikön, johon kuuluu joukko prosessorimoduuleita, jokaisen moduulin käsittäessä prosessorielementtejä, jotka toimivat ajallisesti rinnak-35 käin ja joiden otot ja annot on kytketty toisiinsa ris- 2 94991 tiinkytkentälaitteella, joka kytkeytyy edelleen prosesso-rimoduulin ulkoisiin piireihin.
Keksinnön ensimmäisen piirteen mukaisesti ja tämän päämäärän saavuttamiseksi ehdotetaan videoprosessorijär-5 jestelmää, jolle on tunnusomaista, että prosessorimoduulit koostuvat ainakin kahdesta aritmeettis-loogisesta yksiköstä ja ainakin yhdestä muistiprosessorielementistä, jolla on kyky käsitellä osoitteita; mainittu ristiinkytkentälai-te käsittää ensimmäisen datapolun, joka koostuu joukosta 10 kanavia, jokaisen kanavan ollessa kytketty ainoastaan kyseisen prosessorimoduulin vastaavan prosessorielementin usean bitin levyiseen antoon ja toisen datapolun, joka koostuu joukosta kanavia, joiden yhteinen leveys on ainakin yhtä suuri kuin ensimmäisten kanavien yhteinen leveys 15 ja joka edustaa kyseisen prosessorimoduulin ottokanavia; jokaisen prosessorimoduulin jokaisen prosessorielementin kaikki otot ovat valinnaisesti kytkettävissä mihin tahansa mainituista ensimmäisestä ja toisesta datapolusta ja jokainen otto on varustettu siilorekisterillä, joka siilo-20 rekisteri voidaan kirjoittaa peräkkäismuodossa ja lukea hajasaantimuodossa, mainitun ristiinkytkentälaitteen ollessa varustettu joko antoportin prosessorielementillä tai ottoportin prosessorielementillä, johon kuuluu tietopusku-ri kahden, minkä tahansa yhteenkytketyn prosessorimoduulin 25 välistä liitäntää varten; jokaisella prosessorielementillä on paikallinen ohjauselementti, joka sisältää ohjelmamuis-tin, johon mahtuu usean käskyn mittainen ohjelmajakso; ja videoprosessorijärjestelmään kuuluu kello videoprosessori-moduuleiden ohjaamiseksi taajuudella, joka on kiinteässä 30 suhteessa vastaanotettujen videosignaalinäytteiden taajuu teen. Se tosiasia, että videoprosessoriyksikössä johdetut signaalit ovat sopivia kuvannäyttöyksikön ohjaamiseen, edellyttää tässä tapauksessa sitä, että mainitut signaalit kykenevät ohjaamaan kuvannäyttöyksikköä suoraan ja että ne 35 voidaan myös ensiksi altistaa vielä lisäsignaalikäsitte- 94991 3 lylle ennen kuvannäyttöyksikön ohjaamista tai että ne voidaan jopa tallentaa magneettinauhalle tai muulle muistivälineelle, niin että kyetään ohjaamaan kuvannäyttöyksikköä myöhemmin.
5 Keksinnön mukaisella videoprosessorijärjestelmällä on kolmitasoinen arkkitehtooninen hierarkia, nimittäin videoprosessoriyksiköt, prosessorimodulit ja prosessori-elementit. Tämän seurauksena tulee mahdolliseksi modulaarinen yleisrakenne, jossa voidaan suorittaa samanaikai-10 sesti lukuisia operaatioita, jolloin kiinteä suhde näytteenottotaajuuden ja kellotaajuuden välillä kaikilla vi-deoprosessorijärjestelmän tasoilla tekee reaaliaikaisen tiedonkäsittelyn mahdolliseksi ilman lisäpuskurointia. Jos käytettävissä on useita videoprosessoriyksiköitä, ne voi-15 vat olla kytkettynä sarjaan, rinnan ja/tai takaisinkytken-täkonfiguraatioon. Jokainen videoprosessoriyksikkö voi olla varustettu useilla, edullisesti kolmella, prosessori-modulilla ja on edullisesti konstruoitu erillisenä integroituna piirinä. Kukin prosessorimoduli voi käsittää 20 useita, esimerkiksi kolme, aritmetiikka- ja/tai logiikka-prosessorielementtejä sekä useita, esimerkiksi kaksi, muistiprosessorielementtejä, samalla kun veräjäprosessori-elementti voi lisäksi olla olemassa prosessorimodulin sisääntulossa tai ulostulossa. Kukin prosessorimoduli on 25 lisäksi varustettu ristikytkentälaitteella, joka voi olla muodostettu esimerkiksi prosessorielementtien sisääntulo-piireillä .
Artikkeli "Warp Architecture and Implementation", tekijät M. Annaratone ym., "13th Annual symposium on com-30 puter architecture, kesäkuu 1986, Tokio (Japani)", selostaa "Systolisen ryhmätietokoneen (Warp)", jossa on pro-sessoriyksiköiden rivi ja kukin prosessoriyksikkö on varustettu ainakin yhdellä aritmetiikka- ja logiikkaproses-sorielementillä ja ainakin yhdellä muistiprosessorielemen-35 tiliä ja ristikytkentälaitteella, jolle, puskuripiirin 4 94991 kautta, prosessoriyksikön sisääntulosignaalit ja vastaavalle prosessoriyksikölle kuuluvien prosessorielementtien ulostulosignaalit voidaan syöttää ja jolta mainitulle prosessoriyksikölle kuuluvien prosessorielementtien sisään-5 tulosignaalit ja mainitun prosessoriyksikön ulostulosignaalit voidaan saada. Data, joka käsitellään tässä rinnakkaistietokone järjestelmässä tässä mainitussa julkaisussa, on tallennettu I/O-yksikön avulla puskuriin ja käsitellään edelleen sieltä käsin. Järjestelmä ei tämän vuoksi toimi 10 reaaliaikaisesti. Lisäksi järjestelmää ei ole sovitettu käsittelemään erityisesti videosignaaleja, jolloin on tarpeen ottaa huomioon paitsi erityisten videojuovamuistivä-lineiden ja kuvakenttämuistivälineiden olemassaolo myös yllämainittu kiinteä suhde hierarkiassa kaikilla tasoilla 15 esiintyvien kellosignaalien ja niiden kellosignaalien välillä, jotka ovat tarpeen videosignaalien näytteyttämisek-si. Keksinnön mukaisen videoprosessorijärjestelmän arkkitehtuuri ei lisäksi perustu erityisesti prosessorielementtien riviin; videoprosessoriyksiköt voivat olla kytkettynä 20 sarjaan, rinnan ja/tai takaisinkytkentäkonfiguraatioon, mikä kasvattaa järjestelmän joustavuutta.
Eräässä tietyssä suoritusmuodossa muistivälineiden muistikapasiteetti prosessorielementeissä on riittävä tallentamaan data, joka liittyy ainakin yhteen videojuovaan, 25 jotta kyettäisiin suorittamaan järjestelmässä esimerkiksi korrelaatio-operaatioita peräkkäisten videojuovien välillä, minkä lisäksi on olemassa yksi tai useampi kuvakenttä-muisti, jotka ovat yhteydessä yhden tai useamman video-prosessoriyksikön kanssa. Jokaisella prosessorielementillä 30 on oma ohjauselementtinsä, johon vastaavan prosessorielementin ohjelmamuisti on sijoitettu. Mainittuun muistiin tallennettuna jakso, jossa on haarautumattomia käskyjä, esimerkiksi enintään 16, joiden avulla operaatiot voidaan suorittaa vastaavassa prosessorielementissä. Ristikytken-35 täkytkintä ohjataan ohjelmamuisteista, jotka kuuluvat pro- 94991 5 sessorimoduliin. Jos ohjelmamuisti on muodostettu RAM-muistilla, se ladataan alustusprosessissa; tähän tarvittavaa alustusväylää lukuunottamatta videoprosessoriyksi-köissä ei ole olemassa muita ohjausväyliä, paitsi nollaus-5 signaalijohdin, joka kuitenkin voidaan määritellä alustus-väylään kuuluvaksi. Yksilöllisen ohjelmoitavuuden seurauksena prosessorielementeillä voi olla keskenään erilaisia ohjelmapituuksia, joka edelleen kasvattaa joustavuutta.
Konflikteja voi syntyä ristikytkentälaitteen luon-10 teen ja erilaisten prosessorielementtien ohjelmoinnin seurauksena; jos esimerkiksi informaatio, joka on tarkoitettu prosessorielementin yhtä ja samaa sisääntuloa varten, ilmestyy samaan aikaan kahden prosessorielementin ulostuloon, muodostuu tällainen konflikti. Tehokas ratkaisu täl-15 laisiin konflikteihin on annettu US-patenttijulkaisussa 4 521 874, jossa on sijoitettu puskurirekisteri ristikytkentälaitteen jokaiseen kytkinpisteeseen. Tämä ratkaisu on suhteellisen kallis ja vaatii laajan piirisirupinta-alan. Eräässä tietyssä suoritusmuodossa kukin prosessorimoduli 20 käsittää yhtä monta niin kutsuttua siilorekisteriä kuin ristikytkentäkytkimellä on ulostuloja; data kirjoitetaan mainittuihin siilorekistereihin kiinteässä sekvenssissä, mutta luetaan ulos vastaavan prosessorielementin ohjelma-muistissa olevan ohjelman määrittämässä sekvenssissä. Tä-25 män seurauksena ratkaisu on halvempi kuin yllä mainitun US-patentin ratkaisu, vaikkakin joustavuutta jossain määrin menetetään.
Jokaisessa ohjelmamuistissa synnytetään aina kiinteä jakso käskyjä; taajuus, jolla tämä jakso toistetaan, 30 omaa jälleen kiinteän suhteen videosignaalivirtauksen taajuuteen. Nollaussignaali voi saavuttaa sen tuloksen, että kaikkien ohjelmamuistien vastaavien jaksojen ensimmäiset käskyt synnytetään yhdellä ja samalla ajan hetkellä. Sykliset ohjelmat varmistavat, olettaen tietenkin että on 35 riittävästi videoprosessoriyksiköitä, että halutut operaa- 6 94991 tiot voidaan suorittaa kullekin videosignaalivirtaukselle reaaliaikaisesti. Lisäksi videoprosessoriyksiköiden välinen tiedonsiirto on suhteellisen yksinkertaista, koska synkroninen ohjaus voidaan määrittää jo ohjelmoinnin ai-5 kana. Vaikka ne ovat eri prosessorimoduleissa tai eri vi-deoprosessoriyksiköissä, tiedonsiirto kaikkien prosessori-elementtien välillä etenee mainittujen syklisten ohjelmien kontrollin alaisena.
Tässä selostettu arkkitehtuuri tekee ohjelmoinnin 10 suhteellisen yksinkertaiseksi, samalla kun kytkettyjä prosessorielementtejä voidaan hyödyntää tehokkaasti.
Esillä oleva keksintö liittyy myös kuvannäyttöjärjestelmään, joka on varustettu välineillä kuva-alasekven-tiaalisen ja juovasekventiaalisen kuvainformaation vas-15 taanottamiseksi lähdelaitteelta, keksinnön mukaisella vi-deoprosessorijärjestelmällä ja välineillä kuvan näyttämisen aikaansaamiseksi. Lähdelaite voi tässä tapauksessa muodostua videosignaalivastaanottimesta, videonauhurista tai videolevystä. Esillä oleva keksintö liittyy lisäksi 20 kuvamuistijärjestelmään, joka on varustettu välineillä kuva-alasekventiaalisen ja juovasekventiaalisen kuvainformaation vastaanottamiseksi lähdelaitteelta, keksinnön mukaisesta videoprosessorijärjestelmästä sekä välineistä kuvan tallennuksen suorittamiseksi. Periaatteessa tässä 25 voidaan käyttää samoja lähdelaitteita kuin yllä mainitussa kuvannäyttöjärjestelmässä.
Lopuksi keksintö lisäksi liittyy integroituun piiriin, joka on varustettu yllä selostetulla videoprosesso-riyksiköllä.
30 Keksinnön mukaisen videoprosessorijärjestelmän edulliset suoritusmuodot ilmenevät oheisista epäitsenäisistä patenttivaatimuksista 2-12.
Keksintöä tullaan nyt selostamaan yksityiskohtaisemmin viitaten oheisiin piirroksiin, joissa: 94991 7 kuvio 1 esittää esimerkin keksinnön mukaisesta vi-deoprosessorij är j estelmästä; kuvio 2 esittää esimerkin yhden ainoan videoproses-soriyksikön rakenteesta; 5 kuvio 3 esittää yhden prosessorimodulin mahdollisen rakenteen; kuvio 4 esittää prosessorimodulin aritmetiikka- ja logiikkaprosessorielementin erään suoritusmuodon; kuvio 5 esittää yksityiskohtaisemmin siilorekiste-10 rin erään suoritusmuodon; kuvio 6 esittää prosessorimodulin muistiprosessori-elementin erään suoritusmuodon; kuvio 7 esittää prosessorimodulin veräjäprosessori-elementin erään suoritusmuodon; ja 15 kuvio 8 esittää alustusväylän signaalit erillisissä prosessorielementeissä olevien ohjelmamuistien lataamiseksi .
Keksintö ei ole millään tavoin rajoitettu esimerkinomaiseen suoritusmuotoon, joka on selostettu piirrok-20 siin viitaten; tämä ensisijainen suoritusmuoto palvelee ainoastaan keksinnön havainnollistamista.
Kuvio 1 antaa esimerkin keksinnön mukaisesta video-prosessori järjestelmästä . Analogiset videosignaalit, jotka on muodostettu tunnetulla tavalla videokameralla, video-25 kasettinauhurilla, videolevysoittimella tai jollakin muulla tavalla, esiintyvät sisääntulossa 2. A/D-muunnin 4 muuntaa mainitut videosignaalit kellosignaalien määrittämällä näytteenottotaajuudella digitaalisten videosignaali-näytteiden jonoksi, jotka tämän jälkeen jaetaan demulti-30 plekserillä 6 kahteen ulostuloon ennaltamäärätyn jakomenettelyn mukaisesti. Tämän seurauksena videonäytteiden kumpikin osavirtaus voidaan käsitellä matalammalla taajuudella kuin se, jolla videosignaalinäytteiden täydellinen virtaus syötetään sisään, niin että voidaan käsitellä sig-35 naaleja, joita todennäköisesti ei muutoin voitaisi käsi- 8 94991 teliä liian korkean näytteenottotaajuuden seurauksena. Demultiplekserin 6 ylimpään ulostuloon on kytketty video-prosessoriyksikkö 8, joka suorittaa ensimmäisen operaation. Nämä tulokset syötetään kahden ulostulon kautta vi-5 deoprosessoriyksikölle 10 ja lisäksi videoprosessoriyksi-kölle 12 toisen näistä kahdesta ulostulosta kautta. Tulokset videoprosessoriyksiköltä 12 käsitellään myös videopro-sessoriyksikössä 10. Videoprosessoriyksikön 10 ulostulo on kytketty videoprosessoriyksikköön 14. Viimeksi mainittu on 10 tässä tapauksessa kaksisuuntaisesti yhteydessä kuvakenttä-muistin 16 kanssa, tämä on esimerkiksi CCD-muisti. Operaa-tiotulokset esiintyvät lisäksi videoprosessoriyksikön 14 kahdessa ulostulossa. Tulokset alimmasta ulostulosta syötetään takaisin videoprosessoriyksikölle 8, minkä seurauk-15 sena rekursiivinen operaatio tulee mahdolliseksi. Videoprosessoriyksikön 14 ylimmäinen ulostulo on kytketty videoprosessoriyksikölle 18. Demultiplekserin 6 alimmainen ulostulo on kytketty videoprosessoriyksikölle 20, joka on kaksisuuntaisesti yhteydessä kuvakenttämuistin 20 kanssa.
20 Videoprosessoriyksiköt 18 ja 20 on kytketty toinen toisiinsa kaksisuuntaisesti. Tällä tavoin voidaan sisääntulo-signaalin kaksi osaa käsitellä eri tavoin, uudelleenkor-relaation ollessa mahdollinen tämän viimeksimainitun keskinäisen kytkennän tuloksena. D/A-muuntimet 24 ja 26 on 25 vastaavasti kytketty videoprosessoriyksiköihin 18 ja 20 niiden ulostuloissa. Niiden ulostulosignaaleja voidaan esimerkiksi käyttää ohjaamaan katodisädeputkea (ei esitetty). Kaksi muuta alijärjestelmää 28 ja 30 aikaansaavat yleisen ohjauksen. Alijärjestelmä 28 muodostaa kellolait-30 teen, jossa synnytetään kellosignaalit, joilla ohjataan A/D-muunninta 4, demultiplekseriä 6, videoprosessoriyksi-köitä 8, 10, 12, 14, 18 ja 20, kuvakenttämuisteja 16 ja 22 sekä D/A-muuntimia 24 ja 26 siten, että kaikki operaatiot tapahtuvat keskinäisesti kiinteässä ajallisessa riippu-35 vuussuhteessa. Alijärjestelmän 28 peruskellotaajuus ja 94991 9 tämän seurauksena siitä videoprosessorijärjestelmän ohjaamiseen johdetut kellosignaalit, mukaan lukien syötettyjen videosignaalien näytteenottoa varten olevan kellosignaalin, ovat tässä tapauksessa lisäksi kiinteässä riippuvuus-5 suhteessa taajuuteen, jolla videojuovat ja tämän seurauksena vastaavat kuvakentät esiintyvät. Alijärjestelmä 30 muodostaa järjestelmän ohjauslaitteen ja voi esimerkiksi suorittaa uudelleenohjelmointioperaatioita vastaaville videoprosessoriyksiköille esimerkiksi suodatinvakioiden 10 asettamiseksi. Alijärjestelmät 28 ja 30 on kytketty toinen toisiinsa kaksisuuntaisesti. Alijärjestelmällä 30 on samaan aikaan apukeinot (ei esitetty kuviossa) signaalien vastaanottamiseksi järjestelmän ulkopuolelta esimerkiksi mainitun uudelleenohjelmoinnin aloittamiseksi. Yksinker-15 taisuuden vuoksi alijärjestelmien 28 ja 30 lisäkytkentöjä ei ole piirretty.
Kuvio 2 antaa esimerkin yhden yksittäisen video-prosessoriyksikön rakenteesta. Tällainen videoprosessori-yksikkö on toteutettu yhtenä integroituna piirinä (piiri-20 siruna) CMOS-teknologialla, jolloin katkoviivan ympäröimiä prosessorimoduleita ohjataan 27 MHz kellosignaalilla. Vi-deoprosessoriyksikön sisällä on kolme prosessorimodulia 32, 34 ja 36, jotka on suoraan kytketty kaksisuuntaisesti toinen toisiinsa. Vaikka tämä olisi edullista myös proses-25 sorimodulien suuremman lukumäärän yhteydessä, se ei aina olisi toteutettavissa, koska kun prosessorimodulien lukumäärä kasvaa, välikytkentöjen lukumäärä tulee nopeasti suuremmaksi ja vaatii vastaavasti suuremman piirisirupin-nan. Esitetyssä suoritusmuodossa jokaisella prosessori-30 modulilla on viisi sisääntulo- ja viisi ulostulokanavaa, joissa kussakin on 12 bittiä. Näistä kanavista kussakin tapauksessa yksi sisääntulo- ja ulostulokanava aikaansaa kontaktin muiden mahdollisten videoprosessoriyksiköiden tai muuntyyppisten yksiköiden kanssa. Kuviossa 2 piirretty 35 piirisiru edelleen käsittää kolme dataveräjää, joissa kus- 94991 10 sakin on vastaavasti demultiplekseri 38, 40 ja 42 ja multiplekseri 44, 46 ja vastaavasti 48, samalla kun on olemassa myös piirisirun alustuksenohjauspiiri 50 ja kello-piiri 52, Kuten jo esitettiin, prosessorimodulit toimivat 5 taajuudella 27 MHz; kellopiirissä 52 tämä taajuus, joka on kiinteässä riippuvuussuhteessa videosignaalien näytteenottotaajuuteen, johdetaan 54 MHz kellosignaalista, joka syötettiin piirisirulle. Mainittua kellosignaalia käytetään tässä ohjaamaan dataveräjissä olevia multipleksereitä ja 10 demultipleksereitä ja erityisesti muuntamaan prosessorimo-dulien tuottama 12-bittinen/27 MHz data 6-bittiseksi/54 MHz dataksi ja päinvastoin muuntamaan 6-bittinen 54 Mc/s data 12-bittiseksi 27 MHz dataksi syötettäväksi prosesso-rimoduleille. Yhteys muiden mahdollisten videoprosessori-15 yksiköiden ja muuntyyppisten yksiköiden kanssa tapahtuu sitten 6-bittisten 54 MHz:n kanavien kautta. Tällä varauksella, joka on ilmeisesti optionaalinen, on se etu, että ulkopuolisten liitäntöjen lukumäärä piirisiruun on merkittävästi rajoitettu, 27 MHz kellosignaali johdetaan 54 MHz 20 kellosignaalista kellopiirissä 52 kahdella skaalaavan piirin avulla, jolloin 27 MHz kellosignaalin vaihetta tarkkaillaan nollaussignaalilla R, jota ei syötetä ainoastaan piirisirulla oleville prosessorimoduleille vaan myös kel-lopiirille 52. Piirisirun alustuksen ohjauspiirillä 540 on 25 kello- ja sarjamuotoisen datan sisääntulo sekä kello- ja sarjamuotoisen datan ulostulo kytkettynä kuhunkin proses-sorimoduliin. Mainittu kello- ja sarjamuotoinen data, joka syötetään prosessorimoduleille piirin 50 kautta, on merkitty symbolilla IC. Piirisirun alustuksen ohjauspiiri 50 30 on lisäksi varustettu, serpentiinikonfiguraationa, 8-bit-tisellä sarjamuotoisella piirisiruosoitteella CA ja piiri-sirun osoite pätevä-signaalilla V; alustusdatan osoittamista käsitellään alla. Teholiitäntöjen P lisäksi piirisi-russa on 3 x 6 datasisääntuloliitäntää, yksi nollaussig-35 naaliliitäntä, kaksi IC-liitäntää ja kolme liitäntää pii- 94991 11 risirun osoittamiseksi alustusdataa varten; piirisiru sisältää tämän vuoksi 43 liitäntänastaa teholiitäntöjen lisäksi .
Kuvio 3 kuvaa yhden yksittäisen prosessorimodulin 5 rakenteen. Tässä tämä käsittää kolme identtistä prosessorielementtiä (MILL) 54, 56 ja 58 aritmetiikka- ja logiik-kaoperaatioiden suorittamiseksi, kaksi identtistä prosessorielementtiä, joilla on muistitoiminto 60 ja 62, sekä ulostuloveräjäprosessorielementin 64. Kukin näistä elemen-10 teistä on kytketty vastaavasti sisääntulopiiriin 66, 68, 70, 72, 74 ja 76. Nämä sisääntulopiirit yhdessä muodostavat ristikytkentälaitteen. MILL-prosessorielementit käsittävät aritmetiikka- ja logiikkaelementin (ALE) 78, 80 ja vastaavasti 82 sekä vastaavasti ohjauselementin (CTRM) 84, 15 86 ja 88. Muistiprosessorielementit käsittävät vastaavasti muistielementin (ME) 90 ja 92 ja vastaavasti ohjauselementin (CTRS) 94 ja 96. Ulostuloveräjäprosessorielementti käsittää ulostulodatapuskurin 98 ja ohjauselementin (CTRG) 100. Prosessorimodulin sisääntulosignaalit syötetään ris-20 tikytkentälaitteelle viiden 12-bittisen kanavan 102 kautta ja ulostulosignaalit prosessorielementeiltä, jotka kuuluvat vastaavalle prosessorimodulille, viiden 12-bittisen kanavan 104 kautta. Prosessorimoduliulostulosignaalit saadaan ristikytkentälaitteelta viiden 12-bittisen kanavan 25 106 kautta. Lisäksi on esitetty liitäntä 108 ohjauselemen- teille 84, 86, 88, 94, 96 ja 100 menevää nollaussignaalia R varten sekä myös kaksilankainen kello- ja sarjamuotoinen dataliitäntä (IC) 110 kaikille mainituille ohjauselemen-teille. On lisäksi selvää, että ulostuloveräjäelementin 64 30 sijasta voidaan käyttää myös sisääntuloveräjäprosessori-elementtiä, jolla on sama toiminto; toisiinsa kytkettyjä erilaisia prosessorimoduleita varten on molemmissa tapauksissa jokaisen kahden prosessorimodulin välissä puskuri. Erilaisia sisääntulopiirejä ohjataan vastaavista ohjaus-35 elementeistä. Datavirtauksen jakautumista vastaaville pro- 94991 12 sessorielementeille, prosessorimoduleille ja videoproses-soriyksiköille ohjataan tämän vuoksi ainoastaan ohjausele-menteillä.
Kuvio 4 esittää katkoviivan oikealla puolella arit-5 metiikka- ja logiikkaelementin (ALE) lohkokaavion ja katkoviivan vasemmalla puolella siihen liittyvän ohjausele-mentin (CTRM). ALE käsittää kaksi 12-bittistä sisääntuloa, joissa on vastaavasti siilorekisteri 112 ja 114, joiden siilorekistereiden ulostulo on kytketty vastaavasti siir-10 toyksiköille (SHA, SHB) 116 ja 118 (jotka on muodostettu esimerkiksi "tynnyrisiirtäjillä" ) . Näiden siirtoyksiköiden ulostulo on kytketty vastaavasti multipleksereiden 120 ja 122 kautta ALU:n 124 sisääntuloihin P ja Q. CTRM käsittää ohjelmamuistin 126, alustuspiirin 128, osoitemultiplekse-15 rin 130, ohjelmaosoitelaskurin 132 ja TAl-veräjän 134. Siilorekistereillä on muistitoiminto 32 sanaa varten, kirjoittamisen tapahtuessa kiinteässä sekvenssissä, kun taas lukeminen tapahtuu sekvenssissä, jonka ohjelmamuisti 126 määrittää. Kirjoitusosoite synnytetään 5-bittisellä las-20 kurilla, joka kuuluu siilorekistereihin, kun taas luku-osoite saadaan vähentämällä suhteellinen lukuosoite (RAD) kirjoitusosoitteesta, jonka ohjelmamuisti määrittää. Tällä tavoin toteutetaan siilorekistereillä viiveitä RAD-kello-jaksojen yli, jolloin RAD on etumerkitön kokonaisluku, 25 joka voi muuttua jokaisella kellojaksolla. Siilorekisterit voidaan kirjoittaa ja lukea samaan aikaan mutta ei samassa osoitteessa, niin että 0<RAD<31. 12-bittiset datasanat, jotka ovat peräisin siilorekistereistä, voidaan altistaa siirto-operaatiolle, joka määritetään ohjelmamuistilla, 30 siirtoyksiköissä 116 ja 118. 12 loogista siirto-operaatiota oikealle, 12 loogista siirto-operaatiota vasemmalle ja 12 aritmeettista siirto-operaatiota oikealle ovat esimerkiksi mahdollisia; ohjelmamuisti voi syöttää tätä tarkoitusta varten 6-bittiset siirronohjaussignaalit. 12-bit- 35 tiset datasanat, jotka ovat peräisin siirtoyksiköiltä, 94991 13 syötetään multipleksereiden 120 ja 122 kautta ALUrlle 124, joka välittää ALE-ulostulosignaalin. ALU:a 124 ohjataan ohjelmamuistista ja, jotta oltaisiin täsmällisiä, I-si-sääntulon kautta ja se suorittaa tavanomaiset aritmetiik-5 ka- ja logiikkaoperaatiot. Multiplekserit 120 ja 122 tarjoavat mahdollisuuden korvata datasana ohjelmamuistista 126 saadulla vakiolla. Tämä 12-bittinen vakio voi sitten olla muodostettu esimerkiksi viidellä bitillä, joita muutoin käytetään RAD-viivettä varten, ja kuudesta bitistä, 10 joita muutoin käytetään siirronohjaussignaalina, sekä yhdestä ylimääräisestä bitistä. Multipleksereitä 120 ja 122 ohjataan 1-bittisellä ohjaussignaalilla ohjelmamuistista. Ohjelmamuistilla on kuudentoista 55-bittisen sanan kapasiteetti, 4-bittisten osoitteiden ollessa syötetty osoi-15 temultiplekserin 130 kautta. Ohjelman pituus on säädettävissä enintään kuuteentoista askeleeseen käyttämällä oh-jelmaosoitelaskurin 132 nollausmahdollisuutta; ohjelma-muistin välittämä nollaussignaali syötetään mainitulle laskurille TAI-veräjän 134 kautta. Ohjelmalaskuri voi olla 20 myös nollattu ulkoisella nollaussignaalilla R. Piirisirun alustuksen ohjauspiirin 50 kautta voidaan vastaanottaa alustus- ja uudelleenohjelmointidata, joka, kutakin data-yksikköä varten, tehdään ohjelmamuistiosoitteesta IA ja alustusdatasta ID. Mainittuja datayksikköjä syötetään sar-25 jamuotoisesti IC-liitännän yhden johtimen kautta, kello-signaalien ollessa välitetty mainitun liitännän toisen johtimen kautta, jotta spesifioidaan sekä datayksiköiden alkaminen että päättyminen sekä myös mainittujen datayksiköiden yksittäiset bitit. Alustuspiirissä 128 sarjamuo-30 toiset datayksiköt muunnetaan rinnakkaiseen muotoon ja, jotta oltaisiin täsmällisiä, 4-bittisiksi ohjelmamuisti-* osoitteiksi IA ja 41-bittiseksi alustusdataksi ID. Tämä data syötetään ohjelmamuistiin 126. Tässä prosessissa oh-jelmamuistiosoite kulkee osoitemultiplekserin 130 kautta.
35 Kun datayksikkö on vastaanotettu alustuspiirillä 128, mul- 94991 14 tiplekseri 130 aktivoidaan siten, että ohjelmamuistiosoite IA, joka on peräisin mainitusta alustuspiiristä, lähetetään, samalla kun kirjoitussignaali W/R lähetetään saman ajan lopussa siten, että data ID voidaan kirjoittaa ohjel-5 mamuistiin. Alustusdatan osoittamista käsitellään lisää alla. Lopuksi pitäisi kiinnittää huomiota tosiasiaan, että ohjelmamuisti välittää ohjaussignaalin SCI ristikytkentä-laitteelle.
Kuvio 5 esittää yksityiskohtaisemmin siilorekiste-10 rin suoritusmuodon; mainittu rekisteri käsittää siilomuis-tin 136, osoitelaskurin 138 ja vähennyspiirin 140. Laskuri 138 välittää peräkkäiset kirjoitusosoitteet 12-bittisille sanoille, jotka syötetään siilorekisterille johtimen 142 kautta. Kirjoitusosoite, jossa on vähennyspiirissä 140 15 vähennetty suhteellinen lukuosoite RAD, muodostaa luku-osoitteen 12-bittisille sanoille, jotka luetaan siilore-kisteristä 136 johtimen 144 kautta. Mainittu suhteellinen lukuosoite RAD myös määrittää aikaviiveen datasanojen sii-lorekisteriin sisäänkirjoittamisen ja niiden uloslukemisen 20 välille.
Kuvio 6 esittää katkoviivan oikealla puolella muis-tielementin ME lohkokaavion ja katkoviivan vasemmalla puolella siihen liittyvän ohjauselementin CTRS. ME käsittää kaksi 12-bittistä sisääntuloa A ja B, jossa on vastaavasti 25 siilorekisteri 146 ja 148. Sisääntulo A muodostaa osoite-sisääntulon ja sisääntulo B muodostaa datasisääntulon. Osoitesiilorekisterin 146 ulostulo syötetään summauspii-rille 150, joka tekee niin kutsutun muistin sivutuksen mahdolliseksi. Summaus suoritetaan osoitesiilorekisterin 30 146 ulostulon yhdeksälle vähiten merkitsevälle bitille ja CTRStn ohjelmamuistin 152 9-bittiselle vakiolle. Näin saa-1 tu 9-bittinen muistiosoite syötetään osoitemultiplekserin 154 kautta datamuistiin 156. Tämä muisti aikaansaa kapasiteetin 512 12-bittiselle datasanalle, jotka syötetään 35 sinne datamultiplekserien 158 kautta datasiilorekisteristä 94991 15 148. Mainittu kapasiteetti valitaan sellaisella tavalla, että kahdelle muistiprosessorielementille, ts. kahdelle datamuistille prosessorimodulia kohti on riittävä kyetäkseen tallentamaan ainakin yhden videojuovan 12-bittiset 5 sanat yhdessä näihin kahteen datamuistiin. Tätä tarkoitusta varten videosignaalin näytteenottotaajuuden täytyy olla yhtä suuri kuin puolet prosessorimodulien kellotaajuudesta 27 MHz. Datamuisti 156 kykenee myös lisäksi suorittamaan "hakutaulu"-toiminnon. Tätä tarkoitusta varten tämä muisti 10 voidaan täyttää alustusväylän kautta. Datamuistin 156 ulostulo muodostaa myös vastaavan muistiprosessorielemen-tin ulostulon. Siilorekisterit 146 ja 148 on muodostettu samalla tavoin ja toimivat samalla tavoin kuin siilorekisterit 112 ja 114, jotka selostettiin yllä kuvioihin 4 15 ja 5 viitaten. CTRS on periaatteessa myös tehty samalla tavoin kuin CTRM kuviossa 4. Jo mainittu ohjelmamuistin 152 lisäksi CTRS käsittää alustuspiirin 160, osoitemulti-plekserin 162, ohjelmaosoitelaskurin 164 ja TAI-veräjän 166. Kytkimet 162, 164 ja 166 ovat myös identtisiä ja toi-20 mivat samalla tavoin kuin osoitemultiplekseri 130, ohjel-maosoitelaskuri 132, ja TAI-veräjä 134 kuviossa 4. Ohjel-mamuisti 152 muodostaa kapasiteetin kuuttatoista 29-bit-tistä sanaa varten. Alustuspiiri 160 aikaansaa ohjelma-muistin 152 lataamisen sekä datamuistin 156 lataamisen, 25 joka tällöin toimii hakutauluna. Datayksiköt, jotka kuten alustuspiirin 128 ja kuvion 4 tapauksessa on lähetetty rinnakkain piirillä 160, on muodostettu 33-bittisistä sanoista IAD. Ohjelmamuistiin 152 kirjoittamiseksi käytetään tässä neljää bittiä osoittamista varten, samalla kun 29-30 bittinen sana kirjoitetaan sisään, ja jotta oltaisiin täsmällisiä, samalla tavoin kuin oli laita ohjelmamuistin 126 yhteydessä kuviossa 4. Muistipaikkojen osoittaminen 29-bittisiä sanoja varten ohjelmamuistiin 152 tapahtuu osoi-temultiplekserin 162 kautta. Sanojen kirjoittamiseksi 35 datamuistiin 156 käytetään 9 bittiä näistä 33 bitistä 94991 16 datamuistin 156 osoittamiseksi, ja mikä tapahtuu multiplekserin 154 kautta, kun taas 12 näistä 33 bitistä muodostavat datasanat, jotka syötetään datamuistiin 156 multiplekserin 158 kautta. Ohjaussignaali C, joka lähetetään 5 alustuspiirin 160 kautta, ilmoittaa, että alustuspiiristä 160 saatavat datasanat pitäisi kirjoittaa datamuistiin 156; multipleksereitä 154 ja 158 ohjataan tämän signaalin avulla. Lopuksi ME käsittää myös multiplekserin 168, joka lähettää joko lukusignaalin ohjelmamuistista 152 tai kir-10 joitussignaalin C datasanojen lataamiseksi alustuspiiristä 160. Myös tätä multiplekseriä ohjataan ohjaussignaalilla C. Ohjelmamuisti lisäksi myös välittää ohjaussignaalin SC2 ristikytkentälaitetta varten.
Kuvio 7 esittää kuvion 3 veräjäprosessorielementin 15 64 erään suoritusmuodon. Jokaista viidestä sisääntulo-/ ulostulosignaalista varten on olemassa puskuripiiri 170, jolloin kullakin puskuripiirillä on oma ohjauspiirinsä CTRGi (i = 1,...,5). Nämä viisi puskuripiiriä yhdessä muodostavat ulostulodatapuskurin 98 (kuvio 3), viiden niihin 20 liittyvän ohjauspiirin muodostaessa ohjauselementin (CTRG) 100 (kuvio 3). Puskuripiirit on muodostettu siilorekiste-reillä SILOi (i = 1,...,5). Nämä siilorekisterit ovat identtisiä siilorekistereiden 112, 114, 146 ja 148 kanssa, jotka selostettiin viitaten kuvioihin 4, 5 ja 6. Ohjaus-25 piirit ovat identtisiä ja toimivat samalla tavoin kuin ohjauselementti CRTM, joka selostettiin yllä viitaten kuvioon 4. Kuviossa 7 on kuvattu ainoastaan yksi näistä ohjauspiireistä yksityiskohtaisesti; tämä käsittää ohjelma-muistin 172, alustuspiirin 174, osoitemultiplekserin 176, 30 ohjelmaosoitelaskurin 178 ja TAl-veräjän 180. Ohjelmamuisti 172 muodostaa kapasiteetin kuuttatoista 10-bittistä sanaa varten. Nämä 10-bittiset sanat ID' kirjoitetaan oh-jelmamuistiin 172 sen jälkeen kun sitä on osoitettu neljän osoitebitin IA' avulla osoitemultiplekserin 176 kautta.
35 Bitit IA' ja ID' syötetään rinnakkain alustuspiirillä 174 94991 17 sen jälkeen kun ne on syötetty biteittäin sarjamuodossa sille. Veräjäprosessorielementin viidellä osalla CTRGi ja SILOi on yhteinen sarjamuotoinen bittiväylä IC ja yhteinen nollaussignaalijohdin R. Ohjelmamuisti kussakin näistä 5 viidestä osasta lisäksi myös syöttää ohjaussignaalin SCG ristikytkentälaitetta varten.
Prosessorimuistielementtien eri ohjelmamuistien ja datamuistin (kun niitä käytetään hakutaulukkona) alustamiseksi lähetetään alustusdataa, kuten jo esitettiin, kaksi-10 laukaisen IC-väylän kautta. Alustusdata käsittää ilmoituksen alustusdatan alkamisesta, osoiteinformaation, datasa-nan ja ilmoituksen viestin päättymisestä. Informaatio siirretään erityisen sarjamuotoisen datalinjan ja siihen liittyvän kellolinjan kautta. Kuviossa 8 signaalivapaa 15 tila alustusväylällä on ilmaistu sekä datalinjalla a että kellolinjalla b olevalla matalalla tasolla. Alustusdatan alkaminen St on ilmaistu kellopulssien esiintymisellä; alustusdatan päättyminen E on ilmaistu kellopulssien katoamisella ainakin yhden kellojakson ajaksi. Alustusdatan 20 otsikko itse sisältää eri osoitteet. Osoite alimmalla tasolla on muistiosoite GA prosessorielementin sisällä, tätä seuraa videoprosessoriyksikön sisällä olevan prosessori-elementin osoite GP ja lopuksi korkeimmalla tasolla videoprosessoriyksikön osoite GV. Muistiosoitteet GA prosesso-25 rielementin sisällä syötetään multipleksereiden 130 (kuvio 4), 154 ja 162 (kuvio 6) ja 176 (kuvio 7) kautta vastaaville muisteille. Videoprosessoriyksikön sisällä olevien yhteisten prosessorimodulien prosessorielementtien osoitetta GP verrataan osoitteisiin, jotka vastaavissa alus-30 tuspiireissä olevat piiristöt antavat, ja jos datasana DW sopii yhteen muistiosoitteen GA kanssa, se lähetetään vastaavalla alustuspiirillä rinnakkaismuodossa vastaavalle ohjelmamuistille. Jos on olemassa useita videoprosessori-yksiköitä, ts. useita piirisiruja, erilaiset piirisiru-35 osoitteet CA tuodaan serpentiinilinjan kautta ensimmäi- 94991 18 sessä alustusvaiheessa, minkä seurauksena kukin piirisiru tulee tunnistettavaksi. Jos annettu CA-osoite on vastaavan piirisirun osoite, tämä ilmaistaan piirisirun osoite pätevä-signaalilla V. Serpentiinilinja on muodostettu sarjaan-5 kytketyistä siirtorekistereistä, jotka ovat olemassa kunkin videoprosessoriyksikön alustuksenohjauspiirissä 50. Toisessa alustusvaiheessa vastaavan videoprosesoriyksikön osoitetta GV verrataan serpentiinilinjan kautta tuotuun piirisiruosoitteeseen CA, ja mikäli ne täsmäävät, datasana 10 DW lähetetään yhdessä osoitteiden GA ja GP kanssa iC-vies-tinä alustuksenohjauspiirillä 50.
.· iN < *M< MIX'

Claims (12)

94991 19
1. Videoprosessorijärjestelmä videosignaalinäyttei-den tosiaikaista käsittelemistä varten, joka käsittää vi-5 deoprosessoriyksikön, johon kuuluu joukko prosessorimoduu-leita (32, 34, 36), jokaisen moduulin käsittäessä prosessorielementtejä (54 - 62), jotka toimivat ajallisesti rinnakkain ja joiden otot ja annot on kytketty toisiinsa ris-tiinkytkentälaitteella, joka kytkeytyy edelleen prosessoit) rimoduulin ulkoisiin piireihin, tunnettu siitä, että prosessorimoduulit koostuvat ainakin kahdesta arit-meettis-loogisesta yksiköstä (54, 56, 58) ja ainakin yh destä muistiprosessorielementistä (60, 62), jolla on kyky 15 käsitellä osoitteita; mainittu ristiinkytkentälaite käsittää ensimmäisen datapolun (104), joka koostuu joukosta kanavia, jokaisen kanavan ollessa kytketty ainoastaan kyseisen prosessorimo-duulin vastaavan prosessorielementin usean bitin levyiseen 20 antoon ja toisen datapolun (102), joka koostuu joukosta kanavia, joiden yhteinen leveys on ainakin yhtä suuri kuin ensimmäisten kanavien yhteinen leveys ja joka edustaa kyseisen prosessorimoduulin ottokanavia; jokaisen prosessorimoduulin jokaisen prosessoriele-25 mentin kaikki otot ovat valinnaisesti kytkettävissä mihin tahansa mainituista ensimmäisestä ja toisesta datapolusta ja jokainen otto on varustettu siilorekisterillä, joka siilorekisteri voidaan kirjoittaa peräkkäismuodossa ja lukea hajasaantimuodossa, mainitun ristiinkytkentälaitteen 30 ollessa varustettu joko antoportin prosessorielementillä (64) tai ottoportin prosessorielementillä, johon kuuluu tietopuskuri (98) kahden, minkä tahansa yhteenkytketyn prosessorimoduulin välistä liitäntää varten; jokaisella prosessorielementillä (54 - 62, 64) on 35 paikallinen ohjauselementti, joka sisältää ohjelmamuistin, » 94991 20 johon mahtuu usean käskyn mittainen ohjelmajakso (84 -100); ja videoprosessorijärjestelmään kuuluu kello (52) vi-deoprosessorimoduuleiden ohjaamiseksi taajuudella, joka on 5 kiinteässä suhteessa vastaanotettujen videosignaalinäyt-teiden taajuuteen.
2. Videoprosessorijärjestelmä joka käsittää ainakin kaksi yhteenkytkettyä patenttivaatimuksen 1 mukaista vi-deoprosessoriyksikköä, tunnettu siitä, että kum- 10 pikin videoprosessoriyksikkö käsittää ainakin kaksi video-prosessorimoduulia.
3. Patenttivaatimuksen 2 mukainen videoprosessori-järjestelmä, tunnettu siitä, että se käsittää ainakin yhden kuvakenttämuistin, joka on kytketty ainakin 15 yhteen videoprosessoriyksikköön.
4. Patenttivaatimuksen 2 tai 3 mukainen videopro-sessorijärjestelmä, tunnettu siitä, että kukin videoprosessoriyksikkö käsittää multipleksointi/demulti-pleksointipiirin (38, 40, 42, 44, 46, 48) ulkoista liitän- 20 tää varten, jonka liitännän väylän leveys on pienempi kuin kyseiseen videoprosessoriyksikköön kuuluvien videoproses-sorimoduulien keskinäinen liitännän leveys.
5. Jonkin patenttivaatimuksen 1-4 mukainen videoprosessorijär jestelmä, tunnettu siitä, että missä 25 tahansa videoprosessorimoduulissa on ainakin kolme arit- i meettis-loogista yksikköä ja ainakin kaksi muistiproses-sorielementtiä, joilla on kyky käsitellä osoitteita.
6. Jonkin patenttivaatimuksen 1-5 mukainen video-prosessorijärjestelmä, tunnettu siitä, että vi- 30 deoprosessorimoduulin jokainen videoprosessoriyksikkö on varustettu yhtenäisellä ottopiirillä ja että mainitut ot-topiirit yhdessä muodostavat mainitun ristiinkytkentälait-teen.
7. Jonkin patenttivaatimuksen 1-6 mukainen video- 35 prosessorijärjestelmä, tunnettu siitä, että mai- 94991 21 nitut ohjelmamuistit ovat RAM-muisteja ja jokaisella vi-deoprosessorimoduulilla on alustusväylä sen videoprosesso-riraoduulien RAM-muistin lataamiseksi.
8. Patenttivaatimuksen 7 mukainen videoprosessori-5 järjestelmä, tunnettu siitä, että mainittu väylä on yksikanavainen.
9. Patenttivaatimuksen 7 tai 8 mukainen videopro-sessorijärjestelmä, tunnettu siitä, että mainitut muistiprosessorielementit sallivat niiden datamuistin la- 10 taamisen mainitun alustusväylän kautta.
10. Jonkin patenttivaatimuksen 1-9 mukainen vi- deoprosessorijärjestelmä, tunnettu siitä, että mainitut siilorekisterit voidaan kirjoittaa peräkkäismuo-dossa ja lukea hajasaantimuodossa, jolloin todellisesta 15 kirjoitusosoitteesta vähennetään paikallisesta ohjelma- muistista saatu suhteellinen lukuosoite.
11. Jonkin patenttivaatimuksen 1-10 mukainen vi- deoprosessorijärjestelmä, tunnettu siitä, että videoprosessoriyksiköt tahdistuvat keskuskellon taajuuden 20 murto-osaan.
12. Jonkin patenttivaatimuksen 1-11 mukainen vi- deoprosessorijärjestelmä, tunnettu siitä, että videoprosessorimoduuliin voidaan tallentaa kokonainen kenttäjuova. 94991 22
FI890066A 1988-01-11 1989-01-06 Videoprosessorijärjestelmä sekä kuvannäyttöjärjestelmä, jotka on varustettu tällaisella videoprosessorijärjestelmällä FI94991C (fi)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8800053A NL8800053A (nl) 1988-01-11 1988-01-11 Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem.
NL8800053 1988-01-11

Publications (4)

Publication Number Publication Date
FI890066A0 FI890066A0 (fi) 1989-01-06
FI890066A FI890066A (fi) 1989-07-12
FI94991B FI94991B (fi) 1995-08-15
FI94991C true FI94991C (fi) 1995-11-27

Family

ID=19851573

Family Applications (1)

Application Number Title Priority Date Filing Date
FI890066A FI94991C (fi) 1988-01-11 1989-01-06 Videoprosessorijärjestelmä sekä kuvannäyttöjärjestelmä, jotka on varustettu tällaisella videoprosessorijärjestelmällä

Country Status (9)

Country Link
US (1) US5103311A (fi)
EP (1) EP0325310B1 (fi)
JP (1) JP3295077B2 (fi)
KR (1) KR890012232A (fi)
DE (1) DE68909425T2 (fi)
ES (1) ES2047103T3 (fi)
FI (1) FI94991C (fi)
HK (1) HK20295A (fi)
NL (1) NL8800053A (fi)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5692139A (en) * 1988-01-11 1997-11-25 North American Philips Corporation, Signetics Div. VLIW processing device including improved memory for avoiding collisions without an excessive number of ports
US5012887A (en) * 1988-08-03 1991-05-07 Deere & Company Drive for motor vehicles
US5450557A (en) * 1989-11-07 1995-09-12 Loral Aerospace Corp. Single-chip self-configurable parallel processor
GB2248362A (en) * 1990-07-05 1992-04-01 Rank Cintel Ltd Multi-path digital video architecture
GB2248534A (en) * 1990-07-05 1992-04-08 Rank Cintel Ltd Digital video processing apparatus
JP3277399B2 (ja) * 1993-01-27 2002-04-22 ソニー株式会社 画像処理用汎用プロセッサ
KR0142803B1 (ko) 1993-09-02 1998-07-15 모리시다 요이치 신호처리장치
DE69523677T2 (de) * 1994-02-04 2002-08-01 Koninklijke Philips Electronics N.V., Eindhoven Sortierung von sequentiellen daten vor der selektiven zugriffverteilung über parallelen prozessoren
EP0707729A1 (en) * 1994-05-03 1996-04-24 Koninklijke Philips Electronics N.V. Better contrast/noise by residue image
US6215467B1 (en) * 1995-04-27 2001-04-10 Canon Kabushiki Kaisha Display control apparatus and method and display apparatus
US5644780A (en) 1995-06-02 1997-07-01 International Business Machines Corporation Multiple port high speed register file with interleaved write ports for use with very long instruction word (vlin) and n-way superscaler processors
US5815701A (en) * 1995-06-29 1998-09-29 Philips Electronics North America Corporation Computer method and apparatus which maintains context switching speed with a large number of registers and which improves interrupt processing time
EP0789870B1 (en) * 1995-09-01 2003-01-15 Philips Electronics North America Corporation Method and apparatus for custom operations of a processor
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
KR19990029027A (ko) * 1996-05-17 1999-04-15 엠. 제이. 엠. 반캄 표시장치
US5931939A (en) * 1996-09-25 1999-08-03 Philips Electronics North America Corporation Read crossbar elimination in a VLIW processor
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE59710317D1 (de) * 1996-12-27 2003-07-24 Pact Inf Tech Gmbh VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6547364B2 (en) * 1997-07-12 2003-04-15 Silverbrook Research Pty Ltd Printing cartridge with an integrated circuit device
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6702417B2 (en) 1997-07-12 2004-03-09 Silverbrook Research Pty Ltd Printing cartridge with capacitive sensor identification
US6803989B2 (en) * 1997-07-15 2004-10-12 Silverbrook Research Pty Ltd Image printing apparatus including a microcontroller
AUPO802797A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Image processing method and apparatus (ART54)
US6624848B1 (en) * 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US7044589B2 (en) * 1997-07-15 2006-05-16 Silverbrook Res Pty Ltd Printing cartridge with barcode identification
US7705891B2 (en) * 1997-07-15 2010-04-27 Silverbrook Research Pty Ltd Correction of distortions in digital images
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
AUPO801997A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Media processing method and apparatus (ART21)
US6948794B2 (en) 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US6985207B2 (en) * 1997-07-15 2006-01-10 Silverbrook Research Pty Ltd Photographic prints having magnetically recordable media
AUPO798697A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Data processing method and apparatus (ART51)
AUPO850597A0 (en) 1997-08-11 1997-09-04 Silverbrook Research Pty Ltd Image processing method and apparatus (art01a)
AUPO797897A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Media device (ART18)
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US6820968B2 (en) * 1997-07-15 2004-11-23 Silverbrook Research Pty Ltd Fluid-dispensing chip
US7050143B1 (en) * 1998-07-10 2006-05-23 Silverbrook Research Pty Ltd Camera system with computer language interpreter
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US9092595B2 (en) 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US6002449A (en) * 1997-10-15 1999-12-14 Zilog, Inc. Integrated television processor
WO1999021080A2 (en) * 1997-10-21 1999-04-29 Koninklijke Philips Electronics N.V. Signal processing device and method of planning connections between processors in a signal processing device
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
JP3573406B2 (ja) * 1999-02-26 2004-10-06 キヤノン株式会社 画像処理装置
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
JP2004506261A (ja) 2000-06-13 2004-02-26 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト パイプラインctプロトコルおよびct通信
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US9141390B2 (en) 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US20070299993A1 (en) * 2001-03-05 2007-12-27 Pact Xpp Technologies Ag Method and Device for Treating and Processing Data
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US7996827B2 (en) * 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) * 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
WO2003060747A2 (de) 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
EP2043000B1 (de) * 2002-02-18 2011-12-21 Richter, Thomas Bussysteme und Rekonfigurationsverfahren
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US7394284B2 (en) 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
JP2006524850A (ja) * 2003-04-04 2006-11-02 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理方法およびデータ処理装置
EP1676208A2 (en) * 2003-08-28 2006-07-05 PACT XPP Technologies AG Data processing device and method
US8250503B2 (en) * 2006-01-18 2012-08-21 Martin Vorbach Hardware definition method including determining whether to implement a function as hardware or software
US20090228463A1 (en) * 2008-03-10 2009-09-10 Cramer Richard D Method for Searching Compound Databases Using Topomeric Shape Descriptors and Pharmacophoric Features Identified by a Comparative Molecular Field Analysis (CoMFA) Utilizing Topomeric Alignment of Molecular Fragments
GB201108598D0 (en) 2011-05-20 2011-07-06 Shotter Nicholas R Front suspension system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE794862A (fr) * 1972-02-01 1973-08-01 Siemens Ag Dispositif de commande a microprogrammes
JPS52120640A (en) * 1976-04-02 1977-10-11 Toshiba Corp Micro program control system
US4363104A (en) * 1980-09-22 1982-12-07 Hughes Aircraft Company Imaging system having multiple image copying and hierarchical busing
US4365104A (en) * 1981-06-26 1982-12-21 Mobil Oil Corporation Para-selective zeolite catalysts treated with sulfur compounds
GB2141847B (en) * 1983-05-06 1986-10-15 Seiko Instr & Electronics Matrix multiplication apparatus for graphic display
GB8401805D0 (en) * 1984-01-24 1984-02-29 Int Computers Ltd Data processing apparatus
JPH0712206B2 (ja) * 1984-10-01 1995-02-08 日本放送協会 映像信号処理用基本装置
CA1283738C (en) * 1985-11-13 1991-04-30 Atsushi Hasebe Data processor
US4790026A (en) * 1985-12-31 1988-12-06 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Programmable pipelined image processor
US4797740A (en) * 1986-06-10 1989-01-10 Nec Corporation Real-time video signal processing device capable of typically executing interframe coding
US4853784A (en) * 1988-02-19 1989-08-01 The Grass Valley Group, Inc. Video switcher with independent processing of selected video signals

Also Published As

Publication number Publication date
DE68909425T2 (de) 1994-04-07
FI890066A (fi) 1989-07-12
US5103311A (en) 1992-04-07
EP0325310A1 (en) 1989-07-26
ES2047103T3 (es) 1994-02-16
DE68909425D1 (de) 1993-11-04
EP0325310B1 (en) 1993-09-29
FI890066A0 (fi) 1989-01-06
HK20295A (en) 1995-02-24
FI94991B (fi) 1995-08-15
NL8800053A (nl) 1989-08-01
KR890012232A (ko) 1989-08-25
JP3295077B2 (ja) 2002-06-24
JPH01217575A (ja) 1989-08-31

Similar Documents

Publication Publication Date Title
FI94991C (fi) Videoprosessorijärjestelmä sekä kuvannäyttöjärjestelmä, jotka on varustettu tällaisella videoprosessorijärjestelmällä
EP0325314B1 (en) Data processor system and video processor system provided with such a data processor system
AU622710B2 (en) Asynchronous time division switching arrangement and a method of operating same
US6480921B1 (en) Reducing internal bus speed in a bus system without reducing readout rate
US3979733A (en) Digital data communications system packet switch
US4941141A (en) Time division switching for multi-channel calls using two time switch memories acting as a frame aligner
KR960004325B1 (ko) 디지탈 데이타 메모리 시스템
KR100303574B1 (ko) 다중-포트 공용 메모리 인터페이스 및 관련 방법
US3715505A (en) Time-division switch providing time and space switching
KR950010458B1 (ko) 디지탈 데이타 메모리 시스템
JPH03501553A (ja) 2次元ピクセル補間器および2次元で補間されたピクセル値を生成する方法
EP0398881A1 (en) MEMORY CONTROL UNIT AS A VIDEO SIGNAL PROCESSOR.
JPH01177239A (ja) パケット集線装置及びパケット交換機
US7343388B1 (en) Implementing crossbars and barrel shifters using multiplier-accumulator blocks
US4207435A (en) Channel translators for use in time division digital exchangers
US5343467A (en) Space/time switching element having input/output circuits each separately switchable between two or more bit rates
CA2092664C (en) High bit rate cell switching element in cmos technology
EP1606716B1 (en) Crossbar switch, method and program for controlling operation thereof
EP0035926B1 (fr) Système de commutation de signalisation dans un réseau de commutation temporelle, et réseau de commutation temporelle comportant un tel système
US5257260A (en) Expanding switching capability of a time division communication system by multiplexing groups of circuits into successions
EP0521301A2 (en) Flexible interface system for interfacing different complements of port circuits to a PCM telephony switching system
EP0295751B1 (en) Multi-mode memory device
CA2109007C (en) Time slot assigner for communication system
US6465989B1 (en) Apparatus for integrating switch ports in an ATM switching system
KR19980018678A (ko) 메모리 회로

Legal Events

Date Code Title Description
HC Name/ company changed in application

Owner name: PHILIPS ELECTRONICS N.V.

BB Publication of examined application
MM Patent lapsed
MM Patent lapsed

Owner name: PHILIPS ELECTRONICS N.V.