JP3573406B2

JP3573406B2 - 画像処理装置

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Publication number: JP3573406B2
Application number: JP05164799A
Authority: JP
Inventors: 和之繁田
Original assignee: Canon Inc
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Priority date: 1999-02-26
Filing date: 1999-02-26
Publication date: 2004-10-06
Anticipated expiration: 2019-02-26
Also published as: JP2000250508A; US6912000B1

Description

【０００１】
【発明の属する技術分野】
本発明は、ディスプレイなどの画像表示装置や、デジタルカメラ、ビデオカメラ等の撮像素子などの画像処理部で用いられる画像処理装置に関し、特に、Ｒ，Ｇ，Ｂなどの色ごとの複数の画像処理系統からなる画像処理装置に関するものである。
【０００２】
【従来の技術】
近年のディスプレイやデジタルカメラ、ビデオカメラ等の撮像素子の高解像度化に伴い、その画像処理部で用いられる演算用のメモリ容量の増加が進んでいる。例えばＸＧＡ（１０２４×７６８画素）の解像度で８ビットの階調の画像を扱う場合、Ｒ（赤）Ｇ（緑）Ｂ（青）各色で６．３Ｍｂｉｔ／１フレーム（１フレーム＝１画面）となる。６０Ｈｚの動画の場合、３７８Ｍｂｉｔ／ｓの色毎の処理速度である。
【０００３】
こうした画像処理をリアルタイムで処理する際に、１つの１画面分のメモリで書込み・読みだし動作をくり返し切り換えて実行すると、高速の画像処理スピードが必要とされ、ハード的な負担が大きくなる。
【０００４】
そこで、別の１画面分のメモリを用意して、２つ以上のメモリを一定期間毎に書込みと読みだしを交互に切り換えて実行することにより画像処理のスピードを軽減する場合がある。
【０００５】
また、画像撮像素子や表示素子の高機能化や高画質化の為に、こうした１画面分以上のメモリを必要とする機能が複数存在する場合もある。
【０００６】
このように、現在の画像処理装置は、２つ以上のフレームメモリを別々に制御する必要性が高まってきている。
【０００７】
従来例として図２にこうした画像処理部の１例を示す。同図において、８２、８３、８４は赤、緑、青の色別の画像信号処理系である。各数字の後ろのＲ，Ｇ，Ｂのアルファベットはそれぞれ赤、緑、青の色の信号を処理する系に属することを表している。
【０００８】
１Ｒ、１Ｇ、１Ｂは画像の入力端子であり、この例では８ビットのデータ幅として示している。２Ｒ、２Ｇ、２Ｂは画像の出力端子であり、この例では８ビットのデータ幅として示している。
【０００９】
３Ｒ’、３Ｇ’、３Ｂ’は、信号処理部としての集積回路（画像処理ＩＣ）である。４Ｒ、４Ｇ、４Ｂ、５Ｒ、５Ｇ、５Ｂ、６Ｒ、６Ｇ、６Ｂは画像を記憶するためのフレームメモリである。１０Ｒ、１０Ｇ、１０Ｂ、１１Ｒ、１１Ｇ、１１Ｂ、１２Ｒ、１２Ｇ、１２Ｂは各１６ビット幅をもつメモリの制御配線であり、メモリ用のクロック、ライト制御、リード制御、チップセレクト、アドレス指定等を行う信号線群である。また、１３Ｒ、１３Ｇ、１３Ｂ、１４Ｒ、１４Ｇ、１４Ｂ、１５Ｒ、１５Ｇ、１５Ｂは、各１６ビット幅をもつデータの入出力用配線である。７は信号処理ＩＣ（３Ｒ、３Ｇ、３Ｂ）の基本クロック入力端子であり、８は水平同期信号、９は垂直同期信号の入力端子である。
【００１０】
１Ｒ、１Ｇ、１Ｂで入力した画像データは３Ｒ’、３Ｇ’、３Ｂ’の信号処理ＩＣの中で４Ｒ、４Ｇ、４Ｂ、５Ｒ、５Ｇ、５Ｂ、６Ｒ、６Ｇ、６Ｂのメモリにデータを書込み、また読み出しながらデジタル的な演算結果を２Ｒ、２Ｇ、２Ｂに出力する。
【００１１】
ここで、例として画像処理のスピードを軽減する目的で、メモリ４Ｒ、４Ｇ、４Ｂと５Ｒ、５Ｇ、５Ｂを一定期間毎に書込みと読みだしを交互に切り換えて実行する補完的な役割を持つメモリとする。また、高機能化や高画質化の為に、メモリ６Ｒ、６Ｇ、６Ｂはメモリ４Ｒ、４Ｇ、４Ｂおよび５Ｒ、５Ｇ、５Ｂと、異なる高機能の為の画像処理に用いるとする。
【００１２】
この場合、メモリ４Ｒ、４Ｇ、４Ｂが制御線群１０Ｒ、１０Ｇ、１０Ｂで書込み制御が行われ、データがデータ線群１３Ｒ、１３Ｇ、１３Ｂを介して書き込まれているときに、メモリ５Ｒ、５Ｇ、５Ｂが制御線群１１Ｒ、１１Ｇ、１１Ｂで読み出し制御が行われ、データがデータ線群１４Ｒ、１４Ｇ、１４Ｂを介して読み出される。また、メモリ６Ｒ、６Ｇ、６Ｂはメモリ４Ｒ、４Ｇ、４Ｂおよび５Ｒ、５Ｇ、５Ｂのメモリ動作状態とは関連なく、制御線群１２Ｒ、１２Ｇ、１２Ｂの指示に従い、データ線群１５Ｒ、１５Ｇ、１５Ｂを介して書込み・読み出しが行われる。
【００１３】
このとき、同じ色の画像処理系統である４Ｒ、５Ｒ、６Ｒのメモリの動作を考えると、それぞれ、異なるタイミングで動作し、制御が行われている。
【００１４】
また、別の色の画像処理系統の４Ｒに相当する４Ｇ，４Ｂを考えると、４Ｒと同じタイミングで動作、制御されている。
【００１５】
図３は、こうした画像処理部を組込んだコンピュータ用の画像表示装置のブロック図を示す。１７Ｒ、１７Ｇ、１７Ｂは各赤（Ｒ），緑（Ｇ），青（Ｂ）の画像信号の入力端子であり、１７Ｈ，１７Ｖはそれぞれ、ＨＤ（水平同期信号）、ＶＤ（垂直同期信号）の入力端子である。１８Ｒ、１８Ｇ、１８ＢはＡＤコンバータであり、２０は図２で示した画像処理部、２１Ｒ、２１Ｇ、２１ＢはＤＡコンバータ、２２はＣＲＴや液晶などの画像表示部である。２３Ｒ、２３Ｇ、２３Ｂは画像表示部の信号入力端子である。
【００１６】
また、１９はＨＤ（水平同期信号）をうけて、入力信号と同期したクロックを作り出すＰＬＬ回路である。このクロックとＨＤ，ＶＤを受けて、画像処理ＩＣほかＡＤ，ＤＡ、画像表示部等の駆動パルスを作り出すが、ここではＡＤ，ＤＡ、画像表示部等の駆動パルスを作り出す部分は、省略している。
【００１７】
１７Ｒ、１７Ｇ、１７Ｂで入力した信号は、１８Ｒ、１８Ｇ、１８Ｂでデジタル信号に変換され、画像処理部で画像を加工された後、２１Ｒ、２１Ｇ、２１Ｂで再びアナログ信号に変換され、画像表示部に入力し、画像が表示される。
【００１８】
ここで、２２の画像表示部としては、たとえば液晶パネルなどがあげられる。図４に一般的な液晶パネルの構造を示す。同図において、２３が水平方向の走査回路としてのシフトレジスタ（ＨＳＲ）であり、２４がそのスタートパルス（ΦＨＳＴ）、２５が水平方向のシフトクロック（ΦＨＣＫ）である。また、２６が垂直方向の走査回路としてのシフトレジスタ（ＶＳＲ）であり、２７がそのスタートパルス（ΦＶＳＴ）、２８が水平方向のシフトクロック（ΦＶＣＫ）である。２９が液晶パネルの映像入力端子であり、３０が共通信号線である。３２が垂直信号線であり、３１および３４がＭＯＳトランジスタで構成された転送スイッチである。３３がゲート線であり、３５が液晶セル、３６が電荷を保持する為の容量である。また、３７が液晶の対向電極（共通電極）である。
【００１９】
入力した映像信号は、水平シフトレジスタ（ＨＳＲ）２３で順次選択され、転送スイッチ３１を介して、垂直信号線３２に転送される。このとき、垂直シフトレジスタ（ＶＳＲ）２６は、あるゲート線３３を選択しており、この結果、水平シフトレジスタ（ＨＳＲ）２３と垂直シフトレジスタ（ＶＳＲ）２６でマトリックス的に選択された転送スイッチ３４が開き、対向電極の電位に対して、液晶セル３５、保持容量３６に、画素の信号が充電され、画素表示が行われる。
【００２０】
特に、このような画像表示装置は、前述したフレームメモリを複数使用し、高機能化、多機能化、高速化を行う必要性が高まっている。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来例においては、以下のような問題点があった。たとえば赤色（Ｒ）の画像処理ＩＣ（３Ｒ）だけ考えると、メモリの制御出力が１３Ｒ，１４Ｒ，１５Ｒで１６×３＝４８本、データの入出力線が１６×３＝４８本と、ＩＣとメモリ間の配線だけで９６本となってしまう。これに加えて、信号の入出力端子（１Ｒ，２Ｒ）やクロック、同期信号、駆動パルスやその他の制御パルス、電源，ＧＮＤをいれると、１つのＩＣからの入出力ピンの数が増大し、ＩＣのパッケージや実装基板のサイズが大きくなるばかりか、場合によってはＱＦＰのような一般的なＩＣパッケージでは、ピン数が足りず、ＢＧＡ（ボールグリッドアレー）などの特殊な形状のパッケージになり、実装上特殊な工程が必要となる場合があり、これらはコスト上昇の要因につながる。
【００２２】
［発明の目的］
本出願に関わる発明の目的は、画像処理ＩＣのメモリ制御信号を出力するピン数を減らし、メモリの多い大規模な回路においても、安価な画像処理装置を実現することにある。また、これを実用する際に、高速で、大規模な回路においても、よりタイミング的なマージンが広く安定動作を行う為の画像処理装置を実現することにある。
【００２３】
【課題を解決するための手段】
本発明の画像処理装置は、赤、青、緑の色別などに別れた複数の画像処理系統からなる画像処理装置において、各画像処理系統は、同一の画像処理ＩＣと複数の、画像フレームを記憶する手段としてのメモリを含んで構成され、このうち、少なくとも２つ以上のメモリがタイミングの異なる動作をしている画像処理装置において、この前記画像処理ＩＣは、複数の、異なるメモリを制御する制御用タイミング発生部を有して、このうち、少なくとも２つ以上のメモリ制御タイミングを切り替えて出力する切替回路部を有して、異なる画像処理系統の同じ動作のメモリを制御することを特徴とする。
【００２４】
また、この時の選択出力するメモリの制御バス全体は、その出力する画像処理ＩＣから出力し分岐する分岐点から、各色のメモリまで達する配線の長さを均等長にしたことを特徴とする。
【００２５】
［作用］
上記発明により、１つの画像処理ＩＣが出力するメモリの制御信号の出力数を減らすことが可能となり、ＩＣおよび回路基板のコストを低減できる。また、メモリ制御バス全体の配線の長さの均等化により、上記構成を用いた大規模な回路でも、広いタイミングマージンを確保した安定な動作を実現する。
【００２６】
本発明は、透過型、反射型の表示装置、液晶表示装置、ＰＤＰ（プラズマディスプレー）等の画像表示装置やＣＣＤやＣＭＯＳ型の２次元撮像素子、Ｖｉｄｅｏ信号のキャプチャーボード等のデジタル画像処理を伴なうあらゆる画像処理装置に適用可能である。
【００２７】
【実施例】
［実施例１］
以下、本発明の実施例について、図面を用いて説明する。
【００２８】
本発明の第１の実施例の説明図を図１および図５に示す。図１は、本発明を用いた画像処理ＩＣのブロック図である。また、図５は、このＩＣ（３Ｒ、３Ｇ、３Ｂ）とデータ記憶手段としてのメモリを用いた画像処理部のブロック図である。
【００２９】
図１において、１は図２における１Ｒ、１Ｇ、１Ｂに相当する画像の入力端子である。２は図２における２Ｒ、２Ｇ、２Ｂに相当する画像の出力端子である。
【００３０】
７は信号処理ＩＣ（３Ｒ、３Ｇ、３Ｂ）の基本クロック（ＣＬＫ）入力端子であり、８は水平同期信号（ＨＤ）、９は垂直同期信号（ＶＤ）の入力端子である。
【００３１】
５０、５１、５２は入力した画像信号を演算処理するブロック１、２、３であり、ここでは５１がフレームメモリを介して画像を加工する部分である。１３、１４、１５は各１６ビットデータＤ１（０：１５）、Ｄ２（０：１５）、Ｄ３（０：１５）をメモリとやり取りする為のデータバスである。
【００３２】
５９、６０は演算処理ブロック２の入力および出力端子である。
【００３３】
５３はクロック（ＣＬＫ）、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）をもちいて、クロックをカウントするカウンター部分であり、５４はこのカウンター出力をデコードして演算処理用タイミングを発生させる部分、５５はこのカウンター出力をデコードしてメモリ１制御用タイミングを発生させる部分、５６はこのカウンター出力をデコードしてメモリ２制御用タイミングを発生させる部分、５７はこのカウンター出力をデコードしてメモリ３制御用タイミングを発生させる部分である。５５、５６、５７から出力する１６ビットのメモリ制御信号ＡＡ（０：１５）、ＡＢ（０：１５）、ＡＣ（０：１５）は、５８のメモリ制御信号選択回路で選択され、選択結果をＡ（０：１５）として、メモリ制御出力端子１６から出力する。メモリ制御信号の選択は、３８および３９の選択切替信号入力端子から入力する信号ＳＥＬ１，ＳＥＬ２で行う。
【００３４】
図５において、１Ｒ、１Ｇ、１Ｂは画像の入力端子であり、この例では８ビットのデータ幅として示している。２Ｒ、２Ｇ、２Ｂは画像の出力端子であり、この例では８ビットのデータ幅として示している。
【００３５】
３Ｒ、３Ｇ、３Ｂは、図１で示した信号処理用集積回路（ＩＣ）である。４Ｒ、４Ｇ、４Ｂ、５Ｒ、５Ｇ、５Ｂ、６Ｒ、６Ｇ、６Ｂは画像を記憶するためのフレームメモリである。１６Ｒ、１６Ｇ、１６Ｂは各信号処理ＩＣで選択されたメモリ制御信号を伝送する各１６ビット幅をもつメモリの制御バスであり、メモリ用のクロック、ライト制御、リード制御、チップセレクト、アドレス指定等を行う信号線群である。
【００３６】
メモリ制御バス１６Ｒは、メモリ４Ｒ、４Ｇ、４Ｂを制御する。メモリ制御バス１６Ｇは、メモリ５Ｒ、５Ｇ、５Ｂを制御する。メモリ制御バス１６Ｂは、メモリ６Ｒ、６Ｇ、６Ｂを制御する。
【００３７】
また、１３Ｒ、１３Ｇ、１３Ｂ、１４Ｒ、１４Ｇ、１４Ｂ、１５Ｒ、１５Ｇ、１５Ｂは、各１６ビット幅をもつデータの入出力用バスである。７は信号処理ＩＣ（３Ｒ、３Ｇ、３Ｂ）の基本クロック入力端子であり、８は水平同期信号、９は垂直同期信号の入力端子である。
【００３８】
３８、３９は、メモリ制御信号の選択を行う選択切替信号入力端子であり、選択信号ＳＥＬ１，ＳＥＬ２を入力する。
【００３９】
メモリの制御信号の選択回路の例を図６に、この回路の動作表を図６（ａ）の表１に示す。１６−１から１６−１５までは、メモリ制御出力バス１６Ｒ、１６Ｇ、１６Ｂの各線を表す。３８および３９の選択切替信号入力端子から入力する信号ＳＥＬ１，ＳＥＬ２に対して、図６（ａ）の表１に従い、出力をメモリ制御信号ＡＡ（０：１５）、ＡＢ（０：１５）、ＡＣ（０：１５）から１つをＡ（０：１５）として選択し、メモリ制御出力バス１６Ｒ、１６Ｇ、１６Ｂから出力する。
【００４０】
図１０（ａ）および図１０（ｂ）にこのメモリ制御バスの配線の概念図を示す。８２は終端抵抗を、８３は終端電位を示している。７８がメモリ制御バスを示しており、信号処理ＩＣ３Ｒを出力したメモリバス１６Ｒ（図５に示す）は７８のように配線された後、分岐点で７９、８０、８１に分岐してメモリ４Ｒ、４Ｇ、４Ｂにそれぞれ配線される。ここで、分岐後の７９、８０、８１の長さを等長配線にしたスター配線をメモリ制御バスのすべての線に適用することにより、不要な反射の影響を減らし、また、インピーダンス整合を取りやすくするとともに、ディレイを等しくして、動作マージンおよび安定性を確保している。
【００４１】
メモリ制御バスには、実際には前述したようにメモリ用のクロック、ライト制御、リード制御、チップセレクト、アドレス指定等を行う信号線群から構成される。このため、特にクロックなどの速いスピードの配線は伝送特性をよくする為に、図１０（ａ）のように終端抵抗によるインピーダンス整合をとる。しかし、その他の配線については、メモリ制御バスすべてを終端することが、配置上の問題や、出力バッファの能力等の制約で現実的でなく、また、その必要性も低い為、図１０（ｂ）のように配線（もしくは直列抵抗等を加えて）によるインピーダンス整合のみで配線を行っている。実際には、図１０（ａ）と図１０（ｂ）を組み合わせた配線を行いバス全体をスター配線している。従来、画像処理ＩＣのマスタークロック１本等の要所にスター配線を適用した例はあるが、バス全線をスター配線にした物はなかった。しかし、本発明で、たとえば１６ビットであればメモリ制御バス１６本全部を平行にスター配線するのは、メモリ制御線をある１系統の画像処理系の画像処理ＩＣから引き出して、他の離れた画像処理系も高速で同じタイミングで処理をする為に、スキューが少なく、また波形もリンギングの少ないメモリ制御信号を得るためである。
【００４２】
ここでは動作例として、現在のフレームの１フレーム前と２フレーム前の画面を、現在のフレームと加算平均して表示する回路を考える。図１の５１の演算ブロックは、図８に示す回路とする。画像処理をリアルタイムで処理する際に、１つの１画面分のメモリで書込み・読みだし動作をくり返し切り換えて実行すると、高速の画像処理スピードが必要とされ、ハード的な負担が大きくなるので、３画面分のメモリを用意して、３つのメモリを書込みと読みだしを交互に切り換えて実行することにより画像処理のスピードを軽減する。ここで、６１はメモリのデータバス切替回路であり、６２は３フレームのデータを加算平均する回路である。
【００４３】
図９に動作を説明する図を、また図７にタイミングチャートを示す。
【００４４】
図７において、４０は垂直の同期信号である。４１は、メモリ４Ｒ，４Ｇ，４Ｂの書込み制御信号であり、４２はメモリ４Ｒ，４Ｇ，４Ｂの読み出し制御信号であり、両者をあわせたものが、メモリ制御バス１６Ｒを介する信号ＡＡ（０：１５）である。４３は、メモリ５Ｒ，５Ｇ，５Ｂの書込み制御信号であり、４４はメモリ５Ｒ，５Ｇ，５Ｂの読み出し制御信号であり、両者をあわせたものが、メモリ制御バス１６Ｂを介する信号ＡＢ（０：１５）である。４５は、メモリ６Ｒ，６Ｇ，６Ｂの書込み制御信号であり、４６はメモリ６Ｒ，６Ｇ，６Ｂの読み出し制御信号であり、両者をあわせたものが、メモリ制御バス１６Ｒを介する信号ＡＣ（０：１５）である。４７は、メモリ４Ｒ，４Ｇ，４Ｂのデータバスを読み書きされる信号を表す。４８は、メモリ５Ｒ，５Ｇ，５Ｂのデータバスを読み書きされる信号を表す。４９は、メモリ６Ｒ，６Ｇ，６Ｂのデータバスを読み書きされる信号を表す。いずれも、ＩＮがメモリに書かれるデータであり、ＯＵＴがメモリから読み出されるデータである。
【００４５】
演算ブロック５１（図１に示す）に入力した現在の画像信号６５（図９に示す）はデータバス切替回路６１（図８に示す）により、１３か１４か１５のいずれかの選択されたデータバスに接続されたメモリに出力されるとともに、加算平均回路６２（図８に示す）に入力する。また、現在の信号が出力されていない１３、１４、１５のうちの残りの２系統のデータバスからは現在のフレームの１フレーム前６４（図９に示す）と２フレーム前６３のデータがメモリから入力され、加算平均回路６２で現在のフレームと加算平均された画像６６が得られる。
【００４６】
ここで、図５の３Ｒ、３Ｇ、３ＢのうちのたとえばＲ（赤）の系の動作をみると、３Ｒに接続される３系統のフレームメモリ４Ｒ、５Ｒ、６Ｒの動作を考えると、ｎフレーム目には４１の書き込み信号により４Ｒが書き込まれるとともに、４４、４６の読み出し信号で５Ｒ、６Ｒからその１フレーム前と２フレーム前の画像情報が読み出される。次のｎ＋１フレーム目には、４３の書き込み信号により５Ｒが書き込まれるとともに、４２、４６の読み出し信号で４Ｒ、６Ｒからその１フレーム前と２フレーム前の画像情報が読み出される。その次のｎ＋２フレーム目には、４５の書き込み信号により６Ｒが書き込まれるとともに、４２、４４の読み出し信号で４Ｒ、５Ｒからその１フレーム前と２フレーム前の画像情報が読み出される。このようにして、３フレーム周期で順番にメモリに書き込まれては２フレーム読み出すという動作を時分割で繰り返している。したがって、４Ｒ、５Ｒ、６Ｒのメモリ動作は同じ時刻には異なる動作をさせるため、図５の１６Ｒ、１６Ｇ、１６Ｂでそれぞれ異なる制御を行っている。
【００４７】
一方、別の色の系の動作を考えると、Ｇ（緑）、Ｂ（青）の系は、扱っている映像信号は異なるものの、時間的な動作はＲ（赤）の系と同じ様に３フレーム周期でメモリを時分割駆動させている点では同じである。
【００４８】
このため、各色の同じ役割のメモリ（４Ｒに対して４Ｇと４Ｂ、５Ｒに対して５Ｇと５Ｂ、６Ｒに対して６Ｇと６Ｂ）は、それぞれ同一の制御線１６Ｒ、１６Ｇ、１６Ｂに接続されるとともに、各色の信号処理ＩＣ３Ｒ、３Ｇ、３Ｂが、その内の１種類の制御信号のみを選択出力して受け持つように構成されている（３ＲのＩＣは１６Ｒの制御線を受け持ち、３ＧのＩＣは１６Ｇの制御線を受け持ち、３ＢのＩＣは１６Ｂの制御線を受け持つ。）。
【００４９】
これにより、９つのメモリの制御線を３系統に減らすことができるため、各信号処理ＩＣのメモリ制御バスを３系統から１系統に削減でき、信号処理ＩＣのパッケージや回路基板の選択の幅が広がるとともに、コストダウンが図れる。
【００５０】
また、メモリ制御バス全体を、分岐後の配線長さを同じ長さにしたスター配線とすることにより、大規模な回路でも、広いタイミングマージンを確保した安定な動作を実現する。
【００５１】
［実施例２］
図１１に、第２の実施例としての、信号処理ＩＣのブロック図を示す。ここでは、画像撮像素子や表示素子の高機能化や高画質化の為に、３つの画面分メモリを用いて、３つの異なる機能を実現する回路を例を示す。こうした、演算の種類としては、動き検出、解像度変換、輪郭抽出、画像合成、ピクチャーインピクチャー、画像補正等があげられる。
【００５２】
図１１において、実施例１の図１と異なる点は、５０、５１、５２、６７は入力した画像信号を演算処理するブロック１、２、３、４であり、ここでは５１、５２、６７がフレームメモリを介して画像を加工する部分であり、ここでは、各演算処理ブロックに１系統づつメモリが接続され、３系統が異なった処理を異なったタイミングで行っている点である。
【００５３】
ここでは、ディスプレイを例に上げる。たとえば、５０は入力画像信号のガンマを制御するブロックであり、階調性を改善する。５１は、入力画像信号の表示フォーマットを、表示素子の画素数に合わせて変換する解像度変換部分であり、拡大、縮小するためにフレームメモリを用いている。また、５２は画像のうえにオンスクリーンディスプレイ機能を用いメニュー画面を合成して表示するブロックであり、メニュー画面などのグラフィックデータをフレームメモリ上に展開して、この演算ブロックで合成する。また、６７ではフレームメモリ上に別の入力画像を用意して、この演算ブロックで合成を行うことにより、子画面表示を行うブロックである。
【００５４】
本実施例でも、画像処理ブロックは図５の構成であり、図６のメモリ制御信号の選択回路と、図１０のメモリ制御バスのスター配線構造は共通としている。
【００５５】
図１１において、１は図２における１Ｒ、１Ｇ、１Ｂに相当する画像の入力端子である。２は図２における２Ｒ、２Ｇ、２Ｂに相当する画像の出力端子である。７は信号処理ＩＣ（３Ｒ、３Ｇ、３Ｂ）の基本クロック（ＣＬＫ）入力端子であり、８は水平同期信号（ＨＤ）、９は垂直同期信号（ＶＤ）の入力端子である。
【００５６】
５０、５１、５２、６７は入力した画像信号を演算処理するブロック１、２、３、４であり、ここでは５１、５２、６７がフレームメモリを介して画像を加工する部分である。ここでは、各演算処理ブロックに１系統づつメモリが接続され、３系統が異なった処理を異なったタイミングで行っている。このため、実施例１のように、２系統でフレーム情報を読みだしに使っている間に、１系統を書込みに使うというような時分割でのメモリの使い分けができないので、各演算ブロックにＦＩＦＯ（ＦａｓｔＩｎＦａｓｔＯｕｔ）型のラインメモリを必要分もち、バッファリングしながら、１系統のメモリで１種類の演算を所定期間でメモリの書込み読み出しを切り替えて行う。
【００５７】
１３、１４、１５は各１６ビットデータＤ１（０：１５）、Ｄ２（０：１５）、Ｄ３（０：１５）をメモリとやり取りする為のデータバスである。
【００５８】
５９、６０は演算処理ブロック２の入力および出力端子である。
【００５９】
５３はクロック（ＣＬＫ）、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）をもちいて、クロックをカウントするカウンター部分であり、５４はこのカウンター出力をデコードして演算処理用タイミングを発生させる部分、５５はこのカウンター出力をデコードしてメモリ１制御用タイミングを発生させる部分、５６はこのカウンター出力をデコードしてメモリ２制御用タイミングを発生させる部分、５７はこのカウンター出力をデコードしてメモリ３制御用タイミングを発生させる部分である。５５、５６、５７から出力する１６ビットのメモリ制御信号ＡＡ（０：１５）、ＡＢ（０：１５）、ＡＣ（０：１５）は、５８のメモリ制御信号選択回路で選択され、選択結果をＡ（０：１５）として、メモリ制御出力端子１６から出力する。メモリ制御信号の選択は、３８および３９の選択切替信号入力端子から入力する信号ＳＥＬ１，ＳＥＬ２で行う。
【００６０】
また、このときのタイミングチャートを図１２に示す。図１２において、６８は水平の同期信号である。６９は、メモリ４Ｒ，４Ｇ，４Ｂの書込み制御信号であり、７０はメモリ４Ｒ，４Ｇ，４Ｂの読み出し制御信号であり、両者をあわせたものが、メモリ制御バス１６Ｒを介する信号ＡＡ（０：１５）である。７１は、メモリ５Ｒ，５Ｇ，５Ｂの書込み制御信号であり、７２はメモリ５Ｒ，５Ｇ，５Ｂの読み出し制御信号であり、両者をあわせたものが、メモリ制御バス１６Ｂを介する信号ＡＢ（０：１５）である。７３は、メモリ６Ｒ，６Ｇ，６Ｂの書込み制御信号であり、７４はメモリ６Ｒ，６Ｇ，６Ｂの読み出し制御信号であり、両者をあわせたものが、メモリ制御バス１６Ｒを介する信号ＡＣ（０：１５）である。７５は、メモリ４Ｒ，４Ｇ，４Ｂのデータバスを読み書きされる信号を表す。７６は、メモリ５Ｒ，５Ｇ，５Ｂのデータバスを読み書きされる信号を表す。７７は、メモリ６Ｒ，６Ｇ，６Ｂのデータバスを読み書きされる信号を表す。いずれも、ＩＮがメモリに書かれるデータであり、ＯＵＴがメモリから読み出されるデータである。
【００６１】
本実施例では、演算ブロック２と３と４は演算種類が異なるので、動作がまったく異なる。わかりやすく示すため、ここでは、６９から７７で示すように画面の書き込みと読み出しの動作タイミングを変えて示している。演算ブロック２では、６９のように１水平期間中に２行分メモリに書き込むとともに、７０のように次の１水平期間中に２行分読み出すことで１フレーム期間内に１画面をメモリに書き込み、解像度を変えて、読み出しを行っている。演算ブロック３では、７１のように１／２水平期間中に１行分メモリに書き込むとともに、７２のように次の１／２水平期間中に１行分読み出すことで１フレーム期間内に画像信号にオンスクリーン画面を合成している。演算ブロック４では、７３のように１／４水平期間中に１／２行分メモリに書き込むとともに、７４のように次の１／４水平期間中に１／２行分読み出すことで１フレーム期間内に子画面画像を合成している。
【００６２】
したがって、本実施例においても図５における４Ｒ、５Ｒ、６Ｒのメモリ動作は同じ時刻には異なる動作をさせるため、図５の１６Ｒ、１６Ｇ、１６Ｂでそれぞれ異なる制御を行っている。
【００６３】
一方、別の色の系の動作を考えると、第一の実施例同様、Ｇ（緑）、Ｂ（青）の系は、扱っている映像信号は異なるものの、時間的な動作はＲ（赤）の系と同じ様に解像度変換、オンスクリーン表示、子画面表示させている点では同じである。
【００６４】
このため、各色の同じ役割のメモリ（４Ｒに対して４Ｇと４Ｂ、５Ｒに対して５Ｇと５Ｂ、６Ｒに対して６Ｇと６Ｂ）は、それぞれ同一の制御線１６Ｒ、１６Ｇ、１６Ｂに接続されるとともに、各色の信号処理ＩＣ３Ｒ、３Ｇ、３Ｂが、その内の１種類の制御信号のみを選択出力して受け持つように構成されている。
【００６５】
これにより、本実施例でも、９つのメモリの制御線を３系統に減らすことができるため、各信号処理ＩＣのメモリ制御バスを３系統から１系統に削減でき、信号処理ＩＣのパッケージや回路基板の選択の幅が広がるとともに、コストダウンが図れる。
【００６６】
また、メモリ制御バス全体を、分岐後の配線長さを同じ長さにしたスター配線とすることにより、大規模な回路でも、広いタイミングマージンを確保した安定な動作を実現する。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、１つの画像処理ＩＣが出力するメモリの制御信号の出力数を減らすことによりＩＣおよび回路基板のコストを低減するとともに、また、メモリ制御バス全体の配線の長さの均等化により、大規模な回路でも、広いタイミングマージンの安定な動作が確保でき、安価に高機能な画像処理装置が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明する為の、画像処理ＩＣのブロック図である。
【図２】従来例を説明する為の、画像処理装置のブロック図である。
【図３】従来例の画像処理装置を用いた、画像表示装置のブロック図である。
【図４】画像表示装置の例としての、液晶表示パネルの構成図である。
【図５】本発明の第１の実施例を説明する為の、画像処理装置のブロック図である。
【図６】本発明の第１および第２の実施例で用いられるメモリ制御信号選択回路の例、及びメモリ制御信号選択回路の動作を示す表である。
【図７】本発明の第１の実施例の、画像処理装置の動作を示すタイミングチャートである。
【図８】本発明の第１の実施例の、画像処理ＩＣ内の演算ブロックの例のブロック図である。
【図９】本発明の第１の実施例の、演算処理の説明図である。
【図１０】スター配線の概念図である。
【図１１】本発明の第２の実施例を説明する為の、画像処理ＩＣのブロック図である。
【図１２】本発明の第２の実施例の、画像処理装置の動作を示すタイミングチャートである。
【符号の説明】
１、１Ｒ、１Ｇ、１Ｂ画像入力端子
２、２Ｒ、２Ｇ、２Ｂ画像出力端子
３Ｒ、３Ｇ、３Ｂ信号処理ＩＣ
７信号処理ＩＣ（３Ｒ、３Ｇ、３Ｂ）の基本クロック（ＣＬＫ）入力端子
８水平同期信号（ＨＤ）
９垂直同期信号（ＶＤ）の入力端子
１３、１４、１５データバス
３８、３９選択切替信号入力端子
５０、５１、５２入力した画像信号を演算処理するブロック１、２、３
５３カウンター部分
５４演算処理用タイミング発生部
５５メモリ１制御用タイミング発生部
５６メモリ２制御用タイミング発生部
５７メモリ３制御用タイミング発生部
５８メモリ制御信号選択回路
５９演算処理ブロック２の入力端子
６０演算処理ブロック２の出力端子

Claims

複数の画像処理系統からなる画像処理装置において、
前記各画像処理系統は、同一の画像処理ＩＣと、複数の、画像フレームを記憶する手段としてのメモリを含んで構成され、このうち、少なくとも２つ以上のメモリがタイミングの異なる動作をしている画像処理装置であって、
前記画像処理ＩＣは、画像の演算処理部と、該演算処理用タイミングの発生部と、複数の、異なるメモリを制御する制御用タイミング発生部と、少なくとも２つ以上のメモリ制御タイミングを切り替えて出力するメモリ制御信号選択回路部と、を有することを特徴とする画像処理装置。
前記各画像処理系統内の前記画像処理ＩＣは、出力する前記メモリ制御タイミングを前記画像処理系統別に異なって選択されていることを特徴とする請求項１記載の画像処理装置。
１つの前記画像処理系統の前記画像処理ＩＣの選択されたタイミングのメモリ制御出力は、該当するタイミングの同じ系統のメモリとともに、他の画像処理系統の同じ動作タイミングのメモリも共通制御するようにバス接続されていることを特徴とする請求項１又は２記載の画像処理装置。
１つの前記画像処理系統の前記画像処理ＩＣの選択されたタイミングのメモリ制御出力は、該当するタイミングの同じ系統のメモリとともに、他の画像処理系統の同じ動作タイミングのメモリも制御するようにバス接続されてあり、
このバス接続されたメモリ制御線全体に対して、前記画像処理ＩＣから出力した後分岐して各画像処理系統の同じ動作タイミングのメモリまで達する配線の長さを均等にしたことを特徴とする請求項１〜３のいずれかに記載の画像処理装置。
前記画像処理装置は、画像表示装置の信号処理部であることを特徴とする請求項１〜４のいずれかに記載の画像処理装置。
前記画像処理装置は、画像撮像装置の信号処理部であることを特徴とする請求項１〜４のいずれかに記載の画像処理装置。