JP3062338B2

JP3062338B2 - 画像処理装置

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Publication number: JP3062338B2
Application number: JP04043891A
Authority: JP
Inventors: 隆史鈴木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-03-01
Filing date: 1992-02-28
Publication date: 2000-07-10
Anticipated expiration: 2015-07-10
Also published as: US5742406A; JPH05128242A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、例
えば複写機等において画像信号を処理する画像処理装置
に関する。

【０００２】

【従来の技術】図１は一般的なフルカラーデイジタル複
写機の信号処理の流れを表すブロツク図である。ＣＣＤ
５２０１上に結像された画像は、３つのラインセンサに
おいて光電変換され、それぞれＲ成分、Ｇ成分、Ｂ成分
の読取信号として、増幅機、サンプルホールドの回路、
Ａ／Ｄ変換器５２０２に入力される。そして各色８ビツ
トのデイジタル画像信号がＡ／Ｄ変換器５２０２から出
力される。デイジタル画像信号には画像処理群５２０３
において、シエーデイング補正やｌｏｇ変換などの様々
な画像処理がＲＯＭ、ＲＡＭ、ＣＰＵなどで構成される
制御部５２００の制御の基にほどこされている。

【０００３】画像処理群５２０３では次式によりｌｏｇ
変換が入つているため、ＲＧＢ信号はＣＭＹ信号に変換
されており、画像処理群５２０３の出力はＣＭＹ信号と
なつている。即ち、

【０００４】

【数１】である。また黒抽出部５２０４においては、このＣＭＹ
信号に含まれる黒成分Ｋが次式のように決定される。即
ち、Ｋ＝ｍｉｎ（Ｃ，Ｍ，Ｙ）である。このＫを加えた４色の濃度信号Ｃ，Ｍ，Ｙ，Ｋ
はＵＣＲ／マスク部５２０５において下色除去されると
ともにプリンタ５２０２の現像材の色にごりを除去すべ
く次式により演算される。即ち、

【０００５】

【数２】ここでａ₁₁〜ａ₁₄，ａ₂₁〜ａ₂₄，ａ₃₁〜ａ₃₄，ａ₄₁〜ａ
₄₄はあらかじめ定められた色にごり除去のためのマスキ
ング係数であり、ｕ１，ｕ２，ｕ３はＫ成分をＭ，Ｃ，
Ｙの色成分から除去するためのＵＣＲ係数である。ここ
で、Ｍ’，Ｃ’，Ｙ’，Ｋ’は制御部５２００からの２
ビツトの現像色信号ＰＨＡＳＥによつて１つが選択さ
れ、Ｖ１信号として出力される。ＰＨＡＳＥ信号の０，
１，２，３に対応してＭ’，Ｃ’，Ｙ’，Ｋ’が選択さ
れる。

【０００６】ガンマ（以下「γ」という）変換部５２０
６においては、画像の濃度変換を行う。γ変換部５２０
６はＲＯＭで構成されており、８ビツトのＶ１信号がＲ
ＯＭのアドレスとして入力され、それに対応したγ変換
出力がＲＯＭのデータ端子より８ビツトのＶ２信号とし
て出力される。Ｖ２信号は公知のデイザ法などを用いた
多値出力プリンタ５２０７に入力されプリンタ出力を得
る。

【０００７】

【発明が解決しようとしている課題】しかしながら、こ
の様な従来例の画像処理群５２０３においては、例え
ば、Ａ，Ｂ，Ｃの３つの処理がある場合、その画像処理
のハードウエアは、各処理手順に従つてシーケンシヤル
に画信号が流れるように構成されている。

【０００８】この様な構成では、処理手順がハードウエ
アに依存して決定されてしまうため、処理手法の拡張、
変更などの柔軟な対応ができなかつた。

【０００９】本発明は上記課題を解決する画像処理装置
を提供することを目的とする。

【００１０】本発明の他の目的は、画像処理にかかる処
理アルゴリズムを柔軟に変更できる画像処理装置を提供
する点にある。

【００１１】本発明の他の目的は、画像処理手法の拡張
及び変更が容易にできる画像処理装置を提供する点にあ
る。

【００１２】本発明の他の目的は、操作性を向上させた
画像処理装置を提供する点にある。

【００１３】

【課題を解決するための手段】上述した課題を解決する
ための本発明の一態様による画像処理装置は以下の構成
を備える。すなわち、複数の異なった画像処理を実行可
能な画像処理手段と、前記複数の画像処理の画像信号に
対する実行順序を設定する設定手段と、エリア信号を発
生する発生手段と、前記設定手段により設定された実行
順序と前記エリア信号にしたがって、前記複数の画像処
理の処理順序を制御する制御手段とを備える。

【００１４】また、上記の目的を達成するための本発明
の他の態様による画像処理装置は以下の構成を備える。
すなわち、それぞれが異なる画像処理を実行する複数の
画像処理部を有する画像処理手段と、画素クロックの１
周期の間に、所定数のパルスを含む基準クロックパルス
を発生する発生手段と、前記複数の画像処理部の画像信
号に対する実行順序を設定する設定手段と、前記設定手
段により設定された実行順序と前記発生手段により発生
する基準クロックパルスにしたがって、前記複数の画像
処理部の実行順序を制御する制御手段とを備え、前記画
素クロックの１周期間に含まれる前記基準クロックパル
スの数の範囲で前記画像処理手段への画像処理部の増減
が可能である。

【００１５】

【実施例】以下に添付図面を参照して、本発明の好適な
実施例を詳細に説明する。＜第１の実施例＞図２は一般的な画像処理装置の構成を
示すブロツク図であり、図３は本発明の第１の実施例に
よる画像処理装置の構成を示すブロツク図である。

【００１６】一般的には、入力画像信号Ｉinを画像処理
して出力画像信号Ｉout を得るために、図２に示される
様に、３０１で示される画像処理部、３０２で示される
画像処理部、３０３で示される画像処理部の順で、処理
（Ａ）、（Ｂ）、（Ｃ）を行える様に、画像処理群２０
３を設けている。

【００１７】このように、画像処理群２０３では、複数
種の画像処理をシーケンシャルに行うのが一般的である
が、画像処理手法の拡張、変更などの柔軟な対応の要求
に対して満足できる構成を得ることはできなかった。

【００１８】そこで、画像処理手法の拡張、変更などの
柔軟な対応を可能とする本発明の第１の実施例について
説明する。

【００１９】全体の複写機の構成（信号の流れ）は、従
来例で説明した図１に示したブロツクと同様のため、説
明を省略する。図３において、１００は画像処理群で、
１０１〜１０３で示される画像処理部を具備している。
画像処理部１０１〜１０３は、それぞれ処理（Ａ）、
（Ｂ）、（Ｃ）を行う。１０４で示される画像信号バス
には、上記３つの画像処理部１０１，１０２，１０３が
つながつている。１１０はクロック発振器で、基準の画
像クロックＤＣＬＫを発振する。１１１は逓倍回路で、
クロック発振器１１０から出力される画像クロックＤＣ
ＬＫ４倍の周波数のクロツクＤＣＬＫ４を発生する。２
００は制御部で、本画像処理装置全体を制御する。２０
１はＣＰＵで、制御部２００内で、２０２で示すＲＯＭ
に格納された各種プログラムを実行し、２０３で示され
るＲＡＭをワークエリアとして使用する。

【００２０】画像処理部１０１は、バスとの接続を制御
するＣＰＵ１０１ａ、各種プログラムを格納したＲＯＭ
１０１ｂ、プログラムのワークエリアとして使用するＲ
ＡＭ１０１ｃを備えている。同様に、画像処理部１０
２，１０３は、それぞれ、ＣＰＵ１０２ａ，１０３ａ、
ＲＯＭ１０２ｂ，１０３ｂ、ＲＡＭ１０２ｃ，１０３
ｃ、ＤＣＬＫ４をカウントするカウンタ１０１ｄ，１０
２ｄ，１０３ｄ，１０４ｄを具備している。各画像処理
部１０１〜１０３は、あらかじめ決められた画像処理順
にバスを接続する。画像処理群１００内では、１画素分
の処理を行う場合に、各画像処理部１０１〜１０３の各
カウンタ１０１ａ〜１０３ｄがＤＣＬＫ４の立上りをカ
ウントし、該当するカウントのときに、データ処理を行
う。各画像処理部１０１〜１０３に割り当てたカウント
の情報は、予め制御部２００から受け取る。以下に、以
上の動作を詳述する。

【００２１】図４は第１の実施例による画像信号と画像
クロツクＤＣＬＫ間のタイミングチヤートである。

【００２２】各画像処理部１０１〜１０３は、画像クロ
ツクＤＣＬＫの４倍の周波数のクロツクＤＣＬＫ４の立
ち上がりでバスとの接続を切り換える。各画像処理部１
０１〜１０３は、バスとの接続を制御するＣＰＵを具備
している。制御部２００の指示により、各画像処理部１
０１〜１０３はＤＣＬＫ４を数え、あらかじめ決められ
た画像処理順にバスをつなぐ。また、ＤＣＬＫの立ち上
がりが１画素単位の処理の始まりとなる。

【００２３】図４においては、ＤＣＬＫ４の１番と５番
の立ち上がりで処理（Ａ）のための入力（Ａｉｎ）が画
像処理群１００の前段の処理の出力とつながる。

【００２４】そしてＤＣＬＫ４の２番と６番の立ち上が
りでそれぞれ処理（Ａ）のための出力（Ａｏｕｔ）と処
理（Ｂ）のための入力（Ｂｉｎ）が画像信号バス１０４
につながる。ＤＣＬＫ４の３番と７番の立ち上がりでは
それぞれ処理（Ｂ）のための出力（Ｂｏｕｔ）と処理
（Ｃ）のための入力（Ｃｉｎ）がバスにつながり、ＤＣ
ＬＫ４の４番と８番では処理（Ｃ）のための出力（Ｃｏ
ｕｔ）と画像処理部の後段の入力が画像信号バス１０４
につながる。

【００２５】このようにして、画像信号は、時分割に、
処理（Ａ）（画像処理部１０１）、処理（Ｂ）（画像処
理部１０２）、処理（Ｃ）（画像処理部１０３）の順に
処理される。

【００２６】画像処理部の順序は制御部によって設定さ
れ、その順序を指示する方法として、図示せぬが、キー
ボードや操作パネル等の機器からの入力あるいは外部機
器からの通信によるコマンド入力がある。

【００２７】以上説明したように、第１の実施例によれ
ば、複数の画像処理部に共通した画像信号バスを設け
て、画像処理部の順序を自由に設定することにより、画
像処理手法の拡張及び変更が容易にできる。＜第２の実施例＞上記第１の実施例と同様の構成におい
て、画像処理部と画像信号バスとの接続は、１画素ごと
に切り換えられているが、本発明はこれに限定されるも
のではなく、一画像の領域毎に画像処理手順を換えても
良い。この方法を第２の実施例により説明する。

【００２８】図５は第２の実施例による画像処理装置の
構成を示すブロツク図である。図５では、図３と同様の
回路に対して、同様の番号を付し、説明を省略する。

【００２９】以下に、第１の実施例と異なる構成及び機
能を説明する。

【００３０】第２の実施例では、一画像中の領域毎に処
理手順を切り換える点に特徴がある。１５０は画像処理
群で、画像処理部１５１〜１５３を具備している。画像
処理部１５１〜１５３は、画像処理部１０１〜１０３と
同様の処理を行うが、制御部２５０から出力される領域
信号、即ち、信号ＡＲＥＡを受け取ると、次画素から処
理手順を切り換えるという新しい機能を有している。制
御部２５０及び画像処理部１５１，１５２，１５３は、
第１の実施例と同様に、図示せぬが、それぞれカウン
タ、ＣＰＵ、ＲＯＭ、ＲＡＭを具備している。

【００３１】図６Ａは第２の実施例による画像信号と画
像クロツクＤＣＬＫ間のタイミングチヤートであり、図
６Ｂは第２の実施例によるタイミングチヤートの変形例
を示すタイミングチヤートである。

【００３２】図６Ａ（第２の実施例）と図４（第１の実
施例）のタイミングチヤートを比較すると、図６Ａで
は、処理（Ｂ）と（Ｃ）の順序をある画素の処理から逆
に設定している。その際、制御部２００は、処理（Ｂ）
と（Ｃ）の順序を入れかえる画像の領域の信号ＡＲＥＡ
を全画像処理部１０１〜１０３に入れておき、画像処理
部１０１〜１０３は信号ＡＲＥＡの立上がりから、あら
かじめ決めておいた別の処理手順である処理（Ａ）、
（Ｃ）、（Ｂ）の順序でバスをつなぎ、信号ＡＲＥＡの
立ち下がりで、処理手順が処理（Ａ）、（Ｂ）、（Ｃ）
の順序となる様に、バスの接続手順を戻す。もちろん画
像全域にわたつて処理（Ｂ）と（Ｃ）の順番を換えるこ
とも可能である。通常、フルカラーデイジタル複写機に
おいては、例えば、処理（Ａ）がＣＣＤの画素ごとの感
度補正を行うシエーデイング補正に該当し、処理（Ｂ）
がｌｏｇ変換に該当し、処理（Ｃ）がネガノポジ反転処
理に該当する。この場合に、反射原稿においては、処理
（Ａ）、（Ｂ）、（Ｃ）の順序で処理が行われる。しか
し、フイルムのポジを透過して光学的に良み取る場合に
は、ｌｏｇ変換前のＲＧＢの信号にネガノポジ反転処理
をほどこし、その後にｌｏｇ変換を行うことが望ましい
ので、信号は処理（Ａ）、（Ｃ）、（Ｂ）の順序に処理
される。

【００３３】以上説明した様に、第２の実施例によれ
ば、処理手順を処理（Ａ）、（Ｂ）、（Ｃ）の順序と処
理（Ａ）、（Ｃ）、（Ｂ）の順序との間で切り換える場
合に、２系統（２種類の処理手順）の処理回路を持たず
に、ソフトウエアによる処理手順の切り換えで、図６Ａ
に示すようなタイミングのバス接続を実現することがで
きる。換言すれば、ハード的な構成による回路の複雑
化、コストアップを防ぎ、ソフト的な変更を行うだけで
容易に実行できる。＜第３の実施例＞図７は本発明の第３の実施例による画
像処理装置の構成を示すブロツク図であり、図８は第３
の実施例による画像信号と画像クロツクＤＣＬＫ間のタ
イミングチヤートである。

【００３４】第３の実施例は、図７に示すように、第１
の実施例（図３）とほぼ同様の構成であるが、画像信号
バス１０４に接続され、且つ、画像処理部１０１〜１０
３に対応する画像処理部１７１〜１７３に、処理（Ｄ）
を行う画像処理部１７５を追加した構成を例に挙げてい
る。本実施例では、図７に要部のみを示し、制御部等の
回路の図示を省略している。追加部分の画像処理部１７
５は、他の画像処理部１７１〜１７３と同様に、ＣＰ
Ｕ、ＲＯＭ、ＲＡＭを具備している。

【００３５】また、画像処理部１７５は、図８に示され
るように、処理（Ｂ）のかわりに処理（Ｄ）を行つてお
り、このように画像信号バス１０４の切り口さえ出して
おけば、処理の追加や変更も容易に行うことができる。

【００３６】例えば、実際の複写機の処理においては、
処理（Ａ）がシエーデイング補正に該当し、処理（Ｂ）
が反射原稿用ｌｏｇに該当し、処理（Ｃ）がネガノポジ
反転処理に該当し、処理（Ｄ）がフイルムのネガ用ｌｏ
ｇ変換に該当する。

【００３７】ひとつの装置で処理（Ａ）、（Ｂ）、
（Ｃ）の順序と処理（Ａ）、（Ｄ）、（Ｃ）の順序との
両方の処理を実現しようとすると、従来は処理（Ｂ）と
（Ｄ）の処理を切り換えるための構成を必要としてい
た。しかし、フイルムを複写するための装置は、通常、
オプシヨンであり、装着されない場合もあり、その様な
場合には処理を切り換えるための構成は不必要にもかか
わらず付けなくてはならず、全体のコストを上げる原因
となつていた。そこで、第３の実施例によれば、処理手
順を切り換えのための構成は不要となって、簡単な構成
でしかも低コストで済むという効果が得られる。＜第４の実施例＞画像信号バスと各処理ブロツクの接続
の同期となるためのクロツクの周波数は各画像処理部の
処理速度に依存する。ゆえに、クロツク周波数は処理速
度の上限値に設定しておき、処理を後に増やす時のため
の拡張性を確保することもできる。尚、本実施例におい
ても、図３と同様の構成を有するが、以下に細かい相違
点について述べる。

【００３８】図９は第４の実施例による画像信号と画像
クロツクＤＣＬＫ間のタイミングチヤートである。

【００３９】第４の実施例は、図９に示されるように、
第１の実施例で用いた周波数の２倍の周波数のクロツク
ＤＣＬＫ８で画像信号バス１０４の接続の同期をとつた
ときのタイミングを用いている。これによつて、ＤＣＬ
Ｋ８の４番目から８番目までの間はバスの接続は変化し
ないことがわかる。即ち、第１の実施例よりも１画素分
の処理期間中の各処理のクロツクを細分化することによ
って、処理数に余裕を与え、処理（Ｃ）以降にさらに処
理を追加することが可能であって、処理の拡張性を得る
ことができる。

【００４０】図１０は第４の実施例の変形例を示すブロ
ツク図であり、図１１は図１０のタイミングチヤートで
ある。

【００４１】上記ＤＣＬＫ８を用いた変形例を図１０を
用いて説明する。

【００４２】図１０では、図１１の様に、処理数を大幅
に拡張可能である。同図中の処理は、次の様なフルカラ
ーデイジタル複写機における処理を表している。処理
（Ａ）はシエーデイング補正、処理（Ｂ）はｌｏｇ変
換、処理（Ｃ）はネガ・ポジ反転処理、処理（Ｄ）は色
変換処理、処理（Ｅ）は１つ前の画像データと現在の画
素データの平均値を出力するスムージング処理、そし
て、処理（Ｆ）は外部機器とデータを入力出力するため
のインターフエース処理、にそれぞれ該当する。図１
０において、１９８は逓倍回路で、不図示のクロツク発
振器から送られてくる基準クロツクのＤＣＬＫを８倍の
周波数のクロツクＤＣＬＫ８に逓倍する。１９１〜１９
６は上述の処理（Ａ）〜（Ｅ）を行う画像処理部であ
る。１９７は上記処理（Ｆ）を行う画像処理部で、外部
機器２００と画像データを入出力するための同期合せな
どのインターフエース処理を行う。また画像処理部１９
７は、２００で示される外部機器と接続されている。

【００４３】ＤＣＬＫ８の１番目と９番目においては
（図１１）、外部機器２００が出力した画像データを処
理（Ｆ）が入力し、そして、ＤＣＬＫ８の８番目と１６
番目においては、７番目と１５番目において処理（Ｅ）
から受け取つた画像データを処理（Ｆ）が外部機器２０
０へ出力していることを表している。＜第５の実施例＞前述の第１の実施例では、各画像処理
部と画像信号バス１０４との接続を、各画像処理部が接
続のタイミングをとるための周期クロツクをカウントし
て、あらかじめ決められたクロツクが来たときに接続す
るという方法が挙げられている。これに対し、以下に説
明する第５実施例においては、各画像処理部がカウンタ
を持つ必要はなく、カウンタがない分だけ簡易な構成と
なる。従って、第５の実施例は、第１の実施例と比べ
て、簡易な構成によってコストを減を図ることができ
る。

【００４４】図１２は本発明の第５の実施例による画像
処理装置の構成を示すブロツク図である。同図におい
て、第１の実施例の図３と異なる点は、画像処理群２１
０において、画像処理部２１１〜２１３は、カウンタを
具備せず、それぞれ制御部２１４がＤＣＬＫ４に同期し
て送り出す２ビツトのステータス（ＳＴＡＴＵＳ）信号
の値に従って、データの入出力を行う。

【００４５】図１３Ａは本発明の第５の実施例による画
像信号と画像クロツクＤＣＬＫ間のタイミングチヤート
である。同図において、例えば２ビツトのステータス
（ＳＴＡＴＵＳ）信号を各画像処理部に送り、各画像処
理部はステータス信号に対応して、あらかじめ決められ
た接続状態を設定すれば良い。

【００４６】図１３Ｂは、第５の実施例において、ＳＴ
ＡＴＵＳ信号とデータ入出力との関係をテーブル化した
図である。

【００４７】図１３Ａに示すテーブルによれば、カウン
タに関係なく、ＳＴＡＴＵＳ信号によってデータの入出
力を決定することができる。

【００４８】＜第６の実施例＞第６の実施例では、白黒
デジタル複写機の画像処理回路に本発明を用いた場合に
ついて詳細に説明する。

【００４９】図１４は第６の実施例による白黒デジタル
複写機の信号処理システムを示すブロック図である。同
図において、１４０１はＣＣＤ、１４０２はＡ／Ｄ処理
部、１４０３は画像処理群、１４０４は制御部、１４０
５はプリンタを示している。ＣＣＤ１４０１上に結像さ
れた画像は光電変換されてアナログ画像信号になる。こ
のアナログ画像信号は、増幅器、サンプルホールド回
路、Ａ／Ｄ変換器を含むＡ／Ｄ変換部１４０２に入力さ
れ、８ｂｉｔのデジタル画像信号となって出力される。

【００５０】デジタル画像信号は、画像処理群１４０３
で、拡大，縮小，エッジ強調，ガンマ補正、等の処理を
施される。画像処理群１４０３の処理はＲＯＭ１４０４
ｂ，ＲＡＭ１４０４ｃ，ＣＰＵ１４０４ａ等で構成され
た制御部１４０４で制御される。画像処理を終えた画像
信号は、公知のディザ法等の手法に従って印刷を行う多
値プリンタ１４０５に入力される。

【００５１】図１５は本発明の第６の実施例による画像
処理装置の構成を示す回路図である。処理ブロックＡ，
Ｂ，Ｃから構成される画像処理群１４０３では、処理
（Ａ），処理（Ｂ），処理（Ｃ）の３つの処理を実行す
る。

【００５２】図１５において、１５０６，１５１１，１
５１６は画像処理部で、それぞれ処理（Ａ），（Ｂ），
（Ｃ）を行う。

【００５３】１５０１，１５０４，１５０５，１５０
８，１５１０，１５１３，１５１５，１５１８はラッ
チ、１５０２，１５０７，１５１２，１５１７はトライ
ステートバッファ、１５０３，１５０９，１５１４，１
５２０はＮＡＮＤゲートをそれぞれ示している。

【００５４】図１６Ａ及び図１６Ｂは図１５の回路のタ
イミングチャートである。処理が処理（Ａ），（Ｂ），
（Ｃ）の順に行われるとすると、まず画像処理部１４０
１に入力される画像信号Ｉ_INは、ラッチ１５０１でＤＣ
ＬＫの立ち上がりエッジでラッチされＩ₁ となり、トラ
イステイトバッファ１５０２を通って、ラッチ１５０４
でＡ_INの立ち上がりエッジでラッチされてＡ₁ となる。

【００５５】次に、ラッチ１５０５でＤＣＬＫの立ち上
がりエッジでラッチされＡ₂ となる。Ａ₂ は画像処理部
１５０６で、ＤＣＬＫに同期して画像信号Ａ₂ が処理さ
れ、ＤＣＬＫ単位で１ラインと１クロック遅れてＡ₃ と
して出力される。

【００５６】処理部１５１１では、ＤＣＬＫに同期し
て、画像１ラインと４クロックの発生で画像信号Ｂ₂ が
処理される。画像処理部１５１６では、２クロックの発
生でＣ ₂ が処理された後、画像信号はラッチ１５１８に
おいてＤ_OUT の立ち上がりエッジでラッチされる。ラッ
チ１５１９ではＤＣＬＫの立ち上がりエッジでラッチさ
れてＩ_OUT となる。ＣＣＤ１４０１からプリンタ１４０
５の前まではすべてＤＣＬＫに同期して処理され、画像
バスＤ_BUS の切り替えのみがＤＣＬＫ４に同期して行わ
れる。ＤＣＬＫはＤＣＬＫ４を４分周したクロックであ
る。クロックと画像信号の関係を表したタイミングチャ
ートを図１６Ａ及び図１６Ｂに示す。

【００５７】図１６Ａ及び図１６Ｂにおいて、画像信号
Ｉ₁ ，Ａ₁ 〜Ａ₃ ，Ｂ₁ 〜Ｂ₃ ，Ｃ ₁ 〜Ｃ₃ に使用する
番号“−７”〜“５”は、ある特定画素を第“０”画素
として、その画素に対する相対的な画素の遅れを表す番
号である。例えば、番号“−２”の画像信号は、番号
“−１”の画素より１画素先に処理される画素のデータ
である。また、番号“２”の画像信号は、番号“１”の
画素より１画素後に処理される画素のデータである。ま
たさらに、右肩のかっこ内に付した数字は１ライン単位
の遅れを表し、−２⁽²⁾ は−２⁽¹⁾ よりも１ライン先に
処理される画素のデータであることを表す。

【００５８】画像バスＤ_BUS の画像信号の変化の様子
は、Ｄ_BUS として図１６Ａ及び図１６Ｂに示した。ま
た、各処理ブロックの入出力の状態を表す表をタイミン
グチャートの一番上に示した。例えば、Ｄ_BUS が第
“０”画素のデータの時には処理ブロックＡが入力であ
り、出力は前段、つまり画像処理群１４０３の前段Ａ／
Ｄ変換部１４０２である。次には処理ブロックＡが出力
した第“−２”画素のデータを処理ブロックＢが受け取
る。

【００５９】図１７は第６の実施例によるデコーダの構
成を示すブロック図であり、図１８は図１７の回路のタ
イミングチャートである。

【００６０】図１７において、１７０１はデコーダ、１
７０２はカウンタを示す。

【００６１】Ａ_ENB ，Ａ_OUT ，Ｂ_ENB ，Ｂ_OUT ，Ｃ
_ENB ，Ｃ_OUT ，Ｉ_ENB ，Ｏ_ENB は、図１７のようにデコ
ーダ１７０１で生成され、デコーダの入力信号Ｓ０，Ｓ
１との関係は図１８の通りである。Ｓ０，Ｓ１はカウン
タ１７０２でＤＣＬＫ４に同期して生成される。デコー
ダ１７０１はＲＡＭを具備している。デコーダ１７０１
において、Ｓ０とＳ１はそれぞれアドレス入力に入力さ
れ、出力はデータ端子から出力される。デコーダ１７０
１が図１８のようなデコードを行う場合には、アドレス
の０番地にデータとして４３を書いておき、同様に１番
地には２０１を、２番地には１７７を、３番地には１７
２を書いておけば良い。よって、デコーダ１７０１のＲ
ＡＭの内容を書き換える事で自由に処理ブロックの入出
力の順を変える事ができる。

【００６２】図１９は第６の実施例において、Ａ_IN，Ｂ
_IN，Ｃ_IN，Ｄ_OUT の生成される様子を表した図である。
図１９において、Ａ_INはＤＣＬＫ４とＡ_ENB が入力され
たＮＡＮＤゲート１５０３の出力である。Ａ_ENB はデコ
ーダ１７０１から出力される際に少し遅延を起こすた
め、図１９のようにＤＣＬＫ４と少し同期がずれてい
る。同様にして、Ｂ_IN，Ｃ_IN，Ｄ_OUT も生成される。

【００６３】図２０は、第６の実施例において、Ａ_IN，
Ｂ_IN，Ｃ_IN，Ｄ_OUT ，Ｉ_ENB ，Ａ_OU _T ，Ｂ_OUT ，Ｃ_OUT
の関係を表すタイミングチャートである。図２０におい
て、Ａ_INの立ち上がり、つまり処理ブロックＡの入力の
状態時にＩ_ENB がＨｉｇｈになって前段からの出力のバ
ッファ１５０２がイネーブルになっており、画像信号は
前段から処理ブロックＡに入力される。同様に処理ブロ
ックＢが入力状態の時には処理ブロックＡが出力状態
に、処理ブロックＣが入力状態の時には処理ブロックＢ
が出力状態に、後段が入力状態の時には処理ブロックＣ
が出力状態になっている。

【００６４】画像処理ブロックの機能としては、処理ブ
ロックＡは変倍機能、処理ブロックＢはエッジ強調、処
理ブロックＣはガンマ変換である。以下に、これら処理
ブロックの機能の具体的な実現方法について説明する。

【００６５】次に、本実施例によるガンマ変換処理につ
いて説明する。

【００６６】図２１は、第６の実施例によるガンマ変換
のための回路を示すブロック図である。ガンマ変換は画
像の濃度変換を行う為の処理である。これは、図１５に
おいては、処理（Ｃ）を行う画像処理部１５１６にあた
る。

【００６７】図２１において、２１０１，２１０３はラ
ッチであり、ＤＣＬＫの立ち上がりエッジで入力信号を
出力にラッチする。ＶＥ信号は画像区間を表す信号で、
Ｃ₂として使用され、画像信号と一緒に画像バスＤ_BUS上
を伝送されてきた信号である。２１０２はＲＡＭで構成
されたルックアップテーブルであり、８ｂｉｔの入力信
号がアドレスとして入力され、そのアドレスに対応した
８ｂｉｔデータが同テーブルのデータ端子から出力され
る。

【００６８】ＶＥ信号がラッチ２１０１，２１０３を通
っているのは、画像信号と同じだけ遅らせることで、画
像信号との同期関係を維持するためである。ＶＥ信号は
ラッチ２１０３を通った後、再び画像信号と一緒にＣ₃
信号としてＤ_BUS に伝送される。

【００６９】次に、本実施例によるエッジ強調処理につ
いて説明する。

【００７０】画像のシャープさをアツプさせるために文
字などのエッジを強調させるための処理が、エッジ強調
である。そのためには、画素のデータに下記のようなマ
トリックスを用いてマスク処理を施す。即ち、

【００７１】

【数３】である。

【００７２】図２５は第６の実施例によるエッジ強調の
ためのマスクの一例を示す図である。図２５において、
注目画素をＰ₀ とすると、以下の式（１）で定義される
Ｐ₀’にＰ₀ の濃度を置き換えることである。即ち、Ｐ₀ ’＝（８×Ｐ₀ −Ｐ₁ −Ｐ₂ −Ｐ₃ −Ｐ₄ ）÷４…（１）である。

【００７３】上記（１）式をハードウェアで実現するた
めのブロック図が図２３である。同図において、２３０
１，２３０５〜２３１１，２３１７，２３１８，２３２
１〜２３２３はラッチ、２３０４はレジスタ、２３１２
〜２３１６は乗算器、２３１９は加算器、２３２０はセ
レクタ、２３０２，２３０３はｆｉｆｏ（ファーストイ
ンファーストアウト）をそれぞれ示している。

【００７４】ラッチ２３０５〜２３１０の出力値とレジ
スタ２３０４にセットした係数値を、乗算器２３１２〜
２３１６を使ってそれぞれ乗算する。その乗算器２３１
２〜２３１６の出力を加算器２３１９を用いて加算す
る。加算器２３１９の出力が式（１）のＰ₀ ’に相当す
る。

【００７５】加算器２３１９の出力はセレクタ２３２０
のＢ入力に入力され、Ａ入力には上記式（１）のＰ₀ に
相当するデータが入力される。セレクタ２３２０の出力
は、ＳＥＬ端子の入力の極性がＨｉｇｈの時にはＢ入力
が選択され、Ｌｏｗの時にはＡ入力が選択される。

【００７６】セレクタ２３２０のＳＥＬ端子に入力され
ている信号はＢ₂信号の一部として伝送されてきたＳＥ
Ｎ信号がラッチ２３０１，２３２１，２３２２を通った
後の信号である。

【００７７】ＳＥＮ信号は、画像処理を選択するための
信号であり、ＳＥＮ信号がＨｉｇｈの時にはエッジ強調
が行われ、Ｌｏｗの時には行われない。

【００７８】ＶＥ信号とＳＥＮ信号がそれぞれラッチ２
３１７，２３１８と２３２１，２３２２を通っているの
は、画像信号と同じだけ遅らせることで、画像信号との
同期関係を維持するためのである。ＶＥ信号とＳＥＮ信
号はラッチ２３２３を通った後、画像信号と一緒にＢ₃
信号として画像バスＤ_BUS で伝送される。

【００７９】次に、本実施例の変倍処理について説明す
る。

【００８０】図２２Ａ、図２２Ｂ、図２２Ｃは、第６の
実施例による拡大及び縮小を含む変倍のための回路を示
すブロック図である。

【００８１】図２２Ａ，図２２Ｂ、図２２Ｃにおいて、
２２０１，２２０２はＡＮＤゲート、２２０３はＬＵＴ
（ルックアップテーブル）、２２０４はカウンタ、２２
０５はセレクタ、２２１０，２２１１，２２１４はｆｉ
ｆｏ、２２１２，２２１３，２２１５はラッチをそれぞ
れ示している。

【００８２】上記構成において、縮小を行うときにはＲ
／Ｅ＊信号をＨｉｇｈにし、拡大を行うときにはＲ／Ｅ
＊信号をＬｏｗにする。Ｒ／Ｅ＊信号は図１４に示す制
御部１４０４のＣＰＵのポートから出力される。

【００８３】図２４は、第６の実施例による操作部のパ
ネル面を示す上面図である。

【００８４】縮小を行うか、拡大を行うかは図２４に示
した操作部２４０１でユーザーが設定する。２４０３は
テンキーであり、２４０４が倍率設定キーであり、この
キー２４０４を押した後、テンキー２４０３で倍率を設
定する。２４０８はエンターキーであり、テンキー２４
０３を押した後に押す事で数値の設定を固定する。倍率
が１００％以上に設定されたときが拡大であり、９９％
以下に設定されたときが縮小である。

【００８５】２５０４は用紙カセット選択キーであり、
２４０６が枚数設定キーであり、設定条件を表示するた
めの表示部が２４０７である。全ての設定が終了すれば
コピーキー２４０２を押して、コピーを開始する。操作
部の入出力の制御は、図１４の制御部１４０１で行われ
る。

【００８６】次に、本実施例の拡大処理について説明す
る。

【００８７】画像の拡大処理は、図２２Ａのｆｉｆｏ２
２１０と２２１１に与えるリードクロックＲＣＫを間引
く事によって行う。

【００８８】図２７は第６の実施例による変倍処理のタ
イミングチャートである。

【００８９】例えば、１４０％の拡大を行うときには、
ｆｉｆｏ２２１０と２２１１に１４個与えるべきリード
クロックを１０個しか与えないようにする。つまり、
１．４分の１の割合でしか新しい画像データを読み出さ
ないで、同じデータを繰り返し読む事で、読み出すデー
タの量を１．４倍に増やす。

【００９０】１÷１．４≒０．７１なので、０．７１を
０に、順に、累積加算していく。単純に累積加算する
と、０，０．７１，１．４７，２．１３，２．８４…と
続くが、本実施例では小数点以下を四捨五入するため、
図２７に示した数例の通り、０，１，１，２，３…と続
く。

【００９１】ＤＣＬＫにおいてこの数列を対応させ、数
が増えたときのみのクロックをリードクロックＲＣＫと
すると、図２７に示したＲＣＫとなる。同図に示した通
り、１４クロック出るところが、１０クロックに間引か
れているのがわかる。

【００９２】図２２Ａ、図２２Ｂ、図２２Ｃにおいて、
このＲＣＫを発生するためには、図２７に示したＧＡＴ
Ｅ信号をつくり、ＧＡＴＥ信号とＤＣＬＫをゲート２２
０２に入力しその出力を得ればいい。ＧＡＴＥ信号は、
ＲＡＭで構成したＬＵＴ２２０３にＧＡＴＥ信号に相当
するデータを書き込んでおき、そのデータをカウンタ２
２０４を使って読みだしてやれば良い。

【００９３】カウンタ２２０４のセット値も、ＬＵＴ２
２０３のデータも図１４の制御部１４０４から倍率に応
じた値をセットすれば良い。カウンタ２２０４のセット
値は、ライン同期信号Ｈ_SYNCで１ラインごとに初期値が
ロードされる。

【００９４】拡大時には、図２２Ａ、図２２Ｂ、図２２
Ｃにおいて、Ｒ／Ｅ＊信号がＬｏｗになり、Ａ１とＹ
１、Ａ２とＹ２がそれぞれつながり、ＲＣＫはＤＣＬＫ
とＧＡＴＥ信号がＡＮＤゲート２２０２を通った信号に
なり、ライトクロックＷＣＫはＤＣＬＫそのものとな
る。

【００９５】１ライン分のｆｉｆｏ２２１０と２２１１
は１ラインごとに読み出しと、書き込みとを交互に行
う。たとえば、あるラインではｆｉｆｏ２２１０にはデ
ータを書き込み、その間に平行して、ｆｉｆｏ２２１１
からは１ライン前に書き込んだデータを読み出す。これ
はライン同期信号Ｈ_SYNCをもとに、フリップフロップ２
２１２で作られた、１ラインごとに極性の反転する信号
ＡＥとＢＥで制御される。ＡＥ信号とＢＥ信号はｆｉｆ
ｏ２２１０，２２１１のリードイネーブル端子ＲＥとラ
イトイネーブル端子ＷＥにそれぞれ入力される。
Ｈ_SYNC，ＡＥ，ＢＥの関係は図２６に示すタイミングチ
ャートの通りである。

【００９６】次に、本実施例による縮小処理について説
明する。

【００９７】縮小処理は、図２２Ａのｆｉｆｏ２２１０
と２２１１に与えるライトクロックＷＣＫを間引く事に
よって行う。

【００９８】例えば、７０％の縮小を行うときには、ｆ
ｉｆｏ２２１０と２２１１に１０個与えるべきライトク
ロックを７個しか与えないようにする。つまり、７０％
の割合でしか新しい画像データ書き込まないで、読み出
すデータの量を７０％に減らす。

【００９９】このように間引かれた時のライトクロック
ＷＣＫのタイミングチャートを図２８に示す。このＷＣ
Ｋを生成するためには、図２８に示したＧＡＴＥ信号を
つくり、ＧＡＴＥ信号とＤＣＬＫをゲート２２０１に入
力しその出力を得ればいい。ＧＡＴＥ信号は拡大時と同
様に、ＲＡＭで構成したＬＵＴ２２０３にＧＡＴＥ信号
に相当するデータを書き込んでおき、そのデータをカウ
ンタ２２０４を使って読みだしてやれば良い。

【０１００】図２２において、縮小時にはＲ／Ｅ＊信号
がＨｉｇｈになり、Ｂ１とＹ１、Ｂ２とＹ１がそれぞれ
つながり、ＷＣＫはＤＣＬＫとＧＡＴＥ信号がＡＮＤゲ
ート２２０１を通った信号になり、リードクロックＲＣ
ＫはＤＣＬＫそのものとなる。

【０１０１】また、ＶＥ信号とＳＥＮ信号がそれぞれｆ
ｉｆｏ２２１４とｆｉｆｏ２２１５を通っているのは、
画像信号と同じだけ遅らせることで、画像信号との同期
関係を維持するためである。ｆｉｆｏ２２１５を通った
後のＶＥ’信号とＳＥＮ’信号は、画像信号と一緒にＡ
₃ 信号として画像バスＤ_BUS で伝送される。

【０１０２】次に、処理順序の変更について説明する。

【０１０３】図２９は第６の実施例によるデコードのタ
イミングチャートである。変倍処理とエッジ強調処理間
の順序は、拡大時と縮小時とでは異なる。つまり、拡大
時には拡大、エッジ強調、ガンマ変換の順で処理
し、縮小時には、エッジ強調、縮小、ガンマ変換
の順で処理する。これは縮小した後ではエッジ情報が減
っていて氏を抽出しにくくなり、また拡大したあとにエ
ッジ強調を行おうとすると、エッジ抽出のためのマスク
を大きくする必要が生じて、回路規模が大きくなってし
まうからである。

【０１０４】処理の手順を変えるためには、先に説明し
た通り図１７に示したデコーダ１７０１のＲＡＭの内容
を書き換えて、図２９のようにデコードできる様にする
だけでよい。それには、アドレスの０番地にデータとし
て１３９を書いておき、同様に１番地には５７を、２番
地には２２５を、３番地には１７２を書いておけば良
い。

【０１０５】以上説明した様に、第６の実施例によれ
ば、複数の画像処理ブロック間で、共通したデータバス
Ｄ_BUS を時分割で用いることで、画像処理の処理順序の
変更にも柔軟に対応する事が可能となる。

【０１０６】＜第７の実施例＞前述の第６の実施例で
は、変倍処理を行う処理（Ａ）、エッジ強調を行う処理
（Ｂ）、ガンマ変換を行う処理（Ｃ）の３つの処理を説
明したが、さらに処理を増やしたいときには共有画像バ
スを拡張することも可能である。

【０１０７】図３０は、第７の実施例による画像処理装
置の構成を示すブロック図である。第６の実施例では、
図１５のブロック図を用いて、処理（Ａ）と処理（Ｂ）
と処理（Ｃ）の３つの処理を行う場合について説明し
た。本実施例では、さらに処理の数を増やし、処理
（Ｂ）の代わりに処理（Ｘ）と処理（Ｙ）を行う事がで
きる。

【０１０８】図３０において、３００１，３００２は画
像処理部で、それぞれ処理（Ｘ），（Ｙ）を行う。３０
０３〜３０１０はラッチ、３０１１〜３０１４はＮＡＮ
Ｄ、３０１５〜３０１７はトライステートバッファをそ
れぞれ示す。処理ブロックＦは増設する共有画像バスＤ
_BUS2とＤ_BUS とのインターフェイスをとるための中継処
理ブロックである。処理ブロックＦのＦ_ENB とＦ_OUT は
それぞれ、第６の実施例の処理ブロックＢのＢ_ENB とＢ
_OUT と同じタイミングでイネーブルになる。つまり処理
ブロックＢの処理が、処理ブロックＸと処理ブロックＹ
の処理に置き代わっただけであり、Ｄ_BUS にとっては見
かけ上、処理ブロックＢの処理時間が長くなったのと同
じである。

【０１０９】そして、Ｄ_BUS2はＤ_BUS と同様に、処理ブ
ロックＦと処理ブロックＸと処理ブロックＹで時分割で
使用される。

【０１１０】＜第８の実施例＞図３１は、第８の実施例
による画像処理装置の構成を示すブロック図である。同
図において、３１０１は第８の実施例による画像処理部
で、前述の処理（Ｂ）と同様の処理を行う。３１０２〜
３１０７はラッチ、３１０８〜３１１０はＮＡＮＤゲー
ト、３１１１〜３１１３はトライステートバッファをそ
れぞれ示す。

【０１１１】第７の実施例と同様の構成において、図３
１のように、処理ブロックＢのみをＤ_BUS2に接続して、
処理ブロックＢの処理を２回続けて行う事も可能であ
る。

【０１１２】つまり、Ｂ_OUT とＢ_ENB を両方イネーブル
にすれば、処理ブロックＢは自分の出力した信号を自分
で受け取って再び処理することができる。処理Ｂは本実
施例ではエッジ強調であるので２回処理すると１回の時
よりもさらにエッジが強調される。

【０１１３】さて、上述した第１〜第８の実施例では、
周波数の逓倍回路を図３、図５、図１２において１１
１、図１０において１９８の番号を付して使用したが、
本発明はこれに限定されるものではなく、非常に周波数
の高い基準クロツクを分周してＤＣＬＫ及びＤＣＬＫ４
またはＤＣＬＫ８を発生させる分周回路を用いても良
い。＜第９の実施例＞次に、本発明の第９の実施例について
説明する。

【０１１４】第９の実施例においては、前述の画像処理
群１４０３を構成する画像処理ユニットを脱着可能な構
成とし、画像処理ユニットの脱着に応じて制御部での制
御方法を変化させることができる、即ち、制御方法を装
着される画像処理ユニットが持つ制御方法に自動的に設
定できる画像処理装置の一例を示す。尚、本実施例の画
像処理装置を画像形成装置或は複写装置に適用可能であ
ることは言うまでもない。

【０１１５】まず、本実施例による画像処理装置の構成
について説明する。

【０１１６】図３２は本発明の第９の実施例による白黒
ディジタル複写機の信号処理システムを示すブロツク図
である。図３２において、１４０４”は制御部であり、
ＣＰＵ１４０４ａ”，ＲＯＭ１４０４ｂ”，ＲＡＭ１４
０４ｃ”を具備している。５４０１は表示部及び操作部
を備えた表示・操作部であり、１４０３”は各画像処理
回路１４０３”−１〜１４０３”−６を含む画像処理ブ
ロックである。このブロック１４０３”内の回路には、
シェーディング補正回路１４０３”−４、ｌｏｇ変換回
路１４０３”−５、カラー画像を形成するプリンタ１４
０５用のマスキングＵＣＲ処理回路１４０３−６”等の
画像処理回路、及び、フイルムプロジェクタ処理回路１
４０３”−１、デジタイザ編集処理回路１４０３”−
２、外部ビデオ入力処理回路１４０３”−３等の追加機
能用の画像処理回路が含まれる。

【０１１７】以上の画像処理ブロツク１４０３”は、夫
々１枚或は複数枚の基板から成る。特に追加機能用の画
像処理回路に用いる基板は、画像処理装置本体に対し、
ハンダ付等の作業を必要とせずに、容易に着脱可能とな
る様に構成されている。図３２において、フイルムプロ
ジェクタ処理回路１４０３”−１、外部ビデオ入力処理
回路１４０３”−３の基板は、画像処理装置本体からは
ずされているため、破線で示されている。

【０１１８】本実施例においては、上記画像処理回路の
基板の着脱を検出するために、以下の３つの方法が例示
される。

【０１１９】まず、第１の方法としては、制御部１４０
４”に接続される表示・操作部５４０１の操作部から装
置本体に装着されている基板の種類をキー入力し、制御
部１４０４”内のＣＰＵ１４０４ａ”に伝達する方法が
ある。

【０１２０】第２の方法としては、制御部１４０４”の
ための基板に例えばディップスイッチ等の情報入力スイ
ッチを設け、直接ＣＰＵ１４０４ａ”内に伝達する方法
がある。

【０１２１】第３の方法としては、各画像処理回路１４
０３”−１〜１４０３”−６の夫々に夫々のidentify c
ode を記憶するメモリを設け、かかるメモリに記憶され
ているidentify code をＣＰＵ１４０４ａ”が認識する
ことによって装置本体に装着される基板の種類を判別す
る方法がある。

【０１２２】次に、装置本体に装着される基板の種類に
応じて表示・操作部５４０１の表示例について説明す
る。

【０１２３】図３４は第９の実施例による操作部のパネ
ル面を示す上面図である。

【０１２４】図３４において、表示部２４０７におい
て、２４０７”−１はプロジェクタ処理回路を含む基板
が装着されていることを表す表示欄、２４０７”−２は
デジタイザ処理回路を含む基板が装着されていることを
表す表示欄、２４０７”−３は外部ビデオ処理回路を含
む基板が装着されていることを表す表示欄をそれぞれ示
している。図３４では、プロジェクタ処理回路を含む基
板が装着され、他の２つの基板が装着されていない場合
のを示す例である。

【０１２５】図３４に示される様に、表示部２４０７”
には、デジタイザ処理メニューのみが実行可能であるこ
とが表示されている。例えば、デジタイザ処理メニュー
の中には例えば色変換又はマスキング処理、トリミング
処理等のデジタイザを必要とする処理が挙げられる。各
処理モードの表示又は実行のために、ＲＯＭ１４０４
ｂ”には、プロジェクタ処理回路を含む基板のためのプ
ログラムが格納されている領域Ａ、デジタイザ処理回路
を含む基板のためのプログラムが格納されている領域
Ｂ、外部ビデオ入力処理回路を含む基板のためのプログ
ラムが格納されている領域Ｃが含まれている。図３４の
例では、ＲＯＭ１４０４ｂ”内の領域Ｂのデータが使用
される。

【０１２６】次に、本実施例の動作について説明する。

【０１２７】図３３は第９の実施例による複写手順を説
明するフローチヤートである。以下に説明する動作は、
ＣＰＵ１４０４ａ”によって行われるが、プログラムは
ＲＯＭ１４０４ｂ”に格納され、ワークエリアとしてＲ
ＡＭ１４０４ｃ”が使用される。

【０１２８】まず、ＣＰＵ１４０４ａ”は、装置の不図
示の電源が投入されたか否かを判別し（ステップ（Ｓ）
１０１）、電源が投入された際には基板の装填状態を前
述のいずれかの方法で検出し（Ｓ１０３）、検出された
装填状態に応じて図３４に示される表示部２４０７”の
様な表示を行う（Ｓ１０５）。このように表示を行うこ
とによって操作者は装置内部の基板の装填状態を認識す
ることが出来る。次に、操作者は基板の装填状態に応じ
た処理を表示・操作部５４０１の操作部を操作して選択
する。この選択動作によって、ＣＰＵ１４０４ａ”は使
用者が装填状態に応じた処理モードを選択したか否かを
判別し（Ｓ１０７）、選択された処理モードが実行可能
なモードであるかを判別し（Ｓ１０８）、実行可能なモ
ードの場合には、前述の図３４の例の様に、プロジェク
タ処理メニューの中のシェーディング補正、或はデジタ
イザ処理メニューの中の逆変換処理、或はマスキング処
理、トリミング処理モード等の中の選択された処理モー
ドを設定する（Ｓ１０９）。Ｓ１０８において、ＣＰＵ
１４０４ａ”が実行不能なモードであると判断した場合
には、警告表示が行われる（Ｓ１１０）。続いて、ＣＰ
Ｕ１４０４ａ”は選択されたモードでＣＯＰＹキーをオ
ンにしたか否かを判別し（Ｓ１１１）、オンされた場合
には、本装置に複写動作を開始させる。

【０１２９】以上の第９の実施例においては、基板の装
填状態を検出して、検出された装填状態をすべて表示し
た状態で操作者が実行可能な処理モードを選択したが、
本発明はこれに限定されるものではなく、実行不能なモ
ードの選択を避けるために、基板の装填状態を検出して
実行可能な処理モードのみを表示・操作部５４０１に表
示して、警告動作を不要とする構成としても良い。

【０１３０】この場合、画像処理回路の基板を脱着出来
る様にした装置において、操作性を向上させることが出
来る。

【０１３１】また、第９の実施例においては、図７の説
明で既に述べたことと同様に、各基板の処理の順番は容
易に変更出来るので、図３４に示す様に、各処理メニュ
ーを、順番を示す番号［１］〜［３］とともに、入力す
る。例えばプロジェクタ処理回路用の処理の次にデジタ
イザ処理回路用の処理を行う指定或いはその逆の指定を
行うことが、制御回路１４０４の制御により実行出来
る。又、かかる指定は任意に行ってもよい。

【０１３２】

【発明の効果】以上説明したように、本発明によれば、
画像処理の順序をエリア信号により制御できるので、画
像処理内容に関して拡張性の高い画像処理装置を提供す
ることができる。また複数の画像処理の数を上回るクロ
ックパルスを画素クロックの１周期内に含む基準クロッ
クにより画像処理の順序を変更するよう構成したので、
画像処理の増加が容易となり、拡張性の高い画像処理装
置を提供できる。

【図面の簡単な説明】

【図１】一般的なフルカラーデイジタル複写機の信号処
理の流れを表すブロツク図、

【図２】一般的な画像処理装置の構成を示すブロツク
図、

【図３】本発明の第１の実施例による画像処理装置の構
成を示すブロツク図、

【図４】第１の実施例による画像信号と画像クロツクＤ
ＣＬＫ間のタイミングチヤート、

【図５】本発明の第２の実施例による画像処理装置の構
成を示すブロツク図、

【図６Ａ】第２の実施例による画像信号と画像クロツク
ＤＣＬＫ間のタイミングチヤート、

【第６Ｂ】第２の実施例によるタイミングチヤートの変
形例を示すタイミングチヤート、

【図７】本発明の第３の実施例による画像処理装置の構
成を示すブロツク図、

【図８】第３の実施例による画像信号と画像クロツクＤ
ＣＬＫ間のタイミングチヤート、

【図９】第４の実施例による画像信号と画像クロツクＤ
ＣＬＫ間のタイミングチヤート、

【図１０】第４の実施例の変形例を示すブロツク図、

【図１１】図１０のタイミングチヤート、

【図１２】本発明の第５の実施例による画像処理装置の
構成を示すブロツク図、

【図１３Ａ】第５の実施例による画像信号と画像クロツ
クＤＣＬＫ間のタイミングチヤート、

【図１３Ｂ】図１３Ａの構成によるステータス信号とデ
ータ入出力との関係を示すテーブル、

【図１４】本発明の第６の実施例による白黒ディジタル
複写機の信号処理システムを示すブロツク図、

【図１５】本発明の第６の実施例による画像処理装置の
構成を示すブロツク図、

【図１６Ａ】図１５の回路のタイミングチャート、

【図１６Ｂ】図１５の回路のタイミングチャート、

【図１７】第６の実施例によるデコーダの構成を示すブ
ロツク図、

【図１８】図１７の回路のタイミングタート、

【図１９】第６の実施例において、Ａ_IN，Ｂ_IN，Ｃ_IN，
Ｄ_OUT の生成される様子を表した図、

【図２０】第６の実施例において、Ａ_IN，Ｂ_IN，Ｃ_IN，
Ｄ_OUT ，Ｉ_ENB ，Ａ_OUT ，Ｂ_OUT，Ｃ_OUT の関係を表す
タイミングチャート、

【図２１】第６の実施例によるガンマ変換のための回路
を示すブロツク図、

【図２２Ａ】第６の実施例による拡大及び縮小を含む変
倍のための回路を示すブロツク図、

【図２２Ｂ】第６の実施例による拡大及び縮小を含む変
倍のための回路を示すブロツク図、

【図２２Ｃ】第６の実施例による拡大及び縮小を含む変
倍のための回路を示すブロツク図、

【図２３】第６の実施例によるエッジ強調のための回路
を示すブロツク図、

【図２４】第６の実施例による操作部のパネル面を示す
上面図、

【図２５】第６の実施例によるエッジ強調のためのマス
クの一例を示す図、

【図２６】第６の実施例によるＨ_SYNC，ＡＥ，ＢＥの関
係を示すタイミングチヤート、

【図２７】第６の実施例による変倍処理のタイミングチ
ヤート、

【図２８】第６の実施例による縮小処理のタイミングチ
ャート、

【図２９】第６の実施例によるデコードのタイミングチ
ヤート、

【図３０】本発明の第７の実施例による画像処理装置の
構成を示すブロツク図、

【図３１】本発明の第８の実施例による画像処理装置の
構成を示すブロツク図、

【図３２】本発明の第９の実施例による画像処理装置の
構成を示すブロツク図、

【図３３】第９の実施例による動作を説明するフローチ
ヤート、

【図３４】第９の実施例による操作部のパネル面を示す
上面図である。

【符号の説明】

１００，１５０，２０３画像処理群１０１〜１０３，１５１〜１５３，３０１，３０２，３
０３画像処理部１０４画像信号バス１１０クロック発振器１１１，１９８逓倍回路１０１ａ，１０２ａ，１０３ａ，２０１ＣＰＵ１０１ｂ，１０２ｂ，１０３ｂ，２０２ＲＯＭ１０１ｃ，１０２ｃ，１０３ｃ，２０３ＲＡＭ１０１ｄ，１０２ｄ，１０３ｄ，１０４ｄカウンタ１７１〜１７３，１７５，１９１〜１９６，１９７画
像処理部２００制御部１４０１ＣＣＤ１４０２Ａ／Ｄ処理部１４０３画像処理群１４０４制御部１４０４ａＣＰＵ１４０４ｂＲＯＭ１４０４ｃＲＡＭ１４０５プリンタ１５０６，１５１１，１５１６画像処理部１５０１，１５０４，１５０５，１５０８，１５１０
ラツチ１５１３，１５１５，１５１８ラッチ１５０２，１５０７，１５１２，１５１７トライステ
ートバッファ１５０３，１５０９，１５１４，１５２０ＮＡＮＤゲ
ート１７０１デコーダ１７０２カウンタ２１０１，２１０３ラッチ２１０２ＬＵＴ２３０１，２３０５〜２３１１，２３１７ラツチ２３１８，２３２１〜２３２３ラッチ２３０４レジスタ２３１２〜２３１６乗算器２３１９加算器２３２０セレクタ２３０２，２３０３はｆｉｆｏ２２０１，２２０２ＡＮＤゲート２２０３ＬＵＴ２２０４カウンタ２２０５セレクタ２２１０，２２１１，２２１４ｆｉｆｏ２２１２，２２１３，２２１５ラッチ２４０３テンキー２４０４倍率設定キー２４０８エンターキー２５０４用紙カセット選択キー２４０６枚数設定キー２４０７表示部３００１，３００２画像処理部３００３〜３０１０ラッチ３０１１〜３０１４ＮＡＮＤ３０１５〜３０１７トライステートバッファ３１０１画像処理部３１０２〜３１０７ラッチ３１０８〜３１１０ＮＡＮＤゲート３１１１〜３１１３トライステートバッファ１４０４” 制御部１４０４ａ” ＣＰＵ１４０４ｂ” ＲＯＭ１４０４ｃ” ＲＡＭ５２００制御部５２０１ＣＣＤ５２０２Ａ／Ｄ変換器５２０３画像処理群５２０４黒抽出部５２０５ＵＣＲ／マスク部５２０６ γ補正部５２０７プリンタ５４０１表示・操作部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/20 H04N 1/387 H04N 1/40 - 1/409 H04N 1/56 - 1/62

Claims

(57)【特許請求の範囲】

【請求項１】複数の異なった画像処理を実行可能な画
像処理手段と、前記複数の画像処理の画像信号に対する実行順序を設定
する設定手段と、エリア信号を発生する発生手段と、前記設定手段により設定された実行順序と前記エリア信
号にしたがって、前記複数の画像処理の処理順序を制御
する制御手段とを備えることを特徴とする画像処理装
置。
【請求項２】それぞれが異なる画像処理を実行する複
数の画像処理部を有する画像処理手段と、画素クロックの１周期の間に、所定数のパルスを含む基
準クロックパルスを発生する発生手段と、前記複数の画像処理部の画像信号に対する実行順序を設
定する設定手段と、前記設定手段により設定された実行順序と前記発生手段
により発生する基準クロックパルスにしたがって、前記
複数の画像処理部の実行順序を制御する制御手段とを備
え、前記画素クロックの１周期間に含まれる前記基準クロッ
クパルスの数の範囲で前記画像処理手段への画像処理部
の増減が可能であることを特徴とするな画像処理装置。