JPH0468867A - 変倍回路 - Google Patents
変倍回路Info
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- JPH0468867A JPH0468867A JP17924490A JP17924490A JPH0468867A JP H0468867 A JPH0468867 A JP H0468867A JP 17924490 A JP17924490 A JP 17924490A JP 17924490 A JP17924490 A JP 17924490A JP H0468867 A JPH0468867 A JP H0468867A
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- 238000013500 data storage Methods 0.000 claims description 10
- 238000004364 calculation method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、イメージスキャナ、プリンタ、複写機等の画
像機器に用いられる変倍回路に関し、特にカラー画像を
対象とした変倍回路に関する。
像機器に用いられる変倍回路に関し、特にカラー画像を
対象とした変倍回路に関する。
従来、２次元で構成されるカラー画像データを扱う画像
機器においては、扱われるデータ形式としてイメージス
キャナでは線順次データが、プリンタや複写機は面順次
データが多用化されている。
機器においては、扱われるデータ形式としてイメージス
キャナでは線順次データが、プリンタや複写機は面順次
データが多用化されている。
例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３原色に色分
解された入力データを例とすると、点順次データでは第
５図に、線順次データでは第６図に、面順次データでは
第７図に示すようなデータ配列となり、主走査方向に関
しては点順次データでは２画素おきに、線順次データ及
び面順次データでは全画素が同色データとなり、また、
副走査方向に関しては点順次データ及び面順次データで
は全ラインが、線順次データでは２ラインおきに同色デ
ータとなる。
解された入力データを例とすると、点順次データでは第
５図に、線順次データでは第６図に、面順次データでは
第７図に示すようなデータ配列となり、主走査方向に関
しては点順次データでは２画素おきに、線順次データ及
び面順次データでは全画素が同色データとなり、また、
副走査方向に関しては点順次データ及び面順次データで
は全ラインが、線順次データでは２ラインおきに同色デ
ータとなる。
このため、カラー画像を扱おうとするとデータ形式によ
り、データの配列が異なっており、それぞれのデータ形
式に応じて特定の変倍回路が構成されている。
り、データの配列が異なっており、それぞれのデータ形
式に応じて特定の変倍回路が構成されている。
上記のような従来の技術では、画像処理装置の汎用性が
乏しく、データ形式の異なる他の装置との接続が困難で
あった。例えば、データ形式として線順次データが多用
されるイメージスキャナで用いられる変倍回路は、面順
次データが多用されているプリンタや複写機では用いる
ことが出来ず、面順次データの扱える変倍回路を用意し
なければならなかった。
乏しく、データ形式の異なる他の装置との接続が困難で
あった。例えば、データ形式として線順次データが多用
されるイメージスキャナで用いられる変倍回路は、面順
次データが多用されているプリンタや複写機では用いる
ことが出来ず、面順次データの扱える変倍回路を用意し
なければならなかった。
そこで、本発明は複数のデータ形式に対応できる変倍回
路を提供することを目的とする。
路を提供することを目的とする。
上記の問題点を解決するために、本発明では２次元で構
成されるカラー画像データのＮ×Ｍ（Ｎ、Ｍ〉１）の領
域に注目して変倍処理を行う変倍回路において、画素に
対応し演算に用いられる画像データを記憶するデータ記
憶手段と、データ形式に応じ前記データ記憶手段を制御
する制御手段と、前記データ記憶手段に接続し領域内の
画像データを出力するための順序回路と、入力画素デー
タに前記領域内の画像データを用いて変倍処理を施し出
力する変倍回路から成ることを特徴とする。また、前記
順序回路は直列に接続された３個以上のフリップフロッ
プ（以下、ＦＦで表記する。）と前記フリップフロップ
のそれぞれの出力のうちいずれかの出力を選択する少な
くとも１個以上のデータ選択手段から構成した。
成されるカラー画像データのＮ×Ｍ（Ｎ、Ｍ〉１）の領
域に注目して変倍処理を行う変倍回路において、画素に
対応し演算に用いられる画像データを記憶するデータ記
憶手段と、データ形式に応じ前記データ記憶手段を制御
する制御手段と、前記データ記憶手段に接続し領域内の
画像データを出力するための順序回路と、入力画素デー
タに前記領域内の画像データを用いて変倍処理を施し出
力する変倍回路から成ることを特徴とする。また、前記
順序回路は直列に接続された３個以上のフリップフロッ
プ（以下、ＦＦで表記する。）と前記フリップフロップ
のそれぞれの出力のうちいずれかの出力を選択する少な
くとも１個以上のデータ選択手段から構成した。
上記のような構成によれば、制御手段の基にデータ形式
に応してデータ記憶手段より読み出すデータを選択し、
順序回路により画像データを並び替えることにより、デ
ータ形式に関わらず画素密度変換が可能となる６ 〔実施例〕 以下に、本発明の実施例を図面に基づいて説明する。
に応してデータ記憶手段より読み出すデータを選択し、
順序回路により画像データを並び替えることにより、デ
ータ形式に関わらず画素密度変換が可能となる６ 〔実施例〕 以下に、本発明の実施例を図面に基づいて説明する。
第１図は、本発明の変倍回路の実施例の構成ブロック図
である。
である。
制御手段１は各データ形式間でのデータ配列の違いによ
る演算への影響、例えば、同色データ間の演夏時に他色
のデータを用いてしまう等の悪影響をなくすためのもの
で、レジスタ、セレクタカウンタ等で構成され、入力画
像データの形式が点順次データ、線順次データ、面順次
データのいずれかを示すデータ形式信号６と、データの
有効範囲を示すライン信号５と、人力データと同期する
クロック８を入力することにより、各色のデータ配列に
応じ、アドレス９の発生方法を変えてデータ記憶手段に
相当するラインメモリ２へ出力する。
る演算への影響、例えば、同色データ間の演夏時に他色
のデータを用いてしまう等の悪影響をなくすためのもの
で、レジスタ、セレクタカウンタ等で構成され、入力画
像データの形式が点順次データ、線順次データ、面順次
データのいずれかを示すデータ形式信号６と、データの
有効範囲を示すライン信号５と、人力データと同期する
クロック８を入力することにより、各色のデータ配列に
応じ、アドレス９の発生方法を変えてデータ記憶手段に
相当するラインメモリ２へ出力する。
制御手段１を第２図にもとすき説明すると、３ライン分
のライン信号を計数するラインカウンタ２０と、八人力
とＢ入力を有しセレクト端子に人力される信号にもとす
きいずれかの信号を出力するセレクタ２１と、クロック
８に同期してアドレスを計数するアドレスカウンタ２２
から構成され、ラインカウンタ２０のクロック入力、セ
レクタ２１のＡ入力、アドレスカウンタ２２のイネーブ
ル端子Ｅにはそれぞれライン信号５が入力されており、
セレクタ２１のＢ入力には前記ラインカウンタのＱ出力
が、またセレクタ端子Ｓにはデータ形式信号６が入力さ
れている。前記アドレスカウンタのリセット信号Ｒには
セレクタ２■のＹ出力が接続され、またクロック端子に
はクロ、り８が入力されている。前記アドレスカウンタ
のリセット信号Ｒにライン信号５と３ライン分のライン
信号を１ラインとする３ライン信号２４のどちらを用い
るかデータ形式信号６で選択し、ラインメモリ２のアド
レス９を発生させる。
のライン信号を計数するラインカウンタ２０と、八人力
とＢ入力を有しセレクト端子に人力される信号にもとす
きいずれかの信号を出力するセレクタ２１と、クロック
８に同期してアドレスを計数するアドレスカウンタ２２
から構成され、ラインカウンタ２０のクロック入力、セ
レクタ２１のＡ入力、アドレスカウンタ２２のイネーブ
ル端子Ｅにはそれぞれライン信号５が入力されており、
セレクタ２１のＢ入力には前記ラインカウンタのＱ出力
が、またセレクタ端子Ｓにはデータ形式信号６が入力さ
れている。前記アドレスカウンタのリセット信号Ｒには
セレクタ２■のＹ出力が接続され、またクロック端子に
はクロ、り８が入力されている。前記アドレスカウンタ
のリセット信号Ｒにライン信号５と３ライン分のライン
信号を１ラインとする３ライン信号２４のどちらを用い
るかデータ形式信号６で選択し、ラインメモリ２のアド
レス９を発生させる。
点順次データ及び面順次データではアドレス９はライン
信号５をアドレスカウンタ２２のリセット信号２３とし
第３図のようにライン信号５がアサートの期間、クロッ
クに同期してインクリメントされ、ライン信号５がネゲ
ートになる毎にリセットされる。ｖＡ点順次データは３
ライン信号２４をアドレスカウンタ２２のリセット信号
２３とし第４図のようにライン信号５がアサートの期間
、クロック８に同期してインクリメントされ、３ライン
信号２４がネゲートになる毎にリセットされる、第２図
で、アドレスカウンタ２２はカウンタで、ラインカウン
タ２０はカウンタとゲートで構成できる。
信号５をアドレスカウンタ２２のリセット信号２３とし
第３図のようにライン信号５がアサートの期間、クロッ
クに同期してインクリメントされ、ライン信号５がネゲ
ートになる毎にリセットされる。ｖＡ点順次データは３
ライン信号２４をアドレスカウンタ２２のリセット信号
２３とし第４図のようにライン信号５がアサートの期間
、クロック８に同期してインクリメントされ、３ライン
信号２４がネゲートになる毎にリセットされる、第２図
で、アドレスカウンタ２２はカウンタで、ラインカウン
タ２０はカウンタとゲートで構成できる。
変倍処理回路３は公知の線形補間演算のアルゴリズムを
実現するものである。変倍率により決定される一定の周
期に、それをはさむ最も近い変倍率１００％に相当する
原周期の２つのデータを用いて、新たなデータをつくり
画素密度変換する。
実現するものである。変倍率により決定される一定の周
期に、それをはさむ最も近い変倍率１００％に相当する
原周期の２つのデータを用いて、新たなデータをつくり
画素密度変換する。
ラインメモリ２はデータ記憶手段に相当しＲＡＭ、レジ
スタ等の記憶素子で構成でき、演算に用いられる１ライ
ン前の画像データを記憶するもので、アドレス９により
指定される１ライン前のデータを出力したり、入力デー
タを新たな１ライン前のデータとして記憶する。
スタ等の記憶素子で構成でき、演算に用いられる１ライ
ン前の画像データを記憶するもので、アドレス９により
指定される１ライン前のデータを出力したり、入力デー
タを新たな１ライン前のデータとして記憶する。
次に、第１図の動作について説明する。
データ形式信号６を制御手段Ｉに入力し、アドレスカウ
ンタ２２のリセット信号２３にライン信号５と３ライン
分のライン信号を１ラインとする３ライン信号２４のど
ちらを用いるか選択する。
ンタ２２のリセット信号２３にライン信号５と３ライン
分のライン信号を１ラインとする３ライン信号２４のど
ちらを用いるか選択する。
点順次データ及び面順次データではアドレス９はライン
信号５をアドレスカウンタ２２のリセット信号２３とし
第３図のようにインクリメントされ、線順次データでは
３ライン信号２４をアドレスカウンタ２２のリセット信
号２３とし第４図のようにインクリメントされる。
信号５をアドレスカウンタ２２のリセット信号２３とし
第３図のようにインクリメントされ、線順次データでは
３ライン信号２４をアドレスカウンタ２２のリセット信
号２３とし第４図のようにインクリメントされる。
上記により、同じアドレスにはデータ形式に関わらず同
色データが並べられる。
色データが並べられる。
制御手段１はデータ形式に応じてアドレス９を発生し、
ラインメモリ２から１ライン前の同色データを出力させ
、且つ、入力データ７を同一のアドレスでラインメモリ
２に書き込む、これにより、入力データ７と１ライン前
の同色データが変倍処理回路３に入力され、画素密度変
換され出力される。
ラインメモリ２から１ライン前の同色データを出力させ
、且つ、入力データ７を同一のアドレスでラインメモリ
２に書き込む、これにより、入力データ７と１ライン前
の同色データが変倍処理回路３に入力され、画素密度変
換され出力される。
〔発明の効果）
本発明は、以上説明したように、各データ形式に対し演
算処理を可能とし画像処理装置の汎用性を著しく向上さ
せ、他の装置との接続を容易とした。
算処理を可能とし画像処理装置の汎用性を著しく向上さ
せ、他の装置との接続を容易とした。
第１図は本発明の実施例の構成ブロック図で、第２図は
制御手段１の構成ブロフク図で、第３図は本発明の実施
例の点順次データ処理時におけるタイミングチャート、
第４図は本発明の実施例の線順次データ処理時における
タイミングチャート、第５図は点順次データのデータ配
列を示す説明図で、第６図は線順次データのデータ配列
を示す説明図で、第７図は面順次データのデータ配列を
示す説明図である。 １・・・制御手段 ２・・・ラインメモリ ３・・・変倍処理回路 ６・・・データ形式信号 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 □主定査方向 方 ＥＩ Ｒｒｎｏ ＧＩＴＩＯＢｍｏ ＲＩＴＩＩ Ｇｍ
＋ ＢｍＩＲｍｚ Ｇｍｚ ８ｍ２−Ｒｍｎ Ｇｍｎ
Ｂｍｎ第５図 □主ＬＪ方勾 ＲｍＯＲｍ＋ Ｒｒｎ２Ｒｍ３−−−−−−−−−−一
−−−−ＲｍｎＧｒｎＯＧｒｒ＋＋Ｇｍ２Ｇｍ３ −−
−−−−−−−−−−−− ＧｍｎＢｍＯＢｍ＋Ｂｍ
２Ｂｍ３ −−−−−−− −−−− −− Ｂｍｎ
第６図 □主疋五方勾 ”？ｏ＋ Ｒｏｚ Ｆｔ３−−−− Ｒ□、。 ”？ｎ ＲＩ２ Ｒ１３−−−−Ｒ１ｎＦ？２＋
Ｒ２２Ｒ２３−−−−Ｒ２１，１４＋ Ｒｍ２ Ｒｍ
３ Ｇｍｎ ３０１ ＧＯ２ＧＯ３−−−−ＧｏｎＧｌｏ Ｇ１
１ Ｇ１２ ０＋３ −−−− Ｇ＋ｎ６２０ Ｇ２
Ｔ Ｇ２２ Ｇ２３ −−−− Ｇ２ｎＧｍ□ Ｇｍ
ｓ Ｇｒｎ２Ｇｍ３ Ｇｍｎ Ｂｏｏ ＢＯＩ Ｂ０２ ＢＯ３−−−−ＢｏｎＢ
ｏｏ ＢＩＴ Ｂ１２ ８＋３ −−−− Ｂ１
ｎ８２０ Ｂ２１ Ｂ２２ Ｂ２３ −−−− Ｂ
ｚｎＢｒｙｌｏ ８ｍ１８ｍ２８ｍ：＋ ｍｎ 第 図
制御手段１の構成ブロフク図で、第３図は本発明の実施
例の点順次データ処理時におけるタイミングチャート、
第４図は本発明の実施例の線順次データ処理時における
タイミングチャート、第５図は点順次データのデータ配
列を示す説明図で、第６図は線順次データのデータ配列
を示す説明図で、第７図は面順次データのデータ配列を
示す説明図である。 １・・・制御手段 ２・・・ラインメモリ ３・・・変倍処理回路 ６・・・データ形式信号 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 □主定査方向 方 ＥＩ Ｒｒｎｏ ＧＩＴＩＯＢｍｏ ＲＩＴＩＩ Ｇｍ
＋ ＢｍＩＲｍｚ Ｇｍｚ ８ｍ２−Ｒｍｎ Ｇｍｎ
Ｂｍｎ第５図 □主ＬＪ方勾 ＲｍＯＲｍ＋ Ｒｒｎ２Ｒｍ３−−−−−−−−−−一
−−−−ＲｍｎＧｒｎＯＧｒｒ＋＋Ｇｍ２Ｇｍ３ −−
−−−−−−−−−−−− ＧｍｎＢｍＯＢｍ＋Ｂｍ
２Ｂｍ３ −−−−−−− −−−− −− Ｂｍｎ
第６図 □主疋五方勾 ”？ｏ＋ Ｒｏｚ Ｆｔ３−−−− Ｒ□、。 ”？ｎ ＲＩ２ Ｒ１３−−−−Ｒ１ｎＦ？２＋
Ｒ２２Ｒ２３−−−−Ｒ２１，１４＋ Ｒｍ２ Ｒｍ
３ Ｇｍｎ ３０１ ＧＯ２ＧＯ３−−−−ＧｏｎＧｌｏ Ｇ１
１ Ｇ１２ ０＋３ −−−− Ｇ＋ｎ６２０ Ｇ２
Ｔ Ｇ２２ Ｇ２３ −−−− Ｇ２ｎＧｍ□ Ｇｍ
ｓ Ｇｒｎ２Ｇｍ３ Ｇｍｎ Ｂｏｏ ＢＯＩ Ｂ０２ ＢＯ３−−−−ＢｏｎＢ
ｏｏ ＢＩＴ Ｂ１２ ８＋３ −−−− Ｂ１
ｎ８２０ Ｂ２１ Ｂ２２ Ｂ２３ −−−− Ｂ
ｚｎＢｒｙｌｏ ８ｍ１８ｍ２８ｍ：＋ ｍｎ 第 図
Claims (1)
- 【特許請求の範囲】 ２次元で構成されるカラー画像データのＮ×Ｍ（Ｎ、Ｍ
＞１）の領域に注目して変倍処理を行う変倍回路におい
て、 画素に対応し演算に用いられる画像データを記憶するデ
ータ記憶手段と、データ形式に応じ前記データ記憶手段
を制御する制御手段と、前記データ記憶手段に接続し領
域内の画像データと入力画像データを用いて画素密度変
換し出力する変倍処理回路から成ることを特徴とする変
倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17924490A JPH0468867A (ja) | 1990-07-05 | 1990-07-05 | 変倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17924490A JPH0468867A (ja) | 1990-07-05 | 1990-07-05 | 変倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468867A true JPH0468867A (ja) | 1992-03-04 |
Family
ID=16062459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17924490A Pending JPH0468867A (ja) | 1990-07-05 | 1990-07-05 | 変倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468867A (ja) |
-
1990
- 1990-07-05 JP JP17924490A patent/JPH0468867A/ja active Pending
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