JPS63197283A - 並列画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の画像処理ユニットを有する並列画像処
理装置に関する。

［従来の技術］ 画像処理の分野においては、その処理対象のデータの膨
大さに鑑みて、複数の画像処理ユニット（以下、プロセ
ッシングユニットＰＵと略す）により並列処理されるこ
とがある。

第２図は従来の並列画像処理装置を説明するブロック図
である。１はホストプロセッサ、２−１〜２−６は並列
処理を行うＰＵ（以降、これらを総称して２で表す）。

３２−１　＋　３３−２等はプロセッサ間通信を行う通
信路（以降、これらを総称して３で表す）、４はホスト
プロセッサ自身のメモリ、５は処理すべき画像や処理し
た画像を保持する画像メモリ、６は画像メモリ５のデー
タを表示するための表示コントローラ、７はＣＲＴ、８
はシステムバス、９は表示バスである。

第３図はＰＵ２の内部のブロック図であり、２０１はプ
ロセッサ間通信機能を持つＣＰＵ、２０２はローカルメ
モリ、２０３はプロセッサ内部の内部通信路である。

第４図は画像処理対象の画像を説明する図であり、１０
は画像、１０−Ｉ〜１０−６は分割された部分画像を表
す。

第２．３．４図を用いて、従来例に係る並列画像処理つ
いて説明を行う。まず、画像メモリ５に保持される画像
１０はホストプロセッサ１により読出され分割され、各
分割された部分画像１０−１〜１０−４はそれぞれ、Ｐ
Ｕ２−、〜ＰＵ２−ａ夫々のローカルメモリ２０２へ、
通信路３を介して伝送される。次に、各ＰＵ２はそれぞ
れのローカルメモリ２０２に保持する部分画像に対して
並列に画像処理を行う。その結果は通信路３を介してホ
ストプロセッサ１より画像メモリ５へ転送され、ＣＲＴ
８へ結果が表示される。これが基本的な並列画像処理で
ある。

［発明が解決しようとしている問題点］このようなシス
テムにおいては、以下の２つの問題があると考えられる
。

第１に、処理すべき画像を、各ＰＵへ転送する時、及び
各ｐｕからの処理された画像を画像メモリ５へ転送する
時に、プロセッサ間通信を行う必要があるが、通常この
種の通信路３はシリアル転送で行なわれるため、通信速
度が遅く、画像データの転送に多くの時間が必要となる
重大な欠点がある。

第２に、通常、画像処理は処理すべき画素に対して近傍
演算が多い。このため、画像処理は部分画像の境界領域
を除いて、各ＰＵ内で処理を完結できる。また、境界領
域も通信路３を介してＰＵ間間通管行うことにより処理
できる。このときの通信量は全体の処理時間に比べ小さ
い。ところが、例えば画像の回転を行わせようとすると
、各ＰＵでそれぞれ保持する各部分画像をプロセッサ間
通信によりデータ転送を行い、画素の並べ換えを行わう
必要がでてくる。特に、ＰＵを増やし、並列性を高め、
高速化を図ろうとすると、それだけ上記のＰＵ間での通
信量が増加し、通信に要する時間が多くなり、処理効率
の低下が生じてしまう。同様な画像を分割して処理する
場合にプロセッサ間通信量が多い場合には、通信に時間
がかかるという重大な問題点がある。

即ち、上記の問題を整理すれば、各ＰＵに課せられた画
像処理の処理単位が各ＰＵ間で実質的に独立したもので
あれば、境界領域の処理は少ないためにＰＵ間間通管そ
れほど問題にならないが、一度に大量に発生するホスト
プロセッサとＰＵ間の通信が処理効率上のネックになる
。逆に、画像の回転の如く、画像処理の単位が複数のＰ
Ｕ間にまたがる場合は、各ＰＵ間の通信が処理効率上の
ネックになる。

そこで、本発明は上記従来技術の問題点を解消するため
に提案されたものでその目的は、複数の画像処理ユニッ
トを用いて各ユニットで行なわれる画像処理が互いに依
存しあうような場合でも、各処理ユニット間の通信が処
理効率を低下させる要因とならない並列画像処理装置を
提供する点にある。

［問題点を解決するための手段］ 上記課題を達成するための本発明の構成は、画像処理対
象の画像データを格納する画像メモリと、画像処理を行
う複数の画像処理ユニットと、前記画像メモリに接続さ
れると共に上記複数の画像処理ユニットとデータ転送路
により接続されるホストプロセッサと、画像処理前及び
画像処理後の画像データを前記転送路を介して、前記ホ
ストプロセッサと前記画像処理ユニット間で転送する並
列画像処理装置において、前記画像処理ユニットは、少
なくとも２つの画像処理手順を記憶することのできる記
憶手段を有し、この２つの画像処理手順の一方は、複数
の画像処理ユニット間で実質的に独立した画像処理であ
り、他方の画像処理手順は画像処理ユニット間で依存関
係を有するシーケンシャル画像処理であり、前記ホスト
プロセッサは、前記少なくとも２つの画像処理手順の１
つを選択実行させる起動手段を有することを特徴とする
。

［作用］ 上記構成によると、記憶手段に記憶される少なくとも２
つの画像処理手順を選択することにより、複数の画像処
理ユニット間で実質的に独立した画像処理と、画像処理
ユニット間で依存関係を有するシーケンシャル画像処理
とを、共に高速に処理できる。

［実施例］ 以下添付図面を参照しつつ本発明に係る実施例を詳細に
説明する。

く全体構成〉 第１図は実施例の画像処理装置の全体ブロック図で、１
はホストプロセッサ、２−１〜２−６は並列画像処理を
行うプロセッシングユニット（ＰＵ）、３はプロセッサ
間通信を行う通信路、４はホストプロセッサ１のプログ
ラム等を格納するメモリ、５は画像データを保持する画
像メモリ、６は画像メモリを表示するための表示コント
ローラ、７はＣＲＴ、８はシステムバス、９は表示バス
である。

第１図システムは２つの大きな機能を有する。

その１つはホストプロセッサ１が撞数の通信路を有して
いることである。第１図の例では、ホストプロセッサ１
は３つの通信路３−１＋　３−３＋　３−、を有してい
る。第２の機能は並列処理とパイプライン処理を使い分
けることができることである。

第５図に、これらのＰＵ及びホストプロセッサ１に使用
されるマイクロプロセサＬＳＩ（大規模集積回路）の内
部構成を示す。このマイクロプロセサは英国のＩ　ＮＭ
Ｏ３社製のＴａ２Ｏである。

図中、３０１は３２ビツトＣＰＵであり、３０６〜３０
９はリンク（通信路）インターフェース、３０４、は４
にバイトのローカルメモリ、３０５は内蔵メモリ３０４
の拡張メモリ用のインターフェース、３０２は割込み等
のシステムサービスを統御する部分、又３００は浮動小
数点演算ユニットである。ＬＳＩが内蔵する４つのリン
クインターフェースを、第１図に示すように、各ＰＵ間
で結合する。又、このＬＳＩをホストプロセッサ１とし
て使う場合は、３つのリンクインターフェースを、ＰＵ
２−１．２−ｓ、２−ｓと接続する。

画像処理は各ＰＵが行なう。ＰＵ２−１〜２−６は、デ
ータ処理に先立ち、ホストプロセッサから画像処理の手
順を記述した処理プログラムを通信路３−Ｉｎ　　３−
３＋　　３−５を介して受信して、ローカルメモリ３０
４に格納する。このようなプログラムとしてこの実施例
では、第７図と第９図に夫々示したところの二値化処理
と画像回転処理を挙げて説明する。ローカルメモリ３０
４に格納されたプログラムは第６図のように格納されて
いる。即ち、第７図若しくは第９図の処理プログラムが
第６図の処理プログラムに該当する。そして、本実施例
の並列処理装置では、並列処理又はパイプライン処理を
効率よく行なうた。めに、第６図にも示すように、処理
プログラムの他に種々のデータをローカルメモリ３０４
に格納する。ローカルメモリ３０４に格納されたプログ
ラムは第６図のように格納されている。第６図中の送信
元プロセサ番号はデータを受けた相手のプロセサの番号
を示す。又、送信先プロセサ番号は、画像処理結果を送
るべき送信先プロセサの番号である。プロセサ番号は、
第１図システムではホストプロセッサ１には“Ｏ′を、
ＰＵＩ、には１″を、ＰＵ２−２には“２”・・・が割
り当てられている。単純な並列処理の場合には、各ＰＵ
内に格納された、送信先プロセサ番号はホストプロセッ
サ１のプロセサ番号“０”である。一方、例えばパイプ
ライン処理等の場合は、そのアルゴリズムに従ったプロ
セッサ番号が格納される。又、隣接プロセサ番号とは、
このＰＵが担当する分割画像に隣接する分割画像であっ
て、その分割画像の処理を担当するＰＵのプロセサ番号
である。

〈並列処理〉 並列処理として、例えば第４図面像を閾値マトリクスに
より二値化する場合を考えてみる。第７図にその処理手
順を示す。この二値化処理は、例えば４×４のマトリク
スの各要素と画像データの画素とを比較して（ステップ
Ｓ１）、その大小判別（ステップＳ２）により、白又は
黒と二値化（ステップ３３．３４）する。ステップＳ５
では二値化結果をローカルメモリ３０４に格納する。

この動作を、同じブロック内の全ての画素について実行
する（ステップＳ７）。ステップＳ８では、この現在処
理中のブロックが、このＰＵの処理担当の最終ブロック
かを調べる。もし最終ブロックならばステップＳ１２で
、処理済みの画像データを、送信先プロセサ番号に示さ
れたユニットに転送する。この場合の送信先プロセサ番
号は前述したようにホストプロセッサ１の“０″である
。

ステップＳ８で、もしまだ処理すべきブロックが残って
いるのならば、ステップＳ９へ進み、ローカルメモリ３
０４から次のブロックを切り出す。ステップ５１０では
、この切り出されたブロックが境界領域にあるか否かを
調べる。これは、切り出されたブロックが４×４の大き
さをもたないことによりわかるやもし境界領域にないの
ならば、ステップＳ１へ戻り、前述のステップ８１以下
を繰り返す。境界領域にあるのならば、ステップＳｉｔ
で、隣接プロセサ番号を求め、そのＰＵから、必要な画
素のデータをもらい、ステップＳ１へ戻る。

上記のステップは各ＰＵに共通しており、従って、処理
を終了したＰＵは一斉にホストプロセッサ１へ処理デー
タをリンクインターフェース（通信路３）を介して、転
送する。ホストプロセッサ１は、この通信路３−１ｎ　
　３−ｓ、　　３−ｓ上のデータを自身のローカルメモ
リ３０４に格納して、システムバス８を介して画像メモ
リ５に戻す。メモリ４は、メモリインターフェース３０
５を介してホストプロセッサ１を接続され、外部メモリ
となっている。

〈並列処理方式の効果〉 かくして、二値化の画像処理が終了した。この場合、二
値化の如き画像処理は、分割画像（画像処理の単位）毎
（ＰＵ毎）の画像処理が各ｐｕ間で独立しているので、
第７図のフローチャートにて示したように、２０間の通
信はわずかじか発生せず、通信のネックとなる部分はホ
ストプロセッサと各２０間の通信しかないと言える。し
かし、ホストプロセッサ１と各２０間とは複数のインタ
ーフェース通信路が存在しているので、処理スピードの
低下はない。即ち、ホストプロセッサ１として、複数の
通信路を持ちそれらを介して並列にデータ転送が可能な
ようなプロセッサを用いており、複数のＰＵと並列にデ
ータ転送を行うことにより、画像データを高速に転送す
ることが可能となる。更に、ホストプロセッサ１と各２
０間の命令や状態などのデータの受は渡しなども並列に
実現でき、高速化が図れる。

さて、本実施例ではホストプロセッサ１と各２０間の通
信路が３つの場合について説明したが、ホストプロセッ
サ１が２つ以上の通信路３を持ち、これらを介して並列
にデータ転送を行えるホストプロセッサを使用すること
も可能である。

また、第１図示の本実施例において、各ＰＵはデータ転
送と処理を同時に行うことにより、複数のパイプライン
処理も実現できる。

くバイブライン処理方式〉 上記の二値化画像処理は各２０間での処理が互いに実質
的に独立しているので、純粋な意味での並列処理に適し
ていた。ところが、例えば画像の回転のように、処理前
の画素位置を担当するＰＵと処理後の画素位置を担当す
るＰＵとが異なるものとなってしまう場合は、ＰＵ間通
信が増えてくるので、ホストプロセッサ１とＰＵ間との
通信路を増やしただけでは対処しきれない。そこで、画
像の回転の如くバイブライン処理が可能な場合には、各
ＰＵを論理的にパイプライン構成をとるように結合する
。この場合、システムの構成は第１図と変わらずに、Ｐ
Ｕのローカルメモリ３０４に格納される処理プログラム
、送信元プロセサ番号、送信先プロセサ番号等が、各Ｐ
Ｕ間でユニークなものとなる。

画像の回転は次式で表わされる。即ち、読出し座標を（
ＸＲ，Ｙ−）、書込み座標を（ｘ、、ｙｗ）とすれば、 即ち、ｘＲ＝　　ｃｏｓθ・Ｘ、−５ＩＮθ−Ｙ。

ＹＲ＝　　ＳＩＮθ−ｘ、＋ｃｏｓθ−Ｙ。

である。

第８図に、この画像回転をバイブライン処理を行なって
実現する場合のシステムを、４つのＰＵによって実現し
たものを示す。即ち、ホストプロセッサ１は、回転後の
座標＝書込み座標（Ｘ、。

Ｙｗ）を次々と生成して、ＰＵ：ｌＩに転送し、回転前
の座標＝読出し座標（ＸＲ、ＹＲ）をＰＵ２−３から受
けとる。この読出し座標（ＸＲ，ＹＲ）に基づいて、画
像メモリ５の内容を読出して、そのビット値を、書込み
座標（ｘ、、ｙ、）に書込む。

具体的に説明すると、ホストプロセッサ１はＰＵｌ、に
座標Ｘｗ、Ｙ、を送る。ＰｔＪ−、では、ａ＝ＣＯ８θ
・Ｘｗを演算する。このａと座標（Ｘ−。

Ｙ、）とをＰＵ２−２に送る。ＰＵ２−２では、ＸＲ＝
ａ−５ＩＮθ−Ｙ、を演算する。ＰＵ２−２はこの演算
結果ｘＲと（Ｘｗ、Ｙ、）とをＰＵ２−４に送る。ＰＵ
２−４はｂ＝ＳＩＮθ−Ｘ、を演算する。ＰＵ２−４は
、ｘＲ，（ｘ、、ｙ、）　とｂをＰＵ２−３に送る。Ｐ
Ｕ２−ｓはＹＲ＝ｂ＋ＣＯ５θ・Ｙｗを演算する。こう
して、ＸＲとＹＲはホストプロセッサ１へ送られる。

ここで送信元プロセサ番号と送信先プロセサ番号をまと
めると、 となる。

第９図は各ＰＵの画像処理手順を示す。このＰＵの手順
が実行される以前に、各ＰＵはそのプログラム、プロセ
サ番号等をホストプロセッサ１から受信して、内部のロ
ーカルメモリ３０４に格納しているものとする。又、第
９図の処理手順は説明の便宜上、各ＰＵに一般的な形式
で示す。ステップＳ２０ではローカルメモリ３０４から
送信元プロセッサ番号を読取る。ステップＳ２１では、
この送信元のＰＵ（又はホストプロセッサ１）からのデ
ータを待つ。データを受信すると、ステップ３２２で、
このＰＵに課せられた画像処理の一部（例えば、第８図
のＰＵ２−＋であれば、ａ震Ｃ０Ｓθ・ｘｗ）を実行す
る。ステップ＄２３では送信先プロセサ番号を読出す。

ステップＳ２４では送信先がデータ受信可であるかを調
べ、可であれば、ステップＳ２５で処理結果データを送
信する。

このように、第８図システムでは、４つのＰＵが４段の
パイプライン構成となっており、全体で１つの画素の回
転を実現するものとなっている。

又、処理シーケンスはローカルメモリ内の送信元、送信
先プロセサ番号に規定されているので、各ＰＵは連続的
な処理が可能となり、高速の画像回転処理が達成される
。

〈変形例〉 画面分割による並列処理か、パイプライン処理による並
列処理かの選択は、上述したように、ホストプロセッサ
１が各ＰＵに処理手順及びプロセサ番号を送ることで選
択される。この場合、これらの処理手順を前もって各Ｐ
Ｕ内に格納しておき、ホストプロセッサ１が命令を出し
て選択するようにしてもよい。

尚、上記実施例はＰＵが４個若しくは６個の場合につい
て述べたが、ＰＵ２が２個以上の場合についても容易に
実現できる。また、処理に全ＰＵを使用する必要はなく
、適宜必要な数を論理的に接続すればよい。

また、ＰＵを格子状に接続しているが、これ以外の接続
形態、例えばスター状、リング状接続にも容易に通用可
能である。

［発明の効果］ 以上説明したように本発明の並列画像処理装置によれば
、複数の画像処理ユニットを用いて各ユニットで行なわ
れる画像処理が互いに依存しあうような場合でも、パイ
プライン処理を行なうことによって、各処理ユニット間
の通信が錯綜せず、処理効率が低下しない。

【図面の簡単な説明】

第１図は実施例に係る並列画像処理装置の全体図、 第２図、第３図は従来技術を説明する図、第４図は従来
技術１本実施例に使われる画像分割の例を示す図、 第５図は本実施例に用いられる画像処理用のＬＳＩの構
成図、 第６図はローカルメモリ内の構成図、 第７図、第９図は実施例の制御手順を示すフローチャー
ト、 第８図は画像回転を行なうためのＰＵの構成を説明する
図である。 図中、１・・・ホストプロセッサ、２−３〜２−６・・
・プロセッシングユニット（ＰＵ）、３．３−＋〜３−
６・・・通信路、４・・・メモリ、５・・・画像メモリ
、３０１・・・ＣＰＵ、３０４・・・ローカルメモリ、
３０６〜３０９・・・リンクインターフェース（通信イ
ンターフェースである。 特許出願人　　キャノン株式会社 第５図 第６図 〜寸

Claims (3)

【特許請求の範囲】
1. （１）画像処理対象の画像データを格納する画像メモリ
   と、 画像処理を行う複数の画像処理ユニットと、前記画像メ
   モリに接続されると共に、上記複数の画像処理ユニット
   とデータ転送路により接続されるホストプロセッサとを
   有して、 画像処理前及び画像処理後の画像データを前記転送路を
   介して、前記ホストプロセッサと前記画像処理ユニット
   間で転送する並列画像処理装置において、 前記画像処理ユニットは、少なくとも２つの画像処理手
   順を記憶することのできる記憶手段を有し、この２つの
   画像処理手順の一方は、複数の画像処理ユニット間で実
   質的に独立した画像処理であり、他方の画像処理手順は
   画像処理ユニット間で依存関係を有するシーケンシャル
   画像処理であり、 前記ホストプロセッサは、前記少なくとも２つの画像処
   理手順の１つを選択実行させる起動手段を有することを
   特徴とする並列画像処理装置。
2. （２）前記ホストプロセッサは、前記少なくとも２つ画
   像処理手順を前記記憶手段上で書き換えることにより、
   処理手順を選択することを特徴とする特許請求の範囲第
   １項記載の並列画像処理装置。
3. （３）ホストプロセッサが複数の画像処理ユニットへ指
   令を出すことにより、複数の画像処理ユニットの動作を
   選択することを特徴とする特許請求の範囲第１項記載の
   並列画像処理装置。