KR100866739B1 - 광대역 네트워크용 컴퓨터 구조에 있어서 데이터 동기를위한 시스템 및 방법 - Google Patents

광대역 네트워크용 컴퓨터 구조에 있어서 데이터 동기를위한 시스템 및 방법 Download PDF

Info

Publication number
KR100866739B1
KR100866739B1 KR1020037012341A KR20037012341A KR100866739B1 KR 100866739 B1 KR100866739 B1 KR 100866739B1 KR 1020037012341 A KR1020037012341 A KR 1020037012341A KR 20037012341 A KR20037012341 A KR 20037012341A KR 100866739 B1 KR100866739 B1 KR 100866739B1
Authority
KR
South Korea
Prior art keywords
status
storage location
data
state
storage
Prior art date
Application number
KR1020037012341A
Other languages
English (en)
Other versions
KR20030086319A (ko
Inventor
스즈오키마사카즈
야마자키다케시
Original Assignee
가부시키가이샤 소니 컴퓨터 엔터테인먼트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 소니 컴퓨터 엔터테인먼트 filed Critical 가부시키가이샤 소니 컴퓨터 엔터테인먼트
Publication of KR20030086319A publication Critical patent/KR20030086319A/ko
Application granted granted Critical
Publication of KR100866739B1 publication Critical patent/KR100866739B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines

Abstract

광대역 네트워크를 통한 고속 처리를 위한 컴퓨터 구조와 프로그래밍 모델이 제공된다. 이 구조는 호환성 있는 모듈러 구조, 공통 컴퓨팅 모듈과 통일된 소프트웨어 셀을 채용한다. 이 공통의 컴퓨팅 모듈은 제어 프로세서와 다수의 처리 유닛, 그것으로부터 처리 유닛이 프로그램을 처리하는 다수의 국부저장장치, 직접 메모리 접근 제어기(DMAC)와 공유 주기억장치를 포함한다. 처리 유닛에 의해 공유 주기억장치로부터/으로 조정된 읽기/쓰기가 가능하도록 하기 위한 동기화 된 시스템 및 방법이 역시 제공된다. 처리 유닛에 의해 처리되는 프로그램 중에서 데이터 오염이 발생되는 것을 방지하기 위해 하드웨어 샌드박스 구조가 제공된다. 통일된 소프트웨어 셀은 데이터와 응용을 동시에 포함하고, 네트워크의 어떤 프로세서에 의한 처리를 위하여 구조화된다.
광대역 네트워크, 국부 저장 장치, 기억 장소, 부가 메모리 세그먼트, 저장 위치

Description

광대역 네트워크용 컴퓨터 구조에 있어서 데이터 동기를 위한 시스템 및 방법 {System and method for data synchronization for a computer architecture for broadband networks}
본 발명은 컴퓨터 프로세서, 및 컴퓨터 네트워크에 대한 구조, 자세하게는, 광대역 환경에서의 컴퓨터 프로세서 및 컴퓨터 네트워크에 대한 구조에 관한 것이다. 본 발명은 더해서 이러한 구조를 위한 프로그래밍 모델에 관한 것이다.
현재의 컴퓨터 네트워크의, 예를 들어, 사무용 네트워크로 쓰이는 근거리 네트워크(LAN)와 인터넷과 같은 전역 네트워크의 컴퓨터와 컴퓨팅 장치는 주로 단독 컴퓨팅을 위해 설계되었다. 컴퓨터 네트워크를 통한 데이터와 응용 프로그램들("어플리케이션")의 공유는 이러한 컴퓨터와 컴퓨팅 장치의 주요한 설계 목표에 반영되지 않았다. 이런 컴퓨터와 컴퓨팅 장치는 또한 일반적으로, 예를 들어, 모토롤라, 인텔, 텍사스 인스트루먼트, 소니 혹은 그 외의 다양한 제조사들에 의해 제조된 광범위하고 다양한 프로세서를 사용하여 설계되었다. 이런 프로세서의 각각은 자체의 개별적인 명령 집합과 명령 집합 아키텍처(이하 ISA), 즉, 자체의 개별적인 어셈블리 언어 명령 집합과 이러한 명령을 수행하기 위한 주요한 계산 유닛과 메모리 유닛용 구조를 포함하고 있다. 따라서, 프로그래머는 이러한 프로세서에 응용 프로그 램을 기록하기 위해서 각각의 프로세서의 명령 집합과 ISA를 이해해야 함이 요구된다. 오늘날의 컴퓨터 네트워크에서의 컴퓨터들과 컴퓨팅 장치의 이 이종의 조합이 데이터와 응용 프로그램의 처리 및 공유를 복잡하게 한다. 더구나, 이 이종의 환경을 조정하기 위해서 같은 응용 프로그램의 다각적인 버전들이 종종 요구된다.
전역 네트워크, 상세하게는 인터넷과 접근된 컴퓨터와 컴퓨팅 장치의 유형은 광범위하다. 개인용 컴퓨터(PC)와 서버에 더해서, 이러한 컴퓨팅 장치는 휴대폰, 이동식 컴퓨터, 개인 휴대 정보 단말기(PDA), 셋톱 박스(set-top box), 디지털 텔레비전 등 그 외의 다양한 것들을 포함한다. 컴퓨터와 컴퓨팅 장치의 이러한 분류 속에서 데이터와 응용 프로그램의 공유에는 실질적인 문제가 생긴다.
수많은 기술이 이러한 문제를 극복하기 위해 시도되어 왔다. 이 기술들은, 특히, 정교한 인터페이스 및 복잡한 프로그래밍 기술을 포함한다. 이 해결법들은 실행을 위해 종종 처리 능력의 실질적인 증가를 요구한다. 이는 또한 종종 응용 프로그램을 처리하고 네트워크를 통해 데이터를 전송하는 데 요구되는 시간의 실질적인 증가를 가져온다.
데이터는 일반적으로 대응하는 응용 프로그램으로부터 분리되어 인터넷을 통해 전송된다. 이 접근은 응용 프로그램과 함께 그 응용 프로그램에 대응하는 전송된 데이터의 각각의 집합과 함께 보내지 않아도 되게 한다. 이 접근은 필요로 하는 대역폭의 양을 최소화하는 반면, 이는 종종 사용자들 사이에 실패를 야기한다. 전송된 데이터에 맞는 응용 프로그램, 혹은 가장 최신의 응용 프로그램은 고객의 컴퓨터에서 사용할 수 없을 수도 있다. 이 접근은 또한 네트워크 상에서 프로세서에 의해 채용된 다수의 다른 ISA 및 명령 집합을 위한 각각의 응용 프로그램의 다양한 버전을 기록하기를 요구한다.
자바 모델이 이 문제를 해결하기를 시도한다. 이 모델은 엄격한 보안 프로토콜을 따르는 작은 응용 프로그램(이하 애플릿;applet)을 채용한다. 애플릿은 서버 컴퓨터로부터 네트워크를 통해 전송되어 클라이언트 컴퓨터에 의해 실행된다. 다른 ISA를 채용하고 있는 클라이언트 컴퓨터에 같은 애플릿의 다른 버전이 송신되도록 하는 것을 피하기 위해, 모든 자바 애플릿은 클라이언트 컴퓨터의 자바 가상 머신 상에서 실행된다. 자바 가상 머신은 자바 ISA 및 자바 명령 집합을 포함하는 컴퓨터를 에뮬레이팅하는 소프트웨어이다. 그러나, 이 소프트웨어는 클라이언트 컴퓨터의 ISA 및 클라이언트 컴퓨터의 명령 집합 상에서 실행한다. 자바 가상 머신의 버전은 클라이언트 컴퓨터의 각각의 다른 ISA 및 명령 집합을 위해 제공된다. 개개 애플릿의 다양한 다른 버전은, 따라서, 요구되지 않는다. 각각의 클라이언트 컴퓨터는 오직 개별적인 ISA 및 명령 집합에 맞는 자바 가상 머신만을 다운로드하여 모든 자바 애플릿을 실행한다.
비록 각각의 ISA와 명령 집합을 위한 응용 프로그램의 다른 버전을 기록해야만 하는 문제의 해결책을 제공하였으나, 자바 처리 모델은 클라이언트 컴퓨터 상에 소프트웨어의 추가 레이어를 필요로 한다. 소프트웨어의 이 추가 레이어는 실질적으로 프로세서의 처리 속도를 떨어뜨린다. 속도에 있어서의 이 감소는 특히 실시간, 멀티미디어 응용 프로그램에 중요하다. 다운로드된 자바 애플릿은 또한 바이러스, 처리 기능 장애 등을 포함할 수도 있다. 이러한 바이러스와 기능 장애는 고객 데이터베이스를 손상시킬 수 있고 다른 피해를 야기할 수 있다. 비록 자바 모델에 채용된 보안 프로토콜이 이러한 문제를 "샌드박스" 소프트웨어, 즉, 자바 애플릿이 데이터를 기록할 수 없는 클라이언트 컴퓨터의 메모리 공간을 구현함으로써 극복하려는 시도를 하지만, 이 소프트웨어 구동 보안 모델은 종종 실행이 불안정하고 더 많은 처리를 필요로 하기도 한다.
실시간, 멀티미디어, 및 네트워크 응용 프로그램은 점점 더 중요해지고 있다. 이 네트워크 응용 프로그램들은 매우 빠른 처리 속도를 요구한다. 앞으로는 초당 수천 메가비트의 데이터가 이러한 응용 프로그램들에 필요할 수도 있다. 현재의 네트워크 구조, 상세히는 인터넷의 구조, 및 예를 들어, 현재, 자바 모델로 구현된 프로그래밍 모델은 이러한 처리 속도에 도달하는 것을 매우 어렵게 한다.
그러므로, 새로운 컴퓨터 구조, 컴퓨터 네트워크를 위한 새로운 구조 및 새로운 프로그래밍 모델이 요구된다. 이 새로운 구조 및 프로그래밍 모델은 네트워크의 다양한 구성원간의 데이터 및 응용 프로그램 공유의 문제를 컴퓨터 상의 추가되는 부담을 부과하지 않고 극복해야만 한다. 이 새로운 컴퓨터 구조 및 프로그래밍 모델은 또한 네트워크의 구성원간의 응용 프로그램 및 데이터의 공유에 있어서의 고유한 보안 문제를 극복해야만 한다.
한 양상에서, 본 발명은 컴퓨터, 컴퓨팅 장치 및 컴퓨터 네트워크를 위한 새로운 구조를 제공한다. 다른 양상에서는, 본 발명은 이러한 컴퓨터들, 컴퓨팅 장치 및 컴퓨터 네트워크를 위한 새로운 프로그래밍 모델을 제공한다.
본 발명에 따르면, 컴퓨터 네트워크의 모든 구성원은, 즉, 네트워크의 모든 컴퓨터들과 컴퓨팅 장치는, 공동 컴퓨팅 모듈로부터 구성된다. 이 공동 컴퓨팅 모듈은 일관된 구조 및 바람직하게는 같은 ISA를 채용한다. 네트워크의 구성원은 예를 들어, 클라이언트 컴퓨터, 서버, 개인용 컴퓨터, 이동식 컴퓨터, 게임 기기, 개인 휴대 단말기, 셋톱 박스, 디지털 텔레비전 및 컴퓨터 프로세서를 사용하는 그 외의 장치들이다. 일관된 모듈러 구조는 네트워크 구성원들에 의한 응용 프로그램의 효과적이고 고속의 처리 및 네트워크를 통한 응용 프로그램 및 데이터의 신속한 전송을 가능하게 한다. 이 구조는 또한 다양한 크기와 처리 능력의 네트워크 구성원의 형성 및 이러한 구성원들이 실시하는 처리를 위한 응용 프로그램의 준비를 간소화한다. 더해서, 본 발명의 한 실시형태에 따르면, 상기 네트워크와 접근된 다수의 프로세서를 포함하는 컴퓨터 네트워크가 제공되는데, 각각의 상기 프로세서는 동일한 ISA를 포함하는 다수의 제 1 처리 유닛 및 상기 제 1 처리 유닛을 제어하기 위한 제 2 처리 유닛을 포함하고, 상기 제 1 처리 유닛은 상기 네트워크를 통해 전송된 소프트웨어 셀을 처리하기 위해 조작가능하고, 각각의 상기 소프트웨어 셀은 상기 ISA와 호환되는 프로그램, 상기 프로그램과 연관된 데이터 및 네트워크를 통해 전송된 모든 상기 소프트웨어 셀 중에 유일하게 소프트웨어 셀을 확인하는 식별 부호를 포함하는 것을 특징으로 한다. 바람직하게는, 식별 부호는 상기 네트워크를 통해 전송된 모든 상기 소프트웨어 셀들 중에서 유일하게 소프트웨어 셀을 확인하는 식별 숫자이다.
다른 양상에서, 본 발명은 네트워크를 통해 데이터와 응용 프로그램을 전송 하기 위한 그리고 네트워크의 구성원들 간의 데이터와 응용 프로그램의 처리를 위한 새로운 프로그래밍 모델을 제공한다. 이 프로그래밍 모델은 네트워크의 어떠한 구성원들에 의해서도 처리할 수 있도록 네트워크를 통해 전송된 소프트웨어 셀을 채용한다. 각각의 소프트웨어 셀은 동일한 구조를 포함하고 응용 프로그램과 데이터 모두를 포함할 수 있다. 모듈러 컴퓨터 아키텍처가 제공한 고속의 처리 및 전송의 결과로, 이 셀들은 급속히 처리될 수 있다. 응용 프로그램용 코드는 바람직하게는 동일한 공동 명령 집합 및 ISA를 기반으로 한다. 각각의 소프트웨어 셀은 바람직하게는 글로벌 식별 부호(글로벌 ID) 및 셀의 처리에 필요로 하는 컴퓨팅 리소스의 양을 나타내는 정보를 포함한다. 모든 컴퓨팅 리소스가 동일한 기본 구조를 포함하고 동일한 ISA를 채용하므로, 이 처리를 실행하는 개별적인 리소스는 네트워크 상에 어디든 위치할 수 있고 동적으로 할당될 수 있다.
기본 처리 모듈러는 프로세서 요소(processor element; PE)이다. PE는 바람직하게는 처리 유닛(PU), 직접 메모리 접근 제어기(DMAC) 및 다수의 보조 처리 유닛(APU)을 포함한다. 바람직한 실시형태에서, PE는 여덟 개의 APU를 포함한다. PU 및 APU는 바람직하게는 크로스 바 구조를 포함하는 공유된 동적 막기억장치 (DRAM)와 상호 작용한다. PU는 APU에 의한 데이터 및 응용 프로그램의 처리를 계획하고 조정한다. APU는 이 처리를 병행하여 개별적으로 실행한다. DMAC는 공유된 DRAM에 저장된 데이터 및 응용 프로그램의 PU 및 APU에 의한 접근을 제어한다.
모듈러 구조에 따르면, 네트워크의 구성원에 의해 채용된 PE의 수는 그 구성원에 의해 요구되는 처리 능력을 기반으로 한다. 예를 들어, 서버는 네 개의 PE를 채용할 수도 있고, 워크스테이션은 두 개의 PE를 채용할 수도 있으며 PDA는 하나의 PE를 채용할 수도 있다. 특정한 소프트웨어 셀을 처리하는 데 분배된 PE의 APU의 숫자는 셀 안의 프로그램 및 데이터의 복잡성과 규모에 따른다.
바람직한 실시형태에서, 다수의 PE는 공유 DRAM과 연관된다. DRAM은 바람직하게는 다수의 섹션으로 구분되고, 그리고 이 섹션들의 각각은 다수의 메모리 뱅크로 구분된다. 특히 바람직한 실시형태에서, DRAM은 64개의 메모리 뱅크를 포함하고, 그리고 개개의 메모리 뱅크는 1 메가바이트의 저장 용량을 갖는다. DRAM의 개개의 섹션은 바람직하게는 뱅크 제어기에 의해 제어되고, 또한 PE의 개개의 DMAC는 바람직하게는 각각의 뱅크 제어기에 접근한다. 따라서, 이 실시형태의 개개의 PE의 DMAC는 공유 DRAM의 어느 부분에도 접근할 수가 있다.
또 다른 양상에서, 본 발명은 APU의 공유 DRAM으로부터의 데이터의 판독, 및 공유 DRAM으로의 기록을 위한 동기화된 시스템 및 방법을 제공한다. 이 시스템은 DRAM을 공유하는 다양한 APU와 다양한 PE 사이에서의 충돌을 피하도록 한다. 이 시스템과 방법에 따르면, DRAM의 영역은 F/E(full-empty) 비트들을 저장하기 위해 지정된다. 이 F/E 비트의 각각은 DRAM의 지정된 영역과 대응한다. 동기화된 시스템은 DRAM의 하드웨어에 통합되고, 따라서, 소프트웨어에서 실행되는 데이터 동기화 방식의 계산 과부하를 피하도록 한다.
본 발명은 또한 DRAM 안에 샌드박스를 구현하여 한 APU에 의해 처리되는 프로그램용 데이터로부터의 다른 APU에 의해 처리되는 프로그램용 데이터 손상을 보호한다. 각각의 샌드박스는 특정한 APU, 또는 APU 집합이 데이터를 판독하거나 기 록할 수 없는 공유 DRAM의 영역 너머에 경계지어진다.
또 다른 양상에서, 본 발명은 APU로 PU의 명령을 배포하기 위한 시스템과 방법을 제공하여 APU의 응용 프로그램 및 데이터 처리를 개시한다. 이 명령들, 소위 APU 원격 절차 호출(ARPC),은 PU가 공동 처리기의 역할을 하는 APU 없이 APU의 응용 프로그램 및 데이터의 병렬 처리를 지휘하고 배열할 수 있도록 한다.
또 다른 양상에서, 본 발명은 스트리밍 데이터 처리를 위한 전용 파이프라인 구조 확립을 위한 시스템 및 방법을 제공한다. 이 시스템과 방법에 따르면, APU의 조정된 그룹, 및 이 APU와 연관된 메모리 샌드박스의 조정된 그룹은 이 데이터들을 처리하기 위해 PU에 의해 확립된다. 파이프라인의 전용 APU 및 메모리 샌드박스는 데이터의 처리가 일어나지 않는 기간 동안에도 파이프라인 전용이다. 다시 말해서, 전용 APU 및 그와 연관된 샌드박스는 이 기간 동안에 예약 상태에 놓인다.
또 다른 양상에서, 본 발명은 태스크의 처리를 위한 절대 타이머를 제공한다. 이 절대 타이머는 응용 프로그램 및 데이터를 처리하기 위해 APU에 의해 채용된 클럭 주파수에 독립적이다. 응용 프로그램은 절대 타이머에 의해 규정된 태스크용 타임 기간을 기초로 하여 기록된다. 만약 APU에 의해 채용된 클럭 주파수가 예를 들어, APU의 개선 등과 같은 이유로 향상된다면, 절대 타이머에 의해 규정된 바대로 지정된 태스크용 타임 기간은 동일하게 유지된다. 이 방식은 APU의 더 새로운 버전에 의한 개선된 처리 타임의 구현을 이 더 새로운 APU가 구형의 APU의 더 낮은 속도의 처리 타임을 위해 기록된 구형 응용 프로그램을 처리하지 못하게 됨 없이 가능하게 한다.
본 발명은 또한 선택적인 방식을 제공하여 더 빠른 처리 속도의 더 새로운 APU가 구형의 APU의 낮은 처리 속도를 위해 기록된 구형 응용 프로그램을 처리할 수 있도록 한다. 이 선택적인 방식에서, 이 구형의 응용 프로그램들을 처리하는 데 있어 APU에 의해 채용된 특정한 명령 혹은 마이크로코드는 개선된 속도로 인해 생긴 APU의 병렬 처리 조정의 문제를 처리하는 동안 분석된다. 비연산(no operation:이하 "NOOP") 명령은 프로그램에 의해 예정된 APU에 의한 순차적인 처리 완성을 유지하기 위해 이 APU 중의 몇몇에 의해 실행된 명령 안에 삽입된다. 이 명령들에 이 NOOP 명령들을 삽입함으로써, APU의 모든 명령들의 실행을 위한 정확한 타이밍이 유지된다.
또 다른 양상에서, 본 발명은 광 도파관이 집적된 집적 회로를 포함하는 칩 패키지를 제공한다.
도 1은 본 발명에 따른 컴퓨터 네트워크의 전반적인 구조를 도시한 도면이다.
도 2는 본 발명에 따른 프로세서 요소(PE)의 구조를 도시한 도면이다.
도 3은 본 발명에 따른 광대역 엔진(BE)의 구조를 도시한 도면이다.
도 4는 본 발명에 따른 보조 처리 유닛(APU)의 구조를 도시한 도면이다.
도 5는 본 발명에 따른 프로세서 요소(PE), 비주얼라이저(VS) 및 광 인터페이스의 구조를 도시한 도면이다.
도 6은 본 발명에 따른 프로세서 요소의 한 조합을 도시한 도면이다.
도 7은 본 발명에 따른 프로세서 요소의 또 다른 조합을 도시한다.
도 8은 본 발명에 따른 프로세서 요소의 또 다른 조합을 도시한다.
도 9는 본 발명에 따른 프로세서 요소의 또 다른 조합을 도시한다.
도 10은 본 발명에 따른 PE의 또 다른 조합을 도시한다.
도 11a는 본 발명에 따른 칩 패키지에 포함된 광 인터페이스의 집적을 도시한다.
도 11b는 도 11a의 광 인터페이스를 사용하는 프로세서의 형상의 도면이다.
도 11c는 도 11a의 광 인터페이스를 사용하는 프로세서의 다른 형상의 도면이다.
도 12a는 본 발명에 따른 메모리 시스템의 구조를 도시한다.
도 12b는 본 발명에 따른 제 1 광대역 엔진으로부터 제 2 광대역 엔진으로의 데이터의 기록을 도시한다.
도 13은 본 발명에 따른 PE를 위한 공유 메모리의 구조의 도면이다.
도 14a는 도 13에 나타난 메모리 뱅크의 하나의 구조를 도시한다.
도 14b는 도 13에 나타난 메모리 뱅크의 다른 구조를 도시한다.
도 15는 본 발명에 따른 DMAC에 대한 구조를 도시한다.
도 16은 본 발명에 따른 DMAC에 대한 대체 구조를 도시한다.
도 17a 내지 17o는 본 발명에 따른 데이터 동기의 운용을 도시한다.
도 18은 본 발명의 데이터 동기 구조에 따른 메모리 배치의 여러 상태를 도시한 세 가지의 상태 메모리 도면이다.
도 19는 본 발명에 따른 하드웨어 샌드박스에 대한 키 제어 테이블의 구조를 도시한다.
도 20은 본 발명에 따른 하드웨어 샌드박스에 대한 메모리 접근 키를 저장하는 구조를 도시한다.
도 21은 본 발명에 따른 하드웨어 샌드박스를 위한 메모리 접근 제어 테이블의 구조를 도시한다.
도 22는 도 19의 키 제어 테이블과 도 21의 메모리 접근 제어 테이블을 사용하는 메모리 샌드박스를 접근하기 위한 단계의 흐름도이다.
도 23은 본 발명에 따른 소프트웨어 셀의 구조를 도시한다.
도 24는 본 발명에 따른 원격 절차 호출의 발생을 위한 단계의 흐름도이다.
도 25는 본 발명에 따른 스트리밍 데이터의 처리를 위한 전용 파이프라인 구조를 도시한다.
도 26a 및 26b는 본 발명에 따른 스트리밍 데이터의 처리에 있어서 도 25의 전용 파이프라인에 의해 실행된 단계의 흐름도이다.
도 27은 본 발명에 따른 스트리밍 데이터의 처리를 위한 전용 파이프라인의 대체 구조를 도시한다.
도 28은 본 발명에 따른 APU에 의한 응용 프로그램과 데이터의 병렬 처리를 조정하기 위한 절대 타이머의 방식을 도시한다.
본 발명에 따른 컴퓨터 시스템(101)에 대한 전반적인 구조가 도 1에 나타나 있다.
이 도면에 도시된 바와 같이, 시스템(101)은 그 곳에 다수의 컴퓨터와 컴퓨팅 장치가 연결된 네트워크(104)를 포함한다. 네트워크(104)는 근거리 네트워크(LAN), 인터넷과 같은 전역 네트워크, 또는 다른 컴퓨터 네트워크가 될 수 있다.
네트워크(104)에 접근된 컴퓨터와 컴퓨팅 장치(네트워크의 구성원들)는 예를 들어 클라이언트 컴퓨터(106), 서버 컴퓨터(108), 개인 휴대 정보 단말기(PDA) (110), 디지털 텔레비전(DTV)(112)과 다른 유선 또는 무선의 컴퓨터와 컴퓨팅 장치를 포함한다. 네트워크(104)의 구성원에 의해 채용된 프로세서는 동일한 공동의 컴퓨팅 모듈로부터 구성된다. 또한 이 프로세서 전부는 동일한 ISA를 가지고 그리고 동일한 명령 집합에 따른 처리를 수행하는 것이 바람직하다. 어떤 특정한 프로세서에 포함된 모듈의 수는 그 프로세서에 요구되는 처리 능력에 의존한다.
예를 들어, 시스템(101)의 서버 컴퓨터들(108)은 클라이언트 컴퓨터(106)보다 더 많은 데이터와 응용 프로그램 처리를 실행하므로, 서버 컴퓨터(108)는 클라이언트 컴퓨터(106)보다 더 많은 컴퓨팅 모듈을 포함한다. 반면에 PDA(110)는 가장 적은 양의 처리를 실행하므로, 가장 적은 수의 컴퓨팅 모듈을 포함한다. DTV(112)는 클라이언트 컴퓨터(106)와 서버 컴퓨터(108) 사이 수준의 처리를 실행한다. 그러므로 DTV(112)는 클라이언트 컴퓨터(106) 보다는 많고 서버 컴퓨터(108) 보다는 적은 수의 컴퓨팅 모듈을 포함한다. 하기에 논의될 바와 같이, 각 컴퓨팅 모듈은 네트워크(104)를 통하여 전송된 데이터와 응용 프로그램의 병렬 처리의 실행을 위 한 처리 제어기와 다수의 동일한 처리 유닛을 포함한다.
시스템(101)을 위한 이 동종의 구성은 적응성과 처리 속도, 처리의 효율성을 촉진한다. 시스템(101)의 개개의 구성원은 동일한 컴퓨팅 모듈의 하나나 다수(또는 어떤 분할)를 사용하여 처리를 실행하기 때문에, 데이터와 응용 프로그램의 실질 처리를 실행하는 특정 컴퓨터나 컴퓨팅 장치는 중요하지 않다. 더 나아가서, 특정 응용 프로그램과 데이터의 처리는 네트워크의 구성원에게 분담될 수 있다. 시스템을 통하여 시스템(101)에 의해 처리되는 데이터와 응용 프로그램을 포함하는 셀을 고유하게 확인함으로써, 처리결과는 이 처리가 일어나는 곳에 관계없이 처리를 요청한 컴퓨터나 컴퓨팅 장치에 전달될 수 있다. 이 처리를 실행하는 모듈이 공통 구조를 가지고 있고, 공통의 ISA를 채용하고 있기 때문에, 프로세서 중에서 호환성을 달성하기 위한 소프트웨어의 부가 레이어의 부담은 피할 수 있다. 이 구조와 프로그래밍 모델은 예를 들어 실시간, 멀티미디어 응용 프로그램을 실행하는 데 필요한 처리 속도를 촉진시킨다.
시스템(101)에 의해 촉진된 처리속도와 효율성을 더 활용하기 위해서, 이 시스템에 의해 처리된 데이터와 응용 프로그램은 고유하게 확인되고, 동일하게 포맷된 소프트웨어 셀(102)로 패키지된다. 각 소프트웨어 셀(102)은 응용 프로그램과 데이터 모두를 포함하거나, 포함할 수 있다. 각 소프트웨어 셀은 또한 네트워크(104)와 시스템(101)을 통하여 전역에서 셀을 확인하는 ID를 포함한다. 이 소프트웨어 셀 구조의 동일성과, 네트워크를 통한 소프트웨어 셀의 고유한 식별은, 네트워크의 어떤 컴퓨터나 컴퓨팅 장치에서도 응용 프로그램과 데이터의 처리를 용 이하게 한다. 예를 들어, 클라이언트 컴퓨터(106)는 소프트웨어 셀(102)을 형성할 수도 있으나, 클라이언트 컴퓨터(106)의 한정된 처리 용량으로 인해, 이 소프트웨어 셀을 처리용 서버 컴퓨터(108)로 전송한다. 따라서, 소프트웨어 셀은 네트워크 상에서의 처리 자원의 이용도를 기초로 하여 네트워크(104)를 통하여 이동할 수 있다.
시스템(101)의 프로세서와 소프트웨어 셀의 동종 구조는 또한 오늘날 이종의 네트워크의 많은 문제를 피하게 한다. 예를 들어, 자바 가상 머신과 같은 가상 머신 등의 명령 집합을 사용하는 어떤 ISA의 응용 프로그램의 처리를 허용하는 비효율적인 프로그래밍 모델은 회피된다. 그러므로, 시스템(101)은 오늘날의 네트워크보다 광대역 처리를 보다 효율적이고 효과적으로 실행할 수 있다.
네트워크(104)의 모든 구성원에 대한 기본적인 처리 모듈은 프로세서 요소(PE)이다. 도 2는 PE의 구조를 도시하고 있다. 도면에 도시된 바와 같이, PE(201)는 처리 유닛(이하 PU)(203)과 직접 메모리 접근 제어기(이하 DMAC)(205)와 다수의 보조 처리 유닛들(이하 APU), 이른바 APU(207), APU(209), APU(211), APU(213), APU(215), APU(217), APU(219)와 APU(221)을 포함한다. 로컬 PE 버스(223)는 APU들과 DMAC(205)와 PU(203)사이에서 데이터와 응용 프로그램을 전송한다. 로컬 PE 버스(223)는, 예를 들어, 전통적인 구조를 포함하거나, 패킷 스위치 네트워크로써 실행될 수 있다. 패킷 스위치 네트워크로써의 실행은 비록 더 많은 하드웨어를 요구할 지라도 가용 대역폭을 증가시킨다.
PE(201)는 디지털 논리의 구현을 위한 다수의 방법을 사용하여 구축될 수 있 다. 그러나, PE(201)는 바람직하게는 실리콘 기판상에 상보적 금속 산화물 반도체(CMOS)를 채용한 단일 집적 회로로 구현된다. 기판의 대체적인 물질은 갈륨 비소(gallium arsenide), 갈륨 알루미늄 비소(gallium aluminum arsenide)나 다른 다양한 도펀트를 채용한 소위 3족 화합물을 포함한다. PE(201)는 또한 초전도 물질, 예를 들면, 초고속 단자속양자(RSFQ: rapid single-flux-quantum) 로직을 사용하여 구현될 수 있다.
PE(201)는 고 대역폭 메모리 연결(227)을 통하여 동적 막기억장치(이하 DRAM)(225)와 밀접하게 결합되어 있다. DRAM(225)은 PE(201)에 대한 주기억장치로 기능한다. 물론 DRAM(225)이 바람직하게는 동적 막기억장치이지만, 다른 매개, 예를 들어 정적 막기억장치(SRAM), 자기 막기억장치(MRAM: Magnetic Random Access Memory), 광 메모리 혹은 홀로그래픽 메모리를 사용하여 구현될 수 있다. DMAC(205)은 DRAM(225)과 PE(201)의 APU 및 PU 사이의 데이터 전송을 용이하게 한다. 하기에서 보다 자세히 논의되는 바와 같이, DMAC(205)은 각 APU를 위해 각각의 APU만이 데이터를 기록할 수 있는 혹은 데이터를 읽어낼 수 있는 DRAM(225)내의 배타적인 영역을 지정한다. 이 배타적 영역은 샌드박스(sandbox)로 지정된다.
PU(203)는, 예를 들어, 데이터와 응용 프로그램을 단독 처리할 수 있는 표준 프로세서가 될 수 있다. 작동 중에, PU(203)는 APU에 의한 데이터와 응용 프로그램의 처리를 조정하고 지휘한다. APU는 바람직하게는 '단일 명령어, 다중 데이터' (SIMD) 프로세서이다. PU(203)의 제어하에 APU는 병렬적 또는 독립적인 방법으로 이 데이터와 응용 프로그램의 처리를 실행한다. DMAC(205)은 공유된 DRAM(225)에 저장된 데이터와 응용 프로그램에 PU(203)와 APU들의 접근을 제어한다. 비록 PE(201)가 바람직하게는 8개의 APU를 포함하지만, 요구되는 처리 능력에 따라 하나의 PE에 더 많은 혹은 더 적은 수의 APU들이 채용될 수 있다. 또한, PE(201)와 같은 다수의 PE들은 향상된 처리 능력을 제공하기 위하여 결합되거나 패키지될 수도 있다.
예를 들어, 도 3에서 도시된 바와 같이, 4개의 PE는 네트워크(104)의 구성원을 위한 단일 프로세서를 형성하기 위하여, 하나 혹은 그 이상의 칩 패키지로 패키지되거나 결합될 수 있다. 이 구성은 광대역 엔진(이하 BE)이라 칭해진다. 도 3에서 도시된 바와 같이, BE(301)는 즉, PE(303), PE(305), PE(307)와 PE(309)의 4개의 PE를 포함한다. 이 PE들간의 통신은 BE 버스(311)를 통한다. 광대역 메모리 연결(313)은 공유된 DRAM(315)과 이 PE들간에 통신을 제공한다. BE 버스(311) 대신에, BE(301)의 PE들 사이의 통신은 DRAM(315) 및 이 메모리 연결을 통하여 일어날 수 있다.
입/출력 인터페이스(317)와 외부 버스(319)는 광대역 엔진(301)과 네트워크(104)의 다른 구성원들 사이에 통신 경로를 제공한다. PE의 APU들에 의해 처리되는 데이터 및 응용 프로그램의 병렬 및 독립적인 처리와 유사하게 BE(301)의 각각의 PE는 병렬 및 독립적인 방법으로 데이터와 응용 프로그램의 처리를 수행한다.
도 4에는 APU의 구조가 도시된다. APU(402)는 국부 기억 장치(406), 레지스터(410), 네 개의 부동 소수점 유닛(412) 및 네 개의 정수 유닛(414)을 포함한다. 그러나, 요구되는 처리 능력에 따라 보다 더 많은 혹은 더 적은 수의 부동 소수점 유닛(412) 및 정수 유닛(414)을 채용할 수 있다. 바람직한 실시형태로써, 국부 기억 장치(406)는 128 킬로바이트의 저장 영역을 포함하고, 레지스터(410)의 용량은 128 × 128 비트이다. 부동 소수점 유닛(412)은 바람직하게는 초당 320억 부동 소수점 연산(32 GFLOPS)의 속도로 작동하고, 정수 유닛(414)은 초당 320억 정수 연산(32 GOPS)의 속도로 작동한다.
국부 기억 장치(406)는 캐시 메모리가 아니다. 국부 기억 장치(406)는 바람직하게는 정적 막기억장치(SRAM)로서 구성된다. APU를 위한 캐시 일관성 지원(cache coherency support)은 필요하지 않다. PU는 PU에 의해 개시된 직접 메모리 접근을 위한 캐시 일관성 지원이 필요할 수 있다. 그러나 APU에 의해 개시된 직접 메모리 접근을 위해서 혹은 외부 장치로부터 또는 외부 장치로의 접근을 위해서 캐시 일관성 지원은 필요하지 않다.
APU(402)는 응용 프로그램과 데이터를 APU로부터/로의 전송을 위한 버스(404)를 더 포함한다. 바람직한 실시형태에서, 이 버스는 1024비트의 폭이다. APU(402)는 내부 버스들(408, 420 및 418)을 더 포함한다. 바람직한 실시형태에서, 버스(408)는 256비트의 폭을 갖고 국부 기억 장치(406)와 레지스터(410) 사이의 통신을 제공한다. 버스들(420, 418)은 개별적으로 레지스터(410)와 부동 소수점 유닛(412), 그리고 레지스터(410)와 정수 유닛(414)사이에 각각의 통신을 제공한다. 바람직한 실시형태에서, 레지스터(410)로부터 부동 소수점 또는 정수 유닛으로의 버스들의(418, 420) 폭은 384비트이고, 그리고 부동 소수점 또는 정수 유닛에서 레지스터(410)로의 버스들의(418, 420) 폭은 128비트이다. 부동 소수점 또는 정수 유닛에서 레지스터(410)로의 버스 폭 보다 레지스터(410)에서 이들 유닛들로의 더 큰 버스의 폭은 처리 중에 레지스터(410)로부터 보다 큰 데이터 이동을 수용한다. 각각의 계산을 위해서 최대 세 워드를 필요로 한다. 그러나, 각 계산의 결과는 일반적으로 단지 하나의 워드이다.
도 5 내지 10은 네트워크(104)의 구성원들 간의 프로세서의 모듈러 구조를 더 도시하고 있다. 예를 들면, 도 5에서 도시된 바와 같이, 프로세서는 하나의 PE(502)를 포함할 수도 있다. 상기에 논의된 바와 같이, 이러한 PE는 일반적으로 PU, DMAC 및 8개의 APU를 포함한다. 각 APU는 국부 저장소(local storage; LS)를 포함하고 있다. 반면에, 프로세서는 비주얼라이저(VS)(505)의 구조를 포함할 수도 있다. 도 5에 도시된 바와 같이, VS(505)는 PU(512), DMAC(514) 및 4개의 APU(516, 518, 520, 522)를 포함한다. PE의 4개의 APU가 통상 차지하고 있던 칩 패키지 내의 공간은 이 경우에는 픽셀 엔진(508), 이미지 캐시(510) 및 음극선관 제어기 (CRTC)(504)로 대체되어 있다. PE(502) 또는 VS(505)를 위해 필요한 통신 기관 속도에 따라 광 인터페이스(506)가 또한 칩 패키지 상에 포함될 수도 있다.
이러한 표준화된, 모듈러 구조를 이용하여, 여러 가지 다양한 형태의 프로세서를 쉽고 효율적으로 구성할 수 있다. 예를 들면, 도 6에 도시된 프로세서는 두 개의 칩 패키지로 이루어져 있는데, 즉, 한 칩 패키지(602)는 한 개의 BE로 다른 한 칩 패키지(604)는 네 개의 VS로 이루어져 있다. 입출력(I/O)(606)은 칩 패키지(602)의 BE와 네트워크(104) 사이의 인터페이스를 제공한다. 버스(608)는 칩 패키지(602)와 칩 패키지(604) 사이의 통신을 제공한다. 입출력 프로세서(IOP) (610)는 I/O(606)로/로부터의 데이터 흐름을 제어한다. I/O(606)는 주문형 반도체(ASIC: application specific integrated circuit)로서 제작될 수도 있다. VS들로부터의 출력은 비디오 신호(612)이다.
도 7은 네트워크(104)의 다른 구성원에게 (또는 국부적으로 연결된 다른 칩 패키지와) 초고속 통신을 제공하기 위한 두 개의 광 인터페이스(704, 706)를 구비한 BE(702)용 칩 패키지를 도시하고 있다. BE(702)는, 예를 들면, 네트워크(104)상에서 서버로 기능할 수 있다.
도 8의 칩 패키지는 두 개의 PE(802, 804) 및 두 개의 VS(806, 808)를 포함한다. I/O(810)는 칩 패키지와 네트워크(104)사이에 인터페이스를 제공한다. 칩 패키지의 출력은 비디오 신호이다. 이러한 구성은, 예를 들면, 그래픽 워크스테이션으로 기능할 수도 있다.
도 9는 또 다른 구성을 도시한 것이다. 이 구성은 도 8에 도시된 구성의 1/2의 처리 능력을 포함한다. 두 개의 PE 대신에, 한 개의 PE(902)가 구비되어 있으며, 그리고 두 개의 VS 대신에 한 개의 VS(904)가 구비되어 있다. I/O(906)는 도 8에 도시된 I/O의 대역폭의 1/2를 가지고 있다. 그러나, 이러한 프로세서 역시 그래픽 워크스테이션으로 기능할 수도 있다.
도 10에 마지막 구성이 도시되어 있다. 이 프로세서는 오직 한 개의 VS와 I/O(1004)로 구성되어 있다. 이러한 형태는, 예를 들면, PDA로서 기능할 수도 있다.
도 11a는 네트워크(104) 상의 프로세서의 칩 패키지로 광 인터페이스를 집적화한 도면이다. 이 광 인터페이스는 광 신호를 전기 신호로 전환하고 전기 신호를 광 신호로 전환한다. 또한 광 인터페이스는, 예를 들면, 갈륨 비소, 알루미늄 갈륨 비소, 게르마늄, 및 다른 원소들 또는 화합물을 포함하는 다양한 재료로부터 구성될 수 있다. 도면에 도시된 바와 같이, 광 인터페이스(1104, 1106)는 BE(1102)의 칩 패키지 상에 제작된다. BE 버스(1108)는 BE(1102)의 PE들(1110, 1112, 1114, 1116) 및 광 인터페이스들 사이의 통신을 제공한다. 광 인터페이스(1104)는 두 개의 포트(1118, 1120)를 포함하고 있고, 그리고 광 인터페이스(1106) 역시 두 개의 포트(1122, 1124)를 포함하고 있다. 포트(1118, 1120, 1122, 및 1124)는 광 도파관(1126, 1128, 1130 및 1132)에 각각 연결되어 있다. 광 신호는 이 광 도파관들을 통과하여 광 인터페이스(1104, 1106)의 포트를 통해 BE로/로부터 전송된다.
다수의 BE는 이러한 광 도파관 및 각 BE의 네 개의 광 포트를 사용하여 다양한 구성으로 함께 연결되어 질 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 두 개 혹은 그 이상의 BE(예를 들어,1152, 1154, 1156)는 이런 광 포트를 통해서 직렬로 연결될 수 있다. 이 예에서, BE(1152)의 광 인터페이스(1166)는 그것의 광 포트를 통해서 BE(1154)의 광 인터페이스(1160)의 광 포트에 연결된다. 유사한 방식으로, BE(1154) 상의 광 인터페이스(1162)의 광 포트는 BE(1156)의 광 인터페이스(1164)의 광 포트에 연결된다.
도 11c는 매트릭스 구성을 도시하고 있다. 이러한 구성에서, 각 BE의 광 인터페이스는 두 개의 다른 BE에 연결된다. 이 도면에서 보이는 바와 같이, BE(1172) 의 광 인터페이스(1188)의 광 포트 중의 하나는 BE(1176)의 광 인터페이스(1182)의 한 광 포트에 연결되어 있다. 광 인터페이스(1188)의 다른 광 포트는 BE(1178)의 광 인터페이스(1184)의 광 포트에 연결되어 있다. 유사한 방식으로, BE(1174)의 광 인터페이스(1190)의 한 개의 광 포트는 BE(1178)의 광 인터페이스(1184)의 다른 광 포트에 연결되어 있다. 광 인터페이스(1190)의 다른 광 포트는 BE(1180)의 광 인터페이스(1186)의 광 포트에 연결되어 있다. 이 매트릭스 구성은 이와 유사한 방식으로 다른 BE들로 확장될 수 있다.
직렬 구성을 사용하거나 혹은 매트릭스 구성을 사용하여, 네트워크(104)용 프로세서는 원하는 크기 및 능력으로 구성될 수 있다. 물론, 다른 구성을 만들기 위해, BE의 광 인터페이스, 또는 BE보다 많거나 적은 수의 PE를 갖는 프로세서에 추가의 포트가 더해질 수 있다.
도 12a는 BE의 DRAM을 위한 제어 시스템 및 구조를 도시하고 있다. 유사한 제어 시스템과 구조가 다른 크기의 얼마간의 PE를 포함하는 프로세서에 채용된다. 도면에 보이는 바와 같이, 크로스 바(cross-bar) 스위치는 BE(1201)를 포함하는 네 개의 PE의 각 DMAC(1210)를 8개의 뱅크 제어기(1206)에 연결한다. 각 뱅크 제어기(1206)는 DRAM(1204)의 8개의 뱅크(1208)(도면에는 4개만 도시함)를 제어한다. 따라서 DRAM(1204)은 총 64개의 뱅크를 포함한다. 바람직한 실시형태에서, DRAM(1204)은 64 메가바이트의 용량을 갖고, 그리고 각 뱅크는 1 메가바이트의 용량을 갖는다. 이 바람직한 실시형태에서, 각 뱅크 내의 가장 작은 주소 지정가능한 메모리 유닛은 1024 비트 블록이다.
BE(1201)는 스위치 유닛(1212)을 역시 포함한다. 스위치 유닛(1212)은 BE(1201)에 가깝게 연결된 BE 상의 다른 APU가 DRAM(1204)으로 접근할 수 있게 한다. 따라서, 제 2 BE는 제 1 BE에 가까이 연결될 수 있고, 그리고 각 BE의 개개의 APU는 통상 APU에 접근 가능한 기억 장소 개수의 두 배를 어드레스 할 수 있다. 제 1 BE의 DRAM과 제 2 BE의 DRAM 서로 상호 간의 데이터의 직접 판독 또는 기록은 스위치 유닛(1212) 등과 같은 스위치 유닛을 통해서 일어날 수 있다.
예를 들면, 도 12b에 보이는 바와 같이, 이러한 기록을 위해서, 제 1 BE(1222)의 APU(1220)는 메모리에 입력하기 위해 제 2 BE(1226)의 DRAM(1228)의 기억 장소에(일반적으로는 BE(1222)의 DRAM(1224)에) 기록 명령을 내린다. BE(1222)의 DMAC(1230)은 크로스 바 스위치(1221)를 통해 기록 명령을 뱅크 제어기(1234)에 보내고, 뱅크 제어기(1234)는 뱅크 제어기(1234)와 연결된 외부 포트(1232)에 명령을 전송한다. BE(1226)의 DMAC(1238)은 기록 명령을 받아서 이 명령을 BE(1226)의 스위치 유닛(1240)으로 전달한다. 스위치 유닛(1240)은 기록 명령에 포함된 DRAM 주소를 식별하고 식별된 주소에 저장하기 위해 BE(1226)의 뱅크 제어기를 통하여 DRAM(1228)의 뱅크(1224)에 데이터를 보낸다. 따라서, 스위치 유닛(1240)은 DRAM(1224) 및 DRAM(1228)이 BE(1222)의 APU를 위한 단일 메모리 공간으로 기능할 수 있도록 한다.
도 13은 DRAM의 64뱅크 구성을 도시하고 있다. 이 뱅크들은 1302, 1304, 1306, 1308, 1310, 1312, 1314 및 1316의 8 행과 1320, 1322, 1324, 1326, 1328, 1330, 1332 및 1334의 8 열로 배열된다. 각 행은 뱅크 제어기에 의해 제어된다. 그 러므로, 각 뱅크 제어기는 8 메가바이트의 메모리를 제어한다.
도 14a 및 도 14b는 주소 지정가능한 DRAM의 메모리 유닛의 최소 단위, 예를 들면, 1024 비트의 블록을 저장하고 접근하기 위한 다른 구조를 도시하고 있다. 도 14a에서, DMAC(1402)는 한 개의 뱅크(1404) 내에 8개의 1024 비트 블록(1406)을 저장한다. 반면에, 도 14b에서, DMAC(1412)가 1024비트를 포함하는 데이터 블록을 판독하고 기록하는 동안, 이 블록들은 뱅크(1414) 및 뱅크(1416)의 두 뱅크 사이에 인터리브된다. 그러므로 이 뱅크들 각각은 16개의 데이터 블록을 포함하고, 각 데이터 블록은 512 비트를 포함한다. 이러한 인터리빙은 DRAM에 대한 보다 빠른 접근을 용이하게 할 수 있고 어떠한 응용 프로그램을 처리하는 데 유용하다.
도 15는 PE 내의 DMAC(1506)을 위한 구조를 도시하고 있다. 도시된 바와 같이, DMAC(1506)를 포함하는 하드웨어 구조는 PE의 여러 곳에 배포되어 있어 각 APU(1502)는 DMAC(1506)의 노드(1504)에 직접 접근이 가능하다. 각 노드는 직접 접근할 수 있는 APU에 의한 메모리 접근에 적합한 로직을 실행한다.
도 16은 DMAC의 선택적인 실시형태, 즉, 배포되지 않은 구조를 보여준다. 이 경우에는, DMAC(1606)의 하드웨어 구조는 한곳에 집중되어 있다. APU(1602)와 PU(1604)는 로컬 PE 버스(1607)를 통하여 DMAC(1606)과 통신한다. DMAC(1606)은 크로스 바 스위치를 통하여 버스(1608)에 연결되어 있다. 버스(1608)는 DRAM(1610)과 연결된다.
상기 논의된 바와 같이, PE의 모든 다수의 APU는 공유된 DRAM의 독립적으로 데이터에 접근할 수 있다. 그 결과, 제 1 APU는 제 2 APU가 제 1 APU의 국부 저장 소 안의 특정한 데이터를 요구할 동안 이 데이터들에 근거해서 작동할 수 있다. 데이터가 공유된 DRAM으로부터 같은 시간에 제 2 APU에 제공된다면, 데이터의 가치를 변하게 할 수 있는 제 1 APU의 진행되는 처리로 인해 이 데이터는 무효일 수 있다. 따라서, 제 2 프로세서가 공유된 DRAM으로부터 제 1 프로세서와 같은 시간에 데이터를 수신한다면, 제 2 프로세서는 잘못된 결과를 생성할 것이다. 예를 들면, 이 데이터는 전체 변수에서 특별한 값일 수 있다. 만약 제 1 프로세서가 데이터를 처리하는 동안 값을 변화시킨다면, 제 2 프로세서는 이전의 값을 수신할 것이다. 따라서, APU들이 공유된 DRAM내의 기억 장소로부터/로 데이터의 판독과 기록을 동기화하는 방식이 필요하다. 따라서, 이러한 방식은 다른 APU가 현재 그것의 국부 저장소에서 운용중인 데이터를 기억 장소로부터 판독과, 현재의 데이터를 저장하는 기억 장소에 데이터의 기록을 막아야 한다.
이러한 문제를 극복하기 위해서, DRAM의 각각의 주소 지정가능한 기억 장소를 위해, 부가 메모리 세그먼트가 기억 장소에 저장된 데이터와 관련한 상태 정보를 저장하기 위해 DRAM내에 할당된다. 이 상태 정보는 F/E(full/empty) 비트, 기억 장소로부터 데이터를 요청한 APU의 식별 부호(APU ID) 및 데이터를 요청한 APU내의 요청된 데이터가 판독되어야 할 국부 저장소의 주소(LS address)를 포함한다. DRAM의 주소 지정가능 기억 장소는 어떤 크기라도 가능하다. 바람직한 실시형태에서, 크기는 1024비트이다.
F/E 비트를 1로 설정하는 것은 연관된 기억 장소에 저장된 데이터가 존재한다는 것을 나타낸다. 반면에, F/E 비트를 0으로 설정하는 것은 해당 기억 장소에 저장된 데이터가 존재하지 않는다는 것을 나타낸다. F/E 비트가 0으로 설정되어 있을 때 APU가 데이터를 요청하면, APU는 데이터의 즉시 판독이 금지된다. 이 경우에, 데이터를 요청한 APU를 확인하는 APU ID와, 데이터가 현재 존재할 때 데이터가 판독 될 이 APU의 국부 저장소 내 기억 장소를 확인하는 LS 주소는 부가 메모리 세그먼트에 입력된다.
부가 메모리 세그먼트가 APU의 국부 저장소내 각 기억 장소를 위하여 역시 할당된다. 이 부가 메모리 세그먼트는 "사용중 비트(busy bit)"를 지시하는 한 비트를 저장한다. 사용중 비트는 DRAM으로부터 가져올 특정의 데이터의 저장을 위해 연관된 LS 기억 장소를 예약하기 위해 사용된다. 사용중 비트가 국부 저장소 내 특정한 기억 장소를 위해 1로 지정되어 있으면, APU는 이 기억 장소를 단지 특정한 데이터를 기록하기 위해서만 사용할 수 있다. 반면에, 사용중 비트가 국부 저장소 내 특정한 기억 장소를 위해 0으로 지정되어 있으면, APU는 어떤 데이터를 저장하기 위해서도 이 기억 장소를 사용할 수 있다.
PE의 공유된 DRAM으로부터/으로 데이터의 판독/기록을 동기화하는데 사용된 F/E 비트, APU ID, LS 주소 및 사용중 비트를 포함하는 예가 도 17a 내지 도 17o에 도시되어 있다.
도 17a에 보이는 바와 같이, 하나 이상의 PE(1720)들은 DRAM(1702)과 상호작용한다. PE(1720)는 APU(1722, 1740)를 포함한다. APU(1722)는 제어 로직(1724)을 포함하고, APU(1740)는 제어 로직(1742)을 포함한다. APU(1722)는 국부 저장소 (1726)를 역시 포함한다. 이 국부 저장소는 다수의 주소 지정가능한 기억 장소(1728)를 포함한다. APU(1740)는 국부 저장소(1744)를 포함하고, 이 국부 저장소는 역시 다수의 주소 지정가능한 기억 장소(1746)를 포함한다. 모든 주소 지정가능한 기억 장소들은 바람직하게 1024비트의 크기를 갖는다.
부가 메모리 세그먼트는 각 LS의 주소 지정가능한 기억 장소와 연관되어 있다. 예를 들면, 메모리 세그먼트(1729, 1734)는 국부 기억 장치 장소(1731, 1732)와 각각 연관되어 있고, 메모리 세그먼트(1752)는 국부 기억 장치 장소(1750)와 연관되어 있다. 위에서 언급한 "사용중 비트"는 이 부가 메모리 세그먼트들의 각각에 저장되어 있다. 국부 기억 장치 장소(1732)에는 이 장소가 데이터를 포함하고 있는지를 나타내는 몇 개의 X들이 있다.
DRAM(1702)은 다수의 기억 장소들(1706, 1708)을 포함하는 주소 지정가능한 기억 장소(1704)를 포함한다. 이 기억 장소는 바람직하게는 1024비트의 크기이다. 부가 메모리 세그먼트는 이 기억 장소와 역시 연관된다. 예를 들면, 부가 메모리 세그먼트(1760)는 기억 장소(1706)와 연관되고, 부가 메모리 세그먼트(1762)는 기억 장소(1708)와 연관된다. 각 기억 장소 내에 저장된 데이터에 관련한 상태 정보는 그 기억 장소와 연관된 메모리 세그먼트에 저장된다. 상기 논의된 바와 같이, 이 상태 정보는 F/E 비트, APU ID 및 LS 주소를 포함한다. 예를 들면, 기억 장소(1708)를 위해서, 상태 정보는 F/E 비트(1712), APU ID(1714) 및 LS 주소(1716)를 포함한다.
상태 정보 및 사용중 비트를 사용하여, PE의 APU들 또는 PE 그룹들 중에서 공유된 DRAM으로/으로부터의 데이터의 동기화된 판독 및 기록이 이루어질 수 있다.
도 17b는 APU(1722)의 LS 기억 장소(1732)로부터 DRAM(1702)의 기억 장소(1708)로 데이터의 동기화된 기록 개시를 도시하고 있다. APU(1722)의 제어기(1724)는 이 데이터들의 동기화된 기록을 개시한다. 기억 장소(1708)가 비어 있기 때문에, F/E 비트(1712)는 0으로 지정되어 있다. 그 결과, LS 장소(1732) 내의 데이터는 기억 장소(1708)에 쓰여 질 수 있다. 반면에, 기억 장소(1708)가 현재 유효한 데이터를 포함하고 있다고 지시하기 위해 상기 비트가 1로 지정되어 있으면, 제어기(1722)는 에러 메시지를 수신하고 이 기억 장소에 데이터를 기록하는 것이 금지될 것이다.
기억 장소(1708)에 데이터의 성공적인 동기화된 기록 결과가 도 17c에 도시되어 있다. 기록된 데이터는 기억 장소(1708)에 저장되어 있고, F/E 비트(1712)는 1로 지정된다. 이 지정은 기억 장소(1708)가 사용중이고 이 기억 장소 내의 데이터가 현재 유효하게 존재함을 지시한다.
도 17d는 DRAM(1702)의 기억 장소(1708)로부터 국부 저장소(1744)의 LS 기억 장소(1750)로 데이터의 동기화된 판독의 개시를 도시하고 있다. 이 판독을 개시하기 위해, LS 기억 장소(1750)의 메모리 세그먼트(1752)의 사용중 비트는 이 데이터를 위한 이 기억 장소를 예약하기 위해 1로 지정된다. 이 사용중 비트의 1로 지정은 APU(1740)가 이 기억 장소에 다른 데이터를 저장하지 못하게 한다.
도 17e에 보이는 바와 같이, 다음으로 제어 로직(1742)은 DRAM(1702)의 기억 장소(1708)에 동기 읽기 명령(synchronize read command)을 보낸다. 이 기억 장소와 연관된 F/E 비트(1712)가 1로 지정되어 있기 때문에, 기억 장소(1708)에 저장된 데이터는 유효하게 존재하는 것으로 여겨진다. 그 결과, 기억 장소(1708)로부터 LS 기억 장소(1750)로의 데이터 전송을 준비함에 있어, F/E 비트(1712)는 0으로 지정된다. 이 지정이 도 17f에 도시된다. 이 데이터의 판독의 결과로, 이 비트의 0으로 지정은 기억 장소(1708)의 데이터가 무효일 것을 나타낸다.
도 17g에 보이는 바와 같이, 다음으로 기억 장소(1708) 내의 데이터가 기억 장소(1708)로부터 LS 기억 장소(1750)로 판독된다. 도 17h는 마지막 상태를 도시한다. 기억 장소(1708)내의 데이터의 복사본이 LS 기억 장소(1750)에 저장된다. F/E 비트(1712)를 0으로 지정되어 기억 장소(1708) 내의 데이터가 무효함을 표시한다. 이 무효는 APU(1740)에 의해 만들어지는 데이터에 대한 변경의 결과이다. 메모리 세그먼트(1752) 내의 사용중 비트는 역시 0으로 지정된다. 이러한 지정은 LS 기억 장소(1750)가 어떤 목적으로도 현재 이용할 수 있는 상태에 있음을, 즉, 이 LS 기억 장소는 특정의 데이터 수신을 기다리기 위해 예약된 상태가 더 이상 아님을 나타낸다. 그러므로, LS 기억 장소(1750)는 어떤 목적으로도 APU(1740)에 의해 현재 접근될 수가 있다.
도 17i 내지 17o는 DRAM(1702)의 기억 장소를 위한 F/E 비트가 0으로 지정 되어 이 기억 장소 내의 데이터가 현재 유효하지 않다는 것을 표시할 때, DRAM(1702)의 기억 장소, 예를 들면 기억 장소(1708)로부터 APU의 국부 저장소의 LS 기억 장소, 예를 들면 국부 저장소(1744)의 LS 기억 장소(1752)로 데이터의 동기화된 판독을 도시하고 있다. 도 17i에 보여지는 바와 같이, 이 전송을 개시하기 위해, LS 기억 장소(1750)의 메모리 세그먼트(1752)의 사용중 비트는 데이터 전송 에 필요한 LS 기억 장소를 예약하기 위해 1로 지정된다. 그 다음에, 도 17j에 보이는 바와 같이, 제어 로직(1742)은 DRAM(1702)의 기억 장소(1708)를 위하여 동기 읽기 명령을 보낸다. 이 기억 장소와 연관된 F/E 비트(1712)는 0으로 지정되었기 때문에, 기억 장소(1708)에 저장된 데이터는 무효하다. 그 결과, 이 기억 장소로부터 데이터를 직접 판독하는 것을 막기 위해 신호가 제어 로직(1742)으로 전송된다.
도 17k에 도시된 바와 같이, 다음으로 읽기 명령을 위한 APU ID(1714)와 LS 주소(1716)가 메모리 세그먼트(1762)에 기록된다. 이 경우에, APU(1740)용 APU ID와 LS 기억 장소(1750)용 LS 기억 장소는 메모리 세그먼트(1762)에 기록된다. 따라서, 기억 장소(1708) 내의 데이터가 존재할 때, 이 APU ID와 LS 기억 장소는 현재 데이터가 전송될 장소를 결정하기 위해 사용된다.
APU가 이 기억 장소(1708)에 데이터를 입력할 때, 이 기억 장소(1708) 내의 데이터는 유효하게 존재하게 된다. 예를 들어, APU(1722)의 기억 장소(1732)로부터 기억 장소(1708)로 데이터의 동기화된 기록이 도 17l에 도시되어 있다. 이 기억 장소를 위한 F/E 비트(1712)가 0으로 지정되어 있기 때문에, 이 데이터들의 동기화된 기록이 허가된다.
도 17m에 보여지는 바와 같이, 이 기록에 따라, 기억 장소(1708) 내의 데이터는 유효하게 존재하게 된다. 따라서, 메모리 세그먼트(1762)로부터의 APU ID(1714)와 LS 주소(1716)는 메모리 세그먼트(1762)로부터 즉시 판독되고, 이 정보는 이 세그먼트로부터 삭제된다. F/E 비트(1712)는 또한 기억 장소(1708) 내의 데이터를 즉시 읽을 것을 기대하여 역시 0으로 지정된다. 도 17n에 보여지는 바와 같 이, APU ID(1714) 및 LS 주소(1716)를 판독하는 즉시, 이 정보는 기억 장소(1708) 내의 유효한 데이터를 APU(1740)의 LS 기억 장소(1750)로 판독하기 위하여 즉시 사용된다. 마지막 상태가 도 17o에 도시된다. 도면은 기억 장소(1708)로부터 기억 장소(1750)로 복사된 유효한 데이터, 0으로 지정된 메모리 세그먼트(1752) 내의 사용중 비트 및 0으로 지정된 메모리 세그먼트(1762)내의 F/E 비트(1712)를 도시한다. 사용중 비트를 0으로 지정은 LS 기억 장소(1750)가 어떤 목적으로도 APU(1740)에 의해 접근되는 것이 가능하게 한다. F/E 비트의 0 지정은 기억 장소(1708) 내의 데이터가 더 이상 유효하게 존재하지 않는다는 것을 나타낸다.
도 18은 기억 장소에 대응하는 메모리 세그먼트 내에 저장된 LS 주소, F/E 비트 및 APU ID의 상태를 기초로 하여 DRAM의 기억 장소의 다양한 상태와 위에 기재된 운용을 요약하고 있다. 기억 장소는 3가지 상태를 가질 수 있다. 이 3가지 상태는 F/E 비트가 0으로 지정되고 APU ID나 LS 주소를 위해 어떤 정보도 제공되지 않는 공백 상태(empty state)(1880), F/E 비트가 1로 지정되고 APU ID나 LS 주소를 위해 어떤 정보도 제공되지 않는 풀 상태(full state)(1882), 그리고 F/E 비트가 0으로 지정되고 APU ID와 LS 주소를 위해 정보가 제공되는 블록킹 상태(blocking state)(1884)이다.
도면에 보이는 바와 같이, 공백 상태(1880)에서, 동기 기록 동작이 가능하게 되고 풀 상태(1882)로 전이된다. 그러나 기억 장소가 공백 상태일 때 기억 장소 내의 데이터는 존재하지 않기 때문에 블록킹 상태(1884)로 전이된다.
풀 상태(1882)에서, 동기 읽기 동작이 허용되고 공백 상태(1880)로 전이된 다. 반면에, 풀 상태에서 동기 기록 동작은 유효한 데이터를 겹쳐 기록하는 것을 막도록 금지된다. 이 상태에서 어떠한 기록 동작이 시도된다면 상태 변화가 일어나지 않고 APU의 대응하는 제어 로직으로 에러 메시지가 전송된다.
블록킹 상태(1884)에서, 기억 장소로 데이터의 동기 기록이 허용되고 공백 상태(1880)로 전이된다. 반면에, 블록킹 상태(1884)에서 동기 읽기 동작은 이 상태로 전이되기 이전의 동기 읽기 동작과 충돌을 막도록 금지된다. 블록킹 상태에서 동기 읽기 동작이 시도된다면, 어떤 상태 변화도 일어나지 않고 APU의 대응하는 제어 로직으로 에러 메시지가 전송된다.
공유된 DRAM으로부터/으로 데이터의 동기화된 판독 및 기록을 위해 위에 기재된 방식은 외부 장치로부터의 데이터의 판독과 외부 장치로의 데이터의 기록을 위한 프로세서에 의해 통상 전용된 컴퓨터 자원을 제거하기 위해 역시 사용될 수 있다. 이 입/출력(I/O) 기능은 PU에 의해 수행될 수도 있다. 그러나, 이 동기 방식의 수정본을 사용하여, 적절한 프로그램을 실행하는 APU가 이 기능을 수행할 수 있다. 예를 들면, 이 구조를 사용하여, 외부 장치에 의해 개시된 I/O 인터페이스로부터 데이터 전송을 위한 인터럽트 요청을 받은 PU는 이 요청의 처리를 APU에게 위임할 수 있다. APU는 이후 동기 기록 명령을 I/O 인터페이스에 보낸다. 이 인터페이스는 데이터가 DRAM 내에 지금 기록될 수 있음을 외부 장치에 차례로 신호로 알린다. APU는 다음으로 DRAM의 관련 메모리 공간을 블록킹 상태로 지정하기 위해 동기 기록 명령을 DRAM으로 보낸다. APU는 또한 데이터를 수신하기 위해 필요한 APU의 국부 저장소의 기억 장소를 위해 사용중 비트를 1로 지정한다. 블록킹 상태에서, DRAM의 관련 메모리 공간과 연관된 부가 메모리 세그먼트는 APU ID와 APU 국부 저장소의 관련 기억 장소의 주소를 포함한다. 외부 장치는 다음으로 DRAM의 관련 메모리 공간에 직접 데이터를 기록하기 위해 동기 기록 명령을 발한다. 그러나, 이 메모리 공간은 블록킹 상태이므로, 데이터는 즉각적으로 이 공간으로부터 부가 메모리 세그먼트에서 식별된 APU의 국부 저장소의 기억 장소로 판독된다. 이 기억 장소용 사용중 비트(busy bits)는 '0'으로 설정된다. 외부 장치가 데이터 기록을 완료하면 APU는 PU로 전송이 완료되었음을 신호로 알린다.
따라서, 이 방식을 사용하여, PU에서의 계산 부담을 최소로 하여 외부 장치로부터의 데이터 전송이 가능해진다. 그러나, 이 기능을 위임받은 APU는 PU로 인터럽트 요청을 할 수 있어야 하고, 또한 외부 장치는 DRAM에 직접 접근할 수 있어야 한다.
각 PE의 DRAM은 다수의 "샌드박스"를 포함한다. 샌드박스는 특정한 APU 또는 APU의 집합이 그 이외의 영역에서는 읽거나 기록할 수 없는 공유 DRAM의 영역을 지정한다. 이 샌드박스들은 한 APU에 의해 처리되고 있는 데이터가 다른 APU에 의해 처리되고 있는 데이터에 의해 오염되는 것을 막기 위한 보안을 제공한다. 이 샌드박스들은 또한 DRAM 도처에서 소프트웨어 셀이 데이터를 오염시킬 수 있는 가능성을 배제한 채, 네트워크로부터 특정 샌드박스로 소프트웨어 셀을 다운로드할 수 있도록 허용한다. 본 발명에 있어서, 샌드박스는 DRAM과 DMAC의 하드웨어 내에 구현된다. 샌드박스를 소프트웨어가 아닌 이런 하드웨어로 구현함으로써, 속도와 보안성이 강화된다.
PE의 PU는 APU에 할당된 샌드박스를 제어한다. 일반적으로 PU는 운영 체제와 같은, 신뢰할 만한 프로그램에서만 작동하기 때문에 이러한 방식은 보안성을 떨어뜨리지는 않는다. 이 방식에 따르면, PU는 키 제어 테이블을 설정하고 관리한다. 이러한 키 제어 테이블은 도 19에 도시되어 있다. 도 19에서와 같이, 키 제어 테이블(1902) 내의 각 엔트리는 APU 식별 부호(ID)(1904)와 그 APU에 대한 APU 키(1906), 그리고 키 마스크(1908)를 포함한다. 이 키 마스크의 사용에 대해서는 이하 서술된다. 바람직하게는, 키 제어 테이블(1902)은 정적 막기억장치(SRAM)와 같은 상대적으로 빠른 메모리에 저장되며, DMAC과 연관된다. 키 제어 테이블(1902)의 각 엔트리는 PU에 의해 제어된다. 어떠한 APU가 DRAM 내의 특정 저장 위치에 데이터를 기록하고자, 또는 그 특정 저장 위치로부터 데이터를 판독하고자 요청한다면, DMAC는 그 APU에 할당된, 키 제어 테이블(1902) 내의 APU 키(1906)를 DRAM 내의 특정 저장 위치와 연관된 메모리 접근 키와 비교한다.
도 20에 보여지는 바와 같이, 전용 메모리 세그먼트(2010)는 DRAM(2002) 내의 각 주소 지정가능한 저장 위치(2006)에 할당된다. 저장 위치에 대한 메모리 접근 키(2012)는 이 전용 메모리 세그먼트(2010)에 저장된다. 상기에 논의된 바와 같이, 각 주소 지정가능한 저장 위치(2006)에 연관되어 있는 더 추가적인 전용 메모리 세그먼트(2008)는 저장 위치로 데이터를 기록하기 위한, 또는 저장 위치로부터 데이터를 판독하기 위한 동기 정보를 저장한다.
운용에 있어, APU는 DMAC으로 DMA 명령을 발한다. 이 명령은 DRAM(2002)의 저장 위치(2006)의 주소를 포함한다. 이 명령을 실행하기 전에, DMAC는 APU의 ID(1904)를 이용하여 키 제어 테이블(1902) 내의 요청 APU 키(1906)를 조사한다. 이후 DMAC는 요청하는 APU의 APU 키(1906)를 APU가 접근하고자 하는 DRAM의 저장 위치와 연관된 전용 메모리 세그먼트(2010)에 저장된 메모리 접근 키(2012)와 비교한다. 이두 키들이 일치하지 않으면 DMA 명령은 실행되지 않는다. 반면에, 두 키들이 일치하면, DMA 명령이 진행되어 요구된 메모리 접근이 실행된다.
도 21에 다른 실시형태가 도시되어 있다. 이 실시형태에 있어서, PU는 메모리 접근 제어 테이블(2102)을 유지한다. 메모리 접근 제어 테이블(2102)은 DRAM 내부의 각 샌드박스를 위한 엔트리를 포함한다. 도 21의 특정한 예로써, DRAM은 64개의 샌드박스를 포함한다. 메모리 접근 제어 테이블(2102)의 각 엔트리에는 샌드박스 식별 부호(ID)(2104), 기본 메모리 주소(2106), 샌드박스 크기(2108), 메모리 접근 키(2110), 접근 키 마스크(2112)를 포함한다. 기본 메모리 주소(2106)는 특정 샌드박스를 시동하는 DRAM 내에 주소를 제공한다. 샌드박스 크기(2108)는 샌드박스의 크기, 따라서 특정 샌드박스가 종료되는 지점을 제공한다.
도 22는 키 제어 테이블(1902)과 메모리 접근 제어 테이블(2102)을 이용하여 DMA 명령을 실행하기 위한 단계를 도시한 흐름도이다. 단계 2202에서, APU는 샌드박스 내의 특정 기억 장소 또는 장소들에 접근하기 위해 DMA 명령을 DMAC로 발한다. 이 명령은 접근이 요청되는 특정 샌드박스를 확인하는 샌드박스 ID(2104)를 포함한다. 단계 2204에서, DMAC는 APU의 ID(1904)를 이용하여 키 제어 테이블(1902) 내 요청하는 APU 키(1906)를 조사한다. 단계 2206에서, DMAC는 DMA 명령 안의 샌드박스 ID(2104)를 사용하여 메모리 접근 제어 테이블(2102)에서 샌드박스와 연관된 메모리 접근 키(2110)를 조사한다. 단계 2208에서, DMAC는 요청하는 APU에 할당된 APU 키(1906)와 샌드박스와 연관된 메모리 접근 키(2110)를 비교한다. 단계 2210에서, 두 키들이 일치하는지 여부가 판별된다. 만약 두 키들이 일치하지 않으면, DMA 명령은 진행되지 않으며 오직 에러 메시지만이 APU 및/또는 PU로 전송되는 단계 2212로 진행된다. 반면에, 만약 단계 2210에서 두 키들이 일치하면, DMAC가 DMA 명령을 실행하는 단계 2214로 진행된다.
APU 키의 키 마스크와 메모리 접근 키는 이 시스템에 더 많은 유연성을 제공한다. 키의 키 마스크는 마스크 처리된 비트를 와일드 카드로 변환시킨다. 예를 들어, APU 키(1906)와 연관된 키 마스크(1908)의 최종 2 비트가 마스크로 설정되었다면, 즉, 예를 들어 키 마스크(1908) 내의 이 비트들이 1로 지정되었다면, APU 키는 1 또는 0 중 어느 것이 될 수 있고 여전히 메모리 접근 키와 일치하게 된다. 예를 들어, APU 키는 1010일 수도 있다. 통상 이 APU 키는 단지 메모리 접근 키가 1010 인 샌드박스로의 접근만 허용할 것이다. 그러나, 만약 이 APU 키의 키 마스크가 0001로 설정되어 있다면, 이 APU 키는 1010 또는 1011인 접근 키를 포함하는 샌드박스에 접근하기 위해서도 사용될 수 있다. 유사하게, 0001로 설정된 마스크를 갖는 1010인 메모리 접근 키는 1010 또는 1011인 APU 키를 포함하는 APU에 의해 접근될 수 있다. APU 키 마스크와 메모리 키 마스크가 동시에 사용될 수 있으므로, APU에 의한 샌드박스로의 보다 다양한 접근이 가능해질 수 있다.
본 발명은 또한 시스템(101) 상의 프로세서들을 위한 새로운 프로그래밍 모델을 제공한다. 이 프로그래밍 모델은 소프트웨어 셀(102)을 채용한다. 이 소프트 웨어 셀들은 처리를 위해 네트워크(104) 상의 어떤 프로세서로도 전송될 수 있다. 이 새로운 프로그래밍 모델은 또한 고유한 시스템(101)의 모듈러 구조와 시스템(101)의 프로세서를 활용하여 구현된다.
소프트웨어 셀은 APU의 국부 저장소로부터 APU에 의해 직접적으로 처리된다. APU는 DRAM상의 어떠한 데이터나 프로그램에 직접 작동하지 않는다. APU가 DRAM의 데이터나 프로그램을 처리하기 전에 이 데이터나 프로그램은 APU의 국부 저장소로 판독된다. 따라서, APU의 국부 저장소는 프로그램 카운터, 스택 그리고 이러한 프로그램들을 실행시키기 위한 다른 소프트웨어 요소를 포함한다. PU는 DMAC로 직접 메모리 접근(DMA) 명령을 발함으로써 APU를 제어한다.
도 23에 소프트웨어 셀(102)의 구조가 도시되어 있다. 이 도에서 보여지는 바와 같이, 소프트웨어 셀(2302)은 라우팅(routing) 정보 섹션(2304)과 몸체(2306)를 포함한다. 라우팅 정보 섹션(2304)에 포함된 정보는 네트워크(104)의 프로토콜에 의존한다. 라우팅 정보 섹션(2304)은 헤더(2308), 목적지 ID(2310), 소스 ID(2312) 그리고 응답 ID(2314)를 포함한다. 목적지 ID는 네트워크 주소를 포함한다. TCP/IP 프로토콜 하에서는, 예컨대 네트워크 주소가 IP 주소이다. 목적지 ID(2310)는 처리를 위해 셀이 전송되어야만 하는 PE와 APU의 식별 번호를 더 포함한다. 소스 ID(2314)는 네트워크 주소를 포함하며 셀이 생성된 PE와 APU를 식별하여 목적지 PE 및 APU가 필요하다면 셀과 관련된 부가적인 정보를 획득하는 것을 가능하도록 한다. 응답 ID(2314)는 네트워크 주소를 포함하며 셀과 관련된 문의 및 셀의 처리 결과가 통지되어야 하는 PE와 APU를 확인한다.
셀 몸체(2306)는 네트워크 프로토콜로부터 독립적인 정보를 포함한다. 도 23의 확장된 부분은 셀 몸체(2306)를 더욱 상세히 나타낸다. 셀 몸체(2306)의 헤더(2320)는 몸체의 시작점을 나타낸다. 셀 인터페이스(2322)는 셀의 활용을 위해 필요한 정보를 포함한다. 이 정보는 전역 고유(Global Unique) ID(2324), 요구되는 APU의 개수(2326), 샌드박스 크기(2328) 및 이전 셀 ID(2330)를 포함한다.
전역 고유 ID(2324)는 네트워크(104) 전체에 걸쳐 소프트웨어 셀(2302)을 유일하게 확인한다. 전역 고유 ID(2324)는 예를 들어 소스 ID(2312) 내의 PE 또는 APU의 고유한 식별 부호 같은 소스 ID(2312) 및 소프트웨어 셀(2302)의 생성 또는 전송 시간 및 일자를 기초로 하여 생성된다. 요구되는 APU의 개수(2326)는 셀을 실행시키기 위해 필요한 APU의 최소수를 제공한다. 샌드박스 크기(2328)는 요구되는 APU들과 연관되며 셀을 실행시키기 위해 필요한 DRAM 내의 보호메모리 크기를 제공한다. 이전의 셀 ID(2330)는 스트리밍 데이터와 같은 순차적인 실행이 요구되는 셀 그룹의 이전 셀을 확인한다.
실행 섹션(2332)은 셀의 핵심 정보를 포함한다. 핵심 정보에는 DMA 명령 리스트(2334), 프로그램 섹션(2336) 및 데이터 섹션(2338)을 포함한다. 프로그램 섹션(2336)에는 APU에 의해 실행될 프로그램(소위 애플릿)(2360, 2362)이 포함되며, 데이터 섹션(2338)에는 이 프로그램들에 의해 처리될 데이터가 포함된다. DMA 명령 리스트(2334)에는 프로그램을 시작하기 위해 필요한 DMA 명령의 집합(2340, 2350, 2355, 2358)이 포함된다. PU는 이 DMA 명령들을 DMAC로 발한다.
DMA 명령(2340)은 VID(2342)를 포함한다. VID(2342)는 DMA 명령이 발할 때 물리적인 ID로 매핑(mapping)될 APU의 가상 ID이다. DMA 명령(2340)은 또한 인출 명령(2344)과 주소(2346)를 포함한다. 인출 명령(2344)은 APU로 하여금 DRAM으로부터 국부 저장소로 특정 정보를 읽어오도록 지시한다. 주소(2346)는 이 정보를 포함하는 DRAM내의 가상 주소이다. 이 정보는 프로그램 섹션(2336)의 프로그램, 데이터 섹션(2338)의 데이터, 그리고 다른 유형의 데이터 등을 포함할 수 있다. 마지막으로, DMA 명령(2340)은 국부 저장소 주소(2348)를 포함한다. 이 주소는 정보가 실장될 국부 저장소 내의 주소를 나타낸다. DMA 명령(2350)은 유사한 정보를 포함한다. 다른 DMA 명령 역시 가능하다.
DMA 명령 리스트(2334)는 또한 일련의 킥(kick) 명령의 집합(도 23의 2355, 2358)을 포함한다. 킥 명령은 셀에 대한 처리를 개시하기 위해 PU가 APU측으로 발하는 명령이다. DMA 킥 명령(2355)은 가상 APU ID(2352), 킥 명령(2354) 그리고 프로그램 카운터(2356)를 포함한다. 가상 APU ID(2352)는 킥 명령을 받을 APU를 식별하고 킥 명령(2354)은 관련된 킥 명령을 제공하며, 프로그램 카운터(2356)는 프로그램을 실행할 프로그램 카운터의 주소를 제공한다. DMA 킥 명령(2358)은 동일한 APU 또는 다른 APU에 대하여 유사한 정보를 제공한다.
주지하는 바와 같이, PU는 APU를 보조적인 프로세서가 아닌, 독립적인 프로세서로 간주한다. 그러므로, PU는 APU에 의한 처리를 제어하기 위해 원격 절차 호출(Remote Procedure Calls)과 유사한 명령을 사용한다. 이 명령은 'APU 원격 절차 호출'(ARPC)로 지정된다. PU는 DMAC로 DMA 명령 집합을 발함으로써 ARPC를 실현한다. DMAC는 APU 프로그램 및 관련된 스택 프레임을 APU의 국부 저장소로 실장한다. 이후, PU는 APU프로그램을 실행하기 위한 초기 킥(kick)을 APU측으로 발한다.
도 24는 애플릿을 실행하기 위한 ARPC의 단계를 나타낸다. 지정된 APU에 의한 애플릿의 처리 개시에 있어 PU에 의해 실행되는 단계가 도 24의 첫 부분(2402)에 도시되고, 애플릿을 처리함에 있어 지정된 APU에 의해 실행되는 단계가 도 24의 두 번째 부분(2404)에 도시되어 있다.
단계 2410에서, PU는 애플릿을 평가하고 이를 처리하기 위한 APU를 지정한다. 단계 2412에서, PU는 필요한 샌드박스에 대한 메모리 접근 키를 설정하기 위해 DMAC로 DMA 명령을 발함으로써, DRAM 내에 애플릿을 실행시키기 위한 공간을 할당한다. 단계 2414에서, PU는 지정된 APU에 대한 인터럽트 요청이 애플릿의 완성을 신호로 보낼 수 있도록 한다. 단계 2418에서, PU는 DRAM으로부터 APU의 국부 저장소로 애플릿을 실장하기 위해 DMAC로 DMA 명령을 발한다. 단계 2420에서, DMA 명령은 실행되고, 애플릿은 DRAM으로부터 APU의 국부 저장소로 판독된다. 단계 2422에서, PU는 DRAM으로부터 APU의 국부 저장소로 애플릿과 연관된 스택 프레임을 실장하기 위해 DMAC측으로 DMA 명령을 발한다. 단계 2423에서, DMA 명령은 실행되고, 스택 프레임은 DRAM으로부터 APU의 국부 저장소로 판독된다. 단계 2424에서, DMAC가 APU에 키를 할당하여 APU가 단계 2412에서 지정된 하드웨어 샌드박스로부터/로 데이터를 판독 및 기록하는 것을 허가하기 위해 PU는 DMA 명령을 발한다. 단계 2426에서, DMAC는 APU와 연관된 키를 포함하는 키 제어 테이블(KTAB)을 갱신한다. 단계 2428에서, PU는 프로그램을 처리를 개시하도록 APU에게 DMA 킥(kick) 명령을 발한다. 특정 애플릿에 의한 특정 ARPC의 실행에 있어 PU에 의해 다른 DMA 명령이 발해질 수도 있다.
상기 주지한 바와 같이, 도 24의 두 번째 부분(2404)은 애플릿을 처리함에 있어 APU에 의해 실행되는 단계를 도시한다. 단계 2430에서, APU는 단계 2428에서의 DMA킥 명령에 응하여 애플릿을 실행을 개시한다. 단계 2432에서, APU는 애플릿과 연관된 스택 프레임을 평가한다. 단계 2434에서, APU는 DRAM으로부터 APU의 국부 저장소로 스택 프레임에 의해 필요하다고 지정된 데이터를 실장하기 위해 DMAC측으로 다수의 DMA 명령을 발한다. 단계 2436에서, DMA 명령은 실행되고, 데이터는 DRAM으로부터 APU의 국부 저장소로 판독된다. 단계 2438에서, APU는 애플릿을 실행하고 결과값을 산출한다. 단계 2440에서, APU는 산출된 결과값을 DRAM에 저장하도록 DMAC측으로 DMA 명령을 발한다. 단계 2442에서, DMA 명령은 실행되고, 애플릿의 결과값은 APU의 국부 저장소로부터 DRAM으로 기록된다. 단계 2444에서, APU는 PU측으로 인터럽트 요청을 발하여 ARPC가 종료되었다는 신호를 보낸다.
PU의 지시에 따라 APU가 독립적으로 태스크를 수행할 수 있는 능력은 PU가 APU의 그룹 및 그와 연관된 메모리 자원을 보다 광범위한 태스크를 실행하는 데 집중할 수 있도록 한다. 예를 들어, PU는 하나 또는 그 이상의 APU와 이 APU에 연관된 메모리 샌드박스가 확장된 기간 동안 네트워크(104)를 통해 데이터를 전송받도록, 그리고 더 나은 처리를 위해서 상기 전송받은 데이터를 하나 또는 그 이상의 다른 APU와 상기 다른 APU에 연관된 메모리 샌드박스로 전송하도록 할 수 있다. 이러한 능력은 네트워크(104)를 통해 전송되는 스트리밍 데이터, 예를 들어, 스트리밍 MPEG, 스트리밍 ATRAC 오디오 또는 비디오 데이터를 처리하는 데 특히 유익하 다. PU는 하나 또는 그 이상의 APU와 이 APU에 연관된 메모리 샌드박스가 이러한 데이터를 전송받도록 하고 하나 또는 그 이상의 다른 APU와 이 다른 APU에 연관된 메모리 샌드박스가 이러한 데이터의 압축을 풀고 또한 더해서 이러한 데이터를 처리하도록 할 수 있다. 다시 말해서, PU는 이러한 데이터의 처리를 위해 APU의 그룹 및 그와 연관된 메모리 샌드박스 사이에 전용 파이프라인 관계를 구축할 수 있다.
그러나, 효과적으로 수행되어야 할 이러한 처리를 위해서, 파이프라인의 전용 APU와 메모리 샌드박스는 데이터 스트림을 포함하는 애플릿의 처리가 일어나지 않는 기간 동안에도 전용 상태이어야 한다. 다시 말해서, 전용 APU 및 연관된 메모리 샌드박스는 이 기간 동안 예약된 상태로 있어야 된다. 애플릿의 처리 완료에 따라 APU와 이 연관된 메모리 샌드박스를 예약하는 것을 상주 종단(resident termination)이라 한다. 상주 종단은 PU로부터의 지시에 응하여 발생한다.
도 25, 26a 및 26b는 APU 그룹 및 이 APU 그룹과 연관된 샌드박스를 포함하며, 스트리밍 데이터, 예를 들어 스트리밍 MPEG 데이터의 처리를 위해 전용 파이프라인 구조를 구축하는 것을 도시한다. 도 25에 도시된 바와 같이, 파이프라인 구조를 구성하는 요소에는 PE(2502)와 DRAM(2518)이 있다. PE(2502)는 PU(2504), DMAC(2506) 그리고 다수의 APU(2508, 2510, 2512)를 포함한다. PU(2504), DMAC(2506) 그리고 다수의 APU 사이의 통신은 PE 버스(2514)를 통해 이루어진다. 광대역 버스(2516)는 DMAC(2506)과 DRAM(2518)을 연결한다. DRAM(2518)은 다수의 샌드박스(도면상에는 2520, 2522, 2524, 2526)를 포함한다.
도 26a에는 전용 파이프라인을 구축하는 단계가 도시되어 있다. 단계 2610에서, PU(2504)는 APU(2508)을 네트워크 애플릿을 처리하도록 할당한다. 네트워크 애플릿은 네트워크(104)의 네트워크 프로토콜을 처리하기 위한 프로그램을 포함한다. 이 경우에, 이 네트워크 프로토콜은 전송 제어 프로토콜/인터넷 프로토콜(TCP/IP)이다. 이 프로토콜에 따르는 TCP/IP 데이터 패킷은 네트워크(104)를 통해 전송된다. 수신하면, APU(2508)는 이 데이터 패킷을 처리하고 이 데이터 패킷에 실려있는 데이터를 소프트웨어 셀(102) 형태로 조립한다. 단계 2612에서, PU(2504)는 APU(2508)가 네트워크 애플릿 처리 완료 시점에 상주 종단을 수행하도록 지시한다. 단계 2614에서, PU(2504)는 APU(2510과 2512)가 MPEG 애플릿을 처리하도록 할당한다. 단계 2615에서, PU(2504)는 APU(2510과 2512)가 또한 MPEG 애플릿 처리 완료 시점에 상주 종단을 수행하도록 지시한다. 단계 2616에서, PU(2504)는 샌드박스(2520)를 APU(2510)에 의해 접근될 소스(source) 샌드박스 및 APU(2508)에 의해 접근될 목적지 샌드박스로서 지정한다. 단계 2618에서, PU(2504)는 샌드박스(2522)를 APU(2510)에 의해 접근될 목적지 샌드박스 및 APU(2512)에 의해 접근될 소스 샌드박스로서 지정한다. 단계 2620에서, PU(2504)는 샌드박스(2524)를 APU(2512)에 의해 접근될 목적지 샌드박스 및 파이프라인의 또 다른 APU에 대한 소스 샌드박스로서 지정한다. 단계 2622에서, PU(2504)는 샌드박스(2526)를 파이프라인의 또 다른 APU들에 의해 접근될 목적지 및 소스 샌드박스로서 지정한다. 단계 2624에서, APU(2510과 2512)는 소스 샌드박스(2520과 2522) 블록 각각에 대하여 동기 읽기 명령을 보내어, 상기 블록이 블록킹 상태로 설정되도록 한다. 마지막으로, 단계 2628에서, 전용 파이프라인 구축이 완료되고, 상기 파이프라인에 전용되는 자원이 예약된다. 따라서, APU들(2508, 2510, 2512 등)과 연관된 샌드박스들(2520, 2522, 2524, 2526)는 예약된 상태로 진입한다.
도 26b에는 이러한 전용 파이프라인에 의해 스트리밍 MPEG 데이터를 처리하는 단계가 도시되어 있다. 단계 2630에서, 네트워크 애플릿을 처리하는 APU(2508)는 네트워크(104)로부터 TCP/IP 데이터 패킷을 국부 저장소에 수신한다. 단계 2632에서, APU(2508)는 상기 TCP/IP 데이터 패킷을 처리하고 이 데이터 패킷 내의 데이터를 소프트웨어 셀(102) 형태로 조립한다. 단계 2634에서, APU(2508)는 소프트웨어 셀의 헤더(도 23의 2320)를 검사하여 셀이 MPEG 데이터를 포함하고 있는지 여부를 판별한다. 만약 셀이 MPEG 데이터를 포함하고 있지 않으면, 단계 2636에서, APU(2508)는 전용 파이프라인에 포함되지 않은 다른 APU에 의한 다른 데이터의 처리를 위해 DRAM(2518) 내에 지정된 일반 목적의 샌드박스로 셀을 전송한다. APU(2508)는 또한 이 전송을 PU(2504)에 통지한다.
한편, 만약 셀이 MPEG 데이터를 포함하고 있으면, 단계 2638에서, APU(2508)는 셀이 속해 있는 MPEG 데이터 스트림을 확인하기 위해 이전의 셀 ID(도 23의 2330)를 확인한다. 단계 2640에서, APU(2508)는 상기 셀을 처리하기 위해 전용 파이프라인의 APU를 선택한다. 이 경우에, APU(2508)는 APU(2510)를 선택하여 이 데이터들을 처리한다. 이 선택은 이전의 셀 ID(2330)와 부하 균등 인자(load balancing factor)에 기초한다. 예를 들어, 만약 이전의 셀 ID(2330)가 소프트웨어 셀이 포함된 MPEG 데이터 스트림의 이전 소프트웨어 셀이 처리를 위해 APU(2510)로 보내졌음을 나타낸다면, 통상 현재의 소프트웨어 셀 역시 APU(2510)로 보내질 것이다. 단계 2642에서, APU(2508)는 샌드박스(2520)로 MPEG 데이터를 기록하도록 동기 기록 명령을 발한다. 단계 2644에서, 이 샌드박스는 이전에 블록킹 상태로 지정되 어 있었으므로 MPEG 데이터는 자동적으로 샌드박스(2520)로부터 APU(2510)의 국부 저장소로 판독된다. 단계 2646에서, APU(2510)는 국부 저장소에서 MPEG 데이터를 처리하여 비디오 데이터를 생성한다. 단계 2648에서, APU(2510)는 비디오 데이터를 샌드박스(2522)로 기록한다. 단계 2650에서, 샌드박스가 추가적인 MPEG데이터를 수신하도록 준비하기 위해 APU(2510)는 동기 읽기 명령을 샌드박스(2520)에 발한다. 단계 2652에서, APU(2510)는 상주 종단을 처리한다. 이 처리는 APU는 MPEG 데이터 스트림에 추가되는 MPEG 데이터를 처리하기 위해 APU가 기다리는 동안에 예약된 상태에 진입하도록 한다.
다른 전용 구조가 다른 타입의 데이터를 처리하기 위해 APU 그룹 및 그와 연관된 샌드박스 사이에 구축될 수 있다. 예를 들면, 도 27에 보여지는 바와 같이, 전용되는 APU의 그룹(2702, 2708, 2714)을 통해 3차원 개체가 기하학적 변환을 거쳐 2차원 디스플레이 리스트로 변환될 수 있다. 이 2차원 디스플레이 리스트는 더해서 다른 APU에 의해 처리되어(렌더링되어) 픽셀(pixel) 데이터로 생성될 수 있다. 이 처리를 위해서는, 샌드박스가 3차원 개체 및 이 개체로부터 산출되는 디스플레이 리스트를 저장하기 위해 APU(2702, 2708, 2414)에 전용된다. 예를 들어, 소스 샌드박스(2704, 2710, 2716)는 각각 APU(2702, 2708, 2714)에 의해 처리되는 3차원 개체를 저장하기 위해 전용된다. 이와 유사하게, 목적지 샌드박스(2706, 2712, 2718)는 각각 APU(2702, 2708, 2714)에 의해 처리된 3차원 개체로부터 산출되는 디스플레이 리스트를 저장하기 위해 전용된다.
조정 APU(2720)은 목적지 샌드박스(2706, 2712, 2718)로부터 디스플레이 리 스트를 수신하여 국부 저장소에 수신하도록 전용된다. APU(2720)는 이들 디스플레이 리스트 사이에서 조정하고 이를 픽셀 데이터로의 렌더링을 위해 다른 APU에 전송한다.
시스템(101) 상의 프로세서는 또한 절대 타이머를 채용한다. 절대 타이머는 APU 및 다른 요소들을 운용하는 클럭 신호보다 독립적이고 더 빠른 PE의 APU와 다른 요소들에게 클럭 신호를 제공한다. 도 28에는 이 절대 타이머의 사용이 도시되어 있다.
이 도면에 보여지는 바와 같이, APU에 의한 태스크의 실행을 위해 시간 다발(time budget)을 설정한다. 시간 다발은 APU가 처리하는 데 필요한 시간보다 길게 소요되는 태스크를 완료하기 위해 필요한 시간을 제공한다. 그 결과, 시간 다발 안에서 각 태스크에는 사용중(busy) 기간과 대기(standby) 기간이 있다. APU의 실제 처리 시간 또는 속도와는 상관없이, 모든 애플릿은 시간 다발에 기초하여 작성된다.
예를 들어, PE의 특정 APU에 대하여, 특정 태스크는 시간 다발(2804)의 사용중 기간(2802)에 수행된다. 사용중 기간(2802)은 시간 다발(2804)보다 짧으므로, 상기 시간 다발(2804)안에서 대기 기간(2806)이 발생한다. 대기 기간 동안에, APU는 보다 적은 전력을 소모하는 슬립 모드로 진입한다.
시간 다발(2804)이 종료되기 전에는, 다른 APU 또는 PE의 다른 요소는 태스크에 대한 처리 결과를 예상하지 못한다. 그러므로, 절대 타이머에 의해 수립되는 시간 다발을 사용함으로써 APU의 실제 처리 속도와 관계없이 APU의 처리 결과는 항 상 일정해진다.
앞으로는, APU의 처리 속도가 상승할 것이다. 그러나, 절대 타이머에 의해 수립된 시간 다발은 그대로 유지될 것이다. 예를 들어, 도 28에 도시된 바와 같이, 미래의 APU는 보다 짧은 기간 동안 태스크를 실행할 것이며, 따라서, 보다 긴 대기 기간을 가질 것이다. 즉, 미래의 사용중 기간(2808)은 현재의 사용중 기간(2802)보다 짧을 것이며, 미래의 대기 기간(2810)은 현재의 대기 기간(2806)보다 길 것이다. 그러나, 프로그램은 절대 타이머에 의해 수립된 동일한 시간 다발에 의거하여 처리되도록 작성되기 때문에 각 APU의 처리 결과간의 조정은 유지될 것이다. 그 결과, 보다 느린 APU를 위해 기록된 보다 빠른 APU는 충돌 없이 프로그램을 처리할 수 있다.
APU 사이에 조정을 확립하는 절대 타이머 대신에, PU, 또는 하나 혹은 그 이상의 지정된 APU는 향상된 또는 다른 작동 속도로 이루어진 병렬 처리 조정의 문제를 위해 애플릿을 처리함에 있어 APU에 의해 실행되고 있는 특정한 명령 또는 마이크로코드를 분석할 수 있다. "비연산"(NOOP) 명령은 명령어들 내에 삽입되며, 몇몇 APU에 의해 실행되어 애플릿에 의해 기대되는 APU에 의한 순차적인 처리의 적절한 완료가 유지된다. 즉, NOOP을 명령어들 내에 삽입함으로써, APU가 모든 명령어들을 실행하는 데 있어 정확한 타이밍이 유지된다.
비록 본 발명은 구체적인 실시형태에 의거하여 설명되었지만, 이러한 실시형태는 본 발명의 개념 및 응용을 예시하기 위한 것이었음이 이해된다. 따라서, 첨부된 청구항에 의해 명시된 본 발명의 기본 원리와 범위를 벗어남 없이 수많은 변형 이 설명된 실시형태에 이루어 질 수 있고 다른 배열이 이루어질 수 있음이 이해된다.
본 발명은 컴퓨터 프로세서, 및 컴퓨터 네트워크, 자세하게는, 광대역 환경에서의 컴퓨터 프로세서 및 컴퓨터 네트워크를 제공한다. 본 발명은 더해서 이러한 구조를 위한 프로그래밍 모델을 제공한다.

Claims (54)

  1. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태 및 제2 지위 상태를 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 금지하는 단계; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 허용하고, 상기 하나의 기억 위치에 상기 제1 데이터를 기록하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 상기 제1 지위 상태를 나타내는 단계를 포함하는 데이터 처리 방법.
  2. 삭제
  3. 삭제
  4. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하며, 상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 금지하는 단계; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 상태를 나타내는 경우에는, 상기 하나의 기억 위치에 상기 제1 데이터를 기록하고 이후 자동적으로 상기 제1 데이터를 상기 하나의 기억 위치로부터 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보에서 확인되는 국부 기억 장치의 저장 위치로 판독하는 단계를 포함하는 데이터 처리 방법.
  5. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태 및 제2 지위 상태를 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제 1 데이터의 판독을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하는 단계; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 상기 제1 데이터를 판독하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 상기 제2 지위 상태를 나타내는 단계를 포함하는 데이터 처리 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 일시적으로 금지하는 단계를 더 포함하는 데이터 처리 방법.
  8. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태 및 제2 지위 상태를 포함하며, 상기 제1 국부 기억 장치는 다수의 국부 저장 위치를 포함하며, 상기 국부 저장 위치 각각은, 상기 국부 저장 위치와 연관되고 상기 국부 저장 위치에 대한 예비 상태에 관한 예비 정보를 저장하는데 전용되는 상기 제1 국부 기억 장치에 부가 스토리지 세그먼트를 포함하고,
    상기 예비 상태는 상기 국부 저장 위치가 데이터의 저장을 위해 예비되어 있는 것을 나타내는 제1 예비 상태와 상기 국부 저장 위치가 데이터의 저장을 위해 예비되어 있지 않은 것을 나타내는 제2 예비 상태를 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제 1 데이터의 판독을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하는 단계; 및
    상기 하나의 처리 유닛의 명령에 응하여, 상기 국부 저장 위치 중 하나와 연관된 부가 스토리지 세그먼트에 저장된 예비 정보를 제2 예비 상태로부터 제1 예비 상태로 변경하는 단계를 포함하는 데이터 처리 방법.
  9. 제8항에 있어서,
    상기 지위 상태는 제3 지위 상태를 포함하며,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하며,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 정보를 나타내는 경우에는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 제3 상태 정보를 나타내고, 상기 하나의 국부 저장 위치의 주소에 대한 상기 상태 정보를 제공하는 단계를 더 포함하는 데이터 처리 방법.
  10. 제9항에 있어서,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 상태를 나타내는 경우에는, 제2 데이터를 상기 하나의 기억 위치에 기록하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상기 상태 정보를 변경하여 제2 지위 상태를 나타내고, 자동적으로 상기 하나의 기억 위치로부터 상기 하나의 국부 저장 위치로 상기 제2 데이터를 판독하고 상기 하나의 국부 저장 위치와 연관된 부가의 스토리지 세그먼트에 저장된 예비 정보를 변경하여 상기 제2 예비 상태를 나타내는 단계를 더 포함하는 데이터 처리 방법.
  11. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하며, 상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위하여 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제 1 데이터의 판독을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하는 단계; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 상기 제3 지위 상태를 나타내는 경우, 상기 제1 데이터의 판독을 금지하는 단계를 더 포함하는 데이터 처리 방법.
  12. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태와 제2 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 금지하기 위한 수단; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 허용하고, 상기 하나의 기억 위치로 상기 제1 데이터를 기록하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 상기 제1 지위 상태를 나타내는 수단을 포함하는 데이터의 처리를 위한 시스템.
  13. 삭제
  14. 삭제
  15. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 금지하기 위한 수단; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 정보를 나타내는 경우에는, 상기 하나의 기억 위치에 상기 제1 데이터를 기록하고, 이 후 자동적으로 상기 제1 데이터를 상기 하나의 기억 위치로부터 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보에서 확인되는 국부 기억 장치의 저장 위치로 판독하는 수단을 포함하며,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하는 것을 특징으로 하는 데이터의 처리를 위한 시스템.
  16. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태와 제2 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하기 위한 수단; 및
    상기 하나의 기억 위치와 연관된 상기 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 정보를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 상기 제1 데이터를 판독하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 상기 제2 지위 상태를 나타내기 위한 수단을 포함하는 데이터의 처리를 위한 시스템.
  17. 삭제
  18. 제16항에 있어서,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 일시적으로 금지하기 위한 수단을 더 포함하는 데이터의 처리를 위한 시스템.
  19. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태와 제2 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하기 위한 수단; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하기 위한 수단; 을 포함하며,
    상기 제1 국부 기억 장치는 다수의 국부 저장 위치를 포함하며, 상기 국부 저장 위치 각각은, 상기 국부 저장 위치와 연관되고 상기 국부 저장 위치에 대한 제1 예비 상태에 관한 예비 정보를 저장하는데 전용되는 상기 제1 국부 기억 장치에 부가 스토리지 세그먼트를 포함하고,
    상기 예비 상태는 상기 국부 저장 위치가 데이터의 저장을 위해 예비되어 있는 것을 나타내는 제1 예비 상태와 상기 국부 저장 위치가 데이터의 저장을 위해 예비되어 있지 않은 것을 나타내는 제2 예비 상태를 포함하며,
    상기 하나의 처리 유닛으로부터의 명령에 대한 응답으로, 상기 국부 저장 위치 중 하나와 연관된 부가 스토리지 세그먼트에 저장된 예비 정보를 제2 예비 상태로부터 제1 예비 상태로 변경하기 위한 수단을 더 포함하는 데이터의 처리를 위한 시스템.
  20. 제19항에 있어서,
    상기 지위 상태는 제3 지위 상태를 포함하며,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하며,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 정보를 나타내는 경우에는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 제3 지위 상태를 나타내고, 상기 하나의 국부 저장 위치의 주소에 대한 상기 상태 정보를 제공하기 위한 수단을 더 포함하는 데이터의 처리를 위한 시스템.
  21. 제20항에 있어서,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 정보를 나타내는 경우에는, 제2 데이터를 상기 하나의 기억 위치에 기록하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상기 상태 정보를 변경하여 제2 지위 상태를 나타내고, 자동적으로 상기 하나의 기억 위치로부터 상기 하나의 국부 저장 위치로 상기 제2 데이터를 판독하고 상기 하나의 국부 저장 위치와 연관된 부가의 스토리지 세그먼트에 저장된 예비 정보를 변경하여 상기 제2 예비 상태를 나타내기 위한 수단을 더 포함하는 데이터의 처리를 위한 시스템.
  22. 제19항에 있어서,
    상기 지위 상태는 제3 지위 상태를 포함하며,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위하여 포함하며,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 금지하는 수단을 더 포함하는 데이터의 처리를 위한 시스템.
  23. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가적인 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태와 제2 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치 중 하나로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 쓰기를 금지하도록 운용 가능하고,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 제 1 데이터의 기록을 허용하고, 상기 하나의 기억 위치로 상기 제1 데이터를 기록하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상기 상태 정보를 변경하여 상기 제1 지위 상태를 나타내도록 운용 가능한 메모리 제어기를 포함하는 데이터의 처리를 위한 시스템.
  24. 삭제
  25. 삭제
  26. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가적인 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치 중 하나로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 쓰기를 금지하도록 운용 가능하고,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 정보를 나타내는 경우에는, 상기 하나의 기억 위치에 제1 데이터를 기록하고, 이 후 자동적으로 상기 제1 데이터를 상기 하나의 기억 위치로부터 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보에서 확인되는 국부 기억 장치의 저장 위치로 판독하도록 운용 가능한 메모리 제어기를 포함하며,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하는 데이터의 처리를 위한 시스템.
  27. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하며, 상기 지위 상태는 제 1 지위 상태와 제2 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하도록 운용 가능하고,
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터를 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 데이터를 판독하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상기 상태 정보를 변경하여 상기 제2 지위 상태를 나타내도록 운용 가능한 메모리 제어기를 포함하는 데이터의 처리를 위한 시스템.
  28. 삭제
  29. 제27항에 있어서,
    상기 메모리 제어기는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상기 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 일시적으로 금지하도록 운용 가능한 데이터의 처리를 위한 시스템.
  30. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하며, 상기 지위 상태는 제 1 지위 상태와 제2 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하도록 운용 가능한 메모리 제어기;를 포함하며,
    상기 제1 국부 기억 장치는 다수의 국부 저장 위치를 포함하며, 상기 국부 저장 위치 각각은, 국부 저장 위치와 연관되고 상기 국부 저장 위치에 대한 예비 상태에 관한 예비 정보를 저장하는데 전용된 상기 제1 국부 기억 장치에 부가 스토리지 세그먼트를 포함하고,
    상기 예비 상태는 상기 국부 저장 위치가 데이터의 저장을 위해 예비되어 있는 것을 나타내는 제1 예비 상태와 상기 국부 저장 위치가 데이터의 저장을 위해 예비되지 있지 않은 것을 나타내는 제2 예비 상태를 포함하며,
    상기 메모리 제어기는, 상기 하나의 처리 유닛의 명령에 응하여, 상기 국부 저장 위치 중 하나와 연관된 부가 스토리지 세그먼트에 저장된 예비 정보를 제2 예비 상태로부터 제1 예비 상태로 변경하도록 운용 가능한 데이터의 처리를 위한 시스템.
  31. 제30항에 있어서,
    상기 지위 상태는 제3 지위 상태를 포함하며,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하며,
    상기 메모리 제어기는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제2 지위 상태를 나타내는 경우에는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 변경하여 제3 지위 상태를 나타내고, 상기 하나의 국부 저장 위치의 주소에 대한 상태 정보를 제공하도록 운용 가능한 데이터의 처리를 위한 시스템.
  32. 제31항에 있어서,
    상기 메모리 제어기는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 정보를 나타내는 경우에는, 제2 데이터를 상기 하나의 기억 위치에 기록하고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상기 상태 정보를 변경하여 제2 지위 상태를 나타내고, 자동적으로 상기 하나의 기억 위치로부터 상기 하나의 국부 저장 위치로 상기 제2 데이터를 판독하고 하나의 국부 저장 위치와 연관된 부가의 스토리지 세그먼트에 저장된 예비 정보를 변경하여 상기 제2 예비 상태를 나타내도록 운용 가능한 데이터의 처리를 위한 시스템.
  33. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하며, 상기 지위 상태는 제 1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하도록 운용 가능한 메모리 제어기;를 포함하고,
    상기 상태 정보는 상기 프로세서의 처리 유닛과 연관된 국부 기억 장치 내의 저장 위치에 대한 주소를 상기 제3 지위 상태를 위해 포함하며,
    상기 메모리 제어기는, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제3 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 금지하도록 운용 가능한 데이터의 처리를 위한 시스템.
  34. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태 , 제2 지위 상태 및 제3 지위 상태를 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 금지하는 단계를 포함하며,
    상기 상태 정보는 상기 제3 지위 상태를 위해 처리 유닛의 식별, 국부 기억 장치의 식별 및 상기 국부 기억 장치에서 기억 위치에 대한 주소 중 하나 이상을 포함하는 데이터 처리 방법.
  35. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 적어도 하나의 처리 유닛, 상기 하나의 처리 유닛과 연관된 제 1 국부 기억 장치, 및 주기억장치를 포함하며, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태와 연관된 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태 , 제2 지위 상태 및 제3 지위 상태를 포함하며,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제 1 데이터의 판독을 개시하는 단계;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하는 단계; 및
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하는 단계를 포함하고,
    상기 상태 정보는 상기 제3 지위 상태를 위해 처리 유닛의 식별, 국부 기억 장치의 식별 및 상기 국부 기억 장치에서 기억 위치에 대한 주소 중 하나 이상을 포함하는 데이터 처리 방법.
  36. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 기록을 금지하기 위한 수단; 을 포함하고,
    상기 상태 정보는 상기 제3 지위 상태를 위해 처리 유닛의 식별, 국부 기억 장치의 식별 및 상기 국부 기억 장치에서 기억 위치에 대한 주소 중 하나 이상을 포함하는 데이터의 처리를 위한 시스템.
  37. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치로 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가하기 위한 수단;
    상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하기 위한 수단; 및
    상기 상태 정보는 상기 제3 지위 상태를 위해 처리 유닛의 식별, 국부 기억 장치의 식별 및 상기 국부 기억 장치에서 기억 위치에 대한 주소 중 하나 이상을 포함하는 데이터의 처리를 위한 시스템.
  38. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가적인 메모리 세그먼트를 포함하고, 상기 지위 상태는 제1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 제1 국부 기억 장치로부터 상기 기억 위치 중 하나로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 쓰기를 금지하도록 운용 가능하고,
    상기 상태 정보는 상기 제3 지위 상태를 위해 처리 유닛의 식별, 국부 기억 장치의 식별 및 상기 국부 기억 장치에서 기억 위치에 대한 주소 중 하나 이상을 포함하는 데이터의 처리를 위한 시스템.
  39. 데이터의 처리를 위한 시스템으로서,
    적어도 하나의 처리 유닛을 포함하는 프로세서;
    상기 하나의 처리 유닛과 연관된 제1 국부 기억 장치;
    하나의 주기억장치로, 상기 주기억장치는 다수의 기억 위치를 포함하고, 상기 기억 위치 각각은, 상기 기억 위치와 연관되고 상기 기억 위치에 저장된 데이터의 지위 상태에 대한 상태 정보를 저장하는데 전용되는 상기 주기억장치 내의 부가 메모리 세그먼트를 포함하며, 상기 지위 상태는 제 1 지위 상태, 제2 지위 상태 및 제3 지위 상태를 포함하는 주기억장치;
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 제1 국부 기억 장치로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치와 연관된 부가 메모리 세그먼트에 저장된 상태 정보가 제1 지위 상태를 나타내는 경우에는, 상기 제1 데이터의 판독을 허용하도록 운용 가능한 메모리 제어기;
    상기 상태 정보는 상기 제3 지위 상태를 위해 처리 유닛의 식별, 국부 기억 장치의 식별 및 상기 국부 기억 장치에서 기억 위치에 대한 주소 중 하나 이상을 포함하는 데이터의 처리를 위한 시스템.
  40. 프로세서에서 데이터를 처리하는 방법으로서,
    상기 프로세서는 다수의 처리 유닛, 다수의 국부 기억 장치로서 상기 국부 기억 장치 각각은 각 처리 유닛과 연관되고 다수의 저장 위치를 구비하는 다수의 국부 기억 장치, 다수의 기억 위치를 구비하는 상기 처리 유닛에 의해 공유되는 주기억장치, 및 상기 기억 위치의 지위 상태와 관련된 상태 정보를 저장하는 지위 기억 장치를 포함하고, 상기 지위 상태는 기억 위치에 대한 상기 상태 정보가 저장 위치에 대한 주소를 포함하는 제1 상태를 포함하고,
    상기 방법은,
    상기 처리 유닛 중 하나의 명령에 응하여, 상기 주기억장치의 상기 기억 위치 중 하나에 제1 데이터의 기록을 개시하는 단계;
    상기 하나의 기억 위치에 대한 지위 기억 장치에 저장된 상기 상태 정보를 평가하는 단계; 및
    상기 상태 정보가 상기 하나의 기억 위치에 대한 제1 상태를 나타내는 경우에는, 상기 하나의 기억 위치에 상기 제1 데이터를 기록하고, 이 후 자동적으로 상기 제1 데이터를 상기 하나의 기억 위치로부터 주소가 상기 하나의 기억 위치에 대한 상태 정보를 포함하는 상기 저장 위치로 판독하는 단계;를 포함하는 데이터 처리 방법.
  41. 제40항에 있어서,
    상기 제1 상태를 위하여 기억 위치에 대한 상기 상태 정보는 주소가 상기 기억 위치에 대한 상태 정보에 포함되는 상기 저장 위치와 연관된 처리 유닛의 동일성을 포함하는 데이터 처리 방법.
  42. 제40항에 있어서,
    상기 하나의 처리 유닛의 명령에 응하여, 제2 데이터를 상기 하나의 기억 위치로부터 상기 하나의 처리 유닛의 국부 기억 장치와 연관된 저장 위치에 판독을 개시하는 단계; 및
    상기 하나의 기억 위치에 대한 상기 상태 기억 장치에 저장된 상태 정보가 제1 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제2 데이터를 판독을 금지하는 단계;를 더 포함하는 데이터 처리 방법.
  43. 제40항에 있어서,
    상기 상태 정보가 제2 상태에 대응하는 상기 기억 위치에 저장되는 데이터가 처리 유닛에 의해 처리되는 것을 나타내도록 하기 위해 상기 지위 상태는 제2 지위 상태를 더 포함하고,
    상기 방법은,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 하나의 처리 유닛의 국부 기억 장치와 연관된 저장 위치에 제2 데이터의 판독을 개시하는 단계; 및
    상기 하나의 기억 위치에 대한 상기 지위 기억 장치에 저장된 상태 정보가 제2 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제2 데이터의 판독을 일시적으로 금지하고, 상기 하나의 기억 위치에 대한 지위 상태를 상기 제1 상태로 변경하는 단계;를 더 포함하는 데이터 처리 방법.
  44. 제40항에 있어서,
    상기 지위 기억 장치는 상기 주기억장치의 일부인 데이터 처리 방법.
  45. 데이터의 처리를 위한 시스템으로서,
    다수의 처리 유닛;
    다수의 국부 기억 장치로서, 상기 국부 기억 장치 각각은 각 처리 유닛과 연관되고 다수의 저장 위치를 구비하는 다수의 국부 기억 장치;
    다수의 기억 위치를 구비하는 상기 처리 유닛에 의해 공유되는 주기억장치;
    상기 기억 위치의 지위 상태에 관한 상태 정보를 저장하기 위한 지위 기억 창치로서, 상기 지위 상태는 기억 위치에 대한 상기 지위 정보가 저장 위치에 대한 주소를 포함하기 위한 제1 상태를 포함하는 지위 기억 장치;
    상기 처리 유닛 중 하나의 명령에 응하여, 상기 주기억장치의 상기 기억 위치 중 하나에 제1 데이터의 기록을 개시하기 위한 수단;
    상기 하나의 기억 위치에 대한 상기 지위 기억 장치에 저장된 상태 정보를 평가하기 위한 수단;
    상기 상태 정보가 상기 하나의 기억 위치에 대한 상기 제1 상태를 나타내는 경우에는, 상기 하나의 기억 위치에 상기 제1 데이터를 기록하고 이 후 자동적으로 상기 하나의 기억 위치로부터 상기 하나의 기억 위치에 대한 상태 정보에 주소가 포함되는 상기 저장 위치로 상기 제1 데이터를 판독하는 수단;을 포함하는 데이터의 처리를 위한 시스템.
  46. 제45항에 있어서,
    상기 제1 상태를 위하여 기억 위치에 대한 상기 상태 정보는 주소가 상기 기억 위치에 대한 상태 정보에 포함되는 상기 저장 위치와 연관된 처리 유닛의 동일성을 포함하는 데이터의 처리를 위한 시스템.
  47. 제45항에 있어서,
    상기 하나의 처리 유닛의 명령에 응하여, 제2 데이터를 상기 하나의 기억 위치로부터 상기 하나의 처리 유닛의 국부 기억 장치와 연관된 저장 위치에 판독을 개시하는 수단; 및
    상기 하나의 기억 위치에 대한 상기 상태 기억 장치에 저장된 상태 정보가 제1 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제2 데이터를 판독을 금지하는 수단;을 더 포함하는 데이터의 처리를 위한 시스템.
  48. 제45항에 있어서,
    상기 상태 정보가 제2 상태에 대응하는 상기 기억 위치에 저장되는 데이터가 처리 유닛에 의해 처리되는 것을 나타내도록 하기 위해 상기 지위 상태는 제2 지위 상태를 더 포함하고,
    상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 하나의 처리 유닛의 국부 기억 장치와 연관된 저장 위치에 제2 데이터의 판독을 개시하는 수단; 및
    상기 하나의 기억 위치에 대한 상기 지위 기억 장치에 저장된 상태 정보가 제2 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제2 데이터의 판독을 일시적으로 금지하고, 상기 하나의 기억 위치에 대한 지위 상태를 상기 제1 상태로 변경하는 수단;을 더 포함하는 데이터의 처리를 위한 시스템.
  49. 제45항에 있어서,
    상기 지위 기억 장치는 상기 주기억장치의 일부인 데이터의 처리를 위한 시스템.
  50. 데이터 처리를 위한 시스템으로서,
    다수의 처리 유닛;
    다수의 국부 기억 장치로서, 상기 국부 기억 장치 각각은 각 처리 유닛과 연관되고 다수의 저장 위치를 구비하는 다수의 국부 기억 장치;
    다수의 기억 위치를 구비하는 상기 처리 유닛에 의해 공유되는 주기억장치;
    상기 기억 위치의 지위 상태에 관한 상태 정보를 저장하기 위한 지위 기억 창치로서, 상기 지위 상태는 기억 위치에 대한 상기 지위 정보가 저장 위치에 대한 주소를 포함하기 위한 제1 상태를 포함하는 지위 기억 장치;
    상기 처리 유닛 중 하나의 명령에 응하여, 상기 주기억장치의 상기 기억 위치 중 하나로 제1 데이터의 기록을 개시할 수 있고, 상기 하나의 기억 위치에 대한 지위 기억 장치에 저장된 상태 정보를 평가할 수 있고, 상기 하나의 기억 위치에 대한 상기 상태 정보가 제1 상태를 나타내는 경우에는, 상기 하나의 기억 위치로 상기 제1 데이터를 기록하고 이 후 자동적으로 상기 하나의 기억 위치로부터 상기 하나의 기억 위치에 대한 상태 정보에 주소가 포함되는 상기 저장 위치에 상기 제1 데이터를 판독하도록 운용 가능한 메모리 제어기;를 포함하는 데이터 처리를 위한 시스템.
  51. 제50항에 있어서,
    상기 제1 상태를 위하여 기억 위치에 대한 상기 상태 정보는 주소가 상기 기억 위치에 대한 상태 정보에 포함되는 상기 저장 위치와 연관된 처리 유닛의 동일성을 포함하는 데이터의 처리를 위한 시스템.
  52. 제50항에 있어서,
    상기 메모리 제어기는, 상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 하나의 처리 유닛의 국부 기억 장치와 연관된 저장 위치로 제2 데이터의 판독을 개시할 수 있고, 상기 하나의 기억 위치에 대한 상태 기억 장치에 저장된 상기 상태 정보가 제1 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제2 데이터의 판독을 금지하도록 운용 가능한 데이터의 처리를 위한 시스템.
  53. 제50항에 있어서,
    상기 상태 정보가 제2 상태에 대응하는 상기 기억 위치에 저장되는 데이터가 처리 유닛에 의해 처리되는 것을 나타내도록 하기 위해 상기 지위 상태는 제2 지위 상태를 더 포함하고,
    상기 메모리 제어기는, 상기 하나의 처리 유닛의 명령에 응하여, 상기 하나의 기억 위치로부터 상기 하나의 처리 유닛의 국부 기억 장치와 연관된 저장 위치로 제2 데이터의 판독을 개시할 수 있고, 상기 하나의 기억 위치에 대한 지위 기억 장치에 저장된 상기 상태 정보가 상기 제2 상태를 나타내는 경우에는, 상기 하나의 기억 위치로부터 상기 제2 데이터의 판독을 일시적으로 금지하고 상기 하나의 기억 위치에 대한 상기 지위 상태를 상기 제1 상태로 변경하도록 운용 가능한 데이터의 처리를 위한 시스템.
  54. 제50항에 있어서,
    상기 지위 기억 장치는 상기 주기억장치의 일부인 데이터의 처리를 위한 시스템.
KR1020037012341A 2001-03-22 2002-03-19 광대역 네트워크용 컴퓨터 구조에 있어서 데이터 동기를위한 시스템 및 방법 KR100866739B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/815,554 US6826662B2 (en) 2001-03-22 2001-03-22 System and method for data synchronization for a computer architecture for broadband networks
US09/815,554 2001-03-22
PCT/JP2002/002605 WO2002077846A1 (en) 2001-03-22 2002-03-19 System and method for data synchronization for a computer architecture for broadband networks

Publications (2)

Publication Number Publication Date
KR20030086319A KR20030086319A (ko) 2003-11-07
KR100866739B1 true KR100866739B1 (ko) 2008-11-03

Family

ID=25218147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037012341A KR100866739B1 (ko) 2001-03-22 2002-03-19 광대역 네트워크용 컴퓨터 구조에 있어서 데이터 동기를위한 시스템 및 방법

Country Status (7)

Country Link
US (1) US6826662B2 (ko)
EP (1) EP1370969B1 (ko)
JP (3) JP3411273B2 (ko)
KR (1) KR100866739B1 (ko)
CN (1) CN1279469C (ko)
TW (1) TW594492B (ko)
WO (1) WO2002077846A1 (ko)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826662B2 (en) 2001-03-22 2004-11-30 Sony Computer Entertainment Inc. System and method for data synchronization for a computer architecture for broadband networks
US7233998B2 (en) * 2001-03-22 2007-06-19 Sony Computer Entertainment Inc. Computer architecture and software cells for broadband networks
US6526491B2 (en) 2001-03-22 2003-02-25 Sony Corporation Entertainment Inc. Memory protection system and method for computer architecture for broadband networks
US7024519B2 (en) * 2002-05-06 2006-04-04 Sony Computer Entertainment Inc. Methods and apparatus for controlling hierarchical cache memory
US7225301B2 (en) * 2002-11-22 2007-05-29 Quicksilver Technologies External memory controller node
JP4542308B2 (ja) * 2002-12-16 2010-09-15 株式会社ソニー・コンピュータエンタテインメント 信号処理用デバイス及び情報処理機器
JP4271478B2 (ja) * 2003-04-08 2009-06-03 パナソニック株式会社 中継装置及びサーバ
US7478390B2 (en) * 2003-09-25 2009-01-13 International Business Machines Corporation Task queue management of virtual devices using a plurality of processors
US7496917B2 (en) * 2003-09-25 2009-02-24 International Business Machines Corporation Virtual devices using a pluarlity of processors
US7523157B2 (en) * 2003-09-25 2009-04-21 International Business Machines Corporation Managing a plurality of processors as devices
US7146529B2 (en) * 2003-09-25 2006-12-05 International Business Machines Corporation System and method for processor thread acting as a system service processor
US7236998B2 (en) * 2003-09-25 2007-06-26 International Business Machines Corporation System and method for solving a large system of dense linear equations
US7516456B2 (en) * 2003-09-25 2009-04-07 International Business Machines Corporation Asymmetric heterogeneous multi-threaded operating system
US7475257B2 (en) * 2003-09-25 2009-01-06 International Business Machines Corporation System and method for selecting and using a signal processor in a multiprocessor system to operate as a security for encryption/decryption of data
US20050071828A1 (en) * 2003-09-25 2005-03-31 International Business Machines Corporation System and method for compiling source code for multi-processor environments
US7318218B2 (en) * 2003-09-25 2008-01-08 International Business Machines Corporation System and method for processor thread for software debugging
US20050071578A1 (en) * 2003-09-25 2005-03-31 International Business Machines Corporation System and method for manipulating data with a plurality of processors
US7444632B2 (en) 2003-09-25 2008-10-28 International Business Machines Corporation Balancing computational load across a plurality of processors
US7415703B2 (en) * 2003-09-25 2008-08-19 International Business Machines Corporation Loading software on a plurality of processors
US7389508B2 (en) * 2003-09-25 2008-06-17 International Business Machines Corporation System and method for grouping processors and assigning shared memory space to a group in heterogeneous computer environment
US7549145B2 (en) * 2003-09-25 2009-06-16 International Business Machines Corporation Processor dedicated code handling in a multi-processor environment
US7093080B2 (en) * 2003-10-09 2006-08-15 International Business Machines Corporation Method and apparatus for coherent memory structure of heterogeneous processor systems
TW200532466A (en) 2004-02-03 2005-10-01 Sony Corp Information processing device, information processing method, information processing system and information processing program of accessible media
JP2005235019A (ja) 2004-02-20 2005-09-02 Sony Corp ネットワークシステム、分散処理方法、情報処理装置
JP2005242598A (ja) * 2004-02-26 2005-09-08 Sony Corp 情報処理システム及び情報処理方法、並びにコンピュータ・プログラム
JP4586526B2 (ja) 2004-02-27 2010-11-24 ソニー株式会社 情報処理装置、情報処理方法、情報処理システムおよび情報処理用プログラム
JP4325438B2 (ja) 2004-03-01 2009-09-02 ソニー株式会社 情報処理システム及び情報処理方法、並びにコンピュータ・プログラム
JP4784912B2 (ja) * 2004-03-02 2011-10-05 パナソニック株式会社 情報処理装置
JP2005277655A (ja) * 2004-03-24 2005-10-06 Sony Corp 入出力端末、マスタ装置、スレーブ装置、情報処理システムおよび方法、ならびに入出力端末用、マスタ装置用およびスレーブ装置用プログラム
US7302554B2 (en) * 2004-04-22 2007-11-27 Sony Computer Entertainment Inc. Methods and apparatus for multi-processor pipeline parallelism
US7505457B2 (en) * 2004-04-22 2009-03-17 Sony Computer Entertainment Inc. Method and apparatus for providing an interconnection network function
US7383427B2 (en) * 2004-04-22 2008-06-03 Sony Computer Entertainment Inc. Multi-scalar extension for SIMD instruction set processors
US7401316B2 (en) * 2004-04-23 2008-07-15 Sony Computer Entertainment Inc. Methods and apparatus for synthesizable pipeline control
US20050251649A1 (en) * 2004-04-23 2005-11-10 Sony Computer Entertainment Inc. Methods and apparatus for address map optimization on a multi-scalar extension
US7526608B2 (en) * 2004-05-28 2009-04-28 Sony Computer Entertainment Inc. Methods and apparatus for providing a software implemented cache memory
JP4465598B2 (ja) * 2004-07-05 2010-05-19 ソニー株式会社 集積回路およびその処理制御方法、並びに、プログラム
JP4599923B2 (ja) * 2004-07-16 2010-12-15 ソニー株式会社 情報処理システム及び情報処理方法、並びにコンピュータプログラム
JP2006031480A (ja) * 2004-07-16 2006-02-02 Sony Corp 情報処理システム及び情報処理方法、並びにコンピュータプログラム
JP2006033646A (ja) 2004-07-20 2006-02-02 Sony Corp 情報処理システム及び情報処理方法、並びにコンピュータプログラム
JP2006031525A (ja) 2004-07-20 2006-02-02 Sony Corp 情報処理装置および情報処理方法、並びに、プログラム
US7363397B2 (en) 2004-08-26 2008-04-22 International Business Machines Corporation System and method for DMA controller with multi-dimensional line-walking functionality
US7240137B2 (en) * 2004-08-26 2007-07-03 International Business Machines Corporation System and method for message delivery across a plurality of processors
US20070263514A1 (en) * 2004-08-30 2007-11-15 Yoshiaki Iwata Recorder
US7780533B2 (en) * 2004-08-30 2010-08-24 Panasonic Corporation Client terminal for executing multiplayer application, group forming method, and group forming program
JP2006079280A (ja) 2004-09-08 2006-03-23 Sony Corp 情報処理システムおよび方法、情報処理装置および方法、並びにプログラム
US7240182B2 (en) * 2004-09-16 2007-07-03 International Business Machines Corporation System and method for providing a persistent function server
US8001294B2 (en) * 2004-09-28 2011-08-16 Sony Computer Entertainment Inc. Methods and apparatus for providing a compressed network in a multi-processing system
US20060070069A1 (en) * 2004-09-30 2006-03-30 International Business Machines Corporation System and method for sharing resources between real-time and virtualizing operating systems
US7290112B2 (en) * 2004-09-30 2007-10-30 International Business Machines Corporation System and method for virtualization of processor resources
JP2007334379A (ja) 2004-10-05 2007-12-27 Matsushita Electric Ind Co Ltd 処理装置
US20060080661A1 (en) * 2004-10-07 2006-04-13 International Business Machines Corporation System and method for hiding memory latency
US7506325B2 (en) 2004-10-07 2009-03-17 International Business Machines Corporation Partitioning processor resources based on memory usage
US7502928B2 (en) * 2004-11-12 2009-03-10 Sony Computer Entertainment Inc. Methods and apparatus for secure data processing and transmission
US7512699B2 (en) * 2004-11-12 2009-03-31 International Business Machines Corporation Managing position independent code using a software framework
US20060155955A1 (en) * 2005-01-10 2006-07-13 Gschwind Michael K SIMD-RISC processor module
US7680972B2 (en) 2005-02-04 2010-03-16 Sony Computer Entertainment Inc. Micro interrupt handler
JP4522372B2 (ja) * 2005-02-07 2010-08-11 株式会社ソニー・コンピュータエンタテインメント プロセッサと外部のデバイスとの間にセキュアセッションを実現する方法および装置
JP4601557B2 (ja) * 2005-02-07 2010-12-22 株式会社ソニー・コンピュータエンタテインメント マルチプロセッサシステムにおいてプロセッサのセキュアな連携を行う方法および装置
JP4606339B2 (ja) * 2005-02-07 2011-01-05 株式会社ソニー・コンピュータエンタテインメント セキュアなプロセッサの処理の移行を実施する方法および装置
US7613886B2 (en) * 2005-02-08 2009-11-03 Sony Computer Entertainment Inc. Methods and apparatus for synchronizing data access to a local memory in a multi-processor system
US20060184296A1 (en) * 2005-02-17 2006-08-17 Hunter Engineering Company Machine vision vehicle wheel alignment systems
US7398482B2 (en) * 2005-07-28 2008-07-08 International Business Machines Corporation Modular design method and apparatus
JP4536618B2 (ja) * 2005-08-02 2010-09-01 富士通セミコンダクター株式会社 リコンフィグ可能な集積回路装置
US7659898B2 (en) * 2005-08-08 2010-02-09 Via Technologies, Inc. Multi-execution resource graphics processor
US7659899B2 (en) * 2005-08-08 2010-02-09 Via Technologies, Inc. System and method to manage data processing stages of a logical graphics pipeline
US20070030280A1 (en) * 2005-08-08 2007-02-08 Via Technologies, Inc. Global spreader and method for a parallel graphics processor
US20070030277A1 (en) * 2005-08-08 2007-02-08 Via Technologies, Inc. Method for processing vertex, triangle, and pixel graphics data packets
KR100655078B1 (ko) * 2005-09-16 2006-12-08 삼성전자주식회사 비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및그의 구동 방법
JP2007148709A (ja) * 2005-11-28 2007-06-14 Hitachi Ltd プロセッサシステム
DE102006052757B4 (de) * 2006-11-08 2014-10-09 Siemens Aktiengesellschaft Verfahren zum Betrieb eines Automatisierungsgerätes mit einer Verarbeitungseinheit mit mehreren Verarbeitungskernen
US8041912B2 (en) 2007-09-28 2011-10-18 Macronix International Co., Ltd. Memory devices with data protection
US8271747B2 (en) * 2008-07-31 2012-09-18 Rambus Inc. Mask key selection based on defined selection criteria
JP2015536063A (ja) * 2012-09-13 2015-12-17 トムソン ライセンシングＴｈｏｍｓｏｎ Ｌｉｃｅｎｓｉｎｇ ファースト−イン−ファースト−アウトトランスポート機構からのランダムアクセスメッセージ取り出しの方法
US9189446B2 (en) * 2013-01-04 2015-11-17 Microsoft Technology Licensing, Llc Immutable sharable zero-copy data and streaming
US9552365B2 (en) 2014-05-31 2017-01-24 Institute For Information Industry Secure synchronization apparatus, method, and non-transitory computer readable storage medium thereof
US9766981B2 (en) 2014-06-10 2017-09-19 Institute For Information Industry Synchronization apparatus, method, and non-transitory computer readable storage medium
US10255202B2 (en) * 2016-09-30 2019-04-09 Intel Corporation Multi-tenant encryption for storage class memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010007006A (ko) * 1999-04-29 2001-01-26 포만 제프리 엘 버스 접속 유닛 ｉｄ에 대해 메모리로의 액세스를선택적으로 제한하는 시스템 및 방법

Family Cites Families (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576544A (en) 1968-10-18 1971-04-27 Ibm Storage protection system
JPS5323052B2 (ko) * 1973-09-11 1978-07-12
US4037214A (en) 1976-04-30 1977-07-19 International Business Machines Corporation Key register controlled accessing system
JPS5412643A (en) 1977-06-30 1979-01-30 Hitachi Ltd Main memory protective device
JPS54146555A (en) 1978-05-09 1979-11-15 Nec Corp Data transfer system between processors
JPS55146682A (en) * 1979-05-01 1980-11-15 Nec Corp Data transfer system
US4332009A (en) 1980-01-21 1982-05-25 Mostek Corporation Memory protection system
JPS5812613B2 (ja) 1980-02-08 1983-03-09 工業技術院長 並列デ−タ処理装置
JPS56117384A (en) * 1980-02-20 1981-09-14 Nec Corp Cash controller
JPS5835295B2 (ja) 1980-03-03 1983-08-02 オムロン株式会社 マスタ・スレ−ブ・システムにおけるデ−タ転送方式
US4430705A (en) 1980-05-23 1984-02-07 International Business Machines Corp. Authorization mechanism for establishing addressability to information in another address space
JPS576952A (en) 1980-06-16 1982-01-13 Nippon Telegr & Teleph Corp <Ntt> Storage protecting system
JPS57176456A (en) 1981-04-22 1982-10-29 Fanuc Ltd Data processing system
DE3171379D1 (en) 1981-04-28 1985-08-22 Ibm Bus arrangement for interconnectiong circuit chips
AU542447B2 (en) 1982-02-27 1985-02-21 Fujitsu Limited System for controlling key storage unit
JPS5958700A (ja) 1982-09-29 1984-04-04 Fujitsu Ltd 記憶保護判定方式
US4545016A (en) 1983-01-07 1985-10-01 Tandy Corporation Memory management system
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
US5159700A (en) 1984-01-16 1992-10-27 Texas Instruments Incorporated Substrate with optical communication systems between chips mounted thereon and monolithic integration of optical I/O on silicon substrates
JPS61180352A (ja) 1984-12-30 1986-08-13 Fujitsu Ltd プログラムダウンロ−ド方式
US4732446A (en) 1985-10-02 1988-03-22 Lamar Gipson Electrical circuit and optical data buss
AU571377B2 (en) 1985-11-13 1988-04-14 Fujitsu Limited Main storage access control system
JPS6319058A (ja) 1986-07-11 1988-01-26 Fujitsu Ltd メモリ装置
JP2960415B2 (ja) 1987-05-22 1999-10-06 株式会社日立製作所 記憶保護方法および装置
JPS6412364A (en) 1987-07-06 1989-01-17 Nippon Telegraph & Telephone System constitution control system
JPS6423342A (en) 1987-07-20 1989-01-26 Mitsubishi Electric Corp Programmable controller
JP2677589B2 (ja) 1988-02-26 1997-11-17 株式会社東芝 携帯可能電子装置およびｉｃチップ
JPH01229357A (ja) * 1988-03-09 1989-09-13 Fanuc Ltd 複数プロセッサ間のデータ授受方法
JPH0212361A (ja) 1988-06-29 1990-01-17 Fujitsu Ltd 階層化バスによる並列計算機システム
US4939682A (en) 1988-07-15 1990-07-03 The Boeing Company Integrated electro-optic arithmetic/logic unit and method for making the same
JP2837413B2 (ja) 1988-08-24 1998-12-16 株式会社日立メディコ 複数端末ｃｐｕを有するｃｔ装置
EP0369052A1 (en) 1988-11-17 1990-05-23 International Business Machines Corporation Data base access system
JPH02210542A (ja) 1989-02-10 1990-08-21 Fujitsu Ltd 仮想計算機システムにおける実行制御方式
JP2545627B2 (ja) * 1990-02-21 1996-10-23 富士通株式会社 Ｃｐｕ間インタフェース方式
DE69130086T2 (de) 1990-06-15 1999-01-21 Compaq Computer Corp Mehrstufeneinschluss in mehrstufigen Cache-Speicherhierarchien
US5144691A (en) 1990-07-20 1992-09-01 Cray Research, Inc. Computer signal interconnect apparatus
EP0481735A3 (en) 1990-10-19 1993-01-13 Array Technology Corporation Address protection circuit
KR940004404B1 (ko) 1990-11-30 1994-05-25 삼성전자 주식회사 불휘발성 반도체 메모리장치
JPH04288643A (ja) 1991-03-18 1992-10-13 Nec Corp マルチプロセッサシステムのメモリマッピング方式
JPH04128350U (ja) * 1991-05-08 1992-11-24 株式会社日立製作所 データ送信方式
JPH0535693A (ja) * 1991-07-31 1993-02-12 Nec Corp データ転送装置
JPH0554009A (ja) 1991-08-29 1993-03-05 Nec Eng Ltd プログラムロード方式
JP3364937B2 (ja) 1991-11-29 2003-01-08 株式会社日立製作所 並列演算装置
US5268973A (en) 1992-01-21 1993-12-07 The University Of Texas System Wafer-scale optical bus
JPH05233531A (ja) * 1992-02-18 1993-09-10 Nippon Telegr & Teleph Corp <Ntt> バス制御システム
JPH05242057A (ja) 1992-02-27 1993-09-21 Sanyo Electric Co Ltd マルチプロセッサシステムの起動方式
JPH0612333A (ja) 1992-06-25 1994-01-21 Hitachi Ltd 情報処理装置の記憶保護方式
US5619671A (en) * 1993-04-19 1997-04-08 International Business Machines Corporation Method and apparatus for providing token controlled access to protected pages of memory
JP2642851B2 (ja) * 1993-09-20 1997-08-20 工業技術院長 キャッシュメモリ制御方式
JPH07287064A (ja) 1994-04-20 1995-10-31 Mitsubishi Electric Corp レーダ信号処理装置
US5513337A (en) 1994-05-25 1996-04-30 Intel Corporation System for protecting unauthorized memory accesses by comparing base memory address with mask bits and having attribute bits for identifying access operational mode and type
JPH08161283A (ja) 1994-12-07 1996-06-21 Sony Corp 複数プロセツサシステム
JPH08180018A (ja) 1994-12-26 1996-07-12 Toshiba Corp 分散処理システム及び分散処理方法
JPH08212178A (ja) 1995-02-08 1996-08-20 Hitachi Ltd 並列計算機
JP2731742B2 (ja) 1995-02-28 1998-03-25 甲府日本電気株式会社 クラスタ構成の並列計算機
EP0730237A1 (en) 1995-02-28 1996-09-04 Nec Corporation Multi-processor system with virtually addressable communication registers and controlling method thereof
JPH08249261A (ja) 1995-03-08 1996-09-27 Mitsubishi Electric Corp メッセージ管理システム
DE19508723A1 (de) 1995-03-10 1996-09-12 Siemens Ag Mehrbenutzerdatenverarbeitungsanlage mit Speicherschutz
US5850534A (en) 1995-06-05 1998-12-15 Advanced Micro Devices, Inc. Method and apparatus for reducing cache snooping overhead in a multilevel cache system
JP3786993B2 (ja) 1995-12-14 2006-06-21 株式会社日立製作所 データ記憶ユニット及び該ユニットを用いたデータ記憶装置
JPH09198361A (ja) 1996-01-23 1997-07-31 Kofu Nippon Denki Kk マルチプロセッサシステム
US5729712A (en) 1996-01-26 1998-03-17 Unisys Corporation Smart fill system for multiple cache network
JPH09218864A (ja) * 1996-02-08 1997-08-19 Nippon Telegr & Teleph Corp <Ntt> データ中継システム
JPH09311839A (ja) 1996-05-21 1997-12-02 Hitachi Ltd データ共用方式
US5787309A (en) 1996-05-23 1998-07-28 International Business Machines Corporation Apparatus for protecting storage blocks from being accessed by unwanted I/O programs using I/O program keys and I/O storage keys having M number of bits
US5900019A (en) * 1996-05-23 1999-05-04 International Business Machines Corporation Apparatus for protecting memory storage blocks from I/O accesses
US5724551A (en) 1996-05-23 1998-03-03 International Business Machines Corporation Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers
JPH10126771A (ja) 1996-10-15 1998-05-15 Toshiba Corp 画像データ転送システムにおける画像データ送出レート制御方法および画像データ転送方法
JP3421526B2 (ja) 1997-02-14 2003-06-30 モトローラ株式会社 デ−タ処理装置
JPH10240700A (ja) * 1997-02-28 1998-09-11 Hitachi Ltd グラフィックス並列処理装置
US6289434B1 (en) 1997-02-28 2001-09-11 Cognigine Corporation Apparatus and method of implementing systems on silicon using dynamic-adaptive run-time reconfigurable circuits for processing multiple, independent data and control streams of varying rates
JP3739888B2 (ja) 1997-03-27 2006-01-25 株式会社ソニー・コンピュータエンタテインメント 情報処理装置および方法
US6212605B1 (en) * 1997-03-31 2001-04-03 International Business Machines Corporation Eviction override for larx-reserved addresses
JPH1139215A (ja) 1997-05-22 1999-02-12 Matsushita Electric Ind Co Ltd キャッシュメモリおよびキャッシュメモリを制御する方法
JPH10334055A (ja) 1997-06-03 1998-12-18 Sony Corp マルチプロセッサ・システム
JP3490256B2 (ja) 1997-06-12 2004-01-26 三菱電機株式会社 エージェント方式
US5892966A (en) 1997-06-27 1999-04-06 Sun Microsystems, Inc. Processor complex for executing multimedia functions
JP3247330B2 (ja) * 1997-12-25 2002-01-15 株式会社神戸製鋼所 複数プロセッサシステム
JPH11232247A (ja) 1998-02-10 1999-08-27 Hitachi Ltd データフロー計算機およびデータフロー制御方法
JPH11338833A (ja) 1998-05-22 1999-12-10 Hitachi Ltd マルチプロセッサ型コントローラ及びスケーラブルコントローラシステム
US6336187B1 (en) 1998-06-12 2002-01-01 International Business Machines Corp. Storage system with data-dependent security
JP3224782B2 (ja) 1998-08-03 2001-11-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 処理分担動的変更方法及びコンピュータ
JP3790060B2 (ja) 1999-01-29 2006-06-28 株式会社山武 演算処理装置
US6477170B1 (en) 1999-05-21 2002-11-05 Advanced Micro Devices, Inc. Method and apparatus for interfacing between systems operating under different clock regimes with interlocking to prevent overwriting of data
JP4640880B2 (ja) 2000-07-14 2011-03-02 国立大学法人東京工業大学 マイクロプロセッサシステム
US6865631B2 (en) 2000-12-14 2005-03-08 International Business Machines Corporation Reduction of interrupts in remote procedure calls
US6779049B2 (en) 2000-12-14 2004-08-17 International Business Machines Corporation Symmetric multi-processing system with attached processing units being able to access a shared memory without being structurally configured with an address translation mechanism
US6748501B2 (en) * 2000-12-30 2004-06-08 International Business Machines Corporation Microprocessor reservation mechanism for a hashed address system
US6526491B2 (en) 2001-03-22 2003-02-25 Sony Corporation Entertainment Inc. Memory protection system and method for computer architecture for broadband networks
US6809734B2 (en) * 2001-03-22 2004-10-26 Sony Computer Entertainment Inc. Resource dedication system and method for a computer architecture for broadband networks
US6826662B2 (en) * 2001-03-22 2004-11-30 Sony Computer Entertainment Inc. System and method for data synchronization for a computer architecture for broadband networks
US7233998B2 (en) * 2001-03-22 2007-06-19 Sony Computer Entertainment Inc. Computer architecture and software cells for broadband networks
US7093104B2 (en) * 2001-03-22 2006-08-15 Sony Computer Entertainment Inc. Processing modules for computer architecture for broadband networks

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010007006A (ko) * 1999-04-29 2001-01-26 포만 제프리 엘 버스 접속 유닛 ｉｄ에 대해 메모리로의 액세스를선택적으로 제한하는 시스템 및 방법

Also Published As

Publication number Publication date
KR20030086319A (ko) 2003-11-07
JP2003281107A (ja) 2003-10-03
JP2002351850A (ja) 2002-12-06
JP4489399B2 (ja) 2010-06-23
EP1370969B1 (en) 2012-03-14
JP3411273B2 (ja) 2003-05-26
JP3483877B2 (ja) 2004-01-06
JP2004078979A (ja) 2004-03-11
EP1370969A1 (en) 2003-12-17
WO2002077846A1 (en) 2002-10-03
CN1496517A (zh) 2004-05-12
US6826662B2 (en) 2004-11-30
TW594492B (en) 2004-06-21
US20020138707A1 (en) 2002-09-26
EP1370969A4 (en) 2009-02-25
CN1279469C (zh) 2006-10-11

Similar Documents

Publication Publication Date Title
KR100866739B1 (ko) 광대역 네트워크용 컴퓨터 구조에 있어서 데이터 동기를위한 시스템 및 방법
KR100847982B1 (ko) 광대역 네트워크상의 컴퓨터 구조에 있어서 자원 전용방법 및 시스템
KR100891063B1 (ko) 광대역 네트워크용 컴퓨터 구조 및 소프트웨어 셀
KR100890134B1 (ko) 광대역 네트워크용 컴퓨터 구조를 위한 메모리 보호시스템 및 방법
KR100840113B1 (ko) 광대역 네트워크상의 컴퓨터 구조를 위한 처리 모듈

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181023

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191017

Year of fee payment: 12