JPH1139215A - キャッシュメモリおよびキャッシュメモリを制御する方法 - Google Patents
キャッシュメモリおよびキャッシュメモリを制御する方法Info
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- JPH1139215A JPH1139215A JP10141931A JP14193198A JPH1139215A JP H1139215 A JPH1139215 A JP H1139215A JP 10141931 A JP10141931 A JP 10141931A JP 14193198 A JP14193198 A JP 14193198A JP H1139215 A JPH1139215 A JP H1139215A
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Abstract
(57)【要約】
【課題】 キャッシュメモリを高速に制御することを可
能にするキャッシュメモリおよびキャッシュメモリの制
御方法を提供する。 【解決手段】 キャッシュメモリ１は、複数のエントリ
３ａを有するデータメモリ３と、複数のエントリ３ａに
それぞれ対応する複数のリフィルビットとを備えてい
る。複数のリフィルビットのそれぞれは、主記憶領域１
０から複数のエントリ３ａのうち対応する１つのエント
リ３ａにデータが転送中か否かを示す。
能にするキャッシュメモリおよびキャッシュメモリの制
御方法を提供する。 【解決手段】 キャッシュメモリ１は、複数のエントリ
３ａを有するデータメモリ３と、複数のエントリ３ａに
それぞれ対応する複数のリフィルビットとを備えてい
る。複数のリフィルビットのそれぞれは、主記憶領域１
０から複数のエントリ３ａのうち対応する１つのエント
リ３ａにデータが転送中か否かを示す。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
およびキャッシュメモリを制御する方法に関する。
およびキャッシュメモリを制御する方法に関する。
【０００２】
【従来の技術】キャッシュメモリとキャッシュメモリを
制御するキャッシュメモリ制御回路を有するシステムに
おいて、第１のアクセス要求に応答してキャッシュメモ
リにおいてミスヒットが発生した場合には、主記憶領域
からキャッシュメモリにブロックデータが転送される。
これにより、キャッシュメモリの内容が更新される。キ
ャッシュメモリの内容の更新は、一般に、それ以降の命
令の実行に支障が生じないように実行されなければなら
ない。上書きにより失われたデータと、転送された新規
のデータとをとり違えてはならないからである。
制御するキャッシュメモリ制御回路を有するシステムに
おいて、第１のアクセス要求に応答してキャッシュメモ
リにおいてミスヒットが発生した場合には、主記憶領域
からキャッシュメモリにブロックデータが転送される。
これにより、キャッシュメモリの内容が更新される。キ
ャッシュメモリの内容の更新は、一般に、それ以降の命
令の実行に支障が生じないように実行されなければなら
ない。上書きにより失われたデータと、転送された新規
のデータとをとり違えてはならないからである。
【０００３】例えば、第１のアクセス要求に応答して、
主記憶領域からキャッシュメモリに含まれる特定のエン
トリにブロックデータを転送している間に、その特定の
エントリにアクセスすることを要求する第２のアクセス
要求が発生した場合には、第２のアクセス要求に応答し
てその特定のエントリにアクセスする前に、第１のアク
セス要求に対応するブロックデータの転送が完了してい
るか否かを判定する必要がある。
主記憶領域からキャッシュメモリに含まれる特定のエン
トリにブロックデータを転送している間に、その特定の
エントリにアクセスすることを要求する第２のアクセス
要求が発生した場合には、第２のアクセス要求に応答し
てその特定のエントリにアクセスする前に、第１のアク
セス要求に対応するブロックデータの転送が完了してい
るか否かを判定する必要がある。
【０００４】従来、このような判定は、第１のアクセス
要求に対応するブロックデータの転送が完了するまで第
１のアクセス要求に対応するアドレスをキャッシュメモ
リ制御回路内に保持し、第２のアクセス要求が発生した
場合にキャッシュメモリ制御回路内に保持されたアドレ
スと第２のアクセス要求に対応するアドレスとを比較す
ることにより、行われていた。
要求に対応するブロックデータの転送が完了するまで第
１のアクセス要求に対応するアドレスをキャッシュメモ
リ制御回路内に保持し、第２のアクセス要求が発生した
場合にキャッシュメモリ制御回路内に保持されたアドレ
スと第２のアクセス要求に対応するアドレスとを比較す
ることにより、行われていた。
【０００５】
【発明が解決しようとする課題】しかし、上述したよう
な従来の判定は、キャッシュメモリ制御回路内に保持さ
れたアドレスと第２のアクセス要求に対応するアドレス
とを比較する比較回路を必要とする。その結果、キャッ
シュメモリ制御回路の回路規模が増大し、キャッシュメ
モリ制御回路の面積が増大するという問題点があった。
な従来の判定は、キャッシュメモリ制御回路内に保持さ
れたアドレスと第２のアクセス要求に対応するアドレス
とを比較する比較回路を必要とする。その結果、キャッ
シュメモリ制御回路の回路規模が増大し、キャッシュメ
モリ制御回路の面積が増大するという問題点があった。
【０００６】また、従来の判定では、多ビットを有する
アドレスどうしを比較するため、判定結果が得られるま
でに時間がかかる。その結果、キャッシュメモリを高速
に制御することが困難であるという問題点があった。こ
の傾向は、アドレスの多ビット化が進むにつれてますま
す顕著になりつつある。
アドレスどうしを比較するため、判定結果が得られるま
でに時間がかかる。その結果、キャッシュメモリを高速
に制御することが困難であるという問題点があった。こ
の傾向は、アドレスの多ビット化が進むにつれてますま
す顕著になりつつある。
【０００７】本発明は、上述した比較回路を不要とする
ことにより、キャッシュメモリ制御回路の回路規模を削
減することを可能にするキャッシュメモリおよびキャッ
シュメモリの制御方法を提供することを目的とする。
ことにより、キャッシュメモリ制御回路の回路規模を削
減することを可能にするキャッシュメモリおよびキャッ
シュメモリの制御方法を提供することを目的とする。
【０００８】また、本発明は、多ビットを有するアドレ
スどうしの比較を不要とすることにより、キャッシュメ
モリを高速に制御することを可能にするキャッシュメモ
リおよびキャッシュメモリの制御方法を提供することを
目的とする。
スどうしの比較を不要とすることにより、キャッシュメ
モリを高速に制御することを可能にするキャッシュメモ
リおよびキャッシュメモリの制御方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明のキャッシュメモ
リは、複数のエントリを有するデータメモリと、前記複
数のエントリにそれぞれ対応する複数のリフィルビット
とを備え、前記複数のリフィルビットのそれぞれは、主
記憶領域から前記複数のエントリのうち対応する１つの
エントリにデータが転送中か否かを示す。これにより、
上記目的が達成される。
リは、複数のエントリを有するデータメモリと、前記複
数のエントリにそれぞれ対応する複数のリフィルビット
とを備え、前記複数のリフィルビットのそれぞれは、主
記憶領域から前記複数のエントリのうち対応する１つの
エントリにデータが転送中か否かを示す。これにより、
上記目的が達成される。
【００１０】前記キャッシュメモリは、複数のエントリ
を有するタグメモリをさらに備えており、前記複数のリ
フィルビットのそれぞれは、前記タグメモリの前記複数
のエントリのうち対応する１つのエントリに格納されて
いてもよい。
を有するタグメモリをさらに備えており、前記複数のリ
フィルビットのそれぞれは、前記タグメモリの前記複数
のエントリのうち対応する１つのエントリに格納されて
いてもよい。
【００１１】本発明のキャッシュメモリを制御する方法
は、複数のエントリを有するデータメモリと、前記複数
のエントリにそれぞれ対応する複数のリフィルビットと
を備えたキャッシュメモリを制御する方法であって、第
１のアクセス要求に対応するアドレスがキャッシュにヒ
ットするか否かを判定するステップと、前記第１のアク
セス要求に対応する前記アドレスがキャッシュにヒット
しないと判定された場合に、主記憶領域から前記第１の
アクセス要求によって指定されるエントリにデータを転
送するステップと、前記データの転送を開始する際に、
前記第１のアクセス要求によって指定される前記エント
リに対応するリフィルビットをセットするステップと、
前記データの転送が完了した際に、前記リフィルビット
をクリアするステップとを包含し、これにより、上記目
的が達成される。
は、複数のエントリを有するデータメモリと、前記複数
のエントリにそれぞれ対応する複数のリフィルビットと
を備えたキャッシュメモリを制御する方法であって、第
１のアクセス要求に対応するアドレスがキャッシュにヒ
ットするか否かを判定するステップと、前記第１のアク
セス要求に対応する前記アドレスがキャッシュにヒット
しないと判定された場合に、主記憶領域から前記第１の
アクセス要求によって指定されるエントリにデータを転
送するステップと、前記データの転送を開始する際に、
前記第１のアクセス要求によって指定される前記エント
リに対応するリフィルビットをセットするステップと、
前記データの転送が完了した際に、前記リフィルビット
をクリアするステップとを包含し、これにより、上記目
的が達成される。
【００１２】前記リフィルビットは、制御信号に応答し
てクリアされてもよい。
てクリアされてもよい。
【００１３】前記方法は、第２のアクセス要求によって
指定されるエントリに対応するリフィルビットの値を参
照するステップと、前記リフィルビットの値に応じて、
前記第２のアクセス要求によって指定される前記エント
リに対するアクセスを制御するステップとをさらに包含
していてもよい。
指定されるエントリに対応するリフィルビットの値を参
照するステップと、前記リフィルビットの値に応じて、
前記第２のアクセス要求によって指定される前記エント
リに対するアクセスを制御するステップとをさらに包含
していてもよい。
【００１４】前記リフィルビットが主記憶領域から前記
第２のアクセス要求によって指定されるエントリにデー
タが転送中であることを示す場合には、前記アクセスを
制御するステップは、前記データの転送が完了した後
に、前記第２のアクセス要求によって指定されるエント
リにアクセスするステップを包含していてもよい。
第２のアクセス要求によって指定されるエントリにデー
タが転送中であることを示す場合には、前記アクセスを
制御するステップは、前記データの転送が完了した後
に、前記第２のアクセス要求によって指定されるエント
リにアクセスするステップを包含していてもよい。
【００１５】前記リフィルビットが主記憶領域から前記
第２のアクセス要求によって指定されるエントリにデー
タが転送中であることを示す場合には、前記アクセスを
制御するステップは、前記データの一部の転送が完了し
た時点で、前記データの一部を前記主記憶領域から転送
するステップを包含していてもよい。
第２のアクセス要求によって指定されるエントリにデー
タが転送中であることを示す場合には、前記アクセスを
制御するステップは、前記データの一部の転送が完了し
た時点で、前記データの一部を前記主記憶領域から転送
するステップを包含していてもよい。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００１７】図１は、本発明の実施の形態のキャッシュ
メモリ１の構成を示す。キャッシュメモリ１は、タグメ
モリ２と、データメモリ３とを含む。
メモリ１の構成を示す。キャッシュメモリ１は、タグメ
モリ２と、データメモリ３とを含む。
【００１８】データメモリ３は、複数のエントリ３ａを
有している。複数のエントリ３ａのそれぞれには、ブロ
ックデータが格納される。図１に示される例では、ブロ
ックデータは、４ワードのデータから構成される。
有している。複数のエントリ３ａのそれぞれには、ブロ
ックデータが格納される。図１に示される例では、ブロ
ックデータは、４ワードのデータから構成される。
【００１９】例えば、ブロックデータは、（ｄａｔａ
０，ｄａｔａ１，ｄａｔａ２，ｄａｔａ３）によって表
現される。ここで、ｄａｔａ０，ｄａｔａ１，ｄａｔａ
２，ｄａｔａ３は、それぞれ、１ワードのデータを示
す。１ワードのデータｄａｔａ０は、エントリ３ａの領
域３ａ−０に格納される。同様に、１ワードのデータｄ
ａｔａ１、ｄａｔａ２、ｄａｔａ３は、エントリ３ａの
領域３ａ−１、３ａ−２、３ａ−３にそれぞれ格納され
る。１ワードは、例えば、３２ビットである。タグメモ
リ２は、複数のエントリ２ａを有している。複数のエン
トリ２ａのそれぞれは、データメモリ３に含まれる複数
のエントリ３ａのうちの１つに対応づけられている。複
数のエントリ２ａのそれぞれは、キャッシュメモリ１に
入力されるアドレスのタグデータを格納するための領域
２ａ−１と、複数のエントリ３ａのうち対応する１つの
エントリ３ａにブロックデータが転送中か否かを示すリ
フィルビットを格納する領域２ａ−２と、タグデータが
有効であるか否かを示すバリッドビットを格納する領域
２ａ−３とを有している。
０，ｄａｔａ１，ｄａｔａ２，ｄａｔａ３）によって表
現される。ここで、ｄａｔａ０，ｄａｔａ１，ｄａｔａ
２，ｄａｔａ３は、それぞれ、１ワードのデータを示
す。１ワードのデータｄａｔａ０は、エントリ３ａの領
域３ａ−０に格納される。同様に、１ワードのデータｄ
ａｔａ１、ｄａｔａ２、ｄａｔａ３は、エントリ３ａの
領域３ａ−１、３ａ−２、３ａ−３にそれぞれ格納され
る。１ワードは、例えば、３２ビットである。タグメモ
リ２は、複数のエントリ２ａを有している。複数のエン
トリ２ａのそれぞれは、データメモリ３に含まれる複数
のエントリ３ａのうちの１つに対応づけられている。複
数のエントリ２ａのそれぞれは、キャッシュメモリ１に
入力されるアドレスのタグデータを格納するための領域
２ａ−１と、複数のエントリ３ａのうち対応する１つの
エントリ３ａにブロックデータが転送中か否かを示すリ
フィルビットを格納する領域２ａ−２と、タグデータが
有効であるか否かを示すバリッドビットを格納する領域
２ａ−３とを有している。
【００２０】例えば、主記憶領域（図１には示されてい
ない。図２参照）からデータメモリ３の１行目のエント
リ３ａにブロックデータが転送中であるか否かは、タグ
メモリ２の１行目のエントリ２ａの領域２ａ−２に格納
されているリフィルビットの値によって表される。その
リフィルビットの値が「１」であることは、主記憶領域
からデータメモリ３の１行目のエントリ３ａにブロック
データが転送中であることを示す。そのリフィルビット
の値が「０」であることは、主記憶領域からデータメモ
リ３の１行目のエントリ３ａにブロックデータが転送中
でないことを示す。
ない。図２参照）からデータメモリ３の１行目のエント
リ３ａにブロックデータが転送中であるか否かは、タグ
メモリ２の１行目のエントリ２ａの領域２ａ−２に格納
されているリフィルビットの値によって表される。その
リフィルビットの値が「１」であることは、主記憶領域
からデータメモリ３の１行目のエントリ３ａにブロック
データが転送中であることを示す。そのリフィルビット
の値が「０」であることは、主記憶領域からデータメモ
リ３の１行目のエントリ３ａにブロックデータが転送中
でないことを示す。
【００２１】このように、リフィルビットは、データメ
モリ３に含まれる複数のエントリ３ａのうち対応する１
つのエントリ３ａにブロックデータが転送中であるか否
かを示す。タグメモリ２のエントリ２ａとデータメモリ
３のエントリ３ａとは何らかのルールに従って対応づけ
られていればよく、その対応づけの方法としては任意の
方法が採用され得る。典型的には、上述したように、タ
グメモリ２のｋ行目のエントリ２ａがデータメモリ３の
ｋ行目のエントリ３ａに対応する。
モリ３に含まれる複数のエントリ３ａのうち対応する１
つのエントリ３ａにブロックデータが転送中であるか否
かを示す。タグメモリ２のエントリ２ａとデータメモリ
３のエントリ３ａとは何らかのルールに従って対応づけ
られていればよく、その対応づけの方法としては任意の
方法が採用され得る。典型的には、上述したように、タ
グメモリ２のｋ行目のエントリ２ａがデータメモリ３の
ｋ行目のエントリ３ａに対応する。
【００２２】リフィルビットの値は、キャッシュメモリ
制御回路（図１には示されていない。図２参照）によっ
て更新される。キャッシュメモリ制御回路は、主記憶領
域からデータメモリ３に含まれる複数のエントリ３ａの
うちの１つにブロックデータの転送が開始する際に、そ
のブロックデータが転送されるエントリ３ａに対応する
リフィルビットをセットし、そのブロックデータの転送
が完了した際に、そのリフィルビットをクリアする。リ
フィルビットの「セット」とは、例えば、リフィルビッ
トの値を「１」にすることであり、リフィルビットの
「クリア」とは、例えば、リフィルビットの値を「０」
にすることである。
制御回路（図１には示されていない。図２参照）によっ
て更新される。キャッシュメモリ制御回路は、主記憶領
域からデータメモリ３に含まれる複数のエントリ３ａの
うちの１つにブロックデータの転送が開始する際に、そ
のブロックデータが転送されるエントリ３ａに対応する
リフィルビットをセットし、そのブロックデータの転送
が完了した際に、そのリフィルビットをクリアする。リ
フィルビットの「セット」とは、例えば、リフィルビッ
トの値を「１」にすることであり、リフィルビットの
「クリア」とは、例えば、リフィルビットの値を「０」
にすることである。
【００２３】なお、図１に示される例では、タグメモリ
２とデータメモリ３とは分離されている。しかし、タグ
メモリ２とデータメモリ３とが一体的に構成されていて
もよい。
２とデータメモリ３とは分離されている。しかし、タグ
メモリ２とデータメモリ３とが一体的に構成されていて
もよい。
【００２４】キャッシュメモリ１によれば、リフィルビ
ットを参照することにより、キャッシュメモリ１の特定
のエントリにブロックデータが転送中か否かを判定する
ことができる。従来のように、キャッシュメモリ制御回
路内に保持されたアドレスとアクセス要求に従って入力
されたアドレスとを比較する必要がない。そのような比
較を行う比較回路が不要となるので、キャッシュメモリ
制御回路の回路規模を削減することが可能になる。ま
た、リフィルビットは１ビットで足りるため、ブロック
データが転送中か否かの判定を高速に行うことができ
る。これにより、キャッシュメモリ１を高速に制御する
ことが可能になる。
ットを参照することにより、キャッシュメモリ１の特定
のエントリにブロックデータが転送中か否かを判定する
ことができる。従来のように、キャッシュメモリ制御回
路内に保持されたアドレスとアクセス要求に従って入力
されたアドレスとを比較する必要がない。そのような比
較を行う比較回路が不要となるので、キャッシュメモリ
制御回路の回路規模を削減することが可能になる。ま
た、リフィルビットは１ビットで足りるため、ブロック
データが転送中か否かの判定を高速に行うことができ
る。これにより、キャッシュメモリ１を高速に制御する
ことが可能になる。
【００２５】図２は、キャッシュメモリ１を含むシステ
ム１００の構成を示す。システム１００は、ＣＰＵ６
と、キャッシュメモリ１と、キャッシュメモリ１を制御
するキャッシュメモリ制御回路８と、主記憶領域１０と
を含む。ＣＰＵ６とキャッシュメモリ１とキャッシュメ
モリ制御回路８と主記憶領域１０とはアドレスバス１１
を介して相互に接続されている。ＣＰＵ６とキャッシュ
メモリ１と主記憶領域１０とはデータバス１２を介して
相互に接続されている。
ム１００の構成を示す。システム１００は、ＣＰＵ６
と、キャッシュメモリ１と、キャッシュメモリ１を制御
するキャッシュメモリ制御回路８と、主記憶領域１０と
を含む。ＣＰＵ６とキャッシュメモリ１とキャッシュメ
モリ制御回路８と主記憶領域１０とはアドレスバス１１
を介して相互に接続されている。ＣＰＵ６とキャッシュ
メモリ１と主記憶領域１０とはデータバス１２を介して
相互に接続されている。
【００２６】ＣＰＵ６は、キャッシュメモリ１に対する
アクセス要求９をキャッシュメモリ制御回路８に出力す
る。ＣＰＵ６は、アクセス要求９に対応するアドレスを
アドレスバス１１を介してキャッシュメモリ１に出力す
る。
アクセス要求９をキャッシュメモリ制御回路８に出力す
る。ＣＰＵ６は、アクセス要求９に対応するアドレスを
アドレスバス１１を介してキャッシュメモリ１に出力す
る。
【００２７】キャッシュメモリ制御回路８は、アクセス
要求９に応答して、タグメモリチップセレクト信号１３
ａ、データメモリチップセレクト信号１３ｂ、タグメモ
リライトイネーブル信号１４、データメモリライトイネ
ーブル信号１５、リフィルビット書き込みデータ１６、
リフィルビットクリア制御信号４２をキャッシュメモリ
１に出力する。
要求９に応答して、タグメモリチップセレクト信号１３
ａ、データメモリチップセレクト信号１３ｂ、タグメモ
リライトイネーブル信号１４、データメモリライトイネ
ーブル信号１５、リフィルビット書き込みデータ１６、
リフィルビットクリア制御信号４２をキャッシュメモリ
１に出力する。
【００２８】キャッシュメモリ１は、ＣＰＵ６からのア
クセス要求９に対応するアドレスがキャッシュにヒット
するか否かを判定し、その判定結果を示すヒット信号１
８をキャッシュメモリ制御回路８に出力する。また、キ
ャッシュメモリ１は、リフィルビットの値を示すリフィ
ルビット出力データ１７をキャッシュメモリ制御回路８
に出力する。
クセス要求９に対応するアドレスがキャッシュにヒット
するか否かを判定し、その判定結果を示すヒット信号１
８をキャッシュメモリ制御回路８に出力する。また、キ
ャッシュメモリ１は、リフィルビットの値を示すリフィ
ルビット出力データ１７をキャッシュメモリ制御回路８
に出力する。
【００２９】キャッシュメモリ１においてミスヒットが
発生した場合には、主記憶領域１０からキャッシュメモ
リ１の特定のエントリにブロックデータがデータバス１
２を介して転送される。上述したように、リフィルビッ
トは、主記憶領域１０からキャッシュメモリ１の特定の
エントリにブロックデータが転送中か否かを示す。
発生した場合には、主記憶領域１０からキャッシュメモ
リ１の特定のエントリにブロックデータがデータバス１
２を介して転送される。上述したように、リフィルビッ
トは、主記憶領域１０からキャッシュメモリ１の特定の
エントリにブロックデータが転送中か否かを示す。
【００３０】図３は、主記憶領域１０からキャッシュメ
モリ１の特定のエントリにブロックデータを転送するタ
イミングを示す。
モリ１の特定のエントリにブロックデータを転送するタ
イミングを示す。
【００３１】ＣＰＵ６からのアクセス要求９に応答し
て、アクセス要求９に対応するアドレスがキャッシュメ
モリ１に入力される。キャッシュメモリ１は、入力され
たアドレスがキャッシュにヒットするか否かを判定す
る。そのような判定は、ヒット・ミス判定サイクル２８
で行われる。ヒット・ミス判定サイクル２８において、
ヒット信号１８がアサートされない場合には、入力され
たアドレスはキャッシュにヒットしないと判定される。
この場合、主記憶領域１０からキャッシュメモリ１への
ブロックデータの転送が開始される。
て、アクセス要求９に対応するアドレスがキャッシュメ
モリ１に入力される。キャッシュメモリ１は、入力され
たアドレスがキャッシュにヒットするか否かを判定す
る。そのような判定は、ヒット・ミス判定サイクル２８
で行われる。ヒット・ミス判定サイクル２８において、
ヒット信号１８がアサートされない場合には、入力され
たアドレスはキャッシュにヒットしないと判定される。
この場合、主記憶領域１０からキャッシュメモリ１への
ブロックデータの転送が開始される。
【００３２】タグデータライトサイクル２９において、
タグメモリチップセレクト信号１３ａおよびタグメモリ
ライトイネーブル信号１４がローレベルとなる。これに
より、タグメモリ２に対するデータの書き込みが許可さ
れる。タグデータライトサイクル２９において、キャッ
シュメモリ制御回路８から出力されたリフィルビット書
き込みデータ１６がタグメモリ２に書き込まれる。これ
により、リフィルビットがセットされる。
タグメモリチップセレクト信号１３ａおよびタグメモリ
ライトイネーブル信号１４がローレベルとなる。これに
より、タグメモリ２に対するデータの書き込みが許可さ
れる。タグデータライトサイクル２９において、キャッ
シュメモリ制御回路８から出力されたリフィルビット書
き込みデータ１６がタグメモリ２に書き込まれる。これ
により、リフィルビットがセットされる。
【００３３】このようにして、主記憶領域１０からキャ
ッシュメモリ１にブロックデータの転送が開始する際
に、リフィルビットがセットされる。
ッシュメモリ１にブロックデータの転送が開始する際
に、リフィルビットがセットされる。
【００３４】転送データライトサイクル３０−０〜３０
−３において、データメモリライトイネーブル信号１５
がローレベルとなる。これにより、データメモリ３に対
するブロックデータの書き込みが許可される。転送デー
タライトサイクル３０−０において、１ワードのデータ
ｄａｔａ０がデータメモリ３に書き込まれる。同様に、
転送データライトサイクル３０−１、３０−２、３０−
３において、１ワードのデータｄａｔａ１、ｄａｔａ
２、ｄａｔａ３がそれぞれデータメモリ３に書き込まれ
る。
−３において、データメモリライトイネーブル信号１５
がローレベルとなる。これにより、データメモリ３に対
するブロックデータの書き込みが許可される。転送デー
タライトサイクル３０−０において、１ワードのデータ
ｄａｔａ０がデータメモリ３に書き込まれる。同様に、
転送データライトサイクル３０−１、３０−２、３０−
３において、１ワードのデータｄａｔａ１、ｄａｔａ
２、ｄａｔａ３がそれぞれデータメモリ３に書き込まれ
る。
【００３５】最後の転送データライトサイクル３０−３
が終了すると、リフィルビットクリア制御信号４２がキ
ャッシュメモリ制御回路８からキャッシュメモリ１に出
力される。リフィルビットクリア制御信号４２に応答し
て、リフィルビットがクリアされる。
が終了すると、リフィルビットクリア制御信号４２がキ
ャッシュメモリ制御回路８からキャッシュメモリ１に出
力される。リフィルビットクリア制御信号４２に応答し
て、リフィルビットがクリアされる。
【００３６】このようにして、主記憶領域１０からキャ
ッシュメモリ１にブロックデータの転送が完了した際
に、リフィルビットがクリアされる。
ッシュメモリ１にブロックデータの転送が完了した際
に、リフィルビットがクリアされる。
【００３７】図３において、リフィルビットデータ４３
は、タグメモリ２内の領域２ａ−２に保持されているリ
フィルビットの値を示す。リフィルビットの値は、リフ
ィルビット書き込みデータ１６によって「０」から
「１」に更新され、リフィルビットクリア制御信号４２
に応答して「１」から「０」に更新される。
は、タグメモリ２内の領域２ａ−２に保持されているリ
フィルビットの値を示す。リフィルビットの値は、リフ
ィルビット書き込みデータ１６によって「０」から
「１」に更新され、リフィルビットクリア制御信号４２
に応答して「１」から「０」に更新される。
【００３８】なお、リフィルビットクリア制御信号４２
を使用する代わりに、リフィルビット書き込みデータ１
６によってリフィルビットをクリアすることも可能であ
る。しかし、キャッシュメモリ１のアクセス効率を向上
させるためには、リフィルビットクリア制御信号４２を
使用することが好ましい。ブロックデータの転送中にお
けるタグメモリ２に対するアクセスが１回のみで済むか
らである。また、タグメモリ２へのデータの書き込みは
ブロックデータの転送を開始する際にのみ発生するの
で、キャッシュメモリ制御回路８は、リフィルビット書
き込みデータ１６として常に値１を有するデータを出力
すればよい。これにより、リフィルビット書き込みデー
タ１６の制御が容易になる。
を使用する代わりに、リフィルビット書き込みデータ１
６によってリフィルビットをクリアすることも可能であ
る。しかし、キャッシュメモリ１のアクセス効率を向上
させるためには、リフィルビットクリア制御信号４２を
使用することが好ましい。ブロックデータの転送中にお
けるタグメモリ２に対するアクセスが１回のみで済むか
らである。また、タグメモリ２へのデータの書き込みは
ブロックデータの転送を開始する際にのみ発生するの
で、キャッシュメモリ制御回路８は、リフィルビット書
き込みデータ１６として常に値１を有するデータを出力
すればよい。これにより、リフィルビット書き込みデー
タ１６の制御が容易になる。
【００３９】図４は、第１のアクセス要求に対応するア
ドレスと第２のアクセス要求に対応するアドレスとが一
致する場合において、ブロックデータを転送するタイミ
ングを示す。
ドレスと第２のアクセス要求に対応するアドレスとが一
致する場合において、ブロックデータを転送するタイミ
ングを示す。
【００４０】第１のアクセス要求に対応するヒット・ミ
ス判定サイクル２８において、第１のアクセス要求に対
応するアドレス２０ａはキャッシュにヒットしないと判
定される。この場合、主記憶領域１０からキャッシュメ
モリ１へのブロックデータの転送が開始される。
ス判定サイクル２８において、第１のアクセス要求に対
応するアドレス２０ａはキャッシュにヒットしないと判
定される。この場合、主記憶領域１０からキャッシュメ
モリ１へのブロックデータの転送が開始される。
【００４１】タグデータライトサイクル２９において、
リフィルビットがセットされる。
リフィルビットがセットされる。
【００４２】最初の転送データサイクル３０−０におい
て、転送中のブロックデータのうち最初のデータｄａｔ
ａ０がキャッシュメモリ１に転送される。残りのデータ
ｄａｔａ１、ｄａｔａ２、ｄａｔａ３がキャッシュメモ
リ１に転送される前に、第２のアクセス要求が発生し得
る。例えば、最初のデータｄａｔａ０がキャッシュメモ
リ１に書き込まれると同時にＣＰＵ６に送られる場合に
は、ＣＰＵ６は、転送データライトサイクル３０−０に
続く任意のサイクルにおいて、次の命令の実行を再開す
ることができるからである。
て、転送中のブロックデータのうち最初のデータｄａｔ
ａ０がキャッシュメモリ１に転送される。残りのデータ
ｄａｔａ１、ｄａｔａ２、ｄａｔａ３がキャッシュメモ
リ１に転送される前に、第２のアクセス要求が発生し得
る。例えば、最初のデータｄａｔａ０がキャッシュメモ
リ１に書き込まれると同時にＣＰＵ６に送られる場合に
は、ＣＰＵ６は、転送データライトサイクル３０−０に
続く任意のサイクルにおいて、次の命令の実行を再開す
ることができるからである。
【００４３】図４に示される例では、第２のアクセス要
求に対応するアドレス２０ｂは第１のアクセス要求に対
応するアドレス２０ａと同一であると仮定する。第２の
アクセス要求に対応するヒット・ミス判定サイクル３８
において、第１のアクセス要求によって指定されるデー
タメモリ３のエントリ３ａに対応するリフィルビットの
値は「１」である。第１のアクセス要求に対応するブロ
ックデータの転送が完了していないからである。従っ
て、第２のアクセス要求に対応するヒット・ミス判定サ
イクル３８において、値「１」を有するリフィルビット
出力データ１７がキャッシュメモリ制御回路８に出力さ
れる。
求に対応するアドレス２０ｂは第１のアクセス要求に対
応するアドレス２０ａと同一であると仮定する。第２の
アクセス要求に対応するヒット・ミス判定サイクル３８
において、第１のアクセス要求によって指定されるデー
タメモリ３のエントリ３ａに対応するリフィルビットの
値は「１」である。第１のアクセス要求に対応するブロ
ックデータの転送が完了していないからである。従っ
て、第２のアクセス要求に対応するヒット・ミス判定サ
イクル３８において、値「１」を有するリフィルビット
出力データ１７がキャッシュメモリ制御回路８に出力さ
れる。
【００４４】キャッシュメモリ制御回路８は、リフィル
ビット出力データ１７の値に応じて、第２のアクセス要
求によって指定されるデータメモリ３のエントリ３ａに
対するアクセスを制御する。このような制御は、リフィ
ルビット出力データ１７の値に応じて、キャッシュメモ
リ１の動作およびＣＰＵ６の動作を制御することによっ
て達成される。
ビット出力データ１７の値に応じて、第２のアクセス要
求によって指定されるデータメモリ３のエントリ３ａに
対するアクセスを制御する。このような制御は、リフィ
ルビット出力データ１７の値に応じて、キャッシュメモ
リ１の動作およびＣＰＵ６の動作を制御することによっ
て達成される。
【００４５】例えば、リフィルビット出力データ１７の
値が「１」である場合には、キャッシュメモリ制御回路
８は、第１のアクセス要求に対応するブロックデータの
転送が完了した後、第２のアクセス要求によって指定さ
れるデータメモリ３のエントリ３ａに対するアクセスを
行うように、第２のアクセス要求によって指定されるデ
ータメモリ３のエントリ３ａに対するアクセスを制御す
る。
値が「１」である場合には、キャッシュメモリ制御回路
８は、第１のアクセス要求に対応するブロックデータの
転送が完了した後、第２のアクセス要求によって指定さ
れるデータメモリ３のエントリ３ａに対するアクセスを
行うように、第２のアクセス要求によって指定されるデ
ータメモリ３のエントリ３ａに対するアクセスを制御す
る。
【００４６】あるいは、第１のアクセス要求に対応する
ブロックデータのうち一部のデータ（例えば、４ワード
のブロックデータのうち１ワード分のデータ）の転送が
完了した時点で、その一部のデータを主記憶領域１０か
らＣＰＵ６に転送するようにしてもよい。このように、
データ転送を主記憶領域１０からＣＰＵ６にバイパスす
ることにより、ＣＰＵ６の動作が停止するサイクル数を
低減することができる。
ブロックデータのうち一部のデータ（例えば、４ワード
のブロックデータのうち１ワード分のデータ）の転送が
完了した時点で、その一部のデータを主記憶領域１０か
らＣＰＵ６に転送するようにしてもよい。このように、
データ転送を主記憶領域１０からＣＰＵ６にバイパスす
ることにより、ＣＰＵ６の動作が停止するサイクル数を
低減することができる。
【００４７】このように、キャッシュメモリ１に保持さ
れるリフィルビットの値をリフィルビット出力データ１
７として出力することにより、ＣＰＵ６からのアクセス
要求に対応するアドレスとブロックデータを転送中のエ
ントリのアドレスとを比較することが不要になる。これ
により、キャッシュメモリ１を高速に制御することが可
能になる。
れるリフィルビットの値をリフィルビット出力データ１
７として出力することにより、ＣＰＵ６からのアクセス
要求に対応するアドレスとブロックデータを転送中のエ
ントリのアドレスとを比較することが不要になる。これ
により、キャッシュメモリ１を高速に制御することが可
能になる。
【００４８】さらに、リフィルビットの値を参照してキ
ャッシュメモリ１の動作およびＣＰＵ６の動作を制御す
ることにより、キャッシュミスが発生した命令に続く命
令を支障なく実行することが可能となる。その結果、命
令のパイプライン実行、あるいは、先行制御が効率的に
行われる。
ャッシュメモリ１の動作およびＣＰＵ６の動作を制御す
ることにより、キャッシュミスが発生した命令に続く命
令を支障なく実行することが可能となる。その結果、命
令のパイプライン実行、あるいは、先行制御が効率的に
行われる。
【００４９】図５は、システム１００の詳細構成を示
す。以下、図５を参照して、ＣＰＵ６がキャッシュメモ
リ１にアクセスする処理を説明する。
す。以下、図５を参照して、ＣＰＵ６がキャッシュメモ
リ１にアクセスする処理を説明する。
【００５０】ＣＰＵ６は、アクセス要求ＡＣＳＲＱをキ
ャッシュメモリ制御回路８に出力し、アドレスＡＤＤを
キャッシュメモリ１および主記憶領域１０に出力する。
ここでは、アドレスＡＤＤは３２ビットであると仮定す
る。
ャッシュメモリ制御回路８に出力し、アドレスＡＤＤを
キャッシュメモリ１および主記憶領域１０に出力する。
ここでは、アドレスＡＤＤは３２ビットであると仮定す
る。
【００５１】キャッシュメモリ１に入力されたアドレス
ＡＤＤは、アドレス分割部１１０によって、タグメモリ
２から出力されるタグデータＴＡＧＯＵＴと比較される
タグアドレスＴＡＧＡＤＤと、キャッシュメモリ１に含
まれる複数のエントリのうちの１つを指定するエントリ
アドレスＥＮＴＡＤＤと、ブロックデータに含まれる複
数のワードのうちの１つを指定するオフセットアドレス
ＯＦＦＡＤＤとに分割される。
ＡＤＤは、アドレス分割部１１０によって、タグメモリ
２から出力されるタグデータＴＡＧＯＵＴと比較される
タグアドレスＴＡＧＡＤＤと、キャッシュメモリ１に含
まれる複数のエントリのうちの１つを指定するエントリ
アドレスＥＮＴＡＤＤと、ブロックデータに含まれる複
数のワードのうちの１つを指定するオフセットアドレス
ＯＦＦＡＤＤとに分割される。
【００５２】なお、キャッシュメモリ１が互いに分離さ
れたタグメモリ２とデータメモリ３とを含む場合には、
エントリアドレスＥＮＴＡＤＤによってタグメモリ２に
含まれる複数のエントリ２ａのうちの１つとデータメモ
リ３に含まれる複数のエントリ３ａのうちの１つとが指
定される。
れたタグメモリ２とデータメモリ３とを含む場合には、
エントリアドレスＥＮＴＡＤＤによってタグメモリ２に
含まれる複数のエントリ２ａのうちの１つとデータメモ
リ３に含まれる複数のエントリ３ａのうちの１つとが指
定される。
【００５３】例えば、キャッシュメモリ１が１キロバイ
トのダイレクトマップ方式のキャッシュメモリであり、
かつ、データメモリ３の各エントリ３ａに格納されるブ
ロックデータが４ワード（１ワードは３２ビット）から
構成される場合には、キャッシュメモリ１は、１２８個
のエントリを有する。この場合、アドレス分割部１１０
は、アドレスＡＤＤのビット０〜ビット３１のうちビッ
ト０〜３をオフセットアドレスＯＦＦＡＤＤとして出力
し、ビット４〜１０をエントリアドレスＥＮＴＡＤＤと
して出力し、ビット１１〜３１をタグアドレスＴＡＧＡ
ＤＤとして出力する。
トのダイレクトマップ方式のキャッシュメモリであり、
かつ、データメモリ３の各エントリ３ａに格納されるブ
ロックデータが４ワード（１ワードは３２ビット）から
構成される場合には、キャッシュメモリ１は、１２８個
のエントリを有する。この場合、アドレス分割部１１０
は、アドレスＡＤＤのビット０〜ビット３１のうちビッ
ト０〜３をオフセットアドレスＯＦＦＡＤＤとして出力
し、ビット４〜１０をエントリアドレスＥＮＴＡＤＤと
して出力し、ビット１１〜３１をタグアドレスＴＡＧＡ
ＤＤとして出力する。
【００５４】なお、キャッシュメモリ１は、ダイレクト
マップ方式のキャッシュメモリに限定されるわけではな
い。本発明は、任意の方式のキャッシュメモリに適用さ
れ得る。
マップ方式のキャッシュメモリに限定されるわけではな
い。本発明は、任意の方式のキャッシュメモリに適用さ
れ得る。
【００５５】キャッシュメモリ制御回路８は、キャッシ
ュ制御信号生成部１３８を含む。キャッシュ制御信号生
成部１３８は、タグメモリチップセレクト信号ＴＡＧＣ
Ｓとデータメモリチップセレクト信号ＤＡＴＡＣＳとを
キャッシュメモリ１に出力する。ここで、タグメモリチ
ップセレクト信号ＴＡＧＣＳとデータメモリチップセレ
クト信号ＤＡＴＡＣＳとは、図２におけるタグメモリチ
ップセレクト信号１３ａ、データメモリチップセレクト
信号１３ｂに相当する。タグメモリチップセレクト信号
ＴＡＧＣＳがアサートされたサイクルにおいてタグメモ
リ２は動作する。データメモリチップセレクト信号ＤＡ
ＴＡＣＳがアサートされたサイクルにおいてデータメモ
リ３は動作する。
ュ制御信号生成部１３８を含む。キャッシュ制御信号生
成部１３８は、タグメモリチップセレクト信号ＴＡＧＣ
Ｓとデータメモリチップセレクト信号ＤＡＴＡＣＳとを
キャッシュメモリ１に出力する。ここで、タグメモリチ
ップセレクト信号ＴＡＧＣＳとデータメモリチップセレ
クト信号ＤＡＴＡＣＳとは、図２におけるタグメモリチ
ップセレクト信号１３ａ、データメモリチップセレクト
信号１３ｂに相当する。タグメモリチップセレクト信号
ＴＡＧＣＳがアサートされたサイクルにおいてタグメモ
リ２は動作する。データメモリチップセレクト信号ＤＡ
ＴＡＣＳがアサートされたサイクルにおいてデータメモ
リ３は動作する。
【００５６】キャッシュ制御信号生成部１３８は、タグ
メモリライトイネーブル信号ＴＡＧＷＥとデータメモリ
ライトイネーブル信号ＤＡＴＡＷＥとをキャッシュメモ
リ１に出力する。タグメモリライトイネーブル信号ＴＡ
ＧＷＥは、図２ではタグメモリライトイネーブル信号１
４と表記されている。データメモリライトイネーブル信
号ＤＡＴＡＷＥは、図２ではデータメモリライトイネー
ブル信号１５と表記されている。
メモリライトイネーブル信号ＴＡＧＷＥとデータメモリ
ライトイネーブル信号ＤＡＴＡＷＥとをキャッシュメモ
リ１に出力する。タグメモリライトイネーブル信号ＴＡ
ＧＷＥは、図２ではタグメモリライトイネーブル信号１
４と表記されている。データメモリライトイネーブル信
号ＤＡＴＡＷＥは、図２ではデータメモリライトイネー
ブル信号１５と表記されている。
【００５７】キャッシュメモリ１のタグメモリ２は、タ
グメモリチップセレクト信号ＴＡＧＣＳがアサートされ
たサイクルにおいてアドレスＡＤＤのヒットミス判定動
作を行う。すなわち、タグメモリ２は、エントリアドレ
スＥＮＴＡＤＤによって指定されたエントリ２ａに格納
されているタグデータとバリッドビット（Ｖビット）と
を読み出す。比較器１１２は、タグアドレスＴＡＧＡＤ
Ｄとタグメモリ２から読み出されたタグデータＴＡＧＯ
ＵＴとを比較する。
グメモリチップセレクト信号ＴＡＧＣＳがアサートされ
たサイクルにおいてアドレスＡＤＤのヒットミス判定動
作を行う。すなわち、タグメモリ２は、エントリアドレ
スＥＮＴＡＤＤによって指定されたエントリ２ａに格納
されているタグデータとバリッドビット（Ｖビット）と
を読み出す。比較器１１２は、タグアドレスＴＡＧＡＤ
Ｄとタグメモリ２から読み出されたタグデータＴＡＧＯ
ＵＴとを比較する。
【００５８】タグアドレスＴＡＧＡＤＤとタグデータＴ
ＡＧＯＵＴとが一致し、かつ、タグメモリ２から出力さ
れるＶビット出力データＶＯＵＴの値が「１」である場
合には、キャッシュヒットと判定される。その結果、ヒ
ット信号ＨＩＴがアサートされる。ここで、ヒット信号
ＨＩＴは、図２ではヒット信号１８と表記されている。
タグアドレスＴＡＧＡＤＤとタグデータＴＡＧＯＵＴと
が一致しない場合、または、タグメモリ２から出力され
るＶビット出力データＶＯＵＴの値が「０」である場合
には、キャッシュミスと判定される。その結果、値
「０」を有するヒット信号ＨＩＴが出力される。
ＡＧＯＵＴとが一致し、かつ、タグメモリ２から出力さ
れるＶビット出力データＶＯＵＴの値が「１」である場
合には、キャッシュヒットと判定される。その結果、ヒ
ット信号ＨＩＴがアサートされる。ここで、ヒット信号
ＨＩＴは、図２ではヒット信号１８と表記されている。
タグアドレスＴＡＧＡＤＤとタグデータＴＡＧＯＵＴと
が一致しない場合、または、タグメモリ２から出力され
るＶビット出力データＶＯＵＴの値が「０」である場合
には、キャッシュミスと判定される。その結果、値
「０」を有するヒット信号ＨＩＴが出力される。
【００５９】タグメモリ２は、エントリアドレスＥＮＴ
ＡＤＤによって指定されたエントリ２ａに格納されてい
るリフィルビット（Ｒビット）の値をリフィルビット出
力データＲＯＵＴとして出力する。リフィルビット出力
データＲＯＵＴの値が「１」であることは、主記憶領域
１０からエントリアドレスＥＮＴＡＤＤによって指定さ
れたエントリ３ａにブロックデータが転送（リフィル）
中であることを示す。ここで、リフィルビット出力デー
タＲＯＵＴは、図２ではリフィルビット出力データ１７
と表記されている。
ＡＤＤによって指定されたエントリ２ａに格納されてい
るリフィルビット（Ｒビット）の値をリフィルビット出
力データＲＯＵＴとして出力する。リフィルビット出力
データＲＯＵＴの値が「１」であることは、主記憶領域
１０からエントリアドレスＥＮＴＡＤＤによって指定さ
れたエントリ３ａにブロックデータが転送（リフィル）
中であることを示す。ここで、リフィルビット出力デー
タＲＯＵＴは、図２ではリフィルビット出力データ１７
と表記されている。
【００６０】また、タグメモリチップセレクト信号ＴＡ
ＧＣＳがアサートされたサイクルにおいてタグメモリラ
イトイネーブル信号ＴＡＧＷＥがアサートされている場
合には、エントリアドレスＥＮＴＡＤＤによって指定さ
れたエントリ２ａの領域２ａ−１にタグアドレスＴＡＧ
ＡＤＤの値が書き込まれる。
ＧＣＳがアサートされたサイクルにおいてタグメモリラ
イトイネーブル信号ＴＡＧＷＥがアサートされている場
合には、エントリアドレスＥＮＴＡＤＤによって指定さ
れたエントリ２ａの領域２ａ−１にタグアドレスＴＡＧ
ＡＤＤの値が書き込まれる。
【００６１】キャッシュメモリ１のデータメモリ３は、
データメモリチップセレクト信号ＤＡＴＡＣＳがアサー
トされたサイクルにおいてデータの読み出しまたは書き
込み動作を行う。データメモリライトイネーブル信号Ｄ
ＡＴＡＷＥのアサーションは、キャッシュメモリ１への
ライトアクセスを示す。ライトアクセス時には、ライト
データバスＣＷＢＵＳ上のデータがデータメモリ３に書
き込まれる。
データメモリチップセレクト信号ＤＡＴＡＣＳがアサー
トされたサイクルにおいてデータの読み出しまたは書き
込み動作を行う。データメモリライトイネーブル信号Ｄ
ＡＴＡＷＥのアサーションは、キャッシュメモリ１への
ライトアクセスを示す。ライトアクセス時には、ライト
データバスＣＷＢＵＳ上のデータがデータメモリ３に書
き込まれる。
【００６２】キャッシュメモリ制御回路８のリフィル制
御部１３４は、キャッシュメモリ１から出力されるヒッ
ト信号ＨＩＴの値が「０」である場合、リフィル開始信
号ＲＦＬＳＴＡＲＴをアサートする。リフィル開始信号
ＲＦＬＳＴＡＲＴは、主記憶領域１０に出力される。こ
れにより、主記憶領域１０からキャッシュメモリ１への
ブロックデータの転送が制御される。リフィル制御部１
３４からは、ブロックデータに含まれる各ワードの転送
サイクルを示す信号ＲＦＬＣＹＣ、転送されるデータが
ブロックデータの何ワード目かを示すオフセットアドレ
スＲＦＬＯＦＡＤ、リフィル制御部１３４から出力され
るアドレス信号ＲＦＬＯＦＡＤとアドレス分割部１１０
から出力されるアドレス信号ＯＦＦＡＤＤのうちの一方
を選択するセレクト信号ＯＦＡＤＳＥＬ、リフィルが終
了したことを示す信号ＲＦＬＥＮＤがさらに出力され
る。
御部１３４は、キャッシュメモリ１から出力されるヒッ
ト信号ＨＩＴの値が「０」である場合、リフィル開始信
号ＲＦＬＳＴＡＲＴをアサートする。リフィル開始信号
ＲＦＬＳＴＡＲＴは、主記憶領域１０に出力される。こ
れにより、主記憶領域１０からキャッシュメモリ１への
ブロックデータの転送が制御される。リフィル制御部１
３４からは、ブロックデータに含まれる各ワードの転送
サイクルを示す信号ＲＦＬＣＹＣ、転送されるデータが
ブロックデータの何ワード目かを示すオフセットアドレ
スＲＦＬＯＦＡＤ、リフィル制御部１３４から出力され
るアドレス信号ＲＦＬＯＦＡＤとアドレス分割部１１０
から出力されるアドレス信号ＯＦＦＡＤＤのうちの一方
を選択するセレクト信号ＯＦＡＤＳＥＬ、リフィルが終
了したことを示す信号ＲＦＬＥＮＤがさらに出力され
る。
【００６３】信号ＲＦＬＣＹＣは、ライトデータセレク
タ１２２の制御にも使用される。信号ＲＦＬＣＹＣがア
サートされると、主記憶領域１０に接続されるロードデ
ータバスＭＲＢＵＳ上のデータがライトデータセレクタ
１２２によって選択される。その結果、ロードデータバ
スＭＲＢＵＳ上のデータがライトデータバスＣＷＢＵＳ
に出力される。
タ１２２の制御にも使用される。信号ＲＦＬＣＹＣがア
サートされると、主記憶領域１０に接続されるロードデ
ータバスＭＲＢＵＳ上のデータがライトデータセレクタ
１２２によって選択される。その結果、ロードデータバ
スＭＲＢＵＳ上のデータがライトデータバスＣＷＢＵＳ
に出力される。
【００６４】オフセットアドレスセレクタ１１４は、セ
レクト信号ＯＦＡＤＳＥＬに応答して、アドレス信号Ｒ
ＦＬＯＦＡＤとアドレス信号ＯＦＦＡＤＤのうちの一方
を選択し、選択されたアドレス信号をキャッシュメモリ
１内のデータメモリ３のオフセットを示すアドレス信号
としてキャッシュライトデータセレクタ１１６に出力す
る。キャッシュライトデータセレクタ１１６は、オフセ
ットアドレスセレクタ１１４から出力されるアドレス信
号に応答して、データメモリ３のエントリ３ａに含まれ
る領域３ａ−０〜３ａ−３のうちデータが書き込まれる
べき１つの領域を選択する。このようにして、オフセッ
トアドレスセレクタ１１４から出力されるアドレス信号
によって指定されたオフセット位置にワードデータが書
き込まれる。
レクト信号ＯＦＡＤＳＥＬに応答して、アドレス信号Ｒ
ＦＬＯＦＡＤとアドレス信号ＯＦＦＡＤＤのうちの一方
を選択し、選択されたアドレス信号をキャッシュメモリ
１内のデータメモリ３のオフセットを示すアドレス信号
としてキャッシュライトデータセレクタ１１６に出力す
る。キャッシュライトデータセレクタ１１６は、オフセ
ットアドレスセレクタ１１４から出力されるアドレス信
号に応答して、データメモリ３のエントリ３ａに含まれ
る領域３ａ−０〜３ａ−３のうちデータが書き込まれる
べき１つの領域を選択する。このようにして、オフセッ
トアドレスセレクタ１１４から出力されるアドレス信号
によって指定されたオフセット位置にワードデータが書
き込まれる。
【００６５】キャッシュメモリ制御回路８のロードデー
タ選択部１３２は、ロードデータセレクタ１２０を制御
する信号ＲＤＳＥＬを出力する。信号ＲＤＳＥＬがアサ
ートされると、キャッシュロードデータバスＣＲＢＵＳ
上のデータがロードデータセレクタ１２０によって選択
される。これにより、キャッシュメモリ１からのロード
データがＣＰＵ６に転送される。
タ選択部１３２は、ロードデータセレクタ１２０を制御
する信号ＲＤＳＥＬを出力する。信号ＲＤＳＥＬがアサ
ートされると、キャッシュロードデータバスＣＲＢＵＳ
上のデータがロードデータセレクタ１２０によって選択
される。これにより、キャッシュメモリ１からのロード
データがＣＰＵ６に転送される。
【００６６】キャッシュメモリ制御回路８のアクノリッ
ジ生成部１３０は、ＣＰＵ６からのアクセス要求ＡＣＳ
ＲＱを受け取った後、キャッシュメモリ１へのアクセス
が完了したことを示すアクノリッジ信号ＣＡＣＫをＣＰ
Ｕ６に出力する。ＣＰＵ６は、アクノリッジ信号ＣＡＣ
Ｋがアサートされたサイクルにおいてロードデータバス
ＲＤＡＴＡ上のデータを取り込む。
ジ生成部１３０は、ＣＰＵ６からのアクセス要求ＡＣＳ
ＲＱを受け取った後、キャッシュメモリ１へのアクセス
が完了したことを示すアクノリッジ信号ＣＡＣＫをＣＰ
Ｕ６に出力する。ＣＰＵ６は、アクノリッジ信号ＣＡＣ
Ｋがアサートされたサイクルにおいてロードデータバス
ＲＤＡＴＡ上のデータを取り込む。
【００６７】キャッシュメモリ制御回路８のリフィルビ
ット制御部１３６は、キャッシュメモリ１からヒット信
号ＨＩＴを受け取る。リフィルビット制御部１３６は、
ヒット信号ＨＩＴが「０」である場合（すなわち、キャ
ッシュミスである場合）には、値「１」を有するリフィ
ルビット書き込みデータＲＢＩＴＷＤをキャッシュメモ
リ１に出力することにより、キャッシュメモリ１内のＲ
ビットをセットする。
ット制御部１３６は、キャッシュメモリ１からヒット信
号ＨＩＴを受け取る。リフィルビット制御部１３６は、
ヒット信号ＨＩＴが「０」である場合（すなわち、キャ
ッシュミスである場合）には、値「１」を有するリフィ
ルビット書き込みデータＲＢＩＴＷＤをキャッシュメモ
リ１に出力することにより、キャッシュメモリ１内のＲ
ビットをセットする。
【００６８】主記憶領域１０からキャッシュメモリ１へ
のブロックデータの転送が開始されると、リフィル制御
部１３４は、転送サイクルを示す信号ＲＦＬＣＹＣ、セ
レクト信号ＯＦＡＤＳＥＬ、アドレス信号ＲＦＬＯＦＡ
Ｄを出力する。キャッシュ制御信号生成部１３８は、信
号ＲＥＦＣＹＣに応答して、データメモリチップセレク
ト信号ＤＡＴＡＣＳ、データメモリライトイネーブル信
号ＤＡＴＡＷＥを生成する。これにより、キャッシュメ
モリ１のデータメモリ３に対してライトアクセスが行わ
れる。すなわち、セレクト信号ＯＦＡＤＳＥＬに応じて
選択されたアドレス信号ＲＦＬＯＦＡＤによって指定さ
れるオフセット位置にライトデータバスＣＷＢＵＳ上の
ワードデータが書き込まれる。
のブロックデータの転送が開始されると、リフィル制御
部１３４は、転送サイクルを示す信号ＲＦＬＣＹＣ、セ
レクト信号ＯＦＡＤＳＥＬ、アドレス信号ＲＦＬＯＦＡ
Ｄを出力する。キャッシュ制御信号生成部１３８は、信
号ＲＥＦＣＹＣに応答して、データメモリチップセレク
ト信号ＤＡＴＡＣＳ、データメモリライトイネーブル信
号ＤＡＴＡＷＥを生成する。これにより、キャッシュメ
モリ１のデータメモリ３に対してライトアクセスが行わ
れる。すなわち、セレクト信号ＯＦＡＤＳＥＬに応じて
選択されたアドレス信号ＲＦＬＯＦＡＤによって指定さ
れるオフセット位置にライトデータバスＣＷＢＵＳ上の
ワードデータが書き込まれる。
【００６９】また、リフィルビット制御部１３６は、リ
フィル終了時には、リフィルビットクリア制御信号ＲＢ
ＩＴＣＬをアサートすることにより、キャッシュメモリ
１内のＲビットをクリアする。キャッシュメモリ１は、
リフィルビットクリア制御信号ＲＢＩＴＣＬがアサート
されるとＲビットの値を「０」にする機能を有してい
る。
フィル終了時には、リフィルビットクリア制御信号ＲＢ
ＩＴＣＬをアサートすることにより、キャッシュメモリ
１内のＲビットをクリアする。キャッシュメモリ１は、
リフィルビットクリア制御信号ＲＢＩＴＣＬがアサート
されるとＲビットの値を「０」にする機能を有してい
る。
【００７０】なお、リフィルビット書き込みデータＲＢ
ＩＴＷＤは、図２ではリフィルビット書き込みデータ１
６と表記されている。リフィルビットクリア制御信号Ｒ
ＢＩＴＣＬは、図２ではリフィルビットクリア制御信号
４２と表記されている。
ＩＴＷＤは、図２ではリフィルビット書き込みデータ１
６と表記されている。リフィルビットクリア制御信号Ｒ
ＢＩＴＣＬは、図２ではリフィルビットクリア制御信号
４２と表記されている。
【００７１】以下、主記憶領域１０からキャッシュメモ
リ１内の特定のエントリにブロックデータを転送（リフ
ィル）している状態において、その特定のエントリに対
するリードアクセス要求がＣＰＵ６において発生した場
合を説明する。このリードアクセスによってキャッシュ
ヒットが発生すると仮定する。また、その特定のエント
リのＶビットの値は「１」であると仮定する。
リ１内の特定のエントリにブロックデータを転送（リフ
ィル）している状態において、その特定のエントリに対
するリードアクセス要求がＣＰＵ６において発生した場
合を説明する。このリードアクセスによってキャッシュ
ヒットが発生すると仮定する。また、その特定のエント
リのＶビットの値は「１」であると仮定する。
【００７２】ＣＰＵ６からは、アクセス要求ＡＣＳＲＱ
とアドレスＡＤＤとが出力される。キャッシュ制御信号
生成部１３８は、タグメモリチップセレクト信号ＴＡＧ
ＣＳ、データメモリチップセレクト信号ＤＡＴＡＣＳを
アサートする。これにより、キャッシュメモリ１へのア
クセスが開始される。
とアドレスＡＤＤとが出力される。キャッシュ制御信号
生成部１３８は、タグメモリチップセレクト信号ＴＡＧ
ＣＳ、データメモリチップセレクト信号ＤＡＴＡＣＳを
アサートする。これにより、キャッシュメモリ１へのア
クセスが開始される。
【００７３】アドレスＡＤＤは、アドレス分割部１１０
によって３つのアドレスＴＡＧＡＤＤ、ＥＮＴＡＤＤ、
ＯＦＦＡＤＤに分割される。エントリアドレスＥＮＴＡ
ＤＤによって指定されるエントリ２ａ、３ａに対してア
クセスが行われる。この場合、上述した仮定から、比較
器１１２から出力されるヒット信号ＨＩＴの値は「１」
となる。また、ブロックデータがエントリ３ａに転送中
であるため、リフィルビット出力データＲＯＵＴの値は
「１」となる。
によって３つのアドレスＴＡＧＡＤＤ、ＥＮＴＡＤＤ、
ＯＦＦＡＤＤに分割される。エントリアドレスＥＮＴＡ
ＤＤによって指定されるエントリ２ａ、３ａに対してア
クセスが行われる。この場合、上述した仮定から、比較
器１１２から出力されるヒット信号ＨＩＴの値は「１」
となる。また、ブロックデータがエントリ３ａに転送中
であるため、リフィルビット出力データＲＯＵＴの値は
「１」となる。
【００７４】アクノリッジ生成部１３０には、ＲＯＵＴ
＝１、ＨＩＴ＝１が入力される。その結果、アクノリッ
ジ生成部１３０は、リフィル中にキャッシュヒットが発
生したと判定する。この場合、主記憶領域１０からエン
トリ３ａへのブロックデータの転送（リフィル）はまだ
完了していない。キャッシュメモリ１からロードされた
データは、主記憶領域１０からのブロックデータの転送
によって更新されたデータか、まだ更新されていないデ
ータか不明である。キャッシュメモリ１からロードされ
たデータがまだ更新されていないデータである場合に
は、ＣＰＵ６が要求するデータとは異なるデータを読み
出すことになってしまう。このため、この時点では、ア
クノリッジ信号ＣＡＣＫはアサートされない。
＝１、ＨＩＴ＝１が入力される。その結果、アクノリッ
ジ生成部１３０は、リフィル中にキャッシュヒットが発
生したと判定する。この場合、主記憶領域１０からエン
トリ３ａへのブロックデータの転送（リフィル）はまだ
完了していない。キャッシュメモリ１からロードされた
データは、主記憶領域１０からのブロックデータの転送
によって更新されたデータか、まだ更新されていないデ
ータか不明である。キャッシュメモリ１からロードされ
たデータがまだ更新されていないデータである場合に
は、ＣＰＵ６が要求するデータとは異なるデータを読み
出すことになってしまう。このため、この時点では、ア
クノリッジ信号ＣＡＣＫはアサートされない。
【００７５】主記憶領域１０からエントリ３ａへのブロ
ックデータの転送（リフィル）が完了すると、リフィル
制御部１３４は、信号ＲＦＬＥＮＤをアサートする。信
号ＲＦＬＥＮＤがアサートされると、リフィルビット制
御部１３６は、Ｒビットをクリアするためにリフィルビ
ットクリア制御信号ＲＢＩＴＣＬをアサートする。これ
により、キャッシュメモリ１内のＲビットの値が「０」
にクリアされる。
ックデータの転送（リフィル）が完了すると、リフィル
制御部１３４は、信号ＲＦＬＥＮＤをアサートする。信
号ＲＦＬＥＮＤがアサートされると、リフィルビット制
御部１３６は、Ｒビットをクリアするためにリフィルビ
ットクリア制御信号ＲＢＩＴＣＬをアサートする。これ
により、キャッシュメモリ１内のＲビットの値が「０」
にクリアされる。
【００７６】アクノリッジ生成部１３０は、アサートさ
れた信号ＲＦＬＥＮＤに応答して、再アクセス要求ＲＥ
ＡＣＳをアサートする。これにより、キャッシュメモリ
１に対する再アクセスが実行される。この再アクセスは
リフィルが完了した状態（すなわち、リフィルによりブ
ロックデータが更新された状態）で行われる。再アクセ
スによってキャッシュヒットが発生するため、ＨＩＴ＝
１となる。アクノリッジ生成部１３０は、ロードデータ
がＣＰＵ６に送られると同時にアクノリッジ信号ＣＡＣ
Ｋをアサートする。
れた信号ＲＦＬＥＮＤに応答して、再アクセス要求ＲＥ
ＡＣＳをアサートする。これにより、キャッシュメモリ
１に対する再アクセスが実行される。この再アクセスは
リフィルが完了した状態（すなわち、リフィルによりブ
ロックデータが更新された状態）で行われる。再アクセ
スによってキャッシュヒットが発生するため、ＨＩＴ＝
１となる。アクノリッジ生成部１３０は、ロードデータ
がＣＰＵ６に送られると同時にアクノリッジ信号ＣＡＣ
Ｋをアサートする。
【００７７】ロードデータ選択部１３２は、再アクセス
のサイクルにおいて、キャッシュロードデータバスＣＲ
ＢＵＳ上のデータが選択されるようにロードデータセレ
クタ１２０を制御する。
のサイクルにおいて、キャッシュロードデータバスＣＲ
ＢＵＳ上のデータが選択されるようにロードデータセレ
クタ１２０を制御する。
【００７８】上述したキャッシュメモリ１の制御方法
は、Ｒビットの出力結果に応じてアクセスされるエント
リがリフィル中であるか否かを判定し、リフィル中であ
り、かつ、キャッシュヒットであると判定された場合に
は、リフィルが完了した後、キャッシュメモリ１を再ア
クセスするという制御方法である。
は、Ｒビットの出力結果に応じてアクセスされるエント
リがリフィル中であるか否かを判定し、リフィル中であ
り、かつ、キャッシュヒットであると判定された場合に
は、リフィルが完了した後、キャッシュメモリ１を再ア
クセスするという制御方法である。
【００７９】この制御方法では、リフィル中のエントリ
に対するアクセス要求が発生した場合、そのリフィルが
完了するまでアクノリッジ信号ＣＡＣＫがアサートされ
ないので、ＣＰＵ６の動作が停止する期間が長くなる。
に対するアクセス要求が発生した場合、そのリフィルが
完了するまでアクノリッジ信号ＣＡＣＫがアサートされ
ないので、ＣＰＵ６の動作が停止する期間が長くなる。
【００８０】キャッシュメモリ制御回路８内にリフィル
によってブロックデータ内のどのワードが更新済みであ
るかという情報を保持することにより、ＣＰＵ６へのア
クノリッジをより早く行うように上述した制御方法を改
良することができる。
によってブロックデータ内のどのワードが更新済みであ
るかという情報を保持することにより、ＣＰＵ６へのア
クノリッジをより早く行うように上述した制御方法を改
良することができる。
【００８１】図６は、改良された制御方法を提供するシ
ステム１００ａの詳細構成を示す。図６において、図５
に示される構成要素と同一の構成要素には同一の参照番
号を付し、その説明を省略する。
ステム１００ａの詳細構成を示す。図６において、図５
に示される構成要素と同一の構成要素には同一の参照番
号を付し、その説明を省略する。
【００８２】キャッシュメモリ制御回路８は、リフィル
によってブロックデータ内のどのワードが更新済みであ
るかという情報を保持する更新判定部１４０を有してい
る。
によってブロックデータ内のどのワードが更新済みであ
るかという情報を保持する更新判定部１４０を有してい
る。
【００８３】更新判定部１４０には、転送サイクルを示
す信号ＲＦＬＣＹＣとブロックデータのどのワードの転
送かを示す転送ワードアドレスＲＦＬＯＦＡＤとがリフ
ィル制御部１３４から入力される。更新判定部１４０
は、信号ＲＦＬＣＹＣと転送ワードアドレスＲＦＬＯＦ
ＡＤとに基づいて、どのワードがすでに転送されている
かを示す情報を生成し、その情報を内部に保持する。更
新判定部１４０には、アドレスＡＤＤがＣＰＵ６から入
力される。更新判定部１４０は、アドレスＡＤＤと内部
に保持される情報とに基づいて、アクセスされるデータ
が既に更新されているワードであるか否かの判定結果を
示す信号ＲＦＬＥＤを出力する。アクセスされるデータ
が既に更新されているワードである場合には、ＲＦＬＥ
Ｄ＝１である。それ以外の場合には、ＲＦＬＥＤ＝０で
ある。信号ＲＦＬＥＤは、ロードデータ選択部１３２と
アクノリッジ生成部１３０に出力される。
す信号ＲＦＬＣＹＣとブロックデータのどのワードの転
送かを示す転送ワードアドレスＲＦＬＯＦＡＤとがリフ
ィル制御部１３４から入力される。更新判定部１４０
は、信号ＲＦＬＣＹＣと転送ワードアドレスＲＦＬＯＦ
ＡＤとに基づいて、どのワードがすでに転送されている
かを示す情報を生成し、その情報を内部に保持する。更
新判定部１４０には、アドレスＡＤＤがＣＰＵ６から入
力される。更新判定部１４０は、アドレスＡＤＤと内部
に保持される情報とに基づいて、アクセスされるデータ
が既に更新されているワードであるか否かの判定結果を
示す信号ＲＦＬＥＤを出力する。アクセスされるデータ
が既に更新されているワードである場合には、ＲＦＬＥ
Ｄ＝１である。それ以外の場合には、ＲＦＬＥＤ＝０で
ある。信号ＲＦＬＥＤは、ロードデータ選択部１３２と
アクノリッジ生成部１３０に出力される。
【００８４】以下、主記憶領域１０からキャッシュメモ
リ１内の特定のエントリにブロックデータを転送（リフ
ィル）している状態において、その特定のエントリに対
するリードアクセス要求がＣＰＵ６において発生した場
合を説明する。このリードアクセスによってキャッシュ
ヒットが発生すると仮定する。また、その特定のエント
リのＶビットの値は「１」であると仮定する。
リ１内の特定のエントリにブロックデータを転送（リフ
ィル）している状態において、その特定のエントリに対
するリードアクセス要求がＣＰＵ６において発生した場
合を説明する。このリードアクセスによってキャッシュ
ヒットが発生すると仮定する。また、その特定のエント
リのＶビットの値は「１」であると仮定する。
【００８５】ＣＰＵ６からは、アクセス要求ＡＣＳＲＱ
とアドレスＡＤＤとが出力される。キャッシュ制御信号
生成部１３８は、タグメモリチップセレクト信号ＴＡＧ
ＣＳ、データメモリチップセレクト信号ＤＡＴＡＣＳを
アサートする。これにより、キャッシュメモリ１へのア
クセスが開始される。
とアドレスＡＤＤとが出力される。キャッシュ制御信号
生成部１３８は、タグメモリチップセレクト信号ＴＡＧ
ＣＳ、データメモリチップセレクト信号ＤＡＴＡＣＳを
アサートする。これにより、キャッシュメモリ１へのア
クセスが開始される。
【００８６】アドレスＡＤＤは、アドレス分割部１１０
によって３つのアドレスＴＡＧＡＤＤ、ＥＮＴＡＤＤ、
ＯＦＦＡＤＤに分割される。エントリアドレスＥＮＴＡ
ＤＤによって指定されるエントリ２ａ、３ａに対してア
クセスが行われる。この場合、上述した仮定から、比較
器１１２から出力されるヒット信号ＨＩＴの値は「１」
となる。また、ブロックデータがエントリ３ａに転送中
であるため、リフィルビット出力データＲＯＵＴの値は
「１」となる。
によって３つのアドレスＴＡＧＡＤＤ、ＥＮＴＡＤＤ、
ＯＦＦＡＤＤに分割される。エントリアドレスＥＮＴＡ
ＤＤによって指定されるエントリ２ａ、３ａに対してア
クセスが行われる。この場合、上述した仮定から、比較
器１１２から出力されるヒット信号ＨＩＴの値は「１」
となる。また、ブロックデータがエントリ３ａに転送中
であるため、リフィルビット出力データＲＯＵＴの値は
「１」となる。
【００８７】要求されているアクセスがリフィルにより
既に更新されているワードに対するアクセスである場合
を説明する。アクセスが要求された時点では、ＲＦＬＥ
Ｄ＝１である。
既に更新されているワードに対するアクセスである場合
を説明する。アクセスが要求された時点では、ＲＦＬＥ
Ｄ＝１である。
【００８８】ロードデータ選択部１３２は、ヒット信号
ＨＩＴとリフィルビット出力データＲＯＵＴとを受け取
る。ＨＩＴ＝１、ＲＯＵＴ＝１であることから、ロード
データ選択部１３２は、アクセス要求ＡＣＳＲＱに対応
するアドレスがキャッシュにヒットし、要求されている
アクセスがリフィル中のエントリに対するアクセスであ
ると判定する。さらに、ロードデータ選択部１３２は、
更新判定部１４０から信号ＲＦＬＥＤを受け取る。ＲＦ
ＬＥＤ＝１であることから、ロードデータ選択部１３２
は、キャッシュロードバスＣＲＢＵＳ上のデータが選択
されるようにロードデータセレクタ１２０を制御する。
その結果、キャッシュメモリ１からのロードデータがＣ
ＰＵ６に転送される。
ＨＩＴとリフィルビット出力データＲＯＵＴとを受け取
る。ＨＩＴ＝１、ＲＯＵＴ＝１であることから、ロード
データ選択部１３２は、アクセス要求ＡＣＳＲＱに対応
するアドレスがキャッシュにヒットし、要求されている
アクセスがリフィル中のエントリに対するアクセスであ
ると判定する。さらに、ロードデータ選択部１３２は、
更新判定部１４０から信号ＲＦＬＥＤを受け取る。ＲＦ
ＬＥＤ＝１であることから、ロードデータ選択部１３２
は、キャッシュロードバスＣＲＢＵＳ上のデータが選択
されるようにロードデータセレクタ１２０を制御する。
その結果、キャッシュメモリ１からのロードデータがＣ
ＰＵ６に転送される。
【００８９】信号ＲＦＬＥＤは、アクノリッジ生成部１
３０にも出力される。ＨＩＴ＝１、ＲＯＵＴ＝１、ＲＦ
ＬＥＤ＝１であることから、アクノリッジ生成部１３０
は、キャッシュアクセスが完了したと判定し、アクノリ
ッジ信号ＣＡＣＫをアサートする。
３０にも出力される。ＨＩＴ＝１、ＲＯＵＴ＝１、ＲＦ
ＬＥＤ＝１であることから、アクノリッジ生成部１３０
は、キャッシュアクセスが完了したと判定し、アクノリ
ッジ信号ＣＡＣＫをアサートする。
【００９０】次に、要求されているアクセスがリフィル
によりまだ更新されていないワードに対するアクセスで
ある場合を説明する。アクセスが要求された時点では、
ＲＦＬＥＤ＝０である。
によりまだ更新されていないワードに対するアクセスで
ある場合を説明する。アクセスが要求された時点では、
ＲＦＬＥＤ＝０である。
【００９１】ＲＦＬＥＤ＝０であることから、アクノリ
ッジ生成部１３０は、アクノリッジ信号ＣＡＣＫをアサ
ートしない。
ッジ生成部１３０は、アクノリッジ信号ＣＡＣＫをアサ
ートしない。
【００９２】リフィル制御部１３４は、ワード転送サイ
クル毎に、転送サイクルを示す信号ＲＦＬＣＹＣと転送
ワードがブロックデータ内のどのワードかを示す転送ワ
ードオフセットアドレスＲＦＬＯＦＡＤを更新判定部１
４０に出力する。更新判定部１４０は、信号ＲＦＬＣＹ
Ｃと転送ワードオフセットアドレスＲＦＬＯＦＡＤとに
基づいて、ワード転送サイクル毎に、ブロックデータ内
の複数のワードのそれぞれが更新済みか否かを示す情報
を更新する。
クル毎に、転送サイクルを示す信号ＲＦＬＣＹＣと転送
ワードがブロックデータ内のどのワードかを示す転送ワ
ードオフセットアドレスＲＦＬＯＦＡＤを更新判定部１
４０に出力する。更新判定部１４０は、信号ＲＦＬＣＹ
Ｃと転送ワードオフセットアドレスＲＦＬＯＦＡＤとに
基づいて、ワード転送サイクル毎に、ブロックデータ内
の複数のワードのそれぞれが更新済みか否かを示す情報
を更新する。
【００９３】アクセスされるワードが主記憶領域１０か
らキャッシュメモリ１に転送されたサイクルにおいて、
更新判定部１４０は、信号ＲＦＬＥＤをアサートする。
このサイクルにおいて、ロードデータ選択部１３２は、
主記憶領域１０に接続されるロードバスＭＲＢＵＳ上の
データが選択されるようにロードデータセレクタ１２０
を制御する。その結果、主記憶領域１０からのロードデ
ータがＣＰＵ６に転送される。このように、ロードデー
タセレクタ１２０を制御する理由は、以下のとおりであ
る。
らキャッシュメモリ１に転送されたサイクルにおいて、
更新判定部１４０は、信号ＲＦＬＥＤをアサートする。
このサイクルにおいて、ロードデータ選択部１３２は、
主記憶領域１０に接続されるロードバスＭＲＢＵＳ上の
データが選択されるようにロードデータセレクタ１２０
を制御する。その結果、主記憶領域１０からのロードデ
ータがＣＰＵ６に転送される。このように、ロードデー
タセレクタ１２０を制御する理由は、以下のとおりであ
る。
【００９４】キャッシュメモリ１に転送データを書き込
むために、ロードバスＭＲＢＵＳ上にはその転送データ
が出力されている。その転送データがアクセスされるブ
ロックデータ内のワードに対応する場合には、その転送
データを一旦キャッシュメモリ１に書き込んだ後、キャ
ッシュメモリ１に対する再アクセスによりロードするよ
りも、その転送データをキャッシュメモリ１に書き込む
と同時にその転送データをＣＰＵ６に送ることにより、
ＣＰＵ６の動作が停止するサイクル数を低減することが
できる。このように、主記憶領域１０からＣＰＵ６に転
送データをバイパスすることにより、ＣＰＵ６の動作が
停止するサイクル数を低減することができる。
むために、ロードバスＭＲＢＵＳ上にはその転送データ
が出力されている。その転送データがアクセスされるブ
ロックデータ内のワードに対応する場合には、その転送
データを一旦キャッシュメモリ１に書き込んだ後、キャ
ッシュメモリ１に対する再アクセスによりロードするよ
りも、その転送データをキャッシュメモリ１に書き込む
と同時にその転送データをＣＰＵ６に送ることにより、
ＣＰＵ６の動作が停止するサイクル数を低減することが
できる。このように、主記憶領域１０からＣＰＵ６に転
送データをバイパスすることにより、ＣＰＵ６の動作が
停止するサイクル数を低減することができる。
【００９５】アクセスされるデータが主記憶領域１０か
らＣＰＵ６に転送されたサイクルにおいて、アクノリッ
ジ生成部１３０は、アクノリッジ信号ＣＡＣＫをアサー
トする。
らＣＰＵ６に転送されたサイクルにおいて、アクノリッ
ジ生成部１３０は、アクノリッジ信号ＣＡＣＫをアサー
トする。
【００９６】
【発明の効果】本発明によれば、主記憶領域からキャッ
シュメモリ内のエントリにデータが転送中か否かを示す
リフィルビットがキャッシュメモリに設けられている。
リフィルビットを使用することにより、キャッシュメモ
リ制御回路内に保持されたアドレスと第２のアクセス要
求に対応するアドレスとを比較する比較回路が不要とな
る。これにより、キャッシュメモリ制御回路の回路規模
を削減することが可能になる。
シュメモリ内のエントリにデータが転送中か否かを示す
リフィルビットがキャッシュメモリに設けられている。
リフィルビットを使用することにより、キャッシュメモ
リ制御回路内に保持されたアドレスと第２のアクセス要
求に対応するアドレスとを比較する比較回路が不要とな
る。これにより、キャッシュメモリ制御回路の回路規模
を削減することが可能になる。
【００９７】また、本発明によれば、多ビットを有する
アドレスどうしの比較を不要とすることができる。これ
により、キャッシュメモリを高速に制御することが可能
になる。
アドレスどうしの比較を不要とすることができる。これ
により、キャッシュメモリを高速に制御することが可能
になる。
【００９８】さらに、リフィルビットの値を参照してキ
ャッシュメモリの動作およびＣＰＵの動作を制御するこ
とにより、キャッシュミスが発生した命令に続く命令を
支障なく実行することが可能となる。その結果、命令の
パイプライン実行、あるいは、先行制御が効率的に行わ
れる。
ャッシュメモリの動作およびＣＰＵの動作を制御するこ
とにより、キャッシュミスが発生した命令に続く命令を
支障なく実行することが可能となる。その結果、命令の
パイプライン実行、あるいは、先行制御が効率的に行わ
れる。
【図１】本発明の実施の形態のキャッシュメモリ１の構
成を示す図である。
成を示す図である。
【図２】キャッシュメモリ１を含むシステム１００の構
成を示す図である。
成を示す図である。
【図３】主記憶領域１０からキャッシュメモリ１の特定
のエントリにブロックデータを転送するタイミングを示
す図である。
のエントリにブロックデータを転送するタイミングを示
す図である。
【図４】第１のアクセス要求に対応するアドレスと第２
のアクセス要求に対応するアドレスとが一致する場合に
おいて、ブロックデータを転送するタイミングを示す図
である。
のアクセス要求に対応するアドレスとが一致する場合に
おいて、ブロックデータを転送するタイミングを示す図
である。
【図５】システム１００の詳細構成を示す図である。
【図６】改良された制御方法を提供するシステム１００
ａの詳細構成を示す図である。
ａの詳細構成を示す図である。
１ キャッシュメモリ ２ タグメモリ ２ａ エントリ ２ａ−１ タグデータを格納する領域 ２ａ−２ リフィルビットを格納する領域 ２ａ−３ バリッドビットを格納する領域 ３ データメモリ ３ａ エントリ ３ａ−０〜３ａ−３ ワードを格納する領域 ６ ＣＰＵ ８ キャッシュメモリ制御回路 １０ 主記憶領域 １１ アドレスバス １２ データバス １００、１００ａ システム
Claims (7)
- 【請求項１】 複数のエントリを有するデータメモリ
と、 前記複数のエントリにそれぞれ対応する複数のリフィル
ビットとを備え、 前記複数のリフィルビットのそれぞれは、主記憶領域か
ら前記複数のエントリのうち対応する１つのエントリに
データが転送中か否かを示す、キャッシュメモリ。 - 【請求項２】 前記キャッシュメモリは、複数のエント
リを有するタグメモリをさらに備えており、 前記複数のリフィルビットのそれぞれは、前記タグメモ
リの前記複数のエントリのうち対応する１つのエントリ
に格納されている、請求項１に記載のキャッシュメモ
リ。 - 【請求項３】 複数のエントリを有するデータメモリ
と、前記複数のエントリにそれぞれ対応する複数のリフ
ィルビットとを備えたキャッシュメモリを制御する方法
であって、 第１のアクセス要求に対応するアドレスがキャッシュに
ヒットするか否かを判定するステップと、 前記第１のアクセス要求に対応する前記アドレスがキャ
ッシュにヒットしないと判定された場合に、主記憶領域
から前記第１のアクセス要求によって指定されるエント
リにデータを転送するステップと、 前記データの転送を開始する際に、前記第１のアクセス
要求によって指定される前記エントリに対応するリフィ
ルビットをセットするステップと、 前記データの転送が完了した際に、前記リフィルビット
をクリアするステップとを包含する方法。 - 【請求項４】 前記リフィルビットは、制御信号に応答
してクリアされる、請求項３に記載の方法。 - 【請求項５】 第２のアクセス要求によって指定される
エントリに対応するリフィルビットの値を参照するステ
ップと、 前記リフィルビットの値に応じて、前記第２のアクセス
要求によって指定される前記エントリに対するアクセス
を制御するステップとをさらに包含する、請求項３に記
載の方法。 - 【請求項６】 前記リフィルビットが主記憶領域から前
記第２のアクセス要求によって指定されるエントリにデ
ータが転送中であることを示す場合には、前記アクセス
を制御するステップは、前記データの転送が完了した後
に、前記第２のアクセス要求によって指定されるエント
リにアクセスするステップを包含する、請求項５に記載
の方法。 - 【請求項７】 前記リフィルビットが主記憶領域から前
記第２のアクセス要求によって指定されるエントリにデ
ータが転送中であることを示す場合には、前記アクセス
を制御するステップは、前記データの一部の転送が完了
した時点で、前記データの一部を前記主記憶領域から転
送するステップを包含する、請求項５に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141931A JPH1139215A (ja) | 1997-05-22 | 1998-05-22 | キャッシュメモリおよびキャッシュメモリを制御する方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-132107 | 1997-05-22 | ||
| JP13210797 | 1997-05-22 | ||
| JP10141931A JPH1139215A (ja) | 1997-05-22 | 1998-05-22 | キャッシュメモリおよびキャッシュメモリを制御する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139215A true JPH1139215A (ja) | 1999-02-12 |
Family
ID=26466753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10141931A Pending JPH1139215A (ja) | 1997-05-22 | 1998-05-22 | キャッシュメモリおよびキャッシュメモリを制御する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139215A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077846A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6981103B2 (en) | 2001-06-11 | 2005-12-27 | Nec Electronics Corporation | Cache memory control apparatus and processor |
| US7024519B2 (en) | 2002-05-06 | 2006-04-04 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
-
1998
- 1998-05-22 JP JP10141931A patent/JPH1139215A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077846A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
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