JP4640880B2 - マイクロプロセッサシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はマイクロプロセッサシステム、特に、１チップ・マイクロプロセッサシステムに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
近年、マルチメディア分野の進展が著しく、１チップ・マイクロプロセッサへの市場ニーズが高まっている。このマルチメディア分野では、音声、画像、通信等の多くのアプリケーション機能が要求されるが、これらのすべてのアプリケーション機能を従来１チップ・マイクロプロセッサとして用いられてきた縮小命令セットコンピュータ（ＲＩＳＣ）型プロセッサにオンチップすることはチップ面積、製造コスト等の観点から困難であり、アーキテクチャ上性能に限界が出始めている。従って、これを打破するために、ＲＩＳＣ型プロセッサのアーキテクチャの改善または変更が要求されている。しかしながら、上のＲＩＳＣ型プロセッサの改善または変更はＲＩＳＣ市場でのソフトウエアの互換性を維持できず、機能、サービスの迅速なアップグレードが不可能であるという課題がある。
【０００３】
他方、マルチメディア分野では、特に、グラフィックス、画像処理等の高速化が要求されると共にマルチメディア分野が一般家庭にも普及していくものである。従って、マルチメディア分野の１チップ・マイクロプロセッサは高性能にもかかわらず、低消費電力に対する期待が大きい。従来、消費電力を低減するために、１チップ・マイクロプロセッサの動作クロック周波数を単に低下させることにより１チップ・マイクロプロセッサを構成するCMOS回路活性化率を低減させることが行われているが（参照：特開平８−２７２５７９号公報）、この場合、処理性能が低下するという課題がある。
【０００４】
従って、本発明の目的は、従来のソフトウエアの互換性を維持しつつ、機能、サービスの迅速なアップグレードを可能にするマイクロプロセッサシステムを提供することにある。
【０００５】
【課題を解決するための手段】
上述の課題を解決するために本発明に係るマイクロプロセッサシステムにおいては、少なくともシステム全体を管理するために少なくとも基本ソフトを実行する第１のプロセッサと、所定の処理を実行するために少なくともアプリケーションソフトの各プログラムを格納して各プログラムを実行する複数の第２のプロセッサと、第１のプロセッサと複数の第２のプロセッサとの間に接続されたプロセッサ接続ユニットと、複数の第２のプロセッサに格納された各プログラムを必要に応じて書替えるための、第１のプロセッサと内部データバスを介して複数の第２のプロセッサのそれぞれとを接続する専用線とを設ける。プロセッサ接続ユニットは、第１のプロセッサのデータ信号及び各第２のプロセッサのデータ信号の分配を行う分配手段と、第１のプロセッサの制御信号に応じて複数の第２のプロセッサの全部もしくは一部を起動させるためのプロセッサ制御ユニットとを具備する。この結果、各第２のプロセッサに独立の処理を行わせることにより動作クロック周波数を高めることなく処理性能を高めることができる。また、第１のプロセッサの互換性を維持できる。たとえば、第１のプロセッサは基本ソフト及びアプリケーションソフトの各プログラムの一部を実行し、各第2のプロセッサはアプリケーションソフトの各プログラムの残りの部分を実行する。
【０００６】
プロセッサ制御ユニットは各第2のプロセッサの動作クロック周波数及び／または電圧電源を独立に制御する。これにより、消費電力を高めることなく処理性能を高めることができる。
【０００７】
プロセッサ制御ユニットは第１のプロセッサのサブルーチンコール命令を用いて各第２のプロセッサを起動させる。これにより、第１のプロセッサの互換性を維持できる。
【０００９】
さらに、第１のプロセッサはＲＩＳＣ型プロセッサであり、各第２のプロセッサはＶＬＩＷ型プロセッサである。この結果、ＲＩＳＣ型プロセッサの互換性を維持できる。
【００１０】
複数の第２のプロセッサは並列モード、パイプラインモードもしくはスローダウンモードにより動作する。スローダウンモードにより消費電力の低減が図られる。
【００１１】
さらに、第１のプロセッサ、第２のプロセッサ及びプロセッサ接続ユニットに接続された内部バスを設け、第１のプロセッサ、第２のプロセッサ及びプロセッサ接続ユニットに対して内部バスよりデータを格納せしめるようにした。たとえば、アプリケーションソフトを第2のプロセッサにダウンロードさせることにより、機能、サービスのアップグレードが可能となる。
【００１２】
また、マイクロプロセッサシステムは１チップにより構成した。さらに、第2のプロセッサはアプリケーションソフトを格納する揮発性または不揮発性メモリを有する。不揮発性メモリとしてはＲＯＭ、強誘電体メモリ等を用いる。
【００１３】
【発明の実施の形態】
図１は本発明に係る１チップ・マイクロプロセッサシステムの実施の形態を示すブロック回路図である。
図１において、１はシステム全体を管理するためのＲＩＳＣ型プロセッサ、２−１、２−２、２−３、２−４は所定の処理を実行するためのＶＬＩＷ（Very Long Instruction Word）型プロセッサ、３はＲＩＳＣ型プロセッサ１の出力に応じてＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の全部もしくは一部を起動させるためのプロセッサ接続ユニットである。尚、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４はコンパイラが処理の依存性を調べた上で長い固定長たとえば１２８ビットの命令を作るものであり、この場合、この命令は複数の処理から構成されているが、実行時に命令の依存関係を調べる必要はない。
【００１４】
また、ＲＩＳＣ型プロセッサ１、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４及びプロセッサ接続ユニット３は内部データバス４に接続されており、さらに、内部データバス４は外部データバス５に接続されている。
【００１５】
ＲＩＳＣ型プロセッサ１は内部データバス４を介して命令入力専用信号Ｉにより命令を入力し、他方、内部データバス４を介してデータ入出力信号Ｄ０によりデータ入出力を行う。従って、ＲＩＳＣ型プロセッサ１は上述の命令を解読してＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４を制御するための制御信号Ｃ０を発生する。この結果、プロセッサ接続ユニット３は、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に対して制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、動作クロック周波数５００ＭＨｚ、２５０ＭＨｚ、１２５ＭＨｚあるいは０MHzのクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、及び５Ｖ、３Ｖあるいは０Ｖの電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。他方、ＲＩＳＣ型プロセッサ１により演算処理されたデータはデータ信号Ｄ１によりプロセッサ接続ユニット３を介してデータ信号Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に供給される。
【００１６】
さらに、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に対してプログラム入力信号ＰＩ１、ＰＩ２、ＰＩ３、ＰＩ４を入力することによりアプリケーションプログラムが各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に格納される。
【００１７】
図２は図１のＲＩＳＣ型プロセッサの詳細なブロック回路図である。命令用キャッシュメモリ１０１は命令入力専用信号Ｉにより入力された命令を格納する。命令制御ユニット１０２は命令用キャッシュメモリ１０１より命令を読出して解読し、この結果、命令制御ユニット１０２は制御信号C１、C２、C３、C４、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４及び電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生すると共に、解読結果を演算ユニット１０３に供給する。演算ユニット１０３は解読結果に応じて所定の演算を行い、その際、データ用キャッシュメモリ１０４のデータ及びプロセッサ接続ユニット３からのデータ信号Ｄ１を入力する。尚、データ用キャッシュメモリ１０４は内部データバス４に接続されている。
【００１８】
図３は図１のＶＬＩＷ型プロセッサ２−ｉ（ｉ＝１，２，３，４）の詳細なブロック回路図である。図３において、ＶＬＩＷ型プロセッサの２−i全体は電源電圧Ｖｉの下でクロック信号ＣＫｉの動作クロック周波数で動作する。命令制御ユニット２０１はプロセッサ制御ユニット３から制御信号Ｃｉを受信してアクセス信号Ａをプログラムメモリ２０２に送信する。この結果、プログラムメモリ２０２から命令信号ＩＳにより命令が読み出され、この命令は命令制御ユニット２０１によって解読される。さらに、この解読結果に基づいて演算ユニット２０３がデータ信号Ｄ３ｉのデータに対して所定の演算を実行する。
尚、各ＶＬＩＷ型プロセッサ２−ｉのプログラムメモリ２０２にはプログラム入力信号ＰＩｉにより必要なプログラムが書込まれる。この場合、プログラムメモリ２０２をリアルタイムで書替えることにより最適なプログラム構成が可能である。また、プログラムメモリ２０２をＤＲＡＭ、ＳＲＡＭ等の揮発性メモリで構成することができるが、強誘電体メモリ（ＦｅＲＡＭ）等の不揮発性メモリでも構成できる。この場合、システム立上がり時間を少なくでき、しかもシステムの立上げのプログラムロードがないので低電力消費にも貢献できる。
【００１９】
図４は図１のプロセッサ接続ユニット３の詳細なブロック回路図である。図４において、プロセッサ接続ユニット３は、レジスタ群３０１、データバッファ３０２、ポート３０３及びＶＬＩＷ制御ユニット３０４により構成されている。ＲＩＳＣ型プロセッサ１から制御信号Ｃ０はＶＬＩＷ制御ユニット３０４に供給され、この結果、ＶＬＩＷ制御ユニット３０４は制御信号 Ｃ１、Ｃ２、Ｃ３、Ｃ４、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４及び電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。また、ＲＩＳＣ型プロセッサ１とのデータ信号Ｄ１、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４とのデータ信号D３１、D３２、D３３、D３４及びデータバッファ３０２とのデータ信号D４により、これらの間のデータはポート３０３によって分配される。さらに、データバッファ３０２はデータ信号Ｄ２により内部データバス4を介してＲＩＳＣ型プロセッサ1のデータ用キャッシュメモリ１０４及び外部データバス５との間でデータ転送を行う。この場合、ダイレクトメモリアクセス（ＤＭＡ）等の高速データ転送方式を用いればより効果的なデータ転送が可能となる。
【００２０】
図５はＲＩＳＣ型プロセッサ１に用いられるＲＩＳＣプロセッサ命令のフォーマットを示す図である。図４のＶＬＩＷ制御ユニット３０４はＲＩＳＣプロセッサ命令のサブルーチン命令コードにより動作するように構成してあり、これにより、従来のソフトウエアとの互換性を維持する。すなわち、ＶＬＩＷ制御ユニット３０４はＲＩＳＣプロセッサ命令のオペレーションコードがサブルーチン命令コードのときにＶＬＩＷ制御信号を解読し、動作周波数番号、電源電圧番号、プログラム番号に応じて制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。
【００２１】
図６は図５のＶＬＩＷ制御信号の例を示す。たとえば、ＶＬＩＷ制御信号が０００００のときには、全ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４を予め定めてある状態に初期化する。また、ＶＬＩＷ制御信号が００００１〜１００００のいずれかのときには、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４のクロック信号ＣＫ１、ＣＫ２、ＣＫ３またはＣＫ４の周波数を動作周波数番号指定の周波数たとえば５００ＭＨｚ、２５０ＭＨｚ、１２５ＭＨｚまたは０ＭＨｚに設定すると共に、ＶＬＩＷ型プロセッサ２−１、２−２、２−３又は２−４の電源電圧を電源電圧番号指定の電圧たとえば５Ｖ、３Ｖまたは０Ｖに設定する。なお、この場合、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の周波数及び電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４の最適な組合せを別個に設定することも可能である。
【００２２】
ＶＬＩＷ制御信号が１０００１〜１００００のいずれかのときには、図７に示すごとく、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４のいずれかをプログラム番号指定のプログラム起動する。また、ＶＬＩＷ制御信号が１０１０１のときには、図８に示すごとく、２つのＶＬＩＷ型プロセッサたとえば２−１、２−３を起動する。さらに、ＶＬＩＷ制御信号が１０１１０、１０１１１のいずれかのときには、図９に示すごとく、全ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４を起動する。たとえば、図９においては、ＲＩＳＣ型プロセッサ１が主プログラムを実行すると、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４で実行するサブルーチンに同時にリンクする。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の並列処理性が向上する。
【００２３】
図１０は図１のマイクロプロセッサシステムの第１の動作例を示すブロック回路図である。尚、図７において、ＤＥＣ（ＤＥCoder）は命令制御ユニット、ＡＬＵ（Arithmetic Logic Unit）、ＭＡＣ (Multiplier / ACcumulator)は演算ユニット、ＦｅＲＡＭ（強誘電体ＲＡＭ）はプログラムメモリを示す。ＭＰＥＧ画像の再生たとえばＤＶＤにおける再生においては、グラフィック処理、通信処理は不要である。この場合には、ＶＬＩＷ制御信号００００１、０１１１０、０００１１、１００００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、０ＭＨｚ、５００ＭＨｚ、０ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖ、０Ｖ、５Ｖ、０Ｖに設定する。そして、ＶＬＩＷ制御信号１０１０１によりＶＬＩＷ型プロセッサ２−１、２−３の各プログラム番号指定のプログラムを起動する。
【００２４】
図１１は図１のマイクロプロセッサシステムの第２の動作例を示すブロック回路図である。すなわち、グラフィック処理、通信処理をも行う。この場合には、ＶＬＩＷ制御信号００００１、０００１０、０００１１、００１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１０によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、互いに独立した処理である画像処理(ＭＰＥＧ)、グラフィック処理（２Ｄ、３Ｄ）、音声処理(合成、認識)、通信処理を動作周波数５００ＭＨｚで実行する。この場合、他の組合せでもよい。
【００２５】
図１２は図１のマイクロプロセッサシステムの第３の動作例を示すブロック回路図である。すなわち、グラフィック処理、通信処理をも行う。この場合には、ＶＬＩＷ制御信号０１００１、０１０１０、０１０１１、０１１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を１２５ＭＨｚ、１２５ＭＨｚ、１２５ＭＨｚ、１２５ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧３Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１０によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、互いに独立した処理である画像処理(ＭＰＥＧ)、グラフィック処理（２Ｄ，３Ｄ）、音声処理(合成、認識)、通信処理を動作周波数１２５ＭＨｚのスローダウンモードで実行する。この場合、他の組合せでもよい。
【００２６】
図１３は図１のマイクロプロセッサシステムの第４の動作例を示すブロック回路図である。すなわち、グラフィック処理、通信処理をも行う。この場合には、ＶＬＩＷ制御信号００００１、００１１０、０１０１１、０１１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、５００ＭＨｚ、２５０ＭＨｚ、１２５ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖ、５Ｖ、３Ｖ、３Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１０によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、最も負荷の重い画像処理(ＭＰＥＧ)、中程度の負荷のグラフィック処理（２Ｄ，３Ｄ）、最も負荷の軽い音声処理(合成、認識)及び通信処理を最適に実行する。この場合、他の組合せでもよい。この結果、チップ全体の消費電力に大きく寄与することになる。
【００２７】
図１４は図１のマイクロプロセッサシステムの第５の動作例を示すブロック回路図である。すなわち、ＶＬＩＷ制御信号００００１、０００１０、０００１１、００１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１１によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、特定処理たとえば高画像処理を細分化してこれをパイプライン処理する。細分化の例として、ＶＬＣ(Variable Length Coding)、ＩＱ(Inverse Quantization)、ＩＤＣＴ(Inverse Discrete Cosine Transform)、ＭＣ(Motion Compensation)の各処理を動作周波数５００ＭＨｚで実行する。
【００２８】
上述の実施の形態においては、ＲＩＳＣ型プロセッサ１は基本ソフトを実行し、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４はアプリケーションソフトの各プログラムを実行しているが、ＲＩＳＣ型プロセッサ１は基本ソフト及びアプリケーションソフトの各プログラムの一部を実行し、各ＶＬＩＷプロセッサ２−１、２−２、２−３、２−４はアプリケーションソフトの各プログラムの残り部分を実行するようにしてもよい。すなわち、アプリケーションソフトをＲＩＳＣ型プロセッサ１及び各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４間に分散させることによりアプリケーションソフトの変更に効率的に対処できる。
【００２９】
【発明の効果】
以上説明したように本発明によれば、第１のプロセッサたとえばＲＩＳＣ型プロセッサに対して複数の第２のプロセッサたとえばＶＬＩＷ型プロセッサを設けているので、第２のプロセッサにプログラムをダウンロードして機能、サービスをアップグレードさせてもソフトウエアの互換性を維持できる。また、第２のプロセッサを独立に動作させるので、消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明に係る１チップ・マイクロプロセッサシステムの実施の形態を示すブロック回路図である。
【図２】図１のＲＩＳＣ型プロセッサの詳細なブロック回路図である。
【図３】図１のＶＬＩＷ型プロセッサの詳細なブロック回路図である。
【図４】図１のプロセッサ接続ユニットの詳細なブロック回路図である。
【図５】図１のＲＩＳＣ型プロセッサに用いられるＲＩＳＣプロセッサ命令のフォーマットを示す図である。
【図６】図５のＶＬＩＷ制御番号の例を示す図である。
【図７】図１のマイクロプロセッサシステムの動作を示すシーケンス図である。
【図８】図１のマイクロプロセッサシステムの動作を示すシーケンス図である。
【図９】図１のマイクロプロセッサシステムの動作を示すシーケンス図である。
【図１０】図１のマイクロプロセッサシステムの第１の動作例を示すブロック回路図である。
【図１１】図１のマイクロプロセッサシステムの第２の動作例を示すブロック回路図である。
【図１２】図１のマイクロプロセッサシステムの第３の動作例を示すブロック回路図である。
【図１３】図１のマイクロプロセッサシステムの第４の動作例を示すブロック回路図である。
【図１４】図１のマイクロプロセッサシステムの第５の動作例を示すブロック回路図である。
【符号の説明】
１…ＲＩＳＣ型プロセッサ
２−１、２−２、２−３、２−４…ＶＬＩＷ型プロセッサ
３…プロセッサ接続ユニット
１０１…命令用キャッシュメモリ
１０２…命令制御ユニット
１０３…演算ユニット
１０４…データ用キャッシュメモリ
２０１…命令用キャッシュメモリ
２０２…プログラムメモリ
２０３…演算ユニット
Ｉ…命令入力信号
Ｄ０…データ入力信号
Ｄ１、Ｄ２、Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４…データ信号
Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４…制御信号
ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４…クロック信号
Ｖ１、Ｖ２、Ｖ３、Ｖ４…電源電圧
ＰＩ１、ＰＩ２、ＰＩ３、ＰＩ４…プログラム入力信号
Ａ…アクセス信号
ＩＳ…命令信号
【発明の属する技術分野】
本発明はマイクロプロセッサシステム、特に、１チップ・マイクロプロセッサシステムに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
近年、マルチメディア分野の進展が著しく、１チップ・マイクロプロセッサへの市場ニーズが高まっている。このマルチメディア分野では、音声、画像、通信等の多くのアプリケーション機能が要求されるが、これらのすべてのアプリケーション機能を従来１チップ・マイクロプロセッサとして用いられてきた縮小命令セットコンピュータ（ＲＩＳＣ）型プロセッサにオンチップすることはチップ面積、製造コスト等の観点から困難であり、アーキテクチャ上性能に限界が出始めている。従って、これを打破するために、ＲＩＳＣ型プロセッサのアーキテクチャの改善または変更が要求されている。しかしながら、上のＲＩＳＣ型プロセッサの改善または変更はＲＩＳＣ市場でのソフトウエアの互換性を維持できず、機能、サービスの迅速なアップグレードが不可能であるという課題がある。
【０００３】
他方、マルチメディア分野では、特に、グラフィックス、画像処理等の高速化が要求されると共にマルチメディア分野が一般家庭にも普及していくものである。従って、マルチメディア分野の１チップ・マイクロプロセッサは高性能にもかかわらず、低消費電力に対する期待が大きい。従来、消費電力を低減するために、１チップ・マイクロプロセッサの動作クロック周波数を単に低下させることにより１チップ・マイクロプロセッサを構成するCMOS回路活性化率を低減させることが行われているが（参照：特開平８−２７２５７９号公報）、この場合、処理性能が低下するという課題がある。
【０００４】
従って、本発明の目的は、従来のソフトウエアの互換性を維持しつつ、機能、サービスの迅速なアップグレードを可能にするマイクロプロセッサシステムを提供することにある。
【０００５】
【課題を解決するための手段】
上述の課題を解決するために本発明に係るマイクロプロセッサシステムにおいては、少なくともシステム全体を管理するために少なくとも基本ソフトを実行する第１のプロセッサと、所定の処理を実行するために少なくともアプリケーションソフトの各プログラムを格納して各プログラムを実行する複数の第２のプロセッサと、第１のプロセッサと複数の第２のプロセッサとの間に接続されたプロセッサ接続ユニットと、複数の第２のプロセッサに格納された各プログラムを必要に応じて書替えるための、第１のプロセッサと内部データバスを介して複数の第２のプロセッサのそれぞれとを接続する専用線とを設ける。プロセッサ接続ユニットは、第１のプロセッサのデータ信号及び各第２のプロセッサのデータ信号の分配を行う分配手段と、第１のプロセッサの制御信号に応じて複数の第２のプロセッサの全部もしくは一部を起動させるためのプロセッサ制御ユニットとを具備する。この結果、各第２のプロセッサに独立の処理を行わせることにより動作クロック周波数を高めることなく処理性能を高めることができる。また、第１のプロセッサの互換性を維持できる。たとえば、第１のプロセッサは基本ソフト及びアプリケーションソフトの各プログラムの一部を実行し、各第2のプロセッサはアプリケーションソフトの各プログラムの残りの部分を実行する。
【０００６】
プロセッサ制御ユニットは各第2のプロセッサの動作クロック周波数及び／または電圧電源を独立に制御する。これにより、消費電力を高めることなく処理性能を高めることができる。
【０００７】
プロセッサ制御ユニットは第１のプロセッサのサブルーチンコール命令を用いて各第２のプロセッサを起動させる。これにより、第１のプロセッサの互換性を維持できる。
【０００９】
さらに、第１のプロセッサはＲＩＳＣ型プロセッサであり、各第２のプロセッサはＶＬＩＷ型プロセッサである。この結果、ＲＩＳＣ型プロセッサの互換性を維持できる。
【００１０】
複数の第２のプロセッサは並列モード、パイプラインモードもしくはスローダウンモードにより動作する。スローダウンモードにより消費電力の低減が図られる。
【００１１】
さらに、第１のプロセッサ、第２のプロセッサ及びプロセッサ接続ユニットに接続された内部バスを設け、第１のプロセッサ、第２のプロセッサ及びプロセッサ接続ユニットに対して内部バスよりデータを格納せしめるようにした。たとえば、アプリケーションソフトを第2のプロセッサにダウンロードさせることにより、機能、サービスのアップグレードが可能となる。
【００１２】
また、マイクロプロセッサシステムは１チップにより構成した。さらに、第2のプロセッサはアプリケーションソフトを格納する揮発性または不揮発性メモリを有する。不揮発性メモリとしてはＲＯＭ、強誘電体メモリ等を用いる。
【００１３】
【発明の実施の形態】
図１は本発明に係る１チップ・マイクロプロセッサシステムの実施の形態を示すブロック回路図である。
図１において、１はシステム全体を管理するためのＲＩＳＣ型プロセッサ、２−１、２−２、２−３、２−４は所定の処理を実行するためのＶＬＩＷ（Very Long Instruction Word）型プロセッサ、３はＲＩＳＣ型プロセッサ１の出力に応じてＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の全部もしくは一部を起動させるためのプロセッサ接続ユニットである。尚、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４はコンパイラが処理の依存性を調べた上で長い固定長たとえば１２８ビットの命令を作るものであり、この場合、この命令は複数の処理から構成されているが、実行時に命令の依存関係を調べる必要はない。
【００１４】
また、ＲＩＳＣ型プロセッサ１、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４及びプロセッサ接続ユニット３は内部データバス４に接続されており、さらに、内部データバス４は外部データバス５に接続されている。
【００１５】
ＲＩＳＣ型プロセッサ１は内部データバス４を介して命令入力専用信号Ｉにより命令を入力し、他方、内部データバス４を介してデータ入出力信号Ｄ０によりデータ入出力を行う。従って、ＲＩＳＣ型プロセッサ１は上述の命令を解読してＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４を制御するための制御信号Ｃ０を発生する。この結果、プロセッサ接続ユニット３は、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に対して制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、動作クロック周波数５００ＭＨｚ、２５０ＭＨｚ、１２５ＭＨｚあるいは０MHzのクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、及び５Ｖ、３Ｖあるいは０Ｖの電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。他方、ＲＩＳＣ型プロセッサ１により演算処理されたデータはデータ信号Ｄ１によりプロセッサ接続ユニット３を介してデータ信号Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に供給される。
【００１６】
さらに、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に対してプログラム入力信号ＰＩ１、ＰＩ２、ＰＩ３、ＰＩ４を入力することによりアプリケーションプログラムが各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４に格納される。
【００１７】
図２は図１のＲＩＳＣ型プロセッサの詳細なブロック回路図である。命令用キャッシュメモリ１０１は命令入力専用信号Ｉにより入力された命令を格納する。命令制御ユニット１０２は命令用キャッシュメモリ１０１より命令を読出して解読し、この結果、命令制御ユニット１０２は制御信号C１、C２、C３、C４、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４及び電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生すると共に、解読結果を演算ユニット１０３に供給する。演算ユニット１０３は解読結果に応じて所定の演算を行い、その際、データ用キャッシュメモリ１０４のデータ及びプロセッサ接続ユニット３からのデータ信号Ｄ１を入力する。尚、データ用キャッシュメモリ１０４は内部データバス４に接続されている。
【００１８】
図３は図１のＶＬＩＷ型プロセッサ２−ｉ（ｉ＝１，２，３，４）の詳細なブロック回路図である。図３において、ＶＬＩＷ型プロセッサの２−i全体は電源電圧Ｖｉの下でクロック信号ＣＫｉの動作クロック周波数で動作する。命令制御ユニット２０１はプロセッサ制御ユニット３から制御信号Ｃｉを受信してアクセス信号Ａをプログラムメモリ２０２に送信する。この結果、プログラムメモリ２０２から命令信号ＩＳにより命令が読み出され、この命令は命令制御ユニット２０１によって解読される。さらに、この解読結果に基づいて演算ユニット２０３がデータ信号Ｄ３ｉのデータに対して所定の演算を実行する。
尚、各ＶＬＩＷ型プロセッサ２−ｉのプログラムメモリ２０２にはプログラム入力信号ＰＩｉにより必要なプログラムが書込まれる。この場合、プログラムメモリ２０２をリアルタイムで書替えることにより最適なプログラム構成が可能である。また、プログラムメモリ２０２をＤＲＡＭ、ＳＲＡＭ等の揮発性メモリで構成することができるが、強誘電体メモリ（ＦｅＲＡＭ）等の不揮発性メモリでも構成できる。この場合、システム立上がり時間を少なくでき、しかもシステムの立上げのプログラムロードがないので低電力消費にも貢献できる。
【００１９】
図４は図１のプロセッサ接続ユニット３の詳細なブロック回路図である。図４において、プロセッサ接続ユニット３は、レジスタ群３０１、データバッファ３０２、ポート３０３及びＶＬＩＷ制御ユニット３０４により構成されている。ＲＩＳＣ型プロセッサ１から制御信号Ｃ０はＶＬＩＷ制御ユニット３０４に供給され、この結果、ＶＬＩＷ制御ユニット３０４は制御信号 Ｃ１、Ｃ２、Ｃ３、Ｃ４、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４及び電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。また、ＲＩＳＣ型プロセッサ１とのデータ信号Ｄ１、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４とのデータ信号D３１、D３２、D３３、D３４及びデータバッファ３０２とのデータ信号D４により、これらの間のデータはポート３０３によって分配される。さらに、データバッファ３０２はデータ信号Ｄ２により内部データバス4を介してＲＩＳＣ型プロセッサ1のデータ用キャッシュメモリ１０４及び外部データバス５との間でデータ転送を行う。この場合、ダイレクトメモリアクセス（ＤＭＡ）等の高速データ転送方式を用いればより効果的なデータ転送が可能となる。
【００２０】
図５はＲＩＳＣ型プロセッサ１に用いられるＲＩＳＣプロセッサ命令のフォーマットを示す図である。図４のＶＬＩＷ制御ユニット３０４はＲＩＳＣプロセッサ命令のサブルーチン命令コードにより動作するように構成してあり、これにより、従来のソフトウエアとの互換性を維持する。すなわち、ＶＬＩＷ制御ユニット３０４はＲＩＳＣプロセッサ命令のオペレーションコードがサブルーチン命令コードのときにＶＬＩＷ制御信号を解読し、動作周波数番号、電源電圧番号、プログラム番号に応じて制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。
【００２１】
図６は図５のＶＬＩＷ制御信号の例を示す。たとえば、ＶＬＩＷ制御信号が０００００のときには、全ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４を予め定めてある状態に初期化する。また、ＶＬＩＷ制御信号が００００１〜１００００のいずれかのときには、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４のクロック信号ＣＫ１、ＣＫ２、ＣＫ３またはＣＫ４の周波数を動作周波数番号指定の周波数たとえば５００ＭＨｚ、２５０ＭＨｚ、１２５ＭＨｚまたは０ＭＨｚに設定すると共に、ＶＬＩＷ型プロセッサ２−１、２−２、２−３又は２−４の電源電圧を電源電圧番号指定の電圧たとえば５Ｖ、３Ｖまたは０Ｖに設定する。なお、この場合、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の周波数及び電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４の最適な組合せを別個に設定することも可能である。
【００２２】
ＶＬＩＷ制御信号が１０００１〜１００００のいずれかのときには、図７に示すごとく、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４のいずれかをプログラム番号指定のプログラム起動する。また、ＶＬＩＷ制御信号が１０１０１のときには、図８に示すごとく、２つのＶＬＩＷ型プロセッサたとえば２−１、２−３を起動する。さらに、ＶＬＩＷ制御信号が１０１１０、１０１１１のいずれかのときには、図９に示すごとく、全ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４を起動する。たとえば、図９においては、ＲＩＳＣ型プロセッサ１が主プログラムを実行すると、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４で実行するサブルーチンに同時にリンクする。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の並列処理性が向上する。
【００２３】
図１０は図１のマイクロプロセッサシステムの第１の動作例を示すブロック回路図である。尚、図７において、ＤＥＣ（ＤＥCoder）は命令制御ユニット、ＡＬＵ（Arithmetic Logic Unit）、ＭＡＣ (Multiplier / ACcumulator)は演算ユニット、ＦｅＲＡＭ（強誘電体ＲＡＭ）はプログラムメモリを示す。ＭＰＥＧ画像の再生たとえばＤＶＤにおける再生においては、グラフィック処理、通信処理は不要である。この場合には、ＶＬＩＷ制御信号００００１、０１１１０、０００１１、１００００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、０ＭＨｚ、５００ＭＨｚ、０ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖ、０Ｖ、５Ｖ、０Ｖに設定する。そして、ＶＬＩＷ制御信号１０１０１によりＶＬＩＷ型プロセッサ２−１、２−３の各プログラム番号指定のプログラムを起動する。
【００２４】
図１１は図１のマイクロプロセッサシステムの第２の動作例を示すブロック回路図である。すなわち、グラフィック処理、通信処理をも行う。この場合には、ＶＬＩＷ制御信号００００１、０００１０、０００１１、００１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１０によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、互いに独立した処理である画像処理(ＭＰＥＧ)、グラフィック処理（２Ｄ、３Ｄ）、音声処理(合成、認識)、通信処理を動作周波数５００ＭＨｚで実行する。この場合、他の組合せでもよい。
【００２５】
図１２は図１のマイクロプロセッサシステムの第３の動作例を示すブロック回路図である。すなわち、グラフィック処理、通信処理をも行う。この場合には、ＶＬＩＷ制御信号０１００１、０１０１０、０１０１１、０１１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を１２５ＭＨｚ、１２５ＭＨｚ、１２５ＭＨｚ、１２５ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧３Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１０によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、互いに独立した処理である画像処理(ＭＰＥＧ)、グラフィック処理（２Ｄ，３Ｄ）、音声処理(合成、認識)、通信処理を動作周波数１２５ＭＨｚのスローダウンモードで実行する。この場合、他の組合せでもよい。
【００２６】
図１３は図１のマイクロプロセッサシステムの第４の動作例を示すブロック回路図である。すなわち、グラフィック処理、通信処理をも行う。この場合には、ＶＬＩＷ制御信号００００１、００１１０、０１０１１、０１１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、５００ＭＨｚ、２５０ＭＨｚ、１２５ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖ、５Ｖ、３Ｖ、３Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１０によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、最も負荷の重い画像処理(ＭＰＥＧ)、中程度の負荷のグラフィック処理（２Ｄ，３Ｄ）、最も負荷の軽い音声処理(合成、認識)及び通信処理を最適に実行する。この場合、他の組合せでもよい。この結果、チップ全体の消費電力に大きく寄与することになる。
【００２７】
図１４は図１のマイクロプロセッサシステムの第５の動作例を示すブロック回路図である。すなわち、ＶＬＩＷ制御信号００００１、０００１０、０００１１、００１００により、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚ、５００ＭＨｚに設定すると共に、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を電圧５Ｖに設定する。そして、ＶＬＩＷ制御信号１０１１１によりＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４の各プログラム番号指定のプログラムを起動する。これにより、ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４は、特定処理たとえば高画像処理を細分化してこれをパイプライン処理する。細分化の例として、ＶＬＣ(Variable Length Coding)、ＩＱ(Inverse Quantization)、ＩＤＣＴ(Inverse Discrete Cosine Transform)、ＭＣ(Motion Compensation)の各処理を動作周波数５００ＭＨｚで実行する。
【００２８】
上述の実施の形態においては、ＲＩＳＣ型プロセッサ１は基本ソフトを実行し、各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４はアプリケーションソフトの各プログラムを実行しているが、ＲＩＳＣ型プロセッサ１は基本ソフト及びアプリケーションソフトの各プログラムの一部を実行し、各ＶＬＩＷプロセッサ２−１、２−２、２−３、２−４はアプリケーションソフトの各プログラムの残り部分を実行するようにしてもよい。すなわち、アプリケーションソフトをＲＩＳＣ型プロセッサ１及び各ＶＬＩＷ型プロセッサ２−１、２−２、２−３、２−４間に分散させることによりアプリケーションソフトの変更に効率的に対処できる。
【００２９】
【発明の効果】
以上説明したように本発明によれば、第１のプロセッサたとえばＲＩＳＣ型プロセッサに対して複数の第２のプロセッサたとえばＶＬＩＷ型プロセッサを設けているので、第２のプロセッサにプログラムをダウンロードして機能、サービスをアップグレードさせてもソフトウエアの互換性を維持できる。また、第２のプロセッサを独立に動作させるので、消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明に係る１チップ・マイクロプロセッサシステムの実施の形態を示すブロック回路図である。
【図２】図１のＲＩＳＣ型プロセッサの詳細なブロック回路図である。
【図３】図１のＶＬＩＷ型プロセッサの詳細なブロック回路図である。
【図４】図１のプロセッサ接続ユニットの詳細なブロック回路図である。
【図５】図１のＲＩＳＣ型プロセッサに用いられるＲＩＳＣプロセッサ命令のフォーマットを示す図である。
【図６】図５のＶＬＩＷ制御番号の例を示す図である。
【図７】図１のマイクロプロセッサシステムの動作を示すシーケンス図である。
【図８】図１のマイクロプロセッサシステムの動作を示すシーケンス図である。
【図９】図１のマイクロプロセッサシステムの動作を示すシーケンス図である。
【図１０】図１のマイクロプロセッサシステムの第１の動作例を示すブロック回路図である。
【図１１】図１のマイクロプロセッサシステムの第２の動作例を示すブロック回路図である。
【図１２】図１のマイクロプロセッサシステムの第３の動作例を示すブロック回路図である。
【図１３】図１のマイクロプロセッサシステムの第４の動作例を示すブロック回路図である。
【図１４】図１のマイクロプロセッサシステムの第５の動作例を示すブロック回路図である。
【符号の説明】
１…ＲＩＳＣ型プロセッサ
２−１、２−２、２−３、２−４…ＶＬＩＷ型プロセッサ
３…プロセッサ接続ユニット
１０１…命令用キャッシュメモリ
１０２…命令制御ユニット
１０３…演算ユニット
１０４…データ用キャッシュメモリ
２０１…命令用キャッシュメモリ
２０２…プログラムメモリ
２０３…演算ユニット
Ｉ…命令入力信号
Ｄ０…データ入力信号
Ｄ１、Ｄ２、Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４…データ信号
Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４…制御信号
ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４…クロック信号
Ｖ１、Ｖ２、Ｖ３、Ｖ４…電源電圧
ＰＩ１、ＰＩ２、ＰＩ３、ＰＩ４…プログラム入力信号
Ａ…アクセス信号
ＩＳ…命令信号
Claims (15)
- 少なくともシステム全体を管理するために少なくとも基本ソフトを実行する第１のプロセッサ（１）と、
所定の処理を実行するために少なくともアプリケーションソフトの各プログラムを格納して該各プログラムを実行する複数の第２のプロセッサ（２−１、２−２、２−３、２−４）と、
前記第１のプロセッサと前記複数の第２のプロセッサとの間に接続されたプロセッサ接続ユニット（３）と、
前記複数の第２のプロセッサに格納された前記各プログラムを必要に応じて書替えるための、前記第１のプロセッサと内部データバス（４）を介して前記複数の第２のプロセッサのそれぞれとを接続する専用線（ＰＩｉ）と
を具備し、
前記プロセッサ接続ユニットは、
前記第１のプロセッサのデータ信号及び前記各第２のプロセッサのデータ信号の分配を行う分配手段（３０３）と、
前記第１のプロセッサの制御信号に応じて前記複数の第２のプロセッサの全部もしくは一部を起動させるためのプロセッサ制御ユニット（３０４）と
を具備するマイクロプロセッサシステム。 - 前記プロセッサ制御ユニットは前記各第2のプロセッサの動作クロック周波数を独立に制御する請求項１に記載のマイクロプロセッサシステム。
- 前記プロセッサ制御ユニットは前記各第2のプロセッサの電源電圧を独立に制御する請求項１に記載のマイクロプロセッサシステム。
- 前記プロセッサ制御ユニットは前記各第2のプロセッサの動作クロック周波数及び電源電圧を独立に制御する請求項１に記載のマイクロプロセッサシステム。
- 前記プロセッサ制御ユニットは前記第１のプロセッサのサブルーチンコール命令を用いて前記各第２のプロセッサを起動させる請求項１に記載のマイクロプロセッサシステム。
- 前記第１のプロセッサはＲＩＳＣ型プロセッサであり、前記各第２のプロセッサはＶＬＩＷ型プロセッサである請求項１に記載のマイクロプロセッサシステム。
- 前記複数の第２のプロセッサは並列モードにより動作する請求項１に記載のマイクロプロセッサシステム。
- 前記複数の第２のプロセッサはパイプラインモードにより動作する請求項１に記載のマイクロプロセッサシステム。
- 前記複数の第２のプロセッサはスローダウンモードにより動作する請求項１に記載のマイクロプロセッサシステム。
- さらに、
前記第１のプロセッサ、前記第２のプロセッサ及び前記プロセッサ接続ユニットに接続された内部バス（４）を具備し、前記第１のプロセッサ、前記第２のプロセッサ及び前記プロセッサ接続ユニットに対して前記内部バスよりデータを格納せしめるようにした請求項１に記載のマイクロプロセッサシステム。 - １チップにより構成された請求項１に記載のマイクロプロセッサシステム。
- 前記各第２のプロセッサは前記アプリケーションソフトを格納するメモリを具備する請求項１に記載のマイクロプロセッサシステム。
- 前記メモリは揮発性である請求項１２に記載のマイクロプロセッサシステム。
- 前記メモリは不揮発性である請求項１２に記載のマイクロプロセッサシステム。
- 前記メモリはＲＯＭ、強誘電体メモリのいずれかである請求項１４に記載のマイクロプロセッサシステム。
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| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
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| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| EP1662376A4 (en) | 2003-08-07 | 2009-02-18 | Panasonic Corp | INTEGRATED PROCESSOR SWITCHING AND PRODUCT DEVELOPMENT PROCESS WITH INTEGRATED PROCESSOR SWITCHING |
| US8224639B2 (en) | 2004-03-29 | 2012-07-17 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| US20050262311A1 (en) * | 2004-05-20 | 2005-11-24 | Lippincott Louis A | Hierarchical processor architecture for video processing |
| JP2009140304A (ja) | 2007-12-07 | 2009-06-25 | Sony Corp | 半導体チップ |
| JP5565228B2 (ja) | 2010-09-13 | 2014-08-06 | ソニー株式会社 | プロセッサ |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306333A (ja) * | 1989-05-22 | 1990-12-19 | Mitsubishi Electric Corp | 印字制御装置 |
| JPH0514495A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 回線制御部の増設試験方式 |
| JPH07271740A (ja) * | 1994-03-30 | 1995-10-20 | Hitachi Ltd | プログラムの記述方法および情報処理装置 |
| JPH09106388A (ja) * | 1995-10-11 | 1997-04-22 | Oki Electric Ind Co Ltd | 信号処理用並列型計算機 |
| JPH09212358A (ja) * | 1996-01-31 | 1997-08-15 | Hitachi Ltd | データ処理装置及びマイクロプロセッサ |
| JPH10275135A (ja) * | 1997-03-06 | 1998-10-13 | Lsi Logic Corp | Ｍｐｅｇプロセッサとグラフィカル・プロセッサとが一体化されたシングル・チップ・コンピュータ |
| WO2000002118A1 (en) * | 1998-07-02 | 2000-01-13 | Hitachi, Ltd. | Microprocessor |
-
2000
- 2000-07-14 JP JP2000213697A patent/JP4640880B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306333A (ja) * | 1989-05-22 | 1990-12-19 | Mitsubishi Electric Corp | 印字制御装置 |
| JPH0514495A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 回線制御部の増設試験方式 |
| JPH07271740A (ja) * | 1994-03-30 | 1995-10-20 | Hitachi Ltd | プログラムの記述方法および情報処理装置 |
| JPH09106388A (ja) * | 1995-10-11 | 1997-04-22 | Oki Electric Ind Co Ltd | 信号処理用並列型計算機 |
| JPH09212358A (ja) * | 1996-01-31 | 1997-08-15 | Hitachi Ltd | データ処理装置及びマイクロプロセッサ |
| JPH10275135A (ja) * | 1997-03-06 | 1998-10-13 | Lsi Logic Corp | Ｍｐｅｇプロセッサとグラフィカル・プロセッサとが一体化されたシングル・チップ・コンピュータ |
| WO2000002118A1 (en) * | 1998-07-02 | 2000-01-13 | Hitachi, Ltd. | Microprocessor |
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