JPH10275135A - Ｍｐｅｇプロセッサとグラフィカル・プロセッサとが一体化されたシングル・チップ・コンピュータ - Google Patents

Ｍｐｅｇプロセッサとグラフィカル・プロセッサとが一体化されたシングル・チップ・コンピュータ

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JPH10275135A
JPH10275135A JP10055309A JP5530998A JPH10275135A JP H10275135 A JPH10275135 A JP H10275135A JP 10055309 A JP10055309 A JP 10055309A JP 5530998 A JP5530998 A JP 5530998A JP H10275135 A JPH10275135 A JP H10275135A
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chip computer
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Abstract

(57)【要約】 【課題】 通常の処理動作に対するサポートのみなら
ず、グラフィカル処理動作及びビデオ処理動作に対する
専用サポートをも提供するシングル・チップ・コンピュ
ータ・システムを提供すること。 【解決手段】 シングル・チップ・コンピュータ・シス
テム２００は、ＣＰＵ２０２のみならず専用コプロセッ
サ２０４、２０６、２０８をも有する。専用コプロセッ
サ２０４、２０６、２０８は、シングル・チップ・コン
ピュータ・システム２００の無理のない寸法決定を可能
にするだけでなく、高質なビデオ及びグラフィクス動作
の実行を可能にする。また、シングル・チップ・コンピ
ュータ・システム２００は、ビデオ及びグラフィクス動
作、リソース・スケジューリング、及び改良されたセキ
ュリティ性能を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムに関し、より詳細には、ＭＰＥＧプロセッサとグ
ラフィカル・プロセッサとが一体化されているシングル
・チップ・コンピュータ・システムに関する。
【０００２】
【従来の技術】マイクロプロセッサは、長年、コンピュ
ータ・システムの主要な構成要素として用いられてきて
いる。従来より、マイクロプロセッサは、中央処理装置
（ＣＰＵ）、レジスタ、Ｉ／Ｏ、及び割り込みマネジャ
等を含むシングル・チップのデバイスである。高性能マ
イクロプロセッサもまた、一般的に、浮動小数点演算処
理専用のビルトイン・コプロセッサ又は機能ユニットを
有する。
【０００３】近年、グラフィクス及びビデオは、多くの
コンピュータ・ユーザにとって一般的になると共に、関
心の対象となってきている。高品質のグラフィクスを手
に入れるために、特別のグラフィクス・サポートが必要
である。同様に、特別のグラフィクス・ビデオ・サポー
トが、コンパクトディスクから読み出されたり遠隔サー
バからダウンロードされる動画を表示するためには必要
である。しばしばサポートされる既存のビデオ圧縮規格
は、ＭＰＥＧである。
【０００４】グラフィクス及びＭＰＥＧ処理だけでなく
通常処理をもサポートするように構成されている従来設
計のコンピュータ・システムでは、全ての必要な処理の
ためのハードウェア及び回路構成は、２個以上の別個の
集積回路により提供されている。近年、アメリカ合衆国
カリフォルニア州ミルピタス市所在のＬＳＩロジック社
は、ＪＰＥＧ型プロセッサ及び幾何変換プロセッサを、
マイクロプロセッサ・チップ上に組み合わせたソニー社
向けの集積回路チップ（Sony-PSx）を製造している。
【０００５】
【発明が解決しようとする課題】しかし、ＭＰＥＧ、表
示制御、及びブートアップ動作を実行するためには、依
然として、追加的な支援チップが必要である。また、マ
イクロプロセッサ・チップへのこれら支援チップのイン
ターフェースは、マイクロプロセッサ・チップ自身の上
に要求されるピン数の点において、非常にコストがかか
る。例えば、マイクロプロセッサとＭＰＥＧコプロセッ
サとをインターフェースするためには、マイクロプロセ
ッサとＭＰＥＧコプロセッサとの間に１００を超える接
続（ピン）を必要とするであろう。コプロセッサ・マイ
クロプロセッサ間のインターフェースを与えなければな
らないというのは、マイクロプロセッサ設計者に対する
大きな負担であるし、他の動作をサポートするためのマ
イクロプロセッサの能力を損なうことにもなる。
【０００６】さらに、マイクロプロセッサと必要な種々
のコプロセッサとの複雑さに起因して、必要な機能性を
単一の集積回路チップの中に組み込むということは、従
来、物理的に不可能、あるいは、あまりに困難なことで
あった。結果として、各プロセッサは相当なメモリ容量
と帯域幅とを必要とするので、個々のチップ内に専用メ
モリが別に備えられていなければならなかった。専用メ
モリは、通常、プロセッサの最大の要求を処理するため
に構成されている。例えば、マイクロプロセッサのメモ
リの必要度は、アプリケーションのサイズにより変動
し、グラフィック・プロセッサのメモリの必要度は、表
示されるイメージのサイズ及び複雑さにより変動し、Ｍ
ＰＥＧプロセッサのメモリの必要度は、画像サイズによ
って変化する。結果として、従来のマルチメディア用の
コンピュータ・システム設計におけるメモリ使用は、非
効率的であった。メモリはこのような集積回路を製造す
る際のコストにおける主要な構成要素なので、メモリの
非効率的な使用には問題がある。
【０００７】既存のマイクロプロセッサ設計はまた、プ
ログラム・コード又はデータへの認証を受けていないア
クセスに対する保護を与えてくれない。複数のチップが
実装されている場合には、認証を受けたユーザであれ
ば、一般的に、マイクロプロセッサと接続するチップの
ピンへのアクセスを有すると共に、そこからプログラム
・コード及びデータを取得することができる。
【０００８】本発明は、上記した従来技術の問題点を解
決するためになされたものであり、通常の処理動作に対
するサポートを提供するだけでなく、グラフィクス及び
ビデオの処理動作に対する特別のサポートを提供するシ
ングル・チップ・コンピュータ・システムを提供するこ
とを目的とする。また、プログラム・コード及びデータ
のセキュリティが改善されたコンピュータ・システムを
提供することを目的とする。
【０００９】
【課題を解決するための手段】大まかにいって、本発明
は、中央処理装置（ＣＰＵ）のみならず専用コプロセッ
サを有する、高集積シングル・チップ・コンピュータ・
システムに関連する。例えば、専用コプロセッサは、シ
ングル・チップ・コンピュータ・システムの無理の内寸
法決定を可能にするだけでなく、高質なビデオ及びグラ
フィクス動作の実行を可能にする。例として、ビデオサ
ポートは、ＭＰＥＧ−２であり得るとともに、グラフィ
ックサポートは、３次元グラフィクスを取り扱い得る。
シングル・チップ・コンピュータ・システムは、ビデオ
及びグラフィクス動作、リソーススケジューリング、及
び改良されたセキュリティ性能を提供する。シングル・
チップ・コンピュータ・システムによりもたらされる改
良されたセキュリティは、認証を受けていないアクセス
を防ぐためにシングル・チップ・コンピュータ・システ
ムの外部に格納されているプログラム・コード及びデー
タが暗号化されることを許容するが、シングル・チップ
・コンピュータ・システム内部のプログラム・コード及
びデータは解読される。シングル・チップ・コンピュー
タ・システムは、特に高質なグラフィクス及び／又はビ
デオ、ディジタルビデオディスク（ＤＶＤ）プレーヤ、
及びセットトップボックスを有するビデオゲーム制御装
置に好適である。
【００１０】本発明は、システム、装置、及び方法を含
む多くの手段で実行され得る。いくつかの実施方法につ
いて以下に述べる。
【００１１】シングル・チップ・コンピュータ・システ
ムとして本発明の１つの実施態様は、シングル・チップ
・コンピュータ・システムをブートアップするためのブ
ートアップ・コードを少なくとも格納するリードオンリ
メモリ（ＲＯＭ）、特別な処理タスクを実行するための
複数の専用コプロセッサ、プログラム・コードの実行を
含む汎用処理タスクを実行するための中央処理装置（Ｃ
ＰＵ）、ＣＰＵ及びコプロセッサ間、又はコプロセッサ
間においてデータ及び制御信号を転送するための１つ以
上の内部プロセッサ・バス、シングル・チップ・コンピ
ュータ・システムを外部共用共通メモリに接続するため
のメモリインタフェース、及びＣＰＵ及びメモリインタ
フェース間においてデータ及び制御信号を転送するため
のメインＣＰＵバスを備える。好ましくは、専用コプロ
セッサはグラフィクス幾何コプロセッサ、グラフィック
レンダリングコプロセッサ、及びＭＰＥＧコプロセッサ
を含む。
【００１２】シングル・チップ・コンピュータ・システ
ムの実施形態はさらに、グラフィカルイメージ及びビデ
オイメージを表示するためにディスプレイ装置を制御す
るためのディスプレイ制御装置、グラフィクスレンダリ
ングコプロセッサ及びメモリインタフェースを機能的に
接続するグラフィクス・バス、及びメモリインタフェー
スをＭＰＥＧコプロセッサ及びディスプレイ制御装置と
機能的に接続するビデオ・バスを備えている。これに加
えさらに、シングル・チップ・コンピュータ・システム
は、周辺ドライブ装置からのデータを受け取るためのス
トリームインタフェース、受信データを１つ以上の内部
プロセッサ・バス及びＣＰＵバスに供給するためのスト
リーム・バス、ＭＰＥＧコプロセッサを外部スピーカに
機能的に接続するためのオーディオディジタル−アナロ
グコンバータ（ＤＡＣ）インターフェース、及びイメー
ジ表示情報を適当なアナログ形式で外部ディスプレイに
供給するビデオＤＡＣ ＰＡＬ／ＮＴＳＣエンコーダを
備える。
【００１３】プログラム・コード及びデータの認証され
ていない複製を防ぐために暗号化済プログラム・コード
及びデータを使用するシングル・チップ・コンピュータ
・システムとしての本発明の他の実施態様は、システム
として本発明の１つの実施態様は、シングル・チップ・
コンピュータ・システムをブートアップするためのブー
トアップ・コードを及び非公開暗号鍵を少なくとも格納
する内部リードオンリメモリ（ＲＯＭ）、プログラム・
コードの実行を含む汎用処理タスクを実行するための中
央処理装置（ＣＰＵ）、シングル・チップ・コンピュー
タ・システムを外部共用共有メモリに接続すると共に、
外部共通共有メモリに格納されるべきデータを暗号化す
ると共に外部共通共有メモリから受け取られたデータを
解読するための暗号化／解読装置を有するメモリインタ
フェース、内部ＲＯＭに格納されている非公開暗号鍵に
依存する暗号化及び解読、及びＣＰＵ及びメモリインタ
フェース間においてデータ及び制御信号を転送するため
のメインＣＰＵバスを備える。
【００１４】シングル・チップ・コンピュータ・システ
ムの実施態様はさらに、特別な処理タスクを実行するた
めの複数の専用コプロセッサ、ＣＰＵ及びコプロセッサ
間、又はコプロセッサ間においてデータ及び制御信号を
転送するための１つ以上の内部プロセッサ・バスを備え
る、また、シングル・チップ・コンピュータ・システム
は、周辺ドライブ装置から暗号化データを受け取るため
のストリームインタフェース、内部ＲＯＭ内に格納され
ている非公開暗号鍵に基づき周辺ドライブ装置からの暗
号化済データを解読するための解読装置を備え得る。
【００１５】外部データ記憶装置と接続されているシン
グル・チップ・コンピュータ・システムをセキュアにブ
ートアップするための方法としての発明の実施態様の１
つは、シングル・チップ・コンピュータ・システムをブ
ートアップするためのブートアップ・コードを及び非公
開暗号鍵を少なくとも格納する内部コードリードオンリ
メモリ（ＲＯＭ）を備えるシングル・チップ・コンピュ
ータ・システムを提供する操作、内部コードＲＯＭから
のブートアップ・プログラム・コードを実行することに
よりシングル・チップ・コンピュータ・システムに対す
るブートアップシーケンスを開始する操作、シングル・
チップ・コンピュータ・システムにて追加の暗号化済プ
ログラム・コードを外部データ記憶装置から引き出す操
作、及び内部コードＲＯＭに格納されている非公開暗号
鍵を用いてシングル・チップ・コンピュータ・システム
内の引き出された暗号化済プログラムを解読する操作を
備える。
【００１６】本発明の利点は数多い。本発明の１つの利
点は、シングル・チップ・コンピュータが高性能グラフ
ィクス及びビデオ動作を実行するための回路構成を備え
ていることである。本発明の他の利点は、シングル・チ
ップ・コンピュータ・システムに関連する集積度の増加
が、改善されたリソース割当及びリソーススケジューリ
ング、高速なメモリアクセス、及びシングル・チップ・
コンピュータのピン又はパッド数の削減を促進すること
である。更に他の利点は、シングル・チップ・コンピュ
ータ・システムがプログラム・コード及びデータに対す
る認証されていないアクセスを防止するためにプログラ
ム・コード及びデータについて強化されたセキュリティ
を提供することである。
【００１７】
【発明の実施の形態】本発明は、１つの集積回路チップ
上に、中央処理装置（ＣＰＵ）だけではなく専用のコプ
ロセッサも一体化されているコンピュータ・システムに
関する。例えば、専用コプロセッサは、シングル・チッ
プ・コンピュータ・システムの合理的な寸法決定を可能
にするだけでなく、高品質のビデオ及びグラフィクス動
作を可能にする。例としては、ビデオ・サポートは、Ｍ
ＰＥＧ−２であり、グラフィクス・サポートは、３次元
グラフィクスを取り扱い得る。本発明によるシングル・
チップ・コンピュータ・システムは、ビデオ及びグラフ
ィクス動作、リソース・スケジューリング及びセキュリ
ティに関し、改善された性能を提供する。このシングル
・チップ・コンピュータ・システムによって得られるセ
キュリティの改善によって、認証を受けていないアクセ
スを妨げるために、シングル・チップ・コンピュータ・
システムの内部のプログラム・コード及びデータは暗号
解除されながら、シングル・チップ・コンピュータ・シ
ステムの外部に記憶されているプログラム・コードとデ
ータとが暗号化されることが可能となる。シングル・チ
ップ・コンピュータ・システムは、特に、高品質なグラ
フィクス及び／又はビデオ、ディジタル・ビデオ・ディ
スク（ＤＶＤ）プレーヤ、及びセット・トップ・ボック
スを有するビデオ・ゲーム用コンソールに適している。
【００１８】本発明に係るいくつかの発明の実施の形態
について、図１〜図４を参照して以下説明する。しか
し、当業者であれば容易に理解するように、これらの図
面を参照して明細書中に記述される詳細な説明は、説明
を目的とするものであり、本発明は、これらの限定され
た発明の実施形態に限定されない。
【００１９】図１は、本発明の実施例によるコンピュー
タ・システム１００のブロック図である。コンピュータ
・システム１００は、マルチメディア・コンピュータ・
システム・チップ１０２を備えている。マルチメディア
・コンピュータ・システム・チップ１０２は、マルチメ
ディア動作を能率良くサポートすることのできる高度に
集積化された回路チップである。マルチメディア・コン
ピュータ・システム・チップ１０２はまた、メイン・メ
モリ１０４に電気的に接続されている。メイン・メモリ
１０４は、例えば、ＳＤＲＡＭ、ＤＲＡＭ、ＳＧＲＡ
Ｍ、ＲＡＭＢＵＳ等のランダムアクセスメモリ（ＲＡ
Ｍ）といった半導体記憶装置である。マルチメディア・
コンピュータ・システム・チップ１０２はまた、周辺装
置１０６に接続されている。種々の周辺装置１０６の例
としては、ハードディスク・ドライブ、ＣＤ−ＲＯＭド
ライブ、テープドライブ、ディジタル・ビデオ・ディス
ク（ＤＶＤ）等がある。マルチメディア・コンピュータ
・システム・チップ１０２からのグラフィカル出力及び
ビデオ出力は、ビデオ・イメージ及びグラフィカル・イ
メージをユーザに表示するディスプレイ装置１０８によ
って提供される。さらに、オーディオ・デジタル・アナ
ログ・コンバータ／アンプ（ＤＡＣ／ＡＭＰ）１１０及
びスピーカ１１２は、共に、ユーザにオーディオ・サウ
ンド出力を提供する。
【００２０】図２は、本発明に係る詳細な発明の実施の
形態に従うマルチメディア・コンピュータ・システム・
チップ２００の詳細なブロック図である。マルチメディ
ア・コンピュータ・システム・チップ２００は、図１に
図示されているマルチメディア・コンピュータ・システ
ム・チップ１０２の詳細な実施例の１つである。
【００２１】図２に図解されているマルチメディア・コ
ンピュータ・システム・チップ２００は、中央処理装置
（ＣＰＵ）２０２と種々のコプロセッサとを備えてい
る。ＣＰＵ２０２は、マイクロプロセッサであり、アメ
リカ合衆国カリフォルニア州マウンテンビュー市所在の
MIPSテクノロジー社（シリコングラフィクス社の子会
社）により製造されるようなMIPS R 4000縮小命令セッ
トコンピュータ（ＲＩＳＣ）設計のマイクロプロセッサ
であることが好ましい。この実施例では、種々のコプロ
セッサには、グラフィクス幾何コプロセッサ２０４、Ｍ
ＰＥＧコプロセッサ２０６、及びグラフィクス・レンダ
リング・コプロセッサ２０８が含まれる。グラフィクス
幾何コプロセッサ２０４は、頂点の３次元変換、ベクト
ルの正規化、及び明暗（lighting/shading）計算を加速
させるために備えられている。３Ｄグラフィック・デー
タベースを横断する機能をＣＰＵ２０２に担わせること
によって、融通性が与えられる。グラフィクス幾何コプ
ロセッサ２０４は、コプロセッサ・バス２１０を介し
て、ＣＰＵ２０２に結合されている。グラフィクス・レ
ンダリング・コプロセッサ２０８は、グラフィック・オ
ブジェクトのピクセルレベルでのレンダリング動作を実
行する。例えば、グラフィクス・レンダリング・コプロ
セッサ２０８は、陰影付け、テクスチャリング、隠れ面
消去、及びブレンディングを加速させる。ＭＰＥＧコプ
ロセッサ２０６及びグラフィクス・レンダリング・コプ
ロセッサ２０８は、入力／出力（Ｉ／Ｏ）バス２１２を
通じてＣＰＵ２０２に結合されている。ＭＰＥＧコプロ
セッサ２０６は、ＭＰＥＧビデオ・シーケンスのリアル
タイムでの圧縮解除（解凍）を提供する。これらＭＰＥ
Ｇ計算は複雑であり、特にＭＰＥＧ−２についてはなお
さらである。ＣＰＵ２０２はまた、メインＣＰＵバス２
１４に結合されている。マルチメディア・コンピュータ
・システム・チップ２００はまた、ブートアップ・プロ
グラム・コードと共に以下に述べる暗号解除（解読）に
用いるための非公開鍵（private key）を格納するコー
ドＲＯＭ２１６を備えている。
【００２２】主メモリ・インターフェース２１８は、第
１メモリ・バス２２０を通じて、メイン・メモリ１０４
に結合している。主メモリ・インターフェース２１８
は、暗号化／解読装置２２２を備えている。暗号化／解
読装置２２２は、メイン・メモリ１０４に格納されるデ
ータを暗号化すると共に、メイン・メモリ１０４から引
き出されるデータを解読するように動作する。補助メモ
リ・インターフェース２２４は、第２メモリ・バス２２
６を通じて、メイン・メモリ１０４に結合している。あ
るいは、メイン・メモリ１０４がいくつかの異なるメモ
リ・チップから構成されていたり、更には、互いに分離
されている異なるメモリ形式から構成される場合には、
第２メモリ・バスは、異なるメモリ・チップに接続され
得る。補助メモリ・インターフェース２２４は、暗号化
／解読装置２２８を備える。暗号化／解読装置２２８
は、メイン・メモリ１０４に記憶されるデータを暗号化
すると共に、メイン・メモリ１０４から引き出されるデ
ータを解読するように動作する。
【００２３】マルチメディア・コンピュータ・システム
・チップ２００は、さらに、ストリーム・バス２３４を
通じて、Ｉ／Ｏバス２１２及びメインＣＰＵバス２１４
に接続されているストリームＩ／Ｏインターフェース２
３０を備えている。この実施例では、ストリームＩ／Ｏ
インターフェース２３０はまた、ＭＰＥＧコプロセッサ
２０６に結合されている。ストリームＩ／Ｏインターフ
ェース２３０は、解読装置２３２を備えている。解読装
置２３２は、マルチメディア・コンピュータ・システム
・チップ２００内部で用いるために、周辺装置１０６か
らの着信データを解読する。周辺装置１０６から引き出
されるデータが、ストリーム・バス２３４及びメインＣ
ＰＵバス２１４を介し、主メモリインターフェース２１
８又は補助メモリインターフェース２２４のいずれかを
通じてメイン・メモリに転送される場合には、解読装置
２３２は、バイパスすることができる。
【００２４】オーディオ出力をオーディオＤＡＣ／ＡＭ
Ｐ１１０及びスピーカ１１２に供給するために、マルチ
メディア・コンピュータ・システム・チップ２００は、
オーディオＤＡＣインターフェース２３６を備える。オ
ーディオＤＡＣインターフェース２３６は、ディジタル
化されたオーディオ・サウンド・データをオーディオＤ
ＡＣインターフェース２３６に供給するＭＰＥＧコプロ
セッサ２０６と接続されている。ＭＰＥＧコプロセッサ
２０６は、完全なＭＰＥＧ−２サポートを提供すること
が好ましい。ＭＰＥＧコプロセッサ２０６はまた、ディ
スプレイ制御装置２３８に接続されている。ディスプレ
イ制御装置２３８は、メモリからのディジタル化された
画像を読み取り、そして、画像の表示に適当なピクセル
値の生成を実行する。ディスプレイ制御装置２３８によ
る処理には、水平及び垂直フィルタリング及びカラー・
スペース変換が含まれる。ディスプレイ制御装置２３８
は、ディスプレイ制御情報を、ビデオＤＡＣ ＰＡＬ／
ＮＴＳＣエンコーダ２４０に供給する。ビデオＤＡＣ
ＰＡＬ／ＮＴＳＣエンコーダ２４０は、自身が生成する
ディジタル波形に従い、ディスプレイ装置１０８を駆動
する。ビデオＤＡＣＰＡＬ／ＮＴＳＣエンコーダ２４０
は、同期情報を生成すると共に、ＰＡＬ ＮＴＳＣ同期
方式のディジタル・ビデオ波形を生成する。
【００２５】さらに、性能を高めるために、マルチメデ
ィア・コンピュータ・システム・チップ２００は、ビデ
オ・バス２４２及びグラフィクス・バス２４４を備えて
いる。ビデオ・バス２４２は、主メモリ・インターフェ
ース２１８及びＭＰＥＧコプロセッサ２０６間と、主メ
モリインターフェース２１８及びディスプレイ制御装置
２３８間とに、直接バス接続を提供する。ビデオ・バス
２４２は特に、ビデオ出力の生成、ビデオ出力の受信、
及びメモリへのビデオ入力の直接格納に要求される高帯
域幅の提供に有用である。グラフィクス・バス２４４
は、主メモリ・インターフェース２１８及びグラフィク
ス・レンダリング・コプロセッサ２０８間の直接バス接
続を提供する。グラフィクス・バス２４４は、ＣＰＵ２
０２、Ｉ／Ｏバス２１２、又はＣＰＵ２０２に関連付け
られているメインＣＰＵバス２１４の補助を必要とする
ことなく、グラフィクス・レンダリング・コプロセッサ
２０８が主メモリ・インターフェース２１８を介してメ
イン・メモリ１０４にアクセスすることを可能にする。
【００２６】マルチメディア・コンピュータ・システム
・チップ２００内に備えられている暗号及び解読装置
は、実行されているコンピュータ・プログラム、あるい
はそのコンピュータプログラムが利用又は生成するデー
タに対するセキュリティを強化する。特に、プログラム
・コード又はデータの全ての外部伝送は暗号化された形
式で行われるので、認証を受けていない第３者は、コー
ドＲＯＭ２１６内に格納されている非公開暗号鍵を知ら
なければ、プログラム・コード又はデータをコピーする
ことができない。しかし、コードＲＯＭ２１６がマルチ
メディア・コンピュータ・システム・チップ２００内部
に在り、マルチメディアシステム・チップ２００の出力
又はピンによりアクセス不可能な場合には、第３者は、
まず暗号化アルゴリズムを破らなくては、使用可能なフ
ォーマットでのコンピュータ・プログラム又はデータに
対するアクセスを取得することができない。
【００２７】（ゲーム関連コンピュータ・プログラムの
ような）グラフィクス系コンピュータ・プログラムのプ
ログラム・コード実行時には、実行されているコンピュ
ータ・プログラムに関連するグラフィカル・イメージを
生成するために、ＣＰＵ２０２は、しばしば、グラフィ
クス幾何コプロセッサ２０４及びグラフィクス・レンダ
リング・コプロセッサ２０８と相互通信する。しかし、
ビデオがマルチメディア・コンピュータ・システム・チ
ップ２００により出力されている場合には、ＣＰＵ２０
２は、ビデオ機能性を提供するＭＰＥＧコプロセッサ２
０６と相互通信する。好ましくは、ＣＰＵ２０２は、こ
れらコプロセッサに対して命令を発する。一旦、命令が
発せられると、これらコプロセッサ２０４、２０６、２
０８は、長い期間にわたり自律的に動作し得る。マルチ
メディア・コンピュータ・システム・チップ２００の設
計が与えられる場合には、ＣＰＵ２０２は制御装置とし
て、処理能力を、グラフィクス、サウンド、ビデオ、及
び相互作用（interactivity）といった異なるレベルの
組合せ性能のサポートに任意の時間に動的にシフトする
ことができる。利用可能な組み合わせられた潜在処理能
力は、１秒間当たり２０億動作（２Ｇｏｐｓ）程度であ
る。
【００２８】図３は、本発明に係る発明の実施の形態の
１つに従う暗号化を利用するブートアップ手順３００の
フローチャートである。ブートアップ手順３００は、先
ず内部コードＲＯＭ２１６からコンピュータ・システム
１００をブートアップする（３０２）。より詳細には、
コンピュータ・システム１００は、内部コードＲＯＭ２
１６に格納されているコンピュータ・コードを使用して
ブートアップする（３０２）。内部コードＲＯＭ２１６
は、シングル・チップコンピュータ・システム１０２、
２００の内部に在るので、認証を受けていない第３者
は、内部コードＲＯＭ２１６内に格納されているデータ
及びコードに対するアクセスの取得を厳しく制限される
（大抵は阻止される）。この結果、コンピュータ・シス
テム１００は、認証なしに複製又は使用されるべきでな
いコンピュータ・コード又はデータといった自身の重要
なコンピュータ・コード及びデータを自身で守ることが
できる。
【００２９】次に、プログラム・データ・ブロックが周
辺装置１０６から引き出される（３０４）。例えば、プ
ログラム・データ・ブロックは、プログラム・コード、
データ又はプログラム・コードとデータとの双方を含み
得る。プログラム・データ・ブロックは、ＣＤ−ＲＯＭ
又はハード・ドライブに格納され得ると共に、プログラ
ム・コード又はデータの引出（リトリーブ）は、ストリ
ームＩ／Ｏインターフェース２３０を通じて引き出され
得る。そして、決定ブロック３０６は、引き出されたプ
ログラム・データ・ブロックが暗号化されているか否か
を決定する。通常、セキュリティ上の理由から、引き出
されるプログラム・データ・ブロックのプログラム・コ
ード又はデータは暗号化されている。しかし、一般的
に、引き出されているプログラム・データ・ブロック
は、暗号化されていることもあり又暗号化されていない
こともあり、あるいは、プログラム・データ・ブロック
のプログラム・コード又はデータの一部分だけ暗号化さ
れ、他の部分は暗号化されていないこともある。決定ブ
ロック３０６は、引き出されたプログラム・データ・ブ
ロックは暗号化されていると判断する場合には、次に、
解読が要求されているか否かを決定する。解読が要求さ
れている場合には、引き出されたプログラム・データ・
ブロックは解読される（３１０）。解読は、好ましく
は、コンピュータ・システム・チップ１０２、２００の
外部からはアクセス不可能であるように、安全に内部コ
ードＲＯＭ２１６内に格納されている非公開鍵を使用し
て、実行される。公開鍵を使用して暗号化が実行され、
非公開鍵を使用して解読されるのが好ましいが、様々な
異なる暗号化アルゴリズムを用いることができる。この
後、引き出されたプログラム・データ・ブロックが暗号
化されていないときはブロック３０６に続き、引き出さ
れたプログラム・データ・ブロックが解読されていない
場合にはブロック３０８に続き、あるいは、引き出され
たプログラム・データ・ブロックが既に解読されている
場合にはブロック３１０に続き、引き出されたプログラ
ムデータブロックが、メイン・メモリ１０４又は内部メ
モリ内に格納される（３１２）。内部メモリ（図示しな
い）は、コンピュータ・システム・チップ１０２、２０
０の内部にあり、内部コードＲＯＭ２１６と同様にコン
ピュータ・システム・チップ１０２、２００の外部から
はアクセス不可能である。
【００３０】次に、決定ブロック３１４は、周辺装置１
０６から引き出されるべきデータ・ブロックが更に存在
するかどうかを決定する。決定ブロック３１４が、周辺
装置１０６から引き出されるべきデータブロックがさら
に存在すると決定する場合には、ブートアップ手順３０
０はブロック３０４及びそれ以降のブロックを繰り返す
ためにリターンする。これに対して、決定ブロック３１
４が周辺装置１０６から引き出されるべき全てのデータ
・ブロックが既に引き出されていると判断する場合に
は、ブートアップ手順３００は完了し、終了する。
【００３１】通常、引き出されたプログラム・データ・
ブロックは、マルチメディア・コンピュータ・システム
・チップ１０２、２００内に格納されるので、マルチメ
ディア・コンピュータ・システム・チップ１０２、２０
０に到達すると解読される。引き出されたプログラム・
データ・ブロックは既に解読されているので、その後、
マルチメディア・コンピュータ・システム・チップ１０
２、２００は、そのデータ・ブロックを利用できる。し
かし、引き出されたプログラム・データ・ブロックが必
要とされるまで常駐することとなる外部メイン・メモリ
１４０に転送されるべき場合には、この引き出されたプ
ログラム・データ・ブロックは暗号化されたままで外部
メイン・メモリ１０４に転送され得る。これに対して、
外部メイン・メモリ１０４に送られる場合であっても、
引き出されたプログラム・データ・ブロックがストリー
ムＩ／Ｏインターフェース２３０においてマルチメディ
ア・コンピュータ・システム・チップ１０２、２００内
に入るときには、引き出されたプログラム・データ・ブ
ロックは解読することができ、そして、後に格納される
べき外部メイン・メモリ１０４上にてメモリインターフ
ェース２１８、２２４によって暗号化される。
【００３２】マルチメディア・コンピュータ・システム
・チップ１０２、２００に関連する暗号化又は解読プロ
セスは、また、メモリ・インターフェース２１８、２２
４によるメイン・メモリ１０４に対するメモリ・アクセ
スにも応用できる。図４は、本発明の実施例によるメモ
リ・アクセス手順４００のフローチャートである。
【００３３】メモリ・アクセス手順４００は、データが
外部メイン・メモリ１０４に格納されているか否かを決
定する決定ブロック４０２において、開始する。データ
がメイン・メモリ１０４に格納されている場合には、デ
ータは暗号化され（４０４）、その後、この暗号化され
たデータは、外部メモリ１０４に格納される（４０
６）。この場合、データは、マルチメディア・コンピュ
ータ・システム・チップ２００を離れマルチメディア・
コンピュータ・システム・チップ２００の外部にある外
部メイン・メモリ１０４に格納されるので、暗号化され
る。当然のことながら、格納されているデータが既に暗
号化されている場合には、このブロックはバイパスされ
る。既述のように、公開鍵を用いて暗号化が実行され非
公開鍵を用いて解読が実行されることが好ましいが、様
々な異なる暗号化アルゴリズムを用いることができる。
【００３４】これに対して、決定ブロック４０２は、デ
ータは格納されていないと判断する場合には、データが
外部メイン・メモリ１０４から引き出されたか否かを決
定する。決定ブロックは、データは外部メイン・メモリ
１０４から引き出されたと決定する場合には、続いて、
引き出されたデータは暗号化されているか否かを決定す
る。いくつかの実現例では、外部メイン・メモリ１０４
に格納されている全てのデータが暗号化されているわけ
でなく、重要であって認証を受けていない第３者による
取得の排除が要求されるデータだけが暗号化されている
ので、決定ブロック４１０は有用である。他の実現例で
は、外部メイン・メモリ１０４に格納されている全ての
データが暗号化されている。決定ブロック４１０が引き
出されたデータは暗号化されていると決定するとき、外
部メイン・メモリ１０４から引き出されたデータは解読
される（４１２）。解読は、コンピュータ・システム・
チップ２００の外部からアクセス不可能であるように内
部コードＲＯＭ２１６内に安全に格納されている非公開
暗号鍵を使用して、実行されることが好ましい。図２に
関しては、解読は、主メモリ・インターフェース２１８
と補助メモリ・インタフェース２２４のいずれがデータ
を引き出すかに依存して、暗号化／解読装置２２２又は
暗号化／解読装置２２８のいずれかにより実行される。
あるいは、決定ブロック４１０が、引き出されたデータ
は暗号化されていないと決定する場合には、ブロック４
１２はバイパスされる。いずれにしても、解読が実行さ
れていない場合には、ブロック４１２又は決定ブロック
４１０に続いて引き出しデータが要求元に対して転送さ
れる（４１４）。要求元は通常、コンピュータ・システ
ム・チップ２００のＣＰＵ２０２又はコプロセッサ２０
４、２０６、２０６の中の１つである。
【００３５】データが引き出されていないときは、ブロ
ック４０６、４１４、及び決定ブロック４０８に続い
て、メモリ・アクセス手順４００が完了し終了する。メ
モリ・アクセス手順４００は、受信されたデータ又はマ
ルチメディア・コンピュータ・システム・チップ１０
２、２００からの出力の暗号化及び解読に伴う処理を説
明している。しかし、メモリアクセス手順４００の副手
順の格納及び受取は、別の手順として実行され得ると共
に、関連処理はハードウェア、ソフトウェア、または、
ハードウェア及びソフトウェアの組合せで実行され得る
ことは当業者によって理解される。
【００３６】本発明に従うマルチメディア・コンピュー
タ・システム・チップ１０２、２００は、その中でＭＰ
ＥＧ（つまりＭＰＥＧ−２）及びハイエンド・グラフィ
クス（例えば３次元グラフィクス）が単一のチップ上で
提供される、高集積化されたコンピュータ・システムで
ある。単一チップ上におけるこの機能性の統合は、メイ
ン・メモリ１０４に対する呼出時間の低減を許容する。
種々のプロセッサ及びコプロセッサの動作は、それらの
メモリに対するアクセスと同様に多くの並行動作がより
好ましくスケジュール化され得るので、統合（一体化）
はまた、メモリ帯域幅の最適化に役立つ。さらに、全て
のプロセッサ及びコプロセッサは、動作のスケジューリ
ングに有用な状態情報を取得するために、マルチメディ
ア・コンピュータ・システム・チップ２００の他の部分
に対するアクセスを有し得る。
【００３７】本発明の１つの利点は、種々のコプロセッ
サ２０４、２０６、２０８とＣＰＵ２０２との統合が、
ＣＰＵ及び従来外部チップであった個々のコプロセッサ
間における外部インターフェースの必要性を排除する所
にある。このようなチップ上に要求されるピン数は１０
０本を超える。このような外部インターフェースを取り
除くことにより、本発明は、チップに要求されるピン数
をかなり削減することができる。マルチメディア・コン
ピュータ・システム・チップ２００の一例では、アドレ
ス・バスは３２ビット幅でありデータバスは６４ビット
幅である。したがって、この例では、これら９６本のピ
ンといくつかの制御信号、及び従来よりコプロセッサの
インターフェース線に要求される割り込み線が、本発明
により全て除去される。単一チップ上にＣＰＵ及び種々
のコプロセッサを備えることにより、これらのピンはも
はや必要でなくなる。
【００３８】本発明の他の利点は、メモリ共有機会の増
加にある。メイン・メモリ１０４は、シングル・チップ
・コンピュータ・システム上に在るＣＰＵ２０２及び種
々のコプロセッサによって効率よく共有され得る。さら
に、ディスプレイ制御装置が従来より備える相当なラン
ダムアクセスメモリ（ＲＡＭ）は、メイン・メモリ１０
４の一部を使用することにより大幅に削減され得る。マ
ルチメディア・コンピュータ・システム・チップ２００
では、特に、マルチメディアシステム・チップ２００が
ディスプレイ制御装置２３８及び主メモリ・インターフ
ェース２１８を接続するビデオ・バス２４２を有すると
き、メイン・メモリに提供される帯域幅はこの機能をサ
ポートするために要求される水準を充分満たすほど高
い。
【００３９】さらに他の利点は、シングル・チップ・コ
ンピュータ・システムが、自身に対する認証を受けてい
ないアクセスを防止するために、プログラム・コード及
びデータについての強化されたセキュリティを提供する
ところにある。シングル・チップ・コンピュータ・シス
テム外部の重要なプログラム・コード及びデータを暗号
化することにより、認証されていないユーザは、使用可
能なフォームのプログラム・コード及びデータに対する
アクセスの取得を大幅に妨げられる。単に、シングル・
チップ・コンピュータ・システムの入力及び出力を調べ
るだけではアクセス不可能、又は発見不可能であるよう
に、暗号化プログラム・コード及びデータの解読に必要
な非公開鍵は、シングル・チップ・コンピュータ・シス
テム内部に格納されている。非公開鍵の取得にあたっ
て、半導体構造中に符号化されている非公開鍵の値の追
求を試みる場合には、困難且つ膨大な時間を必要とする
チップ自身のリバースエンジニアリングのタスクが必要
である。
【００４０】以上、いくつかの発明の実施の形態に基づ
き本発明を詳述してきたが、本発明の趣旨を逸脱しない
範囲で改良、変更が可能であることは理解されるべきで
あり、また、上記構成並びに作用は本発明を説明するも
のであり、本発明を限定するものではない。また、上記
記載から本発明の多くの特徴並びに利点が明らかになる
と共に、これら特徴並びに利点は特許請求の範囲に全て
包含されている。
【図面の簡単な説明】
【図１】 本発明に係る発明の実施の形態の１つに従う
コンピュータ・システムのブロック図である。
【図２】 本発明に係る詳細な発明な実施の形態に従う
マルチメディア・コンピュータ・システムの詳細なブロ
ック図である。
【図３】 本発明に係る発明の実施の形態に従うブート
アップ手順のフローチャートである。
【図４】 本発明に係る発明の実施の形態に従うメモリ
アクセス手順のフローチャートである。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 少なくともシングル・チップ・コンピュ
    ータ・システムをブートアップするためのブートアップ
    ・コードを格納しているリードオンリメモリ（ＲＯＭ）
    と、 専用処理タスクを実行するための複数の専用コプロセッ
    サと、 プログラム・コードの実行を含む汎用処理を実行するた
    めの中央処理装置（ＣＰＵ）と、 前記ＣＰＵ及び前記コプロセッサ間、あるいは前記コプ
    ロセッサ間にてデータ及び制御信号を転送するための１
    つ以上の内部プロセッサ・バスと、 前記シングル・チップ・コンピュータ・システムを外部
    共通共有メモリに接続するためのメモリ・インターフェ
    ースと、 前記ＣＰＵ及び前記メモリ・インターフェース間にてデ
    ータ及び制御信号を転送するためのメインＣＰＵバスと
    を備える、シングル・チップ・コンピュータ・システ
    ム。
  2. 【請求項２】 請求項１に記載のシングル・チップ・コ
    ンピュータ・システムにおいて、前記専用コプロセッサ
    は、表示されるべきグラフィカル・オブジェクト上で幾
    何変換を実行するためのグラフィックス幾何コプロセッ
    サを備える、シングル・チップ・コンピュータ・システ
    ム。
  3. 【請求項３】 請求項２に記載のシングル・チップ・コ
    ンピュータ・システムにおいて、前記専用コプロセッサ
    はさらに、前記グラフィックス幾何コプロセッサからの
    転送グラフィカル・オブジェクトを受けとると共に表示
    用の前記転送グラフィカル・オブジェクトをレンダリン
    グするためのグラフィックス・レンダリング・コプロセ
    ッサを備える、シングル・チップ・コンピュータ・シス
    テム。
  4. 【請求項４】 請求項１に記載のシングル・チップ・コ
    ンピュータ・システムにおいて、前記専用コプロセッサ
    は、ビデオイメージを生成するためのＭＰＥＧコプロセ
    ッサを備える、シングル・チップ・コンピュータ・シス
    テム。
  5. 【請求項５】 請求項４に記載のシングル・チップ・コ
    ンピュータ・システムにおいて、前記専用コプロセッサ
    はさらに、 表示されるべきグラフィカル・オブジェクト上で幾何変
    換を実行するためのグラフィックス幾何コプロセッサ、 前記グラフィックス幾何コプロセッサからの転送グラフ
    ィカル・オブジェクトを受けとると共に表示用の前記転
    送グラフィカル・オブジェクトをレンダリングするため
    のグラフィックス・レンダリング・コプロセッサを備え
    る、シングル・チップ・コンピュータ・システム。
  6. 【請求項６】 請求項５に記載のシングル・チップ・コ
    ンピュータ・システムはさらに、 グラフィカル・イメージ及びビデオ・イメージを表示す
    るためにディスプレイ装置を制御するためのディスプレ
    イ制御装置、 前記グラフィックス・レンダリング・コプロセッサ及び
    前記メモリ・インターフェースを機能的に接続するグラ
    フィックス・バス、 前記メモリ・インターフェースを前記ＭＰＥＧコプロセ
    ッサ及び前記ディスプレイ制御装置に対して機能的に接
    続するビデオ・バスとを備える、シングル・チップ・コ
    ンピュータ・システム。
  7. 【請求項７】 請求項６に記載のシングル・チップ・コ
    ンピュータ・システムにおいて、前記１つ以上の内部プ
    ロセッサ・バスは、 前記ＣＰＵ、前記ＭＰＥＧコプロセッサ及び前記グラフ
    ィックス・レンダリング・コプロセッサを機能的に接続
    する入力／出力（Ｉ／Ｏ）バスを備える、シングル・チ
    ップ・コンピュータ・システム。
  8. 【請求項８】 請求項７に記載のシングル・チップ・コ
    ンピュータ・システムにおいて、前記１つ以上の内部プ
    ロセッサ・バスは、 前記ＣＰＵ及び前記グラフィックス幾何コプロセッサを
    機能的に接続するコプロセッサ・バスを備える、シング
    ル・チップ・コンピュータ・システム。
  9. 【請求項９】 請求項８に記載のシングル・チップ・コ
    ンピュータ・システムはさらに、 周辺ドライブ装置からデータを受け取るためのストリー
    ムインターフェース、 前記受取データを前記Ｉ／Ｏバス及び前記メインＣＰＵ
    バスの少なくとも一方に供給するためのストリーム・バ
    スを備える、シングル・チップ・コンピュータ・システ
    ム。
  10. 【請求項１０】請求項６に記載のシングル・チップ・コ
    ンピュータ・システムはさらに、前記シングル・チップ
    ・コンピュータ・システムを前記外部共通共有メモリに
    接続するための補助メモリインターフェースを備え、 前記メインＣＰＵバスは、前記ＣＰＵと、前記メモリ・
    インターフェース及び前記補助メモリ・インターフェー
    スの少なくとも一方との間においてデータ及び制御信号
    を転送する、シングル・チップ・コンピュータ・システ
    ム。
  11. 【請求項１１】請求項１０に記載のシングル・チップ・
    コンピュータ・システムにおいて、 前記外部共通共有メモリは第１メモリ装置及び第２メモ
    リ装置を備え、 前記メモリインターフェースは、前記第１メモリ装置に
    アクセスし、前記補助メモリインターフェースは前記第
    ２メモリ装置にアクセスする、シングル・チップ・コン
    ピュータ・システム。
  12. 【請求項１２】請求項６に記載のシングル・チップ・コ
    ンピュータ・システムはさらに、 前記ＭＰＥＧコプロセッサを外部スピーカに機能的に接
    続するためのオーディオ・ディジタル−アナログ変換器
    （ＤＡＣ）インターフェース、 前記ディスプレイ制御装置及び外部ディスプレイ装置間
    において機能的に接続されていると共に、前記外部ディ
    スプレイ装置に対してイメージ表示情報を適当なアナロ
    グ形式で供給するためのビデオＤＡＣ ＰＡＬ／ＮＴＳ
    Ｃエンコーダとを備える、シングル・チップ・コンピュ
    ータ・システム。
  13. 【請求項１３】プログラム・コード及びデータの認証さ
    れていない複製を防止するために暗号化プログラム・コ
    ード及びデータを使用するシングル・チップ・コンピュ
    ータ・システムであって、 少なくともシングル・チップ・コンピュータ・システム
    をブートアップするためのブートアップ・コード及び非
    公開暗号鍵を格納している内部リードオンリメモリ（Ｒ
    ＯＭ）と、 プログラム・コードの実行を含む汎用処理を実行するた
    めの中央処理装置（ＣＰＵ）と、 前記シングル・チップ・コンピュータ・システムを外部
    共通共有メモリに接続し、且つ、前記内部ＲＯＭ内に格
    納されている非公開暗号鍵に基づいて前記外部共通共有
    メモリに格納されるべきデータを暗号化すると共に前記
    外部共通共有メモリから引き出されたデータを解読する
    ための暗号化／解読装置を有するメモリインターフェー
    スと、 前記ＣＰＵ及び前記メモリ・インターフェース間にてデ
    ータ及び制御信号を転送するためのメインＣＰＵバスと
    を備える、シングル・チップ・コンピュータ・システ
    ム。
  14. 【請求項１４】請求項１３に記載のシングル・チップ・
    コンピュータ・システムはさらに、 専用処理タスクを実行するための複数の専用コプロセッ
    サと、 プログラム・コードの実行を含む汎用処理を実行するた
    めの中央処理装置（ＣＰＵ）とを備える、シングル・チ
    ップ・コンピュータ・システム。、
  15. 【請求項１５】請求項１４に記載のシングル・チップ・
    コンピュータ・システムはさらに、 周辺ドライブ装置から暗号化データを受け取るためのス
    トリーム・インターフェース、 前記内部ＲＯＭ内に格納されている非公開暗号鍵に基づ
    き前記周辺ドライブ装置からの前記暗号化データを解読
    する解読装置とを備える、シングル・チップ・コンピュ
    ータ・システム。
  16. 【請求項１６】請求項１４に記載のシングル・チップ・
    コンピュータ・システムにおいて、 前記専用コプロセッサは、ビデオイメージを生成するた
    めのＭＰＥＧコプロセッサ、表示されるべきグラフィカ
    ル・オブジェクト上で幾何変換を実行するためのグラフ
    ィックス幾何コプロセッサ、前記グラフィックス幾何コ
    プロセッサからの転送グラフィカル・オブジェクトを受
    けとると共に表示用の前記転送グラフィカル・オブジェ
    クトをレンダリングするためのグラフィックス・レンダ
    リング・コプロセッサとを有し、 前記シングル・チップ・コンピュータ・システムはさら
    に、 グラフィカル・イメージ及びビデオイメージを表示する
    ためにディスプレイ装置を制御するためのディスプレイ
    制御装置、 前記グラフィックス・レンダリング・コプロセッサ及び
    前記メモリ・インターフェースを機能的に接続するグラ
    フィックス・バス、 前記メモリ・インターフェースを前記ＭＰＥＧコプロセ
    ッサ及び前記ディスプレイ制御装置に機能的に接続する
    ビデオ・バスとを備える、シングル・チップ・コンピュ
    ータ・システム。
  17. 【請求項１７】請求項１６に記載のシングル・チップ・
    コンピュータ・システムはさらに、 前記ＣＰＵ、前記ＭＰＥＧコプロセッサ及び前記グラフ
    ィックス・レンダリング・コプロセッサを機能的に接続
    する入力／出力（Ｉ／Ｏ）バスを備える、シングル・チ
    ップ・コンピュータ・システム。
  18. 【請求項１８】外部データ記憶装置に接続されていると
    共に少なくともブートアップ・プログラム・コード及び
    非公開暗号鍵を格納している内部コード・リードオンリ
    メモリ（ＲＯＭ）を備えるシングル・チップ・コンピュ
    ータ・システムを安全にブートアップするための方法で
    あって、 （ａ）前記内部コードＲＯＭからの前記ブートアップ・
    プログラム・コードを実行することにより前記シングル
    ・チップ・コンピュータ・システムのブートアップ・シ
    ーケンスを開始するステップ、 （ｂ）前記シングル・チップ・コンピュータ・システム
    にて前記外部記憶装置から更なる暗号化プログラム・コ
    ードを引き出すステップ、 （ｃ）前記シングル・チップ・コンピュータ内にて、前
    記内部コードＲＯＭ内に格納されている前記非公開暗号
    鍵を使用して前記引き出された暗号化プログラムを解読
    するステップとを備える、方法。
  19. 【請求項１９】請求項１８に記載の方法において、前記
    シングル・チップ・コンピュータ・システム外部にある
    前記プログラム・コードは暗号化されており、前記シン
    グル・チップ・コンピュータ・システム内部にある前記
    プログラム・コードは適当な実行のために解読されてい
    る、方法。
  20. 【請求項２０】請求項１８に記載の方法において、前記
    プログラム・コードは暗号化されていると共に前記プロ
    グラム・コードを解読するために用いられる前記非公開
    暗号鍵は前記シングル・チップ・コンピュータ・システ
    ム内に保持されているので、前記プログラムの不正な複
    製が防止される、方法。
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