CN114071206B - 影像处理装置 - Google Patents

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Abstract

一种影像处理装置包括可协作的多个系统单芯片。该装置包括第一系统单芯片、外部电路与第二系统单芯片。外部电路不包含于任一系统单芯片。第一系统单芯片包括：数据分流电路，将输入影像数据分成第一输入部分与第二输入部分；第一影像处理电路，处理第一输入部分以产生第一输出部分；与传送电路，输出第二输入部分经由外部电路至第二系统单芯片。第二系统单芯片包括：接收电路，经由外部电路接收第二输入部分；以及第二影像处理电路，处理第二输入部分以产生第二输出部分。第一和第二输出部分的组合指出一单位时间数据量大于任一影像处理电路的单位时间数据量处理能力。此外，第一和第二系统单芯片各包括一处理器，两处理器也进行协作。

Description

影像处理装置
技术领域
本发明涉及影像处理装置，尤其是涉及包括可协同运作的多个系统单芯片的影像处理装置。
背景技术
系统单芯片(System on a Chip,SoC)设计是指将一个终端产品(或称系统)的主要功能整合进单一芯片，此单一芯片被称为系统单芯片。
低运算能力(low arithmetic capability)的系统单芯片通常用于较低阶的电子产品(例如：分辨率为1920×1080的电视)，而高运算能力的系统单芯片通常用于较高阶的电子产品(例如：分辨率为3840×1920的电视)。考虑到不同运算能力的多种系统单芯片的总研发制造成本一定高于所述多种系统单芯片的任一个的研发制造成本，以及考虑到高运算能力的系统单芯片用于低阶电子产品不符成本效益，本产业需要一种技术能够通过多个低运算能力的系统单芯片的组合来实现高运算能力，从而弹性地将单个低运算能力的系统单芯片用于低阶电子产品，以及将多个低运算能力的系统单芯片的组合用于高阶电子产品。
已知的多核(multi-core)与多丛集(multi-cluster)技术包括通用中断控制器(Generic Interrupt Controller,GIC)、一致性网状网络(Coherent Mesh Network,CMN)技术以及缓存相干互连架构加速器(Cache Coherent Interconnect for Accelerators,CCIX)技术。上述技术并非着眼于不同系统单芯片的协同运作。
发明内容
本发明的目的之一在于提供一种影像处理装置包括可协同运作的多个系统单芯片(System on a Chip,SoC)，以实现更高的影像处理效能。
本发明的影像处理装置的一实施例包括一第一系统单芯片、一外部电路、另一外部电路与一第二系统单芯片。所述第一系统单芯片包括一第一处理器协作区与一第一影像电路协作区。所述第一处理器协作区包括一第一处理器与一第一传收器。所述第一影像电路协作区包括一数据分流电路、一第一影像处理电路与一传送电路。所述数据分流电路用来将输入影像数据分成多个输入部分，所述多个输入部分包括一第一输入部分与一第二输入部分。所述第一影像处理电路耦接所述数据分流电路，用来接收并处理所述第一输入部分，以产生输出影像数据的多个输出部分的一第一输出部分。所述传送电路耦接所述数据分流电路，用来接收所述第二输入部分，以输出所述第二输入部分经由所述外部电路至所述第二系统单芯片。所述外部电路与所述另一外部电路的每一个不包含于所述第一系统单芯片与所述第二系统单芯片的任一个中。所述第二系统单芯片包括一第二处理器协作区与一第二影像电路协作区。所述第二处理器协作区包括一第二传收器与一第二处理器，所述第二处理器经由所述第二传收器、所述另一外部电路与所述第一传收器与所述第一处理器协作。所述第二影像电路协作区包括一接收电路与一第二影像处理电路。所述接收电路用来经由所述外部电路接收所述第二输入部分。所述第二影像处理电路耦接所述接收电路，用来接收并处理所述第二输入部分，以产生所述输出影像数据的所述多个输出部分的一第二输出部分，其中所述第一输出部分与所述第二输出部分的一组合指出一输出影像尺寸与一输出帧率，所述输出影像尺寸与所述输出帧率所共同决定的一单位时间数据量大于所述第一影像处理电路的一单位时间数据量处理能力，也大于所述第二影像处理电路的一单位时间数据量处理能力。
关于本发明的技术特征、具体操作与技术效果，将结合附图以优选实施例的方式详细说明如下。
附图说明
图1示出本发明的影像处理装置的一实施例；
图2示出图1的第一系统单芯片与第二系统单芯片的一实施例；
图3示出图1的第一系统单芯片与第二系统单芯片的另一实施例；
图4示出一影像处理管路可作为图3的第一/第二影像处理管路的一实施例；
图5示出图1的第一系统单芯片与第二系统单芯片的又一实施例；
图6示出本发明的数据处理装置的一实施例；
图7示出图6的第一系统单芯片与第二系统单芯片的一实施例；
图8示出图6的第一系统单芯片与第二系统单芯片的协作示例；
图9示出图6的第一系统单芯片与第二系统单芯片的另一实施例；
图10示出本发明的图形处理装置的一实施例；
图11示出图10的第一系统单芯片与第二系统单芯片的一实施例；
图12示出图11之一示范性具体操作的示意图；以及
图13示出图11的另一示范性具体操作的示意图。
具体实施方式
本发明揭示一种影像处理装置、一种数据处理装置与一种图形处理装置，每种装置包括可协同运作的多个系统单芯片(System on a Chip,SoC)，以实现更高的处理效能。为帮助理解，以下说明包括多个实施例、示例与示例性具体操作，所述说明非用来限制本发明的实施范围。
图1示出本发明的影像处理装置的一实施例。图1的影像处理装置100包括一第一系统单芯片110、一第二系统单芯片120以及一外部电路130。第一系统单芯片110作为一主要系统单芯片，第二系统单芯片120作为一效能增强系统单芯片(performance-enhancingSoC)，它们具有相同或不同的电路配置(circuit configuration)；然而，基于具体操作需求，第一系统单芯片110及/或第二系统单芯片120中的某些电路可能无实质作用。外部电路130不包含于第一系统单芯片110与第二系统单芯片120的任一个中。举例而言，若第一系统单芯片110与第二系统单芯片120均为已封装芯片(packaged chips)设于一电路板(例如：印刷电路板)上，外部电路130会是/包括所述电路板的信号传输线路。另外举例而言，若第一系统单芯片110与第二系统单芯片120均为未封装裸晶(non-packaged dies)包含于一半导体封装，外部电路130会包含于所述半导体封装，并根据所述半导体封装的型态(例如：打线封装、覆晶封装等等)而包括下列至少其中之一：至少一连接垫；至少一连接线；至少一金属球；以及至少一线路位于一基板的表面或包含于所述基板。
图2示出图1的第一系统单芯片110与第二系统单芯片120的一实施例。如图2所示，第一系统单芯片110包括一数据分流电路112、一第一影像处理电路114以及一传送电路116，第二系统单芯片120包括一接收电路122以及一第二影像处理电路124。第一系统单芯片110与第二系统单芯片120的每一个用来处理输入影像数据的一部分，以在不超出处理能力的前提下，通过协作达到更高的影像处理效能。第一系统单芯片110与第二系统单芯片120的各电路说明如下。
请参阅图1-图2。数据分流电路112用来将所述输入影像数据分成N个输入部分，其包括一第一输入部分与一第二输入部分，以供第一影像处理电路114与第二影像处理电路124分别处理，其中所述N为大于1的整数，其也表示影像处理装置100包括N个可协同运作的系统单芯片。在一示例性具体操作中，数据分流电路112通过计算一水平影像线的已接收的水平像素的数目来判断一目前接收的水平像素的水平位置，从而将所述输入影像数据分成左半边画面的数据与右半边画面的数据(当N＝2)，或将所述输入影像数据分成更多个部分(当N>2)，上述数据分流作法可通过已知技术来实现。在一示例性具体操作中，所述N为2，第一影像处理电路114与第二影像处理电路124的每一个的处理能力所表明的影像尺寸与帧率(frame rate)分别为7680像素×4320像素与60Hz(简称8K4K60Hz)，或是所述影像尺寸与帧率的均等(例如：后述的4K4K120Hz)，所述输入影像数据的分流情形为下列其中之一：
(1)所述输入影像数据的尺寸与帧率为8K4K60Hz。所述第一输入部分为所述输入影像数据所对应的左半边画面的数据，其尺寸与帧率分别为3840像素×4320像素与60Hz(简称4K4K60Hz)。所述第二输入部分为所述输入影像数据所对应的右半边画面的数据，其尺寸与帧率也是4K4K60Hz。
(2)所述输入影像数据的尺寸与帧率为8K4K60Hz。所述第一输入部分为所述输入影像数据所对应的左半边画面的数据以及一部分的右半边画面的数据，所述第一输入部分的尺寸与帧率分别为(3840+n)像素×4320像素与60Hz(简称(4K+n)4K60Hz)。所述第二输入部分为所述输入影像数据所对应的右半边画面的数据以及一部分的左半边画面的数据，所述第二输入部分的尺寸与帧率也是(4K+n)4K60Hz。此情形下，所述第一输入部分的右半边画面的数据与所述第二输入部分的左半边画面的数据通常是毗邻所述左右两半画面的衔接处的数据，用来给第一影像处理电路114与第二影像处理电路124参考，以帮助处理后的左右两半画面无缝地衔接。
(3)所述输入影像数据的尺寸与帧率分别为3840像素×2160像素与120Hz(简称4K2K120Hz)。所述第一输入部分为所述输入影像数据所对应的左半边画面的数据，其尺寸与帧率分别为1920像素×2160像素与120Hz(简称2K2K120Hz)。所述第二输入部分为所述输入影像数据所对应的右半边画面的数据，其尺寸与帧率也是2K2K120Hz。
(4)所述输入影像数据的尺寸与帧率为4K2K120Hz。所述第一输入部分为所述输入影像数据所对应的左半边画面的数据以及一部分的右半边画面的数据，所述第一输入部分的尺寸与帧率分别为(1920+n)像素×2160像素与120Hz(简称(2K+n)2K120Hz)。所述第二输入部分为所述输入影像数据所对应的右半边画面的数据以及一部分的左半边画面的数据，所述第二输入部分的尺寸与帧率也是(2K+n)2K120Hz。此情形下，所述第一输入部分的右半边画面的数据与所述第二输入部分的左半边画面的数据通常是毗邻所述左右两半画面的衔接处的数据，用来给第一影像处理电路114与第二影像处理电路124参考，以帮助处理后的左右两半画面无缝地衔接。
请参阅图1-图2。传送电路116耦接数据分流电路112，用来接收所述第二输入部分，以输出所述第二输入部分经由外部电路130至第二系统单芯片120。接收电路122耦接外部电路130，用来接收所述第二输入部分，以转传所述第二输入部分给第二影像处理电路124。在一示例性具体操作中，传送电路116与接收电路122之间的传输是基于一已知或自行开发的信号传输标准(signaling standard)(例如：V-by-One HS标准或HDMI标准)，而第一系统单芯片110内的传输与第二系统单芯片120内的传输都不用也不是基于所述信号传输标准，所述信号传输标准所支持的最大数据传输率通常不小于第二系统单芯片120的影像数据处理能力。在一示例性具体操作中，第一系统单芯片110包括一第一加密电路(未示出)，用来于输出所述第二输入部分经由外部电路130至接收电路122前，加密所述第二输入部分；第二系统单芯片120包括一第二解密电路(未示出)，用来在收到所述第二输入部分后，解密所述第二输入部分。在一示例性具体操作中，若第一系统单芯片110有需要从第二系统单芯片120接收数据，第一系统单芯片110包括一第一传收电路(例如：图3的第一传收电路310)；若从第二系统单芯片120接收的数据是加密过的，第一系统单芯片110包括一第一解密电路(未示出)以解密第二系统单芯片120的数据；在本示例性具体操作中，若第二系统单芯片120能够输出数据给第一系统单芯片110，第二系统单芯片120包括一第二传收电路(例如：图3的第二传收电路320)，第二系统单芯片120可根据实施需求包括一第二加密电路(未示出)，所述第二加密电路在所述第二传收电路输出数据给所述第一传收电路前，加密所述数据。上述加密电路与解密电路可通过已知或自行开发的技术(例如：高清数字元内容保护(High-Bandwidth Digital Content Protection,HDCP))来实现。
请参阅图1-图2。第一影像处理电路114耦接数据分流电路112，用来接收并处理所述第一输入部分，以产生输出影像数据的多个输出部分的一第一输出部分给一后端电路(例如：面板控制电路)。第二影像处理电路124耦接接收电路122，用来接收并处理所述第二输入部分，以产生所述输出影像数据的所述多个输出部分的一第二输出部分给所述后端电路。举例而言，在前述情形(1)或(2)的情形下，当所述第一/第二输出部分的尺寸与帧率分别为3840像素×4320像素与120Hz(简称4K4K120Hz)时，第一影像处理电路114/第二影像处理电路124包括一已知或自行开发的帧率转换(frame rate conversion,FRC)电路(例如：图4的FRC电路420)，所述FRC电路用来将所述第一/第二输入部分的输入帧率(60Hz)转换为所述第一/第二输出部分的输出帧率(120Hz)，在所述输出帧率分之一(1/120Hz)的时间内，所述第一输出部分与所述第二输出部分构成一完整图帧。另外举例而言，在前述情形(3)或(4)的情形下，当所述第一/第二输出部分的尺寸与帧率为4K4K120Hz时，第一影像处理电路114/第二影像处理电路124包括一已知或自行开发的缩放器(scaler)(例如：图4的缩放器430)，用来将所述第一/第二输入部分的尺寸(1920像素×2160像素，或(1920+n)像素×2160像素)缩放成所述第一/第二输出部分的尺寸(3840像素×4320像素)，在所述第一/第二输出部分的帧率分之一(1/120Hz)的时间内，所述第一输出部分与所述第二输出部分构成一完整图帧。另外，根据实施需求，第一影像处理电路114可输出所述第一输出部分的至少一部分经由传送电路116与接收电路122给第二影像处理电路124，及/或第二影像处理电路124输出所述第二输出部分的至少一部分经由前述第二传收电路与第一传收电路给第一影像处理电路114；举例而言，二影像处理电路可交换待送给一面板以显示的数据，并加以处理，以满足所述面板的特殊需求。
值得注意的是，前述第一输出部分与第二输出部分的组合(例如：前述情形(1)～(4)的任一种情形下，左半边画面(4K4K120Hz)与右半边画面(4K4K120Hz)的组合(8K4K120Hz))指出一输出影像的尺寸与帧率，所述输出影像的尺寸与帧率所共同决定的一单位时间(per unit time)数据量(亦即：输出所述输出影像的数据传输率)大于第一影像处理电路114的一单位时间数据量处理能力(例如：4K4K120Hz)，也大于第二影像处理电路124的一单位时间数据量处理能力(例如：4K4K120Hz)。换言之，第一系统单芯片110与第二系统单芯片120的组合所达到的处理效能高于所述二颗系统单芯片的任一颗的处理效能。
图3示出图1的第一系统单芯片110与第二系统单芯片120的另一实施例，尤其示出第一影像处理电路114与第二影像处理电路124的一实施例。根据图3，第二系统单芯片120的电路配置与第一系统单芯片110相同，因此，第一系统单芯片110包括一第一传收电路310，第二系统单芯片120包括一第二传收电路320，第二系统单芯片120还包括另一数据分流电路330对应数据分流电路112，但数据分流电路330在此无实质作用而可被禁能或省略；另外，第一影像处理电路114与第二影像处理电路124具有相同的电路配置，其中部分电路可能无实质作用而可被禁能或省略。第一影像处理电路114包括一第一延迟电路1142、一第一选择电路1144与一第一影像处理管路(image processing pipeline)1146；第二影像处理电路124包括一第二延迟电路1242、一第二选择电路1244与一第二影像处理管路1246。值得注意的是，若所述输入影像数据是/包括编码数据，第一影像处理电路114/第二影像处理电路124可进一步包括一译码器(未示出)，以译码所述编码数据，以便第一影像处理管路1146/第二影像处理管路1246处理所述译码数据。
请参阅图3。考虑到数据分流电路112输出所述第一输入部分至第一影像处理电路114的路径通常短于数据分流电路112输出所述第二输入部分至第二影像处理电路124的路径，第一延迟电路1142用来接收并延迟所述第一输入部分，以使第一影像处理电路114接收所述第一输入部分的时间与第二影像处理电路124接收所述第二输入部分的时间实质同步，实质同步是指上述接收时间的差异小于一预定阈值，而可忽略。第一选择电路1144耦接于第一延迟电路1142与第一影像处理管路1146之间，并耦接第一传收电路310(如图3的短折虚线所示)；第一选择电路1144用来从第一延迟电路1142接收所述第一输入部分，以输出所述第一输入部分至第一影像处理管路1146。第一影像处理管路1146耦接第一选择电路1144，用来接收并处理所述第一输入部分，以产生前述第一输出部分。
请参阅图3。第二延迟电路1242耦接数据分流电路330(如图3的短折虚线所示)，但在此无实质作用。第二选择电路1244耦接第二延迟电路1242(如图3的短折虚线所示)，并耦接于第二传收电路320与第二影像处理管路1246之间；第二选择电路1244用来从第二传收电路320接收所述第二输入部分，以输出所述第二输入部分至第二影像处理管路1246。第二影像处理管路1246耦接第二选择电路1244，用来接收并处理所述第二输入部分，以产生前述第二输出部分。
请参阅图3。在一示例性具体操作中，第一影像处理管路1146与所述第二影像处理管路1246交换一或多个同步信号(例如：至少一水平同步信号及/或至少一垂直同步信号)，以实质同步所述第一输出部分与所述第二输出部分。在一示例性具体操作中，第一影像处理管路1146与所述第二影像处理管路1246之间设有一专用线路(未示出)以单向地或双向地做信号传输，其中所述专用线路位于所述第一和第二系统单芯片之间的部分是包含于外部电路130；本领域具有通常知识者可参阅本申请图5的第一传收器525、外部电路570与第二传收器555及其相关说明，以了解如何实施所述专用线路。关于第一影像处理管路1146与所述第二影像处理管路1246之间的传输可能会有多种作法包括：
(1)利用前述专用线路以实现第一影像处理管路1146与所述第二影像处理管路1246之间的传输。任一影像处理电路可按所述输入影像数据的时序安排，接收/存取另一影像处理电路传来的数据，以及将来自数据分流电路112的数据处理后输出，上述数据在被输出至影像处理电路前，可暂存于缓冲器(未示出)中；
(2)利用的既有路径(亦即：第一传收电路310、外部电路130与第二传收电路320)来实现第一影像处理管路1146与所述第二影像处理管路1246之间的传输。若同一时间所述既有路径只能用于传送或接收，每一系统单芯片可使用一已知或自行开发的仲裁器(未示出)按所述输入影像数据的时序安排来决定传送与接收的时机；若同一时间所述既有路径能够用于传送与接收，任一系统单芯片可将接收数据暂存于缓冲器(未示出)，所述系统单芯片的影像处理电路可按所述输入影像数据的时序安排，接收/存取所述缓冲器中的接收数据，以及将来自数据分流电路112的数据处理后输出。
图4示出一影像处理管路400可作为第一影像处理管路1146与第二影像处理管路1246的任一个的实施例。影像处理管路400包括：一已知或自行开发的影像特性调整电路410，用来调整影像的特性像是亮度、对比度、彩度等等；一已知或自行开发的帧率转换电路420；以及一已知或自行开发的缩放器430。影像处理管路400的各电路的位置顺序根据实施需求而定；另外，影像处理管路400可包括更多电路(例如：已知或自行开发的面板时序转换器)或是省略某些用不到的电路。
图5示出图1的第一系统单芯片110与第二系统单芯片120的又一实施例。本实施例中，第一系统单芯片110与第二系统单芯片120分别为一第一电视系统单芯片与一第二电视系统单芯片，用来将各种输入视频数据转换成电视面板可显示的视频数据；第一系统单芯片110进一步包括一第一系统总线510、一第一处理器520(例如：中央处理器(CentralProcessing Unit,CPU)或图形处理器(Graphics Processing Unit,GPU))、一第一传收器525与其它电路530(例如：网络电路、USB电路、音频电路、储存电路等等)；第二系统单芯片120进一步包括一第二系统总线540、一第二处理器550、一第二传收器555与其它电路560。第一处理器520与第二处理器550经由第一传收器525、外部电路570与第二传收器555达成协作，所述协作的细节与变化见于本申请图6-13的实施例的说明；值得注意的是，根据实施需求，上述外部电路570可与外部电路130整合在一起，此时第一系统单芯片110与第二系统单芯片120的每一个可包括一存取电路(如图9所示)用来控制数据的去向(destination)；另外值得注意的是，在实施效能可接受的前提下，第一传收器525可与传送电路116整合在一起，第二传收器555可与接收电路122整合在一起，整合之后的数据传输管理可由一已知或自行开发的仲裁器来负责。另外，第一影像处理电路114经由第一系统总线510与第一处理器520通信以利用第一处理器520的运算资源或是被第一处理器520控制；第二影像处理电路124经由第二系统总线540与所述第二处理器550通信以利用第二处理器550的运算资源或是被第二处理器550控制。第一系统单芯片110与第二系统单芯片120的每一个可单独用于较低阶的电视产品(例如：4K电视)，所述第一和第二系统单芯片也可通过协作，用于较高阶的电视产品(例如：8K电视)。
图6示出本发明的数据处理装置的一实施例。图6的数据处理装置600包括一第一系统单芯片610、一第二系统单芯片620以及一外部电路630。第一系统单芯片610作为一主要系统单芯片，第二系统单芯片620作为一效能增强系统单芯片，它们具有相同或不同的电路配置；然而，基于具体操作需求，第一系统单芯片610及/或第二系统单芯片620中的某些电路可能无实质作用。外部电路630不包含于第一系统单芯片610与第二系统单芯片620的任一个中。举例而言，若第一系统单芯片610与第二系统单芯片620均为已封装芯片设于一电路板(例如：印刷电路板)上，外部电路630会是/包括所述电路板的信号传输线路。另外举例而言，若第一系统单芯片610与第二系统单芯片620均为未封装裸晶包含于一半导体封装，外部电路630会包含于所述半导体封装，并根据所述半导体封装的型态(例如：打线封装、覆晶封装等等)而包括下列至少其中之一：至少一连接垫；至少一连接线；至少一金属球；以及至少一线路位于一基板的表面或包含于所述基板。
图7示出图6的第一系统单芯片610与第二系统单芯片620的一实施例。如图7所示，第一系统单芯片610包括一第一CPU 612与一第一传收电路614，第二系统单芯片620包括一第二CPU 622与一第二传收电路624。第一系统单芯片610与第二系统单芯片620的每一个用来处理待处理数据的一部分，以在不超出处理能力的前提下，通过协作达到更高的数据处理效能。第一系统单芯片610与第二系统单芯片620的各电路说明如下。
请参阅图6-图7。第一CPU 612用来在一加强处理模式下(亦即：当第一系统单芯片610与第二系统单芯片620同时运作时)，依据所述待处理数据本身或其相关信息，将所述待处理数据分成多个输入部分包括一第一输入部分与一第二输入部分；第一CPU 612还用来在所述加强处理模式下，取得并处理所述第一输入部分以产生并输出第一输出数据。举例而言，第一系统单芯片610的至少一部分运作于开放执行环境(Rich ExecutionEnvironment,REE)；第二系统单芯片620的全部运作于可信执行环境(Trust ExecutionEnvironment,TEE)；所述第一输入部分是非敏感数据例如通用操作系统(例如：开源操作系统)的系统运行数据；所述第二输入部分是敏感数据例如下列至少其中之一：待验证数据(例如：身份识别数据像是指纹数据、个人身份标识符(personal identification number,PIN)、付款信息等等)；机密(confidential/secret)数据(例如：私钥(private key)、凭证(certificate)等等)；以及受保护数据(例如：数字版权管理(DRM)数据像是加密过的压缩视频数据)。上述例子中，所述第二输入部分的敏感数据是通过外部电路630以从第一系统单芯片610传送至第二系统单芯片620，因此，若经由外部电路630(例如：电路板上的线路)传送的数据较容易被窃取，第一系统单芯片610与第二系统单芯片620之间的通讯通常须符合一安全传输规范(例如：数字传输内容保护(Digital Transmission ContentProtection,DTCP))；若经由外部电路630(例如：一半导体封装内的焊垫、焊球等)传送的数据较不易被窃取，第一系统单芯片610与第二系统单芯片620之间的通讯不一定要符合所述安全传输规范。另外举例而言，第一系统单芯片610包括两部分分别运作于REE与TEE，所述第一输入部分是非敏感数据及/或敏感数据，由于所述两部分之间的数据传输是同一系统单芯片内的数据传输，通常无需符合前述安全传输规范。
请参阅图6-图7。第一传收电路614耦接第一CPU 612，用来在所述加强处理模式下，从第一CPU 612或一内存(例如：图9的系统内存920)取得所述第二输入部分，以传送所述第二输入部分经由外部电路630至第二系统单芯片620，第一传收电路614还用来在所述加强处理模式下，经由外部电路630接收第二系统单芯片620的第二输出数据，以转传所述第二输出数据。第二传收电路624用来在所述加强处理模式下，经由外部电路630接收所述第二输入部分，以及输出所述第二输出数据经由外部电路630至第一系统单芯片610。第二CPU 622用来在所述加强处理模式下，从第二传收电路624接收所述第二输入部分，处理所述第二输入部分以产生所述第二输出数据，从而输出所述第二输出数据至第二传收电路624。
请参阅图6-图7。在一示例性具体操作中，第一CPU 612包括一第一高速缓存6122，第二CPU 622包括一第二高速缓存6222；当第一CPU 612处理所述第一输入部分时，第一CPU612使用第一高速缓存6122储存相关于该所述第一输入部分的第一缓存数据(例如：待处理数据或已处理数据)；当第二CPU 622处理所述第二输入部分时，第二CPU 622使用第二高速缓存6222储存相关于所述第二输入部分的第二缓存数据(例如：待处理数据或已处理数据)；所述第一缓存数据与所述第二缓存数据不一致(incoherent)，换言之，第一CPU 612无需在意第二CPU 622处理所述第二输入部分的进度，第二CPU 622也无需在意第一CPU 612处理所述第一输入部分的进度，第一高速缓存6122的储存数据与第二高速缓存6222的储存数据无需一致，此点与现有技术(例如：CCIX)有别。
为帮助了解，以下举一示例性具体操作。第一系统单芯片610与第二系统单芯片620协作以处理网络视频串流如图8所示。图8示出下述几个处理阶段：
(1)S810：第一系统单芯片610将网络视频串流服务的登入数据(亦即：敏感数据)输出至第二系统单芯片620。
(2)S820：第二系统单芯片620处理用户帐户信息并进行验证。
(3)S830：第二系统单芯片620处理DRM相关事宜。
(4)S840：第一系统单芯片610开始播放网络视频。
(5)S850：第一系统单芯片610从网络接收加密过的网络视频串流数据，再将加密过的网络视频串流数据(亦即：敏感数据)输出至第二系统单芯片620。
(6)S860：第二系统单芯片620解密所述加密过的网络视频串流数据。
(7)S870：第二系统单芯片620在DTCP保护下发送所述解密过的数据给第一系统单芯片610。
(8)S880：第一系统单芯片610通过安全显示路径输出视频数据。
由于本领域具有通常知识的技术人员能依据上述说明了解如何利用图6-图7的电路来实现图8的各阶段，冗余的说明在此省略。
图9示出图6的第一系统单芯片610与第二系统单芯片620的另一实施例。如图9所示，第一系统单芯片610除包括第一CPU 612与第一传收电路614外，还包括一第一系统总线910、一第一系统内存920(例如：DRAM)、一第一内存存取电路930、一第一加解密电路940与其它电路950(例如：网络电路、USB电路、音频电路、图形处理器等等)；第二系统单芯片620除包括第二CPU 622与第二传收电路624外，还包括一第二系统总线960、一第二系统内存970(例如：DRAM)、一第二内存存取电路980、一第二加解密电路990与其它电路995(例如：网络电路、USB电路、音频电路、图形处理器等等)。另外，第一CPU 612与第二CPU 622之间可选择性地设置一专用线路如图9的虚线所示，以便所述两CPUs单向地或双向地做信号传输(例如：中断要求(Interrupt Request,IRQ)的传输，及/或协同运作所需的控制信号/信息的传输)，其中所述专用线路位于所述二系统单芯片之间的部分是包含于外部电路630；若未设置所述专用线路，所述信号传输会是经由前述内存存取电路、加解密电路与传收电路等所构成的路径。
请参阅图6与图9。第一内存存取电路930是一已知或自行开发的电路，用来接收/转传第一CPU 612的指令或数据，并用来经由第一系统总线910存取第一系统内存920；第一CPU 612也可根据实施需求直接经由第一系统总线910存取第一系统内存920。第一加解密电路940是一已知或自行开发的电路，用来从第一内存存取电路930取得所述第二输入部分并加密，再提供所述加密过的第二输入部分给第一传收电路614以供其输出给第二传收电路624。第一加解密电路940还用来从所述第一传收电路614接收所述第二输出数据并解密，以输出解密过的所述第二输出数据给第一内存存取电路930。第二系统单芯片620的各电路的运作与上述第一系统单芯片610的各电路的运作相仿，重复及冗余的说明在此省略。在一示例性具体操作中，所述第二输入部分包括压缩数据，第二CPU 622用来解压缩所述压缩数据，以产生解压缩数据包含于所述第二输出数据。在一示例性具体操作中，所述第二输入部分包括音频数据，第二CPU 622用来对所述音频数据施以一等化(equalization)处理，以产生等化音频数据包含于所述第二输出数据。值得注意的是，上述加解密电路可根据实施需求被禁能或省略。
请参阅图6、图7、图9。在一示例性具体操作中，第一系统单芯片610与第二系统单芯片620的每一个为一电视系统单芯片。在一示例性具体操作中，第二系统单芯片620在所述加强处理模式下被致能，并于一正常处理模式下被禁能以减少功耗，各模式可依据下列至少其中之一而定：使用者设定；第一CPU 612的一目前效能指标；所述待处理数据的性质(例如：敏感性或独立性)。在一示例性具体操作中，所述第一输出数据与所述第二输出数据的组合指出一单位时间数据量，所述单位时间数据量大于第一CPU 612的单位时间数据量处理能力，也大于第二CPU 622的单位时间数据量处理能力，这表示数据处理装置600的处理能力优于第一系统单芯片610与第二系统单芯片620的任一个的处理能力。
图10示出本发明的图形处理装置的一实施例。图10的图形处理装置1000包括一第一系统单芯片1010、一第二系统单芯片1020以及一外部电路1030。第一系统单芯片1010作为一主要系统单芯片，第二系统单芯片1020作为一效能增强系统单芯片，它们具有相同或不同的电路配置；然而，基于具体操作需求，第一系统单芯片1010及/或第二系统单芯片1020中的某些电路可能无实质作用。外部电路1030不包含于第一系统单芯片1010与第二系统单芯片1020的任一个中。举例而言，若第一系统单芯片1010与第二系统单芯片1020均为已封装芯片设于一电路板(例如：印刷电路板)上，外部电路1030会是/包括所述电路板的信号传输线路。另外举例而言，若第一系统单芯片1010与第二系统单芯片1020均为未封装裸晶包含于一半导体封装，外部电路1030会包含于所述半导体封装，并根据所述半导体封装的型态(例如：打线封装、覆晶封装等等)而包括下列至少其中之一：至少一连接垫；至少一连接线；至少一金属球；以及至少一线路位于一基板的表面或包含于所述基板。
图11示出图10的第一系统单芯片1010与第二系统单芯片1020的一实施例。如图11所示，第一系统单芯片1010包括一第一GPU 1012以及一第一传收电路1014，第二系统单芯片1020包括一第二GPU 1022以及一第二传收电路1024。第一系统单芯片1010与第二系统单芯片1020的每一个用来处理待处理数据的一部分，以在不超出处理能力的前提下，通过协作达到更高的图形处理效能。第一系统单芯片1010与第二系统单芯片1020的各电路说明如下。
请参阅图10-图11。第一GPU 1012用来在一加强处理模式下(亦即：当第一系统单芯片1010与第二系统单芯片1020同时运作时)，将所述待处理数据分成多个输入部分，所述多个输入部分包括一第一输入部分与一第二输入部分；第一GPU 1012还用来在所述加强处理模式下，取得并处理所述第一输入部分以产生并输出第一输出数据。第一传收电路1014用来在所述加强处理模式下，从第一GPU 1012或从受控于第一GPU 1012的一内存存取电路(未示出)取得所述第二输入部分，以传送所述第二输入部分经由外部电路1030至第二系统单芯片1020；第一传收电路1014还用来在所述加强处理模式下，经由外部电路1030接收第二输出数据，以输出所述第二输出数据。第二传收电路1024用来在所述加强处理模式下，经由外部电路1030接收所述第二输入部分，以及传送所述第二输出数据经由外部电路1030至第一系统单芯片1010。第二GPU 1022用来在所述加强处理模式下，从第二传收电路1024接收所述第二输入部分，并处理所述第二输入部分以产生所述第二输出数据。第二GPU 1022还用来在所述加强处理模式下，输出所述第二输出数据至第二传收电路1024。
请参阅图10-图11。在一示例性具体操作中，第一GPU 1012包括一第一高速缓存1110，第二GPU 1022包括一第二高速缓存1120；当第一GPU 1012处理所述第一输入部分时，第一GPU 1012使用第一高速缓存1110储存相关于所述第一输入部分的第一缓存数据(例如：待处理数据或已处理数据)；当第二GPU 1022处理所述第二输入部分时，第二GPU 1022使用第二高速缓存1120储存相关于所述第二输入部分的第二缓存数据(例如：待处理数据或已处理数据)；所述第一缓存数据与所述第二缓存数据不一致，换言之，第一GPU 1012无需在意第二GPU 1022处理所述第二输入部分的进度，第二GPU 1022也无需在意第一GPU1012处理所述第一输入部分的进度，第一高速缓存1110的储存数据与第二高速缓存1120的储存数据无需一致，此点与现有技术(例如：CCIX)有别。
承上所述，举例而言，第一系统单芯片1010执行一第一程序(application)(例如：摄影程序或第二游戏程序)与一第二程序(例如：聊天程序)，第二系统单芯片1020执行一第三程序(例如：第一游戏程序)，所述第一输入部分包括所述第一程序相关数据与所述第二程序相关数据(亦即：待第一GPU 1012施以渲染(rendering)处理的数据)，所述第二输入部分包括所述第三程序相关数据与控制所述第三程序的执行的键盘/鼠标事件的数据(亦即：待第二GPU 1022施以渲染处理的数据)，所述第一输出数据包含一第一渲染数据(例如：所述第一程序的画面数据)与一第二渲染数据(例如：所述第二程序的画面数据)，所述第二输出数据包括一第三渲染数据(例如：所述第三程序的画面数据)与一中断要求，第一系统单芯片1010执行一中断服务例程(Interrupt Service Routine,ISR)(例如：图12的中断服务例程1210)，以依据所述中断要求将所述第三渲染数据写入一数据暂存电路(例如：图12的数据暂存电路1220)，此外，第一系统单芯片1010执行软件(例如：图12的已知的阿尔法合成(Alpha blending)软件1230)以从所述数据暂存电路读取所述第三渲染数据，并迭加所述第一、第二与第三渲染数据以显示于同一层OSD画面。图12为上例的示意图，其中数据暂存电路1220的一示例包括三级缓存器以环形连接(未示出)，第一系统单芯片1010将所述第三渲染数据写入数据暂存电路1220的Xth缓存器后，会更新数据暂存电路1220的写入指针(write pointer)以使其从指向Xth缓存器改为指向(X+1)th缓存器，而第一系统单芯片1010从数据暂存电路1220的Xth缓存器读取所述第三渲染数据前，也会更新数据暂存电路1220的读取指针(read pointer)以使其从指向(X+2)th缓存器改为指向Xth缓存器，X、(X+1)与(X+2)为三个连续的整数，(X+2)的下一个数字为X以构成循环。值得注意的是，上述ISR与利用软件进行迭加的技术均可通过已知或自行开发的技术来实现。
另外举例而言，所述第一输入部分包括主要用户接口数据(亦即：待第一GPU 1012施以渲染处理的数据)，所述第二输入部分包括二维数据/位置数据(亦即：待第二GPU 1022施以渲染处理的数据)与一中断要求用来使所述第二GPU 1022接收并处理所述第二输入部分，所述第一输出数据包括一第一渲染数据，所述第二输出数据包括一第二渲染数据(例如：扩增实境(Augmented Reality,AR)数据或虚拟现实(Virtual Reality,VR)数据)，第一系统单芯片1010通过硬件(例如：图13的已知的屏幕显示(On Screen Display,OSD)产生硬件1310)迭加图形，将所述第一渲染数据显示于一第一层OSD画面以及将所述第二渲染数据显示于一第二层OSD画面。值得注意的是，上述利用通过硬件迭加图形的技术均可通过已知或自行开发的技术来实现。图13为上例的示意图。
请参阅图10。在一示例性具体操作中，第一系统单芯片1010与第二系统单芯片1020的每一个为一电视系统单芯片。在一示例性具体操作中，第二系统单芯片1020于所述加强处理模式下被致能，并于一正常处理模式下被禁能以减少功耗，各模式可依据下列至少其中之一而定：使用者设定；第一GPU 1012的一目前效能指标；所述待处理数据的性质(例如：高运算资源需求)。在一示例性具体操作中，所述第一输出数据与所述第二输出数据的组合指出一单位时间数据量，所述单位时间数据量大于第一GPU 1012的单位时间数据量处理能力，也大于第二GPU 1022的单位时间数据量处理能力，这表示数据处理装置1000的处理能力优于第一系统单芯片1010与第二系统单芯片1020的任一个的处理能力。
请参阅图10，并同参图5、图9。在一具体操作示例中，第一系统单芯片1010包括一第一CPU与一第一系统总线(未示出)，第一GPU 1012经由所述第一系统总线与所述第一CPU通信，以利用所述第一CPU的运算资源；所述第二系统单芯片1020包括一第二CPU与一第二系统总线，第二GPU 1022经由所述第二系统总线与所述第二CPU通信，以利用所述第二CPU的运算资源。
请注意，在实施为可能的前提下，本技术领域具有通常知识的技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，由此增加实施本发明的灵活性。
综上所述，本发明的影像处理装置、数据处理装置与图形处理装置的每一个可通过协同运作的多个系统单芯片来实现较高的处理效能。
虽然本发明的实施例如上所述，然而所述这些实施例并非用来限定本发明，本技术领域具有通常知识的技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均属于本发明的专利保护范围。
附图标记说明：
100:影像处理装置
110:第一系统单芯片
120:第二系统单芯片
130:外部电路
112:数据分流电路
114:第一影像处理电路
116:传送电路
122:接收电路
124:第二影像处理电路
310:第一传收电路
320:第二传收电路
330:数据分流电路
1142:第一延迟电路
1144:第一选择电路
1146:第一影像处理管路
1242:第二延迟电路
1244:第二选择电路
1246:第二影像处理管路
400:影像处理管路
410:影像特性调整电路
420:帧率转换电路
430:缩放器
510:第一系统总线
520:第一处理器
525:第一传收器
530:其它电路
540:第二系统总线
550:第二处理器
555:第二传收器
560:其它电路
570:外部电路
600:数据处理装置
610:第一系统单芯片
620:第二系统单芯片
630:外部电路
612:第一CPU
614:第一传收电路
622:第二CPU
624:第二传收电路
6122:第一高速缓存
6222:第二高速缓存
S810～S880:视频串流处理阶段
910:第一系统总线
920:第一系统内存
930:第一内存存取电路
940:第一加解密电路
950:其它电路
960:第二系统总线
970:第二系统内存
980:第二内存存取电路
990:第二加解密电路
995:其它电路
1000:图形处理装置
1010:第一系统单芯片
1020:第二系统单芯片
1030:外部电路
1012:第一GPU
1014:第一传收电路
1022:第二GPU
1024:第二传收电路
1110:第一高速缓存
1120:第二高速缓存
1210:中断服务例程
1220:数据暂存电路
1230:阿尔法合成软件
1310:OSD产生硬件。

Claims (10)

1.一种影像处理装置，包括可协同运作的多个系统单芯片，所述影像处理装置包括：
一第一系统单芯片，包括：
一第一处理器协作区，包括：
一第一处理器；以及
一第一传收器；以及
一第一影像电路协作区，包括：
一数据分流电路，用来将输入影像数据分成多个输入部分，所述多个输入部分包括一第一输入部分与一第二输入部分；
一第一影像处理电路，耦接所述数据分流电路，用来接收并处理所述第一输入部分，以产生输出影像数据的多个输出部分的一第一输出部分；以及
一传送电路，耦接所述数据分流电路，用来接收所述第二输入部分，以输出所述第二输入部分经由一外部电路至一第二系统单芯片；
所述外部电路，其不包含于所述第一系统单芯片与所述第二系统单芯片的任一个中；
另一外部电路，其不包含于所述第一系统单芯片与所述第二系统单芯片的任一个中；以及
所述第二系统单芯片，包括：
一第二处理器协作区，包括：
一第二传收器；以及
一第二处理器，其中所述第二处理器经由所述第二传收器、所述另一外部电路与所述第一传收器与所述第一处理器协作；以及
一第二影像电路协作区，包括：
一接收电路，用来经由所述外部电路接收所述第二输入部分；以及
一第二影像处理电路，耦接所述接收电路，用来接收并处理所述第二输入部分，以产生所述输出影像数据的所述多个输出部分的一第二输出部分，
其中所述第一输出部分与所述第二输出部分的一组合指出一输出影像尺寸与一输出帧率，所述输出影像尺寸与所述输出帧率所共同决定的一单位时间数据量大于所述第一影像处理电路的一单位时间数据量处理能力，也大于所述第二影像处理电路的一单位时间数据量处理能力；
其中，所述第一影像处理电路不考虑所述第二影像处理电路处理所述第二输入部分的进度，所述第二影像处理电路不考虑所述第一影像处理电路处理所述第一输入部分的进度。
2.根据权利要求1所述的影像处理装置，其特征在于，所述传送电路与所述接收电路之间的传输是基于一信号传输标准，所述第一系统单芯片内的传输非基于所述信号传输标准，以及所述第二系统单芯片内的传输非基于所述信号传输标准。
3.根据权利要求1所述的影像处理装置，其特征在于，所述多个输出部分是所述第一输出部分与所述第二输出部分；于所述输出帧率分之一的时间内，所述第一输出部分与所述第二输出部分构成一完整图帧。
4.根据权利要求1所述的影像处理装置，其特征在于，所述输出影像数据所指出的所述输出帧率高于所述输入影像数据所指出的一输入帧率。
5.根据权利要求1所述的影像处理装置，其特征在于，所述输出影像数据所指出的一完整输出影像尺寸高于所述输入影像数据所指出的一完整输入影像尺寸；若所述多个输出部分为所述第一输出部分与所述第二输出部分，所述完整输出影像尺寸为所述输出影像尺寸。
6.根据权利要求1所述的影像处理装置，其特征在于，
所述第一影像处理电路包括：
一第一延迟电路，耦接所述数据分流电路，用来接收并延迟所述第一输入部分，以使所述第一影像处理电路接收所述第一输入部分的时间与所述第二影像处理电路接收所述第二输入部分的时间实质同步；以及
一第一影像处理管路，耦接所述第一延迟电路，用来接收并处理所述第一输入部分，以产生所述第一输出部分；以及
所述第二影像处理电路包括：
一第二影像处理管路，耦接所述接收电路，用来接收并处理所述第二输入部分，以产生所述第二输出部分。
7.根据权利要求6所述的影像处理装置，其特征在于，所述第一影像处理电路与所述第二影像处理电路具有相同电路配置，所述传送电路包含于一第一传收电路中，所述接收电路包含于一第二传收电路中，
所述第一影像处理电路进一步包括：
一第一选择电路，耦接于所述第一延迟电路与所述第一影像处理管路之间，所述第一选择电路用来从所述第一延迟电路接收所述第一输入部分，并输出所述第一输入部分至所述第一影像处理管路；
所述第二系统单芯片包括另一数据分流电路；以及
所述第二影像处理电路进一步包括：
一第二延迟电路，耦接所述另一数据分流电路；以及
一第二选择电路，耦接于所述第二传收电路与所述第二影像处理管路之间，所述第二选择电路用来从所述第二传收电路接收所述第二输入部分，并输出所述第二输入部分至所述第二影像处理管路。
8.根据权利要求1所述的影像处理装置，其特征在于，所述第一系统单芯片与所述第二系统单芯片均为已封装芯片设于一电路板上，所述外部电路属于所述电路板。
9.根据权利要求1所述的影像处理装置，其特征在于，所述第一系统单芯片与所述第二系统单芯片均为未封装裸晶包含于一半导体封装，所述外部电路包含于所述半导体封装。
10.根据权利要求1所述的影像处理装置，其特征在于，所述第一系统单芯片与所述第二系统单芯片的每一个为一电视系统单芯片，所述第一系统单芯片进一步包括一第一系统总线，所述第一影像处理电路经由所述第一系统总线与所述第一处理器通信；所述第二系统单芯片进一步包括一第二系统总线，所述第二影像处理电路经由所述第二系统总线与所述第二处理器通信。
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