TWI788686B - 影像處理裝置 - Google Patents

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Abstract

一種影像處理裝置包含可協作的多個系統單晶片（SoC）以實現較高的效能。該裝置包含一第一SoC、一外部電路與一第二SoC。該外部電路不包含於任一SoC。該第一SoC包含：一資料分流電路，將輸入影像資料分成一第一輸入部分與一第二輸入部分；一第一影像處理電路，處理該第一輸入部分以產生一第一輸出部分；與一傳送電路，輸出該第二輸入部分經由該外部電路至該第二系統單晶片。該第二SoC包含：一接收電路，經由該外部電路接收該第二輸入部分；以及一第二影像處理電路，處理該第二輸入部分以產生一第二輸出部分。該二輸出部分的組合指出一單位時間資料量大於任一影像處理電路的一單位時間資料量處理能力。此外，該二SoC各包含一處理器，該二處理器也進行協作。

Description

影像處理裝置
本發明是關於影像處理裝置，尤其是關於包含可協同運作之複數個系統單晶片的影像處理裝置。
系統單晶片（System on a Chip, SoC）設計是指將一個終端產品（或稱系統）的主要功能整合進單一晶片，此單一晶片被稱為SoC。
低運算能力（low arithmetic capability）的系統單晶片通常用於較低階的電子產品（例如：解析度為1920×1080的電視），而高運算能力的系統單晶片通常用於較高階的電子產品（例如：解析度為3840×1920的電視）。考慮到不同運算能力的複數種系統單晶片的總研發製造成本一定高於該複數種系統單晶片的任一個的研發製造成本，以及考慮到高運算能力的系統單晶片用於低階電子產品不符成本效益，本產業需要一種技術能夠藉由多個低運算能力的系統單晶片的組合來實現高運算能力，從而彈性地將單個低運算能力的系統單晶片用於低階電子產品，以及將多個低運算能力的系統單晶片的組合用於高階電子產品。
已知的多核（multi-core）與多叢集（multi-cluster）技術包括通用中斷控制器（Generic Interrupt Controller, GIC）、一致性網狀網路（Coherent Mesh Network, CMN）技術以及快取相干互連架構加速器（Cache Coherent Interconnect for Accelerators, CCIX）技術。上述技術並非著眼於不同系統單晶片的協同運作。
本揭露的目的之一在於提供一種影像處理裝置包含可協同運作的複數個系統單晶片（System on a Chip, SoC），以實現更高的影像處理效能。
本揭露之影像處理裝置的一實施例包含一第一系統單晶片、一外部電路、另一外部電路與一第二系統單晶片。該第一系統單晶片包含一第一處理器協作區與一第一影像電路協作區。該第一處理器協作區包含一第一處理器與一第一傳收器。該第一影像電路協作區包含一資料分流電路、一第一影像處理電路與一傳送電路。該資料分流電路用來將輸入影像資料分成複數個輸入部分包含一第一輸入部分與一第二輸入部分。該第一影像處理電路耦接該資料分流電路，用來接收並處理該第一輸入部分，以產生輸出影像資料之複數個輸出部分的一第一輸出部分。該傳送電路耦接該資料分流電路，用來接收該第二輸入部分，以輸出該第二輸入部分經由該外部電路至該第二系統單晶片。該外部電路與該另一外部電路的每一個不包含於該第一系統單晶片與該第二系統單晶片的任一個中。該第二系統單晶片包含一第二處理器協作區與一第二影像電路協作區。該第二處理器協作區包含一第二傳收器與一第二處理器，該第二處理器經由該第二傳收器、該另一外部電路與該第一傳收器與該第一處理器協作。該第二影像電路協作區包含一接收電路與一第二影像處理電路。該接收電路用來經由該外部電路接收該第二輸入部分。該第二影像處理電路耦接該接收電路，用來接收並處理該第二輸入部分，以產生該輸出影像資料之該複數個輸出部分的一第二輸出部分，其中該第一輸出部分與該第二輸出部分的一組合指出一輸出影像尺寸與一輸出幀率，該輸出影像尺寸與該輸出幀率所共同決定的一單位時間資料量大於該第一影像處理電路的一單位時間資料量處理能力，也大於該第二影像處理電路的一單位時間資料量處理能力。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露揭示一種影像處理裝置、一種資料處理裝置與一種圖形處理裝置，每種裝置包含可協同運作的複數個系統單晶片（System on a Chip, SoC），以實現更高的處理效能。為幫助理解，底下說明包含多個實施例、範例與範例性實作，該些說明非用來限制本發明的實施範圍。
圖1顯示本揭露之影像處理裝置的一實施例。圖1之影像處理裝置100包含一第一SoC 110、一第二SoC 120以及一外部電路130。第一SoC 110作為一主要SoC，第二SoC 120作為一效能增強SoC（performance-enhancing SoC），它們具有相同或不同的電路配置（circuit configuration）；然而，基於實作需求，第一SoC 110及/或第二SoC 120中的某些電路可能無實質作用。外部電路130不包含於第一SoC 110與第二SoC 120的任一個中。舉例而言，若第一SoC 110與第二SoC 120均為已封裝晶片（packaged chips）設於一電路板（例如：印刷電路板）上，外部電路130會是/包含該電路板的訊號傳輸線路。另舉例而言，若第一SoC 110與第二SoC 120均為未封裝裸晶（non-packaged dies）包含於一半導體封裝，外部電路130會包含於該半導體封裝，並視該半導體封裝的型態（例如：打線封裝、覆晶封裝等等）而包括下列至少其中之一：至少一連接墊；至少一連接線；至少一金屬球；以及至少一線路位於一基板之表面或包含於該基板。
圖2顯示圖1之第一SoC 110與第二SoC 120的一實施例。如圖2所示，第一SoC 110包含一資料分流電路112、一第一影像處理電路114以及一傳送電路116，第二SoC 120包含一接收電路122以及一第二影像處理電路124。第一SoC 110與第二SoC 120的每一個用來處理輸入影像資料的一部分，以在不超出處理能力的前提下，藉由協作達到更高的影像處理效能。第一SoC 110與第二SoC 120的各電路說明於下。
請參閱圖1-2。資料分流電路112用來將該輸入影像資料分成N個輸入部分包含一第一輸入部分與一第二輸入部分，以供第一影像處理電路114與第二影像處理電路124分別處理之，其中該N為大於1的整數，其也表示影像處理裝置100包含N個可協同運作的SoC。於一範例性實作中，資料分流電路112藉由計算一水平影像線之已接收的水平像素的數目來判斷一目前接收的水平像素的水平位置，從而將該輸入影像資料分成左半邊畫面的資料與右半邊畫面的資料（當N=2），或將該輸入影像資料分成更多個部分（當N＞2），上述資料分流作法可藉由已知技術來實現。於一範例性實作中，該N為2，第一影像處理電路114與第二影像處理電路124之每一個的處理能力所表明的影像尺寸與幀率（frame rate）分別為7680像素×4320像素與60Hz（簡稱8K4K60Hz），或是該影像尺寸與幀率的均等（例如：後述的4K4K120Hz），該輸入影像資料的分流情形為下列其中之一： （1） 該輸入影像資料的尺寸與幀率為8K4K60Hz。該第一輸入部分為該輸入影像資料所對應之左半邊畫面的資料，其尺寸與幀率分別為3840像素×4320像素與60Hz（簡稱4K4K60Hz）。該第二輸入部分為該輸入影像資料所對應之右半邊畫面的資料，其尺寸與幀率也是4K4K60Hz。 （2） 該輸入影像資料的尺寸與幀率為8K4K60Hz。該第一輸入部分為該輸入影像資料所對應之左半邊畫面的資料以及一部分的右半邊畫面的資料，該第一輸入部分的尺寸與幀率分別為(3840+n)像素×4320像素與60Hz（簡稱(4K+n)4K60Hz）。該第二輸入部分為該輸入影像資料所對應之右半邊畫面的資料以及一部分的左半邊畫面的資料，該第二輸入部分的尺寸與幀率也是(4K+n)4K60Hz。此情形下，該第一輸入部分的右半邊畫面的資料與該第二輸入部分的左半邊畫面的資料通常是毗鄰該左右兩半畫面之銜接處的資料，用來給第一影像處理電路114與第二影像處理電路124參考，以幫助處理後的左右兩半畫面無縫地銜接。 （3） 該輸入影像資料的尺寸與幀率分別為3840像素×2160像素與120Hz（簡稱4K2K120Hz）。該第一輸入部分為該輸入影像資料所對應之左半邊畫面的資料，其尺寸與幀率分別為1920像素×2160像素與120Hz（簡稱2K2K120Hz）。該第二輸入部分為該輸入影像資料所對應之右半邊畫面的資料，其尺寸與幀率也是2K2K120Hz。 （4） 該輸入影像資料的尺寸與幀率為4K2K120Hz。該第一輸入部分為該輸入影像資料所對應之左半邊畫面的資料以及一部分的右半邊畫面的資料，該第一輸入部分的尺寸與幀率分別為(1920+n)像素×2160像素與120Hz（簡稱(2K+n)2K120Hz）。該第二輸入部分為該輸入影像資料所對應之右半邊畫面的資料以及一部分的左半邊畫面的資料，該第二輸入部分的尺寸與幀率也是(2K+n)2K120Hz。此情形下，該第一輸入部分的右半邊畫面的資料與該第二輸入部分的左半邊畫面的資料通常是毗鄰該左右兩半畫面之銜接處的資料，用來給第一影像處理電路114與第二影像處理電路124參考，以幫助處理後的左右兩半畫面無縫地銜接。
請參閱圖1-2。傳送電路116耦接資料分流電路112，用來接收該第二輸入部分，以輸出該第二輸入部分經由外部電路130至第二系統SoC 120。接收電路122耦接外部電路130，用來接收該第二輸入部分，以轉傳該第二輸入部分給第二影像處理電路124。於一範例性實作中，傳送電路116與接收電路122之間的傳輸是基於一已知或自行開發的訊號傳輸標準（signaling standard）（例如：V-by-One HS標準或HDMI標準），而第一SoC 110內的傳輸與第二SoC 120內的傳輸都不用也不是基於該訊號傳輸標準，該訊號傳輸標準所支持的最大資料傳輸率通常不小於第二SoC 120的影像資料處理能力。於一範例性實作中，第一SoC 110包含一第一加密電路（未顯示），用來於輸出該第二輸入部分經由外部電路130至接收電路122前，加密該第二輸入部分；第二SoC 120包含一第二解密電路（未顯示），用來於收到該第二輸入部分後，解密該第二輸入部分。於一範例性實作中，若第一SoC 110有需要從第二SoC 120接收資料，第一SoC 110包含一第一傳收電路（例如：圖3的第一傳收電路310）包括傳送電路116；若從第二SoC 120接收的資料是加密過的，第一SoC 110包含一第一解密電路（未顯示）以解密第二SoC 120的資料；於本範例性實作中，若第二SoC 120能夠輸出資料給第一SoC 110，第二SoC 120包含一第二傳收電路（例如：圖3的第二傳收電路320）包括接收電路122，第二SoC 120可視實施需求包含一第二加密電路（未顯示），該第二加密電路在該第二傳收電路輸出資料給該第一傳收電路前，加密該資料。上述加密電路與解密電路可藉由已知或自行開發的技術（例如：高清數位元內容保護（High-Bandwidth Digital Content Protection, HDCP））來實現。
請參閱圖1-2。第一影像處理電路114耦接資料分流電路112，用來接收並處理該第一輸入部分，以產生輸出影像資料之複數個輸出部分的一第一輸出部分給一後端電路（例如：面板控制電路）。第二影像處理電路124耦接接收電路122，用來接收並處理該第二輸入部分，以產生該輸出影像資料之該複數個輸出部分的一第二輸出部分給該後端電路。舉例而言，在前述情形（1）或（2）的情形下，當該第一/第二輸出部分的尺寸與幀率分別為3840像素×4320像素與120Hz（簡稱4K4K120Hz）時，第一影像處理電路114/第二影像處理電路124包含一已知或自行開發的幀率轉換（frame rate conversion, FRC）電路（例如：圖4之FRC電路420），該FRC電路用來將該第一/第二輸入部分的輸入幀率（60Hz）轉換為該第一/第二輸出部分的輸出幀率（120Hz），於該輸出幀率分之一（1/120Hz）的時間內，該第一輸出部分與該第二輸出部分構成一完整圖幀。另舉例而言，在前述情形（3）或（4）的情形下，當該第一/第二輸出部分的尺寸與幀率為4K4K120Hz時，第一影像處理電路114/第二影像處理電路124包含一已知或自行開發的縮放器（scaler）（例如：圖4之縮放器430），用來將該第一/第二輸入部分的尺寸（1920像素×2160像素，或(1920+n)像素×2160像素）縮放成該第一/第二輸出部分的尺寸（3840像素×4320像素），於該第一/第二輸出部分之幀率分之一（1/120Hz）的時間內，該第一輸出部分與該第二輸出部分構成一完整圖幀。另外，視實施需求，第一影像處理電路114可輸出該第一輸出部分的至少一部分經由傳送電路116與接收電路122給第二影像處理電路124，及/或第二影像處理電路124輸出該第二輸出部分的至少一部分經由前述第二傳收電路與第一傳收電路給第一影像處理電路114；舉例而言，二影像處理電路可交換待送給一面板以顯示的資料，並加以處理，以滿足該面板的特殊需求。
值得注意的是，前述第一輸出部分與第二輸出部分的組合（例如：前述情形（1）~（4）的任一種情形下，左半邊畫面（4K4K120Hz）與右半邊畫面（4K4K120Hz）的組合（8K4K120Hz））指出一輸出影像的尺寸與幀率，該輸出影像的尺寸與幀率所共同決定的一單位時間（per unit time）資料量（亦即：輸出該輸出影像的資料傳輸率）大於第一影像處理電路114的一單位時間資料量處理能力（例如：4K4K120Hz），也大於第二影像處理電路124的一單位時間資料量處理能力（例如：4K4K120Hz）。換言之，第一SoC 110與第二SoC 120的組合所達到的處理效能高於該二顆SoC之任一顆的處理效能。
圖3顯示圖1之第一SoC 110與第二SoC 120的另一實施例，尤其顯示第一影像處理電路114與第二影像處理電路124的一實施例。根據圖3，第二SoC 120的電路配置與第一SoC 110相同，因此，第一SoC 110包含一第一傳收電路310包括傳送電路116（未顯示於圖3），第二SoC 120包含一第二傳收電路320包括接收電路122（未顯示於圖3），第二SoC 120另包含另一資料分流電路330對應資料分流電路112，但資料分流電路330在此無實質作用而可被禁能或省略；另外，第一影像處理電路114與第二影像處理電路124具有相同的電路配置，其中部分電路可能無實質作用而可被禁能或省略。第一影像處理電路114包含一第一延遲電路1142、一第一選擇電路1144與一第一影像處理管路（image processing pipeline）1146；第二影像處理電路124包含一第二延遲電路1242、一第二選擇電路1244與一第二影像處理管路1246。值得注意的是，若該輸入影像資料是/包含編碼資料，第一影像處理電路114/第二影像處理電路124可進一步包含一解碼器（未顯示），以解碼該編碼資料，以便第一影像處理管路1146/第二影像處理管路1246處理該解碼資料。
請參閱圖3。考慮到資料分流電路112輸出該第一輸入部分至第一影像處理電路114的路徑通常短於資料分流電路112輸出該第二輸入部分至第二影像處理電路124的路徑，第一延遲電路1142用來接收並延遲該第一輸入部分，以使第一影像處理電路114接收該第一輸入部分的時間與第二影像處理電路124接收該第二輸入部分的時間實質同步，實質同步是指上述接收時間的差異小於一預定門檻，而可忽略。第一選擇電路1144耦接於第一延遲電路1142與第一影像處理管路1146之間，並耦接第一傳收電路310（如圖3的短折虛線所示）；第一選擇電路1144用來從第一延遲電路1142接收該第一輸入部分，以輸出該第一輸入部分至第一影像處理管路1146。第一影像處理管路1146耦接第一選擇電路1144，用來接收並處理該第一輸入部分，以產生前述第一輸出部分。
請參閱圖3。第二延遲電路1242耦接資料分流電路330（如圖3的短折虛線所示），但在此無實質作用。第二選擇電路1244耦接第二延遲電路1242（如圖3的短折虛線所示），並耦接於第二傳收電路320與第二影像處理管路1246之間；第二選擇電路1244用來從第二傳收電路320接收該第二輸入部分，以輸出該第二輸入部分至第二影像處理管路1246。第二影像處理管路1246耦接第二選擇電路1244，用來接收並處理該第二輸入部分，以產生前述第二輸出部分。
請參閱圖3。於一範例性實作中，第一影像處理管路1146與該第二影像處理管路1246交換一或多個同步訊號（例如：至少一水平同步訊號及/或至少一垂直同步訊號），以實質同步該第一輸出部分與該第二輸出部分。於一範例性實作中，第一影像處理管路1146與該第二影像處理管路1246之間設有一專用線路（未顯示）以單向地或雙向地做訊號傳輸，其中該專用線路位於該二SoCs之間的部分是包含於外部電路130；本領域具有通常知識者可參閱本案圖5之第一傳收器525、外部電路570與第二傳收器555及其相關說明，以瞭解如何實施該專用線路。關於第一影像處理管路1146與該第二影像處理管路1246之間的傳輸可能會有多種作法包括： （1）利用前述專用線路以實現第一影像處理管路1146與該第二影像處理管路1246之間的傳輸。任一影像處理電路可按該輸入影像資料的時序安排，接收/存取另一影像處理電路傳來的資料，以及將來自資料分流電路112的資料處理後輸出，上述資料在被輸出至影像處理電路前，可暫存於緩衝器（未顯示）中； （2）利用的既有路徑（亦即：第一傳收電路310、外部電路130與第二傳收電路320）來實現第一影像處理管路1146與該第二影像處理管路1246之間的傳輸。若同一時間該既有路徑只能用於傳送或接收，每一SoC可使用一已知或自行開發的仲裁器（未顯示）按該輸入影像資料的時序安排來決定傳送與接收的時機；若同一時間該既有路徑能夠用於傳送與接收，任一SoC可將接收資料暫存於緩衝器（未顯示），該SoC的影像處理電路可按該輸入影像資料的時序安排，接收/存取該緩衝器中的接收資料，以及將來自資料分流電路112的資料處理後輸出。
圖4顯示一影像處理管路400可作為第一影像處理管路1146與第二影像處理管路1246之任一個的實施例。影像處理管路400包含：一已知或自行開發的影像特性調整電路410，用來調整影像的特性像是亮度、對比度、彩度等等；一已知或自行開發的幀率轉換電路420；以及一已知或自行開發的縮放器430。影像處理管路400之各電路的位置順序視實施需求而定；另外，影像處理管路400可包含更多電路（例如：已知或自行開發的面板時序轉換器）或是省略某些用不到的電路。
圖5顯示圖1之第一SoC 110與第二SoC 120的又一實施例。本實施例中，第一SoC 110與第二SoC 120分別為一第一電視SoC與一第二電視SoC，用來將各種輸入視訊資料轉換成電視面板可顯示的視訊資料；第一SoC 110進一步包含一第一系統匯流排510、一第一處理器520（例如：中央處理器（Central Processing Unit, CPU）或圖形處理器（Graphics Processing Unit, GPU））、一第一傳收器525與其它電路530（例如：網路電路、USB電路、音訊電路、儲存電路等等）；第二SoC 120進一步包含一第二系統匯流排540、一第二處理器550、一第二傳收器555與其它電路560。第一處理器520與第二處理器550經由第一傳收器525、外部電路570與第二傳收器555達成協作，該協作的細節與變化見於本案圖6-13之實施例的說明；值得注意的是，視實施需求，上述外部電路570可與外部電路130整合在一起，此時第一SoC 110與第二SoC 120的每一個可包含一存取電路（如圖9所示）用來控制資料的去向（destination）；另值得注意的是，在實施效能可接受的前提下，第一傳收器525可與傳送電路116整合在一起，第二傳收器555可與接收電路122整合在一起，整合之後的資料傳輸管理可由一已知或自行開發的仲裁器來負責。另外，第一影像處理電路114經由第一系統匯流排510與第一處理器520溝通以利用第一處理器520的運算資源或是被第一處理器520控制；第二影像處理電路124經由第二系統匯流排540與該第二處理器550溝通以利用第二處理器550的運算資源或是被第二處理器550控制。第一SoC 110與第二SoC 120的每一個可單獨用於較低階的電視產品（例如：4K電視），該二SoC也可藉由協作，用於較高階的電視產品（例如：8K電視）。
圖6顯示本揭露之資料處理裝置的一實施例。圖6之資料處理裝置600包含一第一SoC 610、一第二SoC 620以及一外部電路630。第一SoC 610作為一主要SoC，第二SoC 620作為一效能增強SoC，它們具有相同或不同的電路配置；然而，基於實作需求，第一SoC 610及/或第二SoC 620中的某些電路可能無實質作用。外部電路630不包含於第一SoC 610與第二SoC 620的任一個中。舉例而言，若第一SoC 610與第二SoC 620均為已封裝晶片設於一電路板（例如：印刷電路板）上，外部電路630會是/包含該電路板的訊號傳輸線路。另舉例而言，若第一SoC 610與第二SoC 620均為未封裝裸晶包含於一半導體封裝，外部電路630會包含於該半導體封裝，並視該半導體封裝的型態（例如：打線封裝、覆晶封裝等等）而包括下列至少其中之一：至少一連接墊；至少一連接線；至少一金屬球；以及至少一線路位於一基板之表面或包含於該基板。
圖7顯示圖6之第一SoC 610與第二SoC 620的一實施例。如圖7所示，第一SoC 610包含一第一CPU 612與一第一傳收電路614，第二SoC 620包含一第二CPU 622與一第二傳收電路624。第一SoC 610與第二SoC 620的每一個用來處理待處理資料的一部分，以在不超出處理能力的前提下，藉由協作達到更高的資料處理效能。第一SoC 610與第二SoC 620的各電路說明於下。
請參閱圖6-7。第一CPU 612用來於一加強處理模式下（亦即：當第一SoC 610與第二SoC 620同時運作時），依據該待處理資料本身或其相關資訊，將該待處理資料分成複數個輸入部分包含一第一輸入部分與一第二輸入部分；第一CPU 612另用來於該加強處理模式下，取得並處理該第一輸入部分以產生並輸出第一輸出資料。舉例而言，第一SoC 610的至少一部分運作於開放執行環境（Rich Execution Environment, REE）；第二SoC 620的全部運作於可信執行環境（Trust Execution Environment, TEE）；該第一輸入部分是非敏感資料例如通用作業系統（例如：開源作業系統）的系統運行資料；該第二輸入部分是敏感資料例如下列至少其中之一：待驗證資料（例如：身分識別資料像是指紋資料、個人身分識別碼（personal identification number, PIN）、付款資訊等等）；機密（confidential/secret）資料（例如：私鑰（private key）、憑證（certificate）等等）；以及受保護資料（例如：數位版權管理（DRM）資料像是加密過的壓縮視訊資料）。上述例子中，該第二輸入部分的敏感資料是透過外部電路630以從第一SoC 610傳送至第二SoC 620，因此，若經由外部電路630（例如：電路板上的線路）傳送的資料較容易被竊取，第一SoC 610與第二SoC 620之間的通訊通常須符合一安全傳輸規範（例如：數位傳輸內容保護（Digital Transmission Content Protection, DTCP））；若經由外部電路630（例如：一半導體封裝內的焊墊、焊球等）傳送的資料較不易被竊取，第一SoC 610與第二SoC 620之間的通訊不一定要符合該安全傳輸規範。另舉例而言，第一SoC 610包含二部分分別運作於REE與TEE，該第一輸入部分是非敏感資料及/或敏感資料，由於該二部分之間的資料傳輸是同一SoC內的資料傳輸，通常無需符合前述安全傳輸規範。
請參閱圖6-7。第一傳收電路614耦接第一CPU 612，用來於該加強處理模式下，從第一CPU 612或一記憶體（例如：圖9之系統記憶體920）取得該第二輸入部分，以傳送該第二輸入部分經由外部電路630至第二SoC 620，第一傳收電路614另用來於該加強處理模式下，經由外部電路630接收第二SoC 620的第二輸出資料，以轉傳該第二輸出資料。第二傳收電路624用來於該加強處理模式下，經由外部電路630接收該第二輸入部分，以及輸出該第二輸出資料經由外部電路630至第一SoC 610。第二CPU 622用來於該加強處理模式下，從第二傳收電路624接收該第二輸入部分，處理該第二輸入部分以產生該第二輸出資料，從而輸出該第二輸出資料至第二傳收電路624。
請參閱圖6-7。於一範例性實作中，第一CPU 612包含一第一快取記憶體6122，第二CPU 622包含一第二快取記憶體6222；當第一CPU 612處理該第一輸入部分時，第一CPU 612使用第一快取記憶體6122儲存相關於該第一輸入部分的第一快取資料（例如：待處理資料或已處理資料）；當第二CPU 622處理該第二輸入部分時，第二CPU 622使用第二快取記憶體6222儲存相關於該第二輸入部分的第二快取資料（例如：待處理資料或已處理資料）；該第一快取資料與該第二快取資料不一致（incoherent），換言之，第一CPU 612無需在意第二CPU 622處理該第二輸入部分的進度，第二CPU 622也無需在意第一CPU 612處理該第一輸入部分的進度，第一快取記憶體6122的儲存資料與第二快取記憶體6222的儲存資料無需一致，此點與先前技術（例如：CCIX）有別。
為幫助瞭解，底下舉一範例性實作。第一SoC 610與第二SoC 610協作以處理網路視訊串流如圖8所示。圖8顯示下述幾個處理階段： （1） S810：第一SoC 610將網路視訊串流服務的登入資料（亦即：敏感資料）輸出至第二SoC 620。 （2） S820：第二SoC 620處理使用者帳戶資訊並進行驗證。 （3） S830：第二SoC 620處理DRM相關事宜。 （4） S840：第一SoC 610開始播放網路視訊。 （5） S850：第一SoC 610從網路接收加密過的網路視訊串流資料，再將加密過的網路視訊串流資料（亦即：敏感資料）輸出至第二SoC 620。 （6） S860：第二SoC 620解密該加密過的網路視訊串流資料。 （7） S870：第二SoC 620在DTCP保護下發送該解密過的資料給第一SoC 610。 （8） S880：第一SoC 610透過安全顯示路徑輸出視訊資料。 由於本領域具有通常知識者能依據上述說明瞭解如何利用圖6-7之電路來實現圖8的各階段，冗餘的說明在此省略。
圖9顯示圖6之第一SoC 610與第二SoC 620的另一實施例。如圖9所示，第一SoC 610除包含第一CPU 612與第一傳收電路614外，另包含一第一系統匯流排910、一第一系統記憶體920（例如：DRAM）、一第一記憶體存取電路930、一第一加解密電路940與其它電路950（例如：網路電路、USB電路、音訊電路、圖形處理器等等）；第二SoC 620除包含第二CPU 622與第二傳收電路624外，另包含一第二系統匯流排960、一第二系統記憶體970（例如：DRAM）、一第二記憶體存取電路980、一第二加解密電路990與其它電路995（例如：網路電路、USB電路、音訊電路、圖形處理器等等）。另外，第一CPU 612與第二CPU 622之間可選擇性地設置一專用線路如圖9之虛線所示，以便該二CPUs單向地或雙向地做訊號傳輸（例如：中斷要求（Interrupt Request, IRQ）的傳輸，及/或協同運作所需的控制訊號/資訊的傳輸），其中該專用線路位於該二SoCs之間的部分是包含於外部電路630；若未設置該專用線路，該訊號傳輸會是經由前述記憶體存取電路、加解密電路與傳收電路等所構成的路徑。
請參閱圖6與圖9。第一記憶體存取電路930是一已知或自行開發的電路，用來接收/轉傳第一CPU 612的指令或資料，並用來經由第一系統匯流排910存取第一系統記憶體920；第一CPU 612也可視實施需求直接經由第一系統匯流排910存取第一系統記憶體920。第一加解密電路940是一已知或自行開發的電路，用來從第一記憶體存取電路930取得該第二輸入部分並加密之，再提供該加密過的第二輸入部分給第一傳收電路614以供其輸出給第二傳收電路624。第一加解密電路940另用來從該第一傳收電路614接收該第二輸出資料並解密之，以輸出解密過的該第二輸出資料給第一記憶體存取電路930。第二SoC 620之各電路的運作與上述第一SoC 610之各電路的運作相仿，重複及冗餘的說明在此省略。於一範例性實作中，該第二輸入部分包含壓縮資料，第二CPU 622用來解壓縮該壓縮資料，以產生解壓縮資料包含於該第二輸出資料。於一範例性實作中，該第二輸入部分包含音訊資料，第二CPU 622用來對該音訊資料施以一等化（equalization）處理，以產生等化音訊資料包含於該第二輸出資料。值得注意的是，上述加解密電路可視實施需求被禁能或省略。
請參閱圖6、7、9。於一範例性實作中，第一SoC 610與第二SoC 620的每一個為一電視SoC。於一範例性實作中，第二SoC 620於該加強處理模式下被致能，並於一正常處理模式下被禁能以減少功耗，各模式可依據下列至少其中之一而定：使用者設定；第一CPU 612的一目前效能指標；該待處理資料的性質（例如：敏感性或獨立性）。於一範例性實作中，該第一輸出資料與該第二輸出資料的組合指出一單位時間資料量，該單位時間資料量大於第一CPU 612的單位時間資料量處理能力，也大於第二CPU 622的單位時間資料量處理能力，這表示資料處理裝置600的處理能力優於第一SoC 610與第二SoC 620之任一個的處理能力。
圖10顯示本揭露之圖形處理裝置的一實施例。圖10之圖形處理裝置1000包含一第一SoC 1010、一第二SoC 1020以及一外部電路1030。第一SoC 1010作為一主要SoC，第二SoC 1020作為一效能增強SoC，它們具有相同或不同的電路配置；然而，基於實作需求，第一SoC 1010及/或第二SoC 1020中的某些電路可能無實質作用。外部電路1030不包含於第一SoC 1010與第二SoC 1020的任一個中。舉例而言，若第一SoC 1010與第二SoC 1020均為已封裝晶片設於一電路板（例如：印刷電路板）上，外部電路1030會是/包含該電路板的訊號傳輸線路。另舉例而言，若第一SoC 1010與第二SoC 1020均為未封裝裸晶包含於一半導體封裝，外部電路1030會包含於該半導體封裝，並視該半導體封裝的型態（例如：打線封裝、覆晶封裝等等）而包括下列至少其中之一：至少一連接墊；至少一連接線；至少一金屬球；以及至少一線路位於一基板之表面或包含於該基板。
圖11顯示圖10之第一SoC 1010與第二SoC 1020的一實施例。如圖11所示，第一SoC 1010包含一第一GPU 1012以及一第一傳收電路1014，第二SoC 1020包含一第二GPU 1022以及一第二傳收電路1024。第一SoC 1010與第二SoC 1020的每一個用來處理待處理資料的一部分，以在不超出處理能力的前提下，藉由協作達到更高的圖形處理效能。第一SoC 1010與第二SoC 1020的各電路說明於下。
請參閱圖10-11。第一GPU 1012用來於一加強處理模式下（亦即：當第一SoC 1010與第二SoC 1020同時運作時），將該待處理資料分成複數個輸入部分包含一第一輸入部分與一第二輸入部分；第一GPU 1012另用來於該加強處理模式下，取得並處理該第一輸入部分以產生並輸出第一輸出資料。第一傳收電路1014用來於該加強處理模式下，從第一GPU 1012或從受控於第一GPU 1012的一記憶體存取電路（未顯示）取得該第二輸入部分，以傳送該第二輸入部分經由外部電路1030至第二SoC 1020；第一傳收電路1014另用來於該加強處理模式下，經由外部電路1030接收第二輸出資料，以輸出該第二輸出資料。第二傳收電路1024用來於該加強處理模式下，經由外部電路1030接收該第二輸入部分，以及傳送該第二輸出資料經由外部電路1030至第一SoC 1010。第二GPU 1022用來於該加強處理模式下，從第二傳收電路1024接收該第二輸入部分，並處理該第二輸入部分以產生該第二輸出資料。第二GPU 1022另用來於該加強處理模式下，輸出該第二輸出資料至第二傳收電路1024。
請參閱圖10-11。於一範例性實作中，第一GPU 1012包含一第一快取記憶體1110，第二GPU 1022包含一第二快取記憶體1120；當第一GPU 1012處理該第一輸入部分時，第一GPU 1012使用第一快取記憶體1110儲存相關於該第一輸入部分的第一快取資料（例如：待處理資料或已處理資料）；當第二GPU 1022處理該第二輸入部分時，第二GPU 1022使用第二快取記憶體1120儲存相關於該第二輸入部分的第二快取資料（例如：待處理資料或已處理資料）；該第一快取資料與該第二快取資料不一致，換言之，第一GPU 1012無需在意第二GPU 1022處理該第二輸入部分的進度，第二GPU 1022也無需在意第一GPU 1012處理該第一輸入部分的進度，第一快取記憶體1110的儲存資料與第二快取記憶體1120的儲存資料無需一致，此點與先前技術（例如：CCIX）有別。
承上所述，舉例而言，第一SoC 1010執行一第一程式（application）（例如：攝影程式或第二遊戲程式）與一第二程式（例如：聊天程式），第二SoC 1020執行一第三程式（例如：第一遊戲程式），該第一輸入部分包含該第一程式相關資料與該第二程式相關資料（亦即：待第一GPU 1012施以渲染（rendering）處理的資料），該第二輸入部分包含該第三程式相關資料與控制該第三程式之執行的鍵盤/滑鼠事件的資料（亦即：待第二GPU 1022施以渲染處理的資料），該第一輸出資料包含一第一渲染資料（例如：該第一程式的畫面資料）與一第二渲染資料（例如：該第二程式的畫面資料），該第二輸出資料包含一第三渲染資料（例如：該第三程式的畫面資料）與一中斷要求，第一SoC 1010執行一中斷服務例程（Interrupt Service Routine, ISR）（例如：圖12之中斷服務例程1210），以依據該中斷要求將該第三渲染資料寫入一資料暫存電路（例如：圖12之資料暫存電路1220），此外，第一SoC 1010執行軟體（例如：圖12之已知的阿爾法合成（Alpha blending）軟體1230）以從該資料暫存電路讀取該第三渲染資料，並疊加該第一、第二與第三渲染資料以顯示於同一層OSD畫面。圖12為上例的示意圖，其中資料暫存電路1220的一範例包含三級暫存器以環形連接（未顯示），第一SoC 1010將該第三渲染資料寫入資料暫存電路1220的X th 暫存器後，會更新資料暫存電路1220的寫入指針（write pointer）以使其從指向X th 暫存器改為指向(X +1)th 暫存器，而第一SoC 1010從資料暫存電路1220的X th 暫存器讀取該第三渲染資料前，也會更新資料暫存電路1220的讀取指針（read pointer）以使其從指向(X +2)th 暫存器改為指向X th 暫存器，X 、(X +1)與(X +2)為三個連續的整數，(X +2)的下一個數字為X 以構成循環。值得注意的是，上述ISR與利用軟體進行疊加的技術均可藉由已知或自行開發的技術來實現。
另舉例而言，該第一輸入部分包含主要使用者介面資料（亦即：待第一GPU 1012施以渲染處理的資料），該第二輸入部分包含二維資料/位置資料（亦即：待第二GPU 1022施以渲染處理的資料）與一中斷要求用來使該第二GPU 1022接收並處理該第二輸入部分，該第一輸出資料包含一第一渲染資料，該第二輸出資料包含一第二渲染資料（例如：擴增實境（Augmented Reality, AR）資料或虛擬實境（Virtual Reality, VR）資料），第一SoC 1010藉由硬體（例如：圖13之已知的螢幕顯示（On Screen Display, OSD）產生硬體1310）疊加圖形，將該第一渲染資料顯示於一第一層OSD畫面以及將該第二渲染資料顯示於一第二層OSD畫面。值得注意的是，上述利用藉由硬體疊加圖形的技術均可藉由已知或自行開發的技術來實現。圖13為上例的示意圖。
請參閱圖10。於一範例性實作中，第一SoC 1010與第二SoC 1020的每一個為一電視SoC。於一範例性實作中，第二SoC 1020於該加強處理模式下被致能，並於一正常處理模式下被禁能以減少功耗，各模式可依據下列至少其中之一而定：使用者設定；第一GPU 1012的一目前效能指標；該待處理資料的性質（例如：高運算資源需求）。於一範例性實作中，該第一輸出資料與該第二輸出資料的組合指出一單位時間資料量，該單位時間資料量大於第一GPU 1012的單位時間資料量處理能力，也大於第二GPU 1022的單位時間資料量處理能力，這表示資料處理裝置1000的處理能力優於第一SoC 1010與第二SoC 1020之任一個的處理能力。
請參閱圖10，並同參圖5/圖9。於一實作範例中，第一SoC 1010包含一第一CPU與一第一系統匯流排（未顯示），第一GPU 1012經由該第一系統匯流排與該第一CPU溝通，以利用該第一CPU的運算資源；該第二SoC 1020包含一第二CPU與一第二系統匯流排，第二GPU 1022經由該第二系統匯流排與該第二CPU溝通，以利用該第二CPU的運算資源。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加實施本發明的彈性。
綜上所述，本揭露之影像處理裝置、資料處理裝置與圖形處理裝置的每一個可藉由協同運作的複數個SoCs來實現較高的處理效能。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:影像處理裝置 110:第一SoC 120:第二SoC 130:外部電路 112:資料分流電路 114:第一影像處理電路 116:傳送電路 122:接收電路 124:第二影像處理電路 310:第一傳收電路 320:第二傳收電路 330:資料分流電路 1142:第一延遲電路 1144:第一選擇電路 1146:第一影像處理管路 1242:第二延遲電路 1244:第二選擇電路 1246:第二影像處理管路 400:影像處理管路 410:影像特性調整電路 420:幀率轉換電路 430:縮放器 510:第一系統匯流排 520:第一處理器 525:第一傳收器 530:其它電路 540:第二系統匯流排 550:第二處理器 555:第二傳收器 560:其它電路 570:外部電路 600:資料處理裝置 610:第一SoC 620:第二SoC 630:外部電路 612:第一CPU 614:第一傳收電路 622:第二CPU 624:第二傳收電路 6122:第一快取記憶體 6222:第二快取記憶體 S810~S880:視訊串流處理階段 910:第一系統匯流排 920:第一系統記憶體 930:第一記憶體存取電路 940:第一加解密電路 950:其它電路 960:第二系統匯流排 970:第二系統記憶體 980:第二記憶體存取電路 990:第二加解密電路 995:其它電路 1000:圖形處理裝置 1010:第一SoC 1020:第二SoC 1030:外部電路 1012:第一GPU 1014:第一傳收電路 1022:第二GPU 1024:第二傳收電路 1110:第一快取記憶體 1120:第二快取記憶體 1210:中斷服務例程 1220:資料暫存電路 1230:阿爾法合成軟體 1310:OSD產生硬體
［圖1］顯示本揭露之影像處理裝置的一實施例； ［圖2］顯示圖1之第一SoC與第二SoC的一實施例； ［圖3］顯示圖1之第一SoC與第二SoC的另一實施例； ［圖4］顯示一影像處理管路可作為圖3之第一/第二影像處理管路的一實施例； ［圖5］顯示圖1之第一SoC與第二SoC的又一實施例； ［圖6］顯示本揭露之資料處理裝置的一實施例； ［圖7］顯示圖6之第一SoC與第二SoC的一實施例； ［圖8］顯示圖6之第一SoC與第二SoC的協作範例； ［圖9］顯示圖6之第一SoC與第二SoC的另一實施例； ［圖10］顯示本揭露之圖形處理裝置的一實施例； ［圖11］顯示圖10之第一SoC與第二SoC的一實施例； ［圖12］顯示圖11之一示範性實作的示意圖；以及 ［圖13］顯示圖11之另一示範性實作的示意圖。
100:影像處理裝置
110:第一SoC
120:第二SoC
130:外部電路

Claims (10)

  1. 一種影像處理裝置，包含可協同運作的複數個系統單晶片（System on a Chip, SoC），該影像處理裝置包含： 一第一系統單晶片，包含： 一第一處理器協作區，包含： 一第一處理器；以及 一第一傳收器；以及 一第一影像電路協作區，包含： 一資料分流電路，用來將輸入影像資料分成複數個輸入部分包含一第一輸入部分與一第二輸入部分； 一第一影像處理電路，耦接該資料分流電路，用來接收並處理該第一輸入部分，以產生輸出影像資料之複數個輸出部分的一第一輸出部分；以及 一傳送電路，耦接該資料分流電路，用來接收該第二輸入部分，以輸出該第二輸入部分經由一外部電路至一第二系統單晶片； 該外部電路，其不包含於該第一系統單晶片與該第二系統單晶片的任一個中； 另一外部電路，其不包含於該第一系統單晶片與該第二系統單晶片的任一個中；以及 該第二系統單晶片，包含： 一第二處理器協作區，包含： 一第二傳收器；以及 一第二處理器，其中該第二處理器經由該第二傳收器、該另一外部電路與該第一傳收器與該第一處理器協作；以及 一第二影像電路協作區，包含： 一接收電路，用來經由該外部電路接收該第二輸入部分；以及 一第二影像處理電路，耦接該接收電路，用來接收並處理該第二輸入部分，以產生該輸出影像資料之該複數個輸出部分的一第二輸出部分， 其中該第一輸出部分與該第二輸出部分的一組合指出一輸出影像尺寸與一輸出幀率，該輸出影像尺寸與該輸出幀率所共同決定的一單位時間（per unit time）資料量大於該第一影像處理電路的一單位時間資料量處理能力，也大於該第二影像處理電路的一單位時間資料量處理能力。
  2. 如請求項1之影像處理裝置，其中該傳送電路與該接收電路之間的傳輸是基於一訊號傳輸標準（signaling standard），該第一系統單晶片內的傳輸非基於該訊號傳輸標準，以及該第二系統單晶片內的傳輸非基於該訊號傳輸標準。
  3. 如請求項1之影像處理裝置，其中該複數個輸出部分是該第一輸出部分與該第二輸出部分；於該輸出幀率分之一的時間內，該第一輸出部分與該第二輸出部分構成一完整圖幀。
  4. 如請求項1之影像處理裝置，其中該輸出影像資料所指出的該輸出幀率高於該輸入影像資料所指出的一輸入幀率。
  5. 如請求項1之影像處理裝置，其中該輸出影像資料所指出的一完整輸出影像尺寸高於該輸入影像資料所指出的一完整輸入影像尺寸；若該複數個輸出部分為該第一輸出部分與該第二輸出部分，該完整輸出影像尺寸為該輸出影像尺寸。
  6. 如請求項1之影像處理裝置，其中， 該第一影像處理電路包含： 一第一延遲電路，耦接該資料分流電路，用來接收並延遲該第一輸入部分，以使該第一影像處理電路接收該第一輸入部分的時間與該第二影像處理電路接收該第二輸入部分的時間實質同步；以及 一第一影像處理管路（image processing pipeline），耦接該第一延遲電路，用來接收並處理該第一輸入部分，以產生該第一輸出部分；以及 該第二影像處理電路包含： 一第二影像處理管路，耦接該接收電路，用來接收並處理該第二輸入部分，以產生該第二輸出部分。
  7. 如請求項6之影像處理裝置，其中該第一影像處理電路與該第二影像處理電路具有相同電路配置，該傳送電路包含於一第一傳收電路中，該接收電路包含於一第二傳收電路中， 該第一影像處理電路進一步包含： 一第一選擇電路，耦接於該第一延遲電路與該第一影像處理管路之間，該第一選擇電路用來從該第一延遲電路接收該第一輸入部分，並輸出該第一輸入部分至該第一影像處理管路； 該第二系統單晶片包含另一資料分流電路；以及 該第二影像處理電路進一步包含： 一第二延遲電路，耦接該另一資料分流電路；以及 一第二選擇電路，耦接於該第二傳收電路與該第二影像處理管路之間，該第二選擇電路用來從該第二傳收電路接收該第二輸入部分，並輸出該第二輸入部分至該第二影像處理管路。
  8. 如請求項1之影像處理裝置，其中該第一系統單晶片與該第二系統單晶片均為已封裝晶片（packaged chips）設於一電路板上，該外部電路屬於該電路板。
  9. 如請求項1之影像處理裝置，其中該第一系統單晶片與該第二系統單晶片均為未封裝裸晶（non-packaged dies）包含於一半導體封裝，該外部電路包含於該半導體封裝。
  10. 如請求項1之資料處理裝置，其中該第一系統單晶片與該第二系統單晶片的每一個為一電視系統單晶片，該第一系統單晶片進一步包含一第一系統匯流排，該第一影像處理電路經由該第一系統匯流排與該第一處理器溝通；該第二系統單晶片進一步包含一第二系統匯流排，該第二影像處理電路經由該第二系統匯流排與該第二處理器溝通。
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