JPH09198361A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH09198361A JPH09198361A JP911196A JP911196A JPH09198361A JP H09198361 A JPH09198361 A JP H09198361A JP 911196 A JP911196 A JP 911196A JP 911196 A JP911196 A JP 911196A JP H09198361 A JPH09198361 A JP H09198361A
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- Japan
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- processor
- data
- destination
- processors
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Abstract
(57)【要約】
【課題】 共有メモリを介してプロセッサ間の通信を行
うようなマルチプロセッサシステムにおいて、共有メモ
リに対する書き込み動作と読み出し動作のための待ち時
間を除去する。 【解決手段】 共通メモリＭＭ内にプロセッサＰ０〜Ｐ
ｉ相互間で伝送されるデータを記憶するデータ領域Ｎ０
〜Ｎｉを送信プロセッサ対応に設ける。また、プロセッ
サ内には、送信先プロセッサ番号を記憶する送信先記憶
部Ｐ０Ｃ〜ＰｉＣと、送信元プロセッサ番号を記憶する
送信元記憶部Ｐ０Ｂ〜ＰｉＢを設けることにより、送信
先を特定したブロードキャスト通信を実現する。
うようなマルチプロセッサシステムにおいて、共有メモ
リに対する書き込み動作と読み出し動作のための待ち時
間を除去する。 【解決手段】 共通メモリＭＭ内にプロセッサＰ０〜Ｐ
ｉ相互間で伝送されるデータを記憶するデータ領域Ｎ０
〜Ｎｉを送信プロセッサ対応に設ける。また、プロセッ
サ内には、送信先プロセッサ番号を記憶する送信先記憶
部Ｐ０Ｃ〜ＰｉＣと、送信元プロセッサ番号を記憶する
送信元記憶部Ｐ０Ｂ〜ＰｉＢを設けることにより、送信
先を特定したブロードキャスト通信を実現する。
Description
【０００１】
【発明の属する技術分野】本発明はマルチプロセッサシ
ステム、特に、１台の共有メモリを複数台のプロセッサ
で使用するマルチプロセッサシステムに関する。
ステム、特に、１台の共有メモリを複数台のプロセッサ
で使用するマルチプロセッサシステムに関する。
【０００２】
【従来の技術】従来のこの種のマルチプロセッサシステ
ムにおいては、共有メモリ内にデータが書き込まれる領
域を排他制御する方式が採用されている。
ムにおいては、共有メモリ内にデータが書き込まれる領
域を排他制御する方式が採用されている。
【０００３】
【発明が解決しようとする課題】このような従来のマル
チプロセッサでは、送信元プロセッサがデータを書き込
む領域には同時に１つの送信元プロセッサしか書き込め
ないという問題がある。
チプロセッサでは、送信元プロセッサがデータを書き込
む領域には同時に１つの送信元プロセッサしか書き込め
ないという問題がある。
【０００４】本発明はこの用な事情に鑑みてなされたも
のであり、共有メモリ内にデータが書き込まれる各デー
タ領域を送信元プロセッサ毎に設け、送信元プロセッサ
は送信先プロセッサからのリプライが全て返るまで次の
通信を出さないという制約を設け、送信元プロセッサが
送信元プロセッサ番号を送信先プロセッサに渡す事によ
って、送信元プロセッサが排他制御による待ち時間無く
データを書込むことが実現できるマルチプロセッサシス
テムを提供する事を目的とする。
のであり、共有メモリ内にデータが書き込まれる各デー
タ領域を送信元プロセッサ毎に設け、送信元プロセッサ
は送信先プロセッサからのリプライが全て返るまで次の
通信を出さないという制約を設け、送信元プロセッサが
送信元プロセッサ番号を送信先プロセッサに渡す事によ
って、送信元プロセッサが排他制御による待ち時間無く
データを書込むことが実現できるマルチプロセッサシス
テムを提供する事を目的とする。
【０００５】さらに、送信先プロセッサがデータ読み出
し状態になくても、送信元プロセッサが割り込みを発生
し送信元プロセッサ番号を送信し、送信先プロセッサは
読み出し可能状態時にその間に受信した全ての送信元プ
ロセッサ番号の示すデータ領域からデータを順に読み出
す事ができ、その順序性は送信先のプロセッサ記憶する
事で送信元と送信先とのプロセッサ間で同期がとれるマ
ルチプロセッサシステムを提供する事を目的とする。
し状態になくても、送信元プロセッサが割り込みを発生
し送信元プロセッサ番号を送信し、送信先プロセッサは
読み出し可能状態時にその間に受信した全ての送信元プ
ロセッサ番号の示すデータ領域からデータを順に読み出
す事ができ、その順序性は送信先のプロセッサ記憶する
事で送信元と送信先とのプロセッサ間で同期がとれるマ
ルチプロセッサシステムを提供する事を目的とする。
【０００６】
【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、プロセッサ間のデータ転送を共有メモリ
を介して行ない、かつ、データ伝送通知を割り込みで行
なうようなマルチプロセッサシステムにおいて、前記共
有メモリはプロセッサ相互間で伝送されるデータを記憶
するデータ領域をプロセッサ対応に有し、各プロセッサ
は、データを送信する際、自プロセッサに対応のデータ
領域にデータを格納したのち（１０２）、送信先プロセ
ッサに対し送信元プロセッサ番号とデータ読み出し指示
信号を割り込みにて送信する割り込み手段（１０３）
と、送信先プロセッサを記憶する送信先記憶部と、送信
先プロセッサからデータ読み出し終了信号と送信先プロ
セッサ番号を受信した後（２００）、そのプロセッサ番
号が前記送信先記憶部に格納された送信先プロセッサ番
号であるかを判断する手段（１０４）と、プロセッサが
データを送信中であり次の通信を共有メモリに書き込め
ない状態であることを知る手段（１００，１０１，１０
５）と、データを読み出す際、割り込みにて受信した
（２００）送信元プロセッサ番号に対応するプロセッサ
を記憶する送信元記憶部と、前記共有メモリ内の送信元
プロセッサ番号の示すデータ領域からデータを読み出す
手段（２０３）と、送信元プロセッサに割り込みにてプ
ロセッサ番号とデータ読み出し終了信号を送信する手段
（２０４）とを有することを特徴とする。
サシステムは、プロセッサ間のデータ転送を共有メモリ
を介して行ない、かつ、データ伝送通知を割り込みで行
なうようなマルチプロセッサシステムにおいて、前記共
有メモリはプロセッサ相互間で伝送されるデータを記憶
するデータ領域をプロセッサ対応に有し、各プロセッサ
は、データを送信する際、自プロセッサに対応のデータ
領域にデータを格納したのち（１０２）、送信先プロセ
ッサに対し送信元プロセッサ番号とデータ読み出し指示
信号を割り込みにて送信する割り込み手段（１０３）
と、送信先プロセッサを記憶する送信先記憶部と、送信
先プロセッサからデータ読み出し終了信号と送信先プロ
セッサ番号を受信した後（２００）、そのプロセッサ番
号が前記送信先記憶部に格納された送信先プロセッサ番
号であるかを判断する手段（１０４）と、プロセッサが
データを送信中であり次の通信を共有メモリに書き込め
ない状態であることを知る手段（１００，１０１，１０
５）と、データを読み出す際、割り込みにて受信した
（２００）送信元プロセッサ番号に対応するプロセッサ
を記憶する送信元記憶部と、前記共有メモリ内の送信元
プロセッサ番号の示すデータ領域からデータを読み出す
手段（２０３）と、送信元プロセッサに割り込みにてプ
ロセッサ番号とデータ読み出し終了信号を送信する手段
（２０４）とを有することを特徴とする。
【０００７】［作用］このように構成されたマルチプロ
セッサであれば、共有メモリ内のデータ格納領域に送信
元となるプロセッサが複数アクセスしても、送信先プロ
セッサ毎に排他制御をする事なく書き込みができ、また
送信先ウロセッサの読み出し可能時に複数の送信元プロ
セッサが格納した通信データを読み出す事ができる。ま
た、送信元プロセッサは、送信先プロセッサにプロセッ
サ番号を送る事で、同時に送信先プロセッサ複数ある場
合（ブロードキャスト通信の場合）に送信先プロセッサ
を特定することができる。
セッサであれば、共有メモリ内のデータ格納領域に送信
元となるプロセッサが複数アクセスしても、送信先プロ
セッサ毎に排他制御をする事なく書き込みができ、また
送信先ウロセッサの読み出し可能時に複数の送信元プロ
セッサが格納した通信データを読み出す事ができる。ま
た、送信元プロセッサは、送信先プロセッサにプロセッ
サ番号を送る事で、同時に送信先プロセッサ複数ある場
合（ブロードキャスト通信の場合）に送信先プロセッサ
を特定することができる。
【０００８】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【０００９】図１は本発明の一実施例のマルチプロセッ
サシステムを示すブロック図である。図１において、共
通バスラインＢは、プロセッサ間でやり取りするデータ
のバスと、プロセッサ番号のバスと、通信の種類のバス
とを有する。共通バスラインＢに対して、調停回路Ａを
介して一台の共有メモリＭＭと、（ｉ＋１）台のプロセ
ッサＰ０〜Ｐｉ接続されている。なお、調停回路Ａは共
有メモリＭＭに対して同時に複数台のプロセッサがアク
セスするのを防止する回路である。
サシステムを示すブロック図である。図１において、共
通バスラインＢは、プロセッサ間でやり取りするデータ
のバスと、プロセッサ番号のバスと、通信の種類のバス
とを有する。共通バスラインＢに対して、調停回路Ａを
介して一台の共有メモリＭＭと、（ｉ＋１）台のプロセ
ッサＰ０〜Ｐｉ接続されている。なお、調停回路Ａは共
有メモリＭＭに対して同時に複数台のプロセッサがアク
セスするのを防止する回路である。
【００１０】プロセッサＰｎ（ｎ＝０〜ｉ）内には、共
有メモリＭＭに対する書き込みを終了し送信元プロセッ
サ番号とデータ読み出し指示信号を送信先のプロセッサ
Ｐｍ（ｍ＝０〜ｉ，但しｍ≠ｎ）に送信するための割り
込み発生手段ＰｎＡと、送信元プロセッサを記憶する送
信元記憶部ＰｎＢと、送信先プロセッサを記憶する送信
先記憶部ＰｎＣを有する。また、共有メモリＭＭ内には
各プロセッサ対応のデータ領域Ｎ０〜Ｎｉが形成されて
いる。
有メモリＭＭに対する書き込みを終了し送信元プロセッ
サ番号とデータ読み出し指示信号を送信先のプロセッサ
Ｐｍ（ｍ＝０〜ｉ，但しｍ≠ｎ）に送信するための割り
込み発生手段ＰｎＡと、送信元プロセッサを記憶する送
信元記憶部ＰｎＢと、送信先プロセッサを記憶する送信
先記憶部ＰｎＣを有する。また、共有メモリＭＭ内には
各プロセッサ対応のデータ領域Ｎ０〜Ｎｉが形成されて
いる。
【００１１】この様な構成のマルチプロセッサシステム
において、一つのプロセッサから送信先プロセッサを特
定してデータを送信する場合は、この送信元のプロセッ
サは図２に示す流れ図に従って、データの書き込み処理
を実行するようにプログラム構成されている。
において、一つのプロセッサから送信先プロセッサを特
定してデータを送信する場合は、この送信元のプロセッ
サは図２に示す流れ図に従って、データの書き込み処理
を実行するようにプログラム構成されている。
【００１２】いま、プロセッサＰ０から、プロセッサＰ
１とＰ２へデータを送信する場合を例として具体的に動
作を説明する。この場合、共有メモリＭＭ内のデータ領
域Ｎ０と、プロセッサＰ０，Ｐ１，Ｐ２内の送信元記憶
部Ｐ０Ｂ，Ｐ１Ｂ，Ｐ２Ｂ及び送信先記憶部Ｐ０Ｃ，Ｐ
１Ｃ，Ｐ２Ｃの内容は図４のようになる。
１とＰ２へデータを送信する場合を例として具体的に動
作を説明する。この場合、共有メモリＭＭ内のデータ領
域Ｎ０と、プロセッサＰ０，Ｐ１，Ｐ２内の送信元記憶
部Ｐ０Ｂ，Ｐ１Ｂ，Ｐ２Ｂ及び送信先記憶部Ｐ０Ｃ，Ｐ
１Ｃ，Ｐ２Ｃの内容は図４のようになる。
【００１３】送信元プロセッサＰ０は、プログラムステ
ップ１００において、プロセッサ内のプロセッサがデー
タを送信中であり、次の通信を共有メモリに書き込めな
い状態であることを表示するフラグＦ０が“０”である
かを調べる。フラグが“１”であればフラグが“０”に
なるまで処理はしない。フラグＦ０が“０”であれば１
０１において、フラグＦ０を“１”とし、１０２におい
て、送信すべきデータを共有メモリＭＭ内のデータ領域
群のプロセッサＰ０に対応するデータ領域Ｎ０に書き込
む。
ップ１００において、プロセッサ内のプロセッサがデー
タを送信中であり、次の通信を共有メモリに書き込めな
い状態であることを表示するフラグＦ０が“０”である
かを調べる。フラグが“１”であればフラグが“０”に
なるまで処理はしない。フラグＦ０が“０”であれば１
０１において、フラグＦ０を“１”とし、１０２におい
て、送信すべきデータを共有メモリＭＭ内のデータ領域
群のプロセッサＰ０に対応するデータ領域Ｎ０に書き込
む。
【００１４】次に、１０３において送信先プロセッサＰ
１，Ｐ２に、送信元プロセッサ番号と読みだし指示信号
を送信する。このように、送信先が複数ある場合には、
全ての送信先プロセッサに送信元プロセッサ番号と読み
出し指示信号を送信する。この時、図４に示すように、
送信元プロセッサＰ０内の送信先記憶部Ｐ０Ｃに、全て
の送信先プロセッサ（Ｐ１，Ｐ２）を記憶しておく。１
０４において送信先プロセッサ（Ｐ１，Ｐ２）から、読
み出し終了信号と送信先プロセッサ番号を受け取ったら
送信先記憶部Ｐ０Ｃをクリアし、全ての送信先プロセッ
サ（Ｐ１，Ｐ２）から、読み出し終了信号と送信先プロ
セッサ番号を受け取ったのちに１０５においてフラグＦ
０＝０とする。
１，Ｐ２に、送信元プロセッサ番号と読みだし指示信号
を送信する。このように、送信先が複数ある場合には、
全ての送信先プロセッサに送信元プロセッサ番号と読み
出し指示信号を送信する。この時、図４に示すように、
送信元プロセッサＰ０内の送信先記憶部Ｐ０Ｃに、全て
の送信先プロセッサ（Ｐ１，Ｐ２）を記憶しておく。１
０４において送信先プロセッサ（Ｐ１，Ｐ２）から、読
み出し終了信号と送信先プロセッサ番号を受け取ったら
送信先記憶部Ｐ０Ｃをクリアし、全ての送信先プロセッ
サ（Ｐ１，Ｐ２）から、読み出し終了信号と送信先プロ
セッサ番号を受け取ったのちに１０５においてフラグＦ
０＝０とする。
【００１５】一方、送信先のプロセッサ（Ｐ１，Ｐ２）
は図３に示す流れ図に従って、データの読み出し処理を
実行するようにプログラム構成されている。２００にお
いて、割り込みにて読み出し指示信号と送信元プロセッ
サ番号Ｐ０を受信したら、２０１において送信元プロセ
ッサ番号Ｐ０を自プロセッサ内の送信元記憶部Ｐ１Ｂ，
Ｐ２Ｂに記憶する。次に、２０２において自プロセッサ
が読み出し可能状態かを調べ、読み出し可能状態ならば
２０３において送信元プロセッサ番号（Ｐ０）の示すデ
ータ領域Ｎ０からデータを読み出す。２０４において送
信元記憶部Ｐ１Ｂ，Ｐ２Ｂをクリアし、読み出しが終了
したら読み出し終了信号と、送信先プロセッサ番号（Ｐ
１，Ｐ２）送信元プロセッサＰ０に割り込みにて送信す
る。
は図３に示す流れ図に従って、データの読み出し処理を
実行するようにプログラム構成されている。２００にお
いて、割り込みにて読み出し指示信号と送信元プロセッ
サ番号Ｐ０を受信したら、２０１において送信元プロセ
ッサ番号Ｐ０を自プロセッサ内の送信元記憶部Ｐ１Ｂ，
Ｐ２Ｂに記憶する。次に、２０２において自プロセッサ
が読み出し可能状態かを調べ、読み出し可能状態ならば
２０３において送信元プロセッサ番号（Ｐ０）の示すデ
ータ領域Ｎ０からデータを読み出す。２０４において送
信元記憶部Ｐ１Ｂ，Ｐ２Ｂをクリアし、読み出しが終了
したら読み出し終了信号と、送信先プロセッサ番号（Ｐ
１，Ｐ２）送信元プロセッサＰ０に割り込みにて送信す
る。
【００１６】このように構成されたマルチプロセッサシ
ステムであれば、送信先プロセッサの排他制御の必要無
く送信元プロセッサの書き込みが出来、送信先のプロセ
ッサはいつでも読み出し可能時に読み出しができる。ま
た、送信先プロセッサが複数ある場合にもプロセッサを
特定することができる。
ステムであれば、送信先プロセッサの排他制御の必要無
く送信元プロセッサの書き込みが出来、送信先のプロセ
ッサはいつでも読み出し可能時に読み出しができる。ま
た、送信先プロセッサが複数ある場合にもプロセッサを
特定することができる。
【００１７】また、データ領域Ｎ０〜Ｎｉに書き込まれ
たデータを読み出す場合には、送信先プロセッサが読み
出し可能状態までに受信した送信元プロセッサ番号の示
す全てのデータ領域からデータを読み出しその読み出し
順位は送信先プロセッサ内で記憶することで同期をとる
ことができる。
たデータを読み出す場合には、送信先プロセッサが読み
出し可能状態までに受信した送信元プロセッサ番号の示
す全てのデータ領域からデータを読み出しその読み出し
順位は送信先プロセッサ内で記憶することで同期をとる
ことができる。
【００１８】このように、送信元プロセッサ毎にデータ
領域を設ければ、１対Ｎの通信に際しても、送信先に対
して排他制御をすることなく、送信先プロセッサを特定
することができるので、大幅な処理速度の短縮ができ
る。
領域を設ければ、１対Ｎの通信に際しても、送信先に対
して排他制御をすることなく、送信先プロセッサを特定
することができるので、大幅な処理速度の短縮ができ
る。
【００１９】また、送信先プロセッサは、読み出し可能
状態になるまで読み出しを行なわないので割り込みによ
る他処理への影響も少なくすることができ、読み出し処
理のプライオリティによって管理することができるの
で、各システムにおいてこのプライオリティを規定する
ことができる。また、送信先プロセッサは読み出し可能
状態になるまでに受信したＮ回の通信を、まとめて読み
出すことができ、この順序性も保証できる。
状態になるまで読み出しを行なわないので割り込みによ
る他処理への影響も少なくすることができ、読み出し処
理のプライオリティによって管理することができるの
で、各システムにおいてこのプライオリティを規定する
ことができる。また、送信先プロセッサは読み出し可能
状態になるまでに受信したＮ回の通信を、まとめて読み
出すことができ、この順序性も保証できる。
【００２０】図５は本発明の他の実施例を示す図であ
り、共通バスラインを介さず、直接、共有メモリにプロ
セッサ通信のインターフェイスを待ち、複数プロセッサ
を接続したマルチプロセッサシステムである。
り、共通バスラインを介さず、直接、共有メモリにプロ
セッサ通信のインターフェイスを待ち、複数プロセッサ
を接続したマルチプロセッサシステムである。
【００２１】
【発明の効果】以上説明したように、本発明のマルチプ
ロセッサシステムによれば、共有メモリ内にデータが書
き込まれるデータ領域を各プロセッサ毎に設け、送信元
のプロセッサが自プロセッサの領域にデータを書き込む
ことにより、送信先のプロセッサが特定される場合のブ
ロードキャスト通信を可能にしている。したがって、送
信元のプロセッサは、一度に多数のプロセッサに対して
データを送信する事ができ、伝送時間を大幅に短縮する
ことができる。
ロセッサシステムによれば、共有メモリ内にデータが書
き込まれるデータ領域を各プロセッサ毎に設け、送信元
のプロセッサが自プロセッサの領域にデータを書き込む
ことにより、送信先のプロセッサが特定される場合のブ
ロードキャスト通信を可能にしている。したがって、送
信元のプロセッサは、一度に多数のプロセッサに対して
データを送信する事ができ、伝送時間を大幅に短縮する
ことができる。
【００２２】また、送信先のプロセッサは送信元プロセ
ッサを記憶して任意時にまとめて読み出すことができる
ことから、共通バスの使用頻度を減少でき、プロセッサ
間の通信によるデータ読出処理とその他の処理のプライ
オリティを各システムによってきめることができ、この
処理の最適化によりシステム機能の向上ができるという
効果を有する。
ッサを記憶して任意時にまとめて読み出すことができる
ことから、共通バスの使用頻度を減少でき、プロセッサ
間の通信によるデータ読出処理とその他の処理のプライ
オリティを各システムによってきめることができ、この
処理の最適化によりシステム機能の向上ができるという
効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例における送信元プロセッサ
の流れ図である。
の流れ図である。
【図３】図１に示した実施例における送信先プロセッサ
の流れ図である。
の流れ図である。
【図４】図１に示した実施例の一動作時におけるデータ
領域，送信元記憶部及び送信先記憶部の内容を示した図
である。
領域，送信元記憶部及び送信先記憶部の内容を示した図
である。
【図５】本発明の他の実施例のブロック図である。
Ａ 調停回路 Ｂ 共通バスライン ＭＭ 共有メモリ Ｎ０〜Ｎｉ データ領域 Ｐ０〜Ｐｉ プロセッサ Ｐ０Ａ〜ＰｉＡ 割り込み発生手段 Ｐ０Ｂ〜ＰｉＢ 送信元記憶部 Ｐ０Ｃ〜ＰｉＣ 送信先記憶部。
Claims (3)
- 【請求項１】 プロセッサ間のデータ転送を共有メモリ
を介して行ない、かつ、データ伝送通知を割り込みで行
なうようなマルチプロセッサシステムにおいて、 前記共有メモリはプロセッサ相互間で伝送されるデータ
を記憶するデータ領域をプロセッサ対応に有し、 各プロセッサは、データを送信する際、自プロセッサに
対応のデータ領域にデータを格納したのち（１０２）、
送信先プロセッサに対し送信元プロセッサ番号とデータ
読み出し指示信号を割り込みにて送信する割り込み手段
（１０３）と、送信先プロセッサを記憶する送信先記憶
部と、送信先プロセッサからデータ読み出し終了信号と
送信先プロセッサ番号を受信した後（２００）、そのプ
ロセッサ番号が前記送信先記憶部に格納された送信先プ
ロセッサ番号であるかを判断する手段（１０４）と、プ
ロセッサがデータを送信中であり次の通信を共有メモリ
に書き込めない状態であることを知る手段（１００，１
０１，１０５）と、データを読み出す際、割り込みにて
受信した（２００）送信元プロセッサ番号に対応するプ
ロセッサを記憶する送信元記憶部と、前記共有メモリ内
の送信元プロセッサ番号の示すデータ領域からデータを
読み出す手段（２０３）と、送信元プロセッサに割り込
みにてプロセッサ番号とデータ読み出し終了信号を送信
する手段（２０４）とを有することを特徴とするマルチ
プロセッサシステム。 - 【請求項２】 前記複数のプロセッサと、該複数のプロ
セッサからの前記共有メモリに対するアクセスを調停す
る調停回路とが共有バスラインに接続され、該調停回路
に前記共有メモリが接続されることを特徴とする請求項
１記載のマルチプロセッサシステム。 - 【請求項３】 前記複数のプロセッサと、前記共有メモ
リとが直結され、該共有メモリにプロセッサ通信のイン
ターフェイスを設けたことを特徴とする請求項１記載の
マルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP911196A JPH09198361A (ja) | 1996-01-23 | 1996-01-23 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP911196A JPH09198361A (ja) | 1996-01-23 | 1996-01-23 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198361A true JPH09198361A (ja) | 1997-07-31 |
Family
ID=11711531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP911196A Pending JPH09198361A (ja) | 1996-01-23 | 1996-01-23 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198361A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007115274A (ja) * | 2007-01-12 | 2007-05-10 | Hitachi Ltd | ディスクアレイ制御装置 |
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-
1996
- 1996-01-23 JP JP911196A patent/JPH09198361A/ja active Pending
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