JP3411273B2

JP3411273B2 - プロセッサでのデータ処理方法及びデータ処理システム

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Publication number: JP3411273B2
Application number: JP2002079357A
Authority: JP
Inventors: 雅一鈴置; 剛山崎
Original assignee: Sony Computer Entertainment Inc
Current assignee: Sony Interactive Entertainment Inc
Priority date: 2001-03-22
Filing date: 2002-03-20
Publication date: 2003-05-26
Anticipated expiration: 2022-03-20
Also published as: JP4489399B2; US20020138707A1; CN1279469C; EP1370969B1; TW594492B; EP1370969A1; JP2002351850A; JP3483877B2; JP2003281107A; EP1370969A4; WO2002077846A1; KR20030086319A; JP2004078979A; US6826662B2; KR100866739B1; CN1496517A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ・プロ
セッサ用アーキテクチャとコンピュータ・ネットワーク
とに関し、広帯域環境におけるコンピュータ・プロセッ
サおよびコンピュータ・ネットワーク用アーキテクチャ
に関する。さらに、本発明は、このようなアーキテクチ
ャのためのプログラミング・モデルに関する。

【０００２】

【従来の技術】コンピュータおよび現今のコンピュータ
・ネットワーク(オフィスのネットワークで使用される
ローカル・エリア・ネットワーク(ＬＡＮ)やインターネ
ットのようなグローバルネットワークなど)の計算用装
置は、スタンド・アローン型の計算用として主として設
計されてきた。コンピュータ・ネットワークを介するデ
ータとアプリケーション・プログラム(“アプリケーシ
ョン”)の共用は、これらのコンピュータおよびコンピ
ューティング・デバイスの主要な設計目標ではなかっ
た。これらのコンピュータとコンピューティング・デバ
イスは、また、様々な異なるメーカー(モトローラ、イ
ンテル、テキサス・インスツルメント、ソニーなど)に
よって製造された広範囲の異なるタイプのプロセッサを
用いて一般に設計されたものである。これらのプロセッ
サの各々は、それ自身の特定の命令セットと命令セット
・アーキテクチャ(ＩＳＡ)とを持っている。すなわち、
それ自身の特定のセットのアセンブリ言語命令と、これ
らの命令を実行する主演算装置と記憶装置のための構造
とを有する。プログラマは、各プロセッサの命令セット
とＩＳＡとを理解してこれらのプロセッサ用のアプリケ
ーションを書くことを要求される。今日のコンピュータ
・ネットワーク上でのコンピュータとコンピューティン
グ・デバイスには異なった種類が混在していることか
ら、データとアプリケーションの共用及びその処理は複
雑になっている。さらに、この複数種が混在する環境に
対する調整を行うために、多くの場合、同じアプリケー
ションであっても複数のバージョンを用意することが必
要となっている。

【０００３】グローバルネットワーク、特にインターネ
ットと接続されたタイプのコンピュータやコンピューテ
ィング・デバイスは広範囲に及ぶ。パーソナル・コンピ
ュータ(ＰＣ)とサーバーに加えて、これらのコンピュー
ティング・デバイスの中にはセルラー電話、移動用コン
ピュータ、個人用情報機器(ＰＤＡ)、セット・トップ・
ボックス、デジタルテレビ並びにその他の装置が含まれ
る。コンピュータやコンピューティング・デバイスにお
いて異種製品が混在する中でのデータやアプリケーショ
ンを共用することに起因して、大きな問題が生じてい
る。

【０００４】これらの問題を解決するためのいくつかの
手法が試みられてきた。これらの手法の中には、特に、
優れたインターフェースと複雑なプログラミング手法が
含まれる。これらの解決方法では、処理パワーの実質的
増加の実現がしばしば要求される。また、これらの解決
方法では、アプリケーションの処理に必要な時間と、ネ
ットワークを介するデータ伝送に必要な時間とが実質的
に増加してしまうという結果がしばしば生じる。

【０００５】一般に、データは、対応するアプリケーシ
ョンとは別個に、インターネットを介して伝送される。
このアプローチでは、アプリケーションに対応した各セ
ットの伝送データにアプリケーション自体をも送る必要
はなくなっている。従って、このアプローチによって、
必要とされる帯域幅の量は最少化されるものの、ユーザ
ーには不満の原因となることも多々ある。つまり、クラ
イアント側のコンピュータでは、この伝送データを利用
するための適正なアプリケーション、あるいは最新のア
プリケーションを入手できない事態も生じ得る。また、
このアプローチでは、ネットワーク上のプロセッサによ
って用いられている複数の異種ＩＳＡと命令セットに対
応して、各アプリケーション毎にバージョンの異なる複
数のアプリケーションを用意することが要求される。

【０００６】Ｊａｖａ（登録商標）モデルでは、この問
題の解決が試みられている。このモデルでは、厳しいセ
キュリティ・プロトコルに準拠する小さなアプリケーシ
ョン(“アプレット(applet)”)が用いられている。アプ
レットは、ネットワークを介してサーバー側コンピュー
タから送信されてクライアント側コンピュータ(“クラ
イアント”)によって実行される。異なるＩＳＡを使用
しているクライアント毎に、同じアプレットであっても
異なるバージョンを送信するという事態を避ける必要が
あるため、すべてのＪａｖａアプレットは、クライアン
ト側のＪａｖａ仮想マシーン上で実行される。Ｊａｖａ
仮想マシーンとは、ＪａｖａＩＳＡと命令セットとを備
えたコンピュータをエミュレートするソフトウェアであ
る。しかし、このソフトウェアは、クライアント側のＩ
ＳＡとクライアント側の命令セットにより実行される。
クライアント側ではＩＳＡと命令セットが各々異なる
が、与えられるＪａｖａの仮想マシーンのバージョンは
一つである。したがって、複数の各アプレットごとに異
なるバージョンを用意する必要はない。各クライアント
では、当該クライアントにおけるＩＳＡと命令セットに
対応した適正なＪａｖａ仮想マシーンだけをダウンロー
ドすれば、ｊａｖａアプレットを実行できる。

【０００７】

【発明が解決しようとする課題】各々の異なるＩＳＡと
命令セットに対して異なるバージョンのアプリケーショ
ンを書かなければならないという課題は解決されている
ものの、Ｊａｖａの処理モデルでは、クライアント側の
コンピュータに対してソフトウェアの追加層が要求され
る。ソフトウェアのこの追加層のためにプロセッサの処
理速度は著しく低下する。この速度の低下は、リアルタ
イムのマルチメディア・アプリケーションについて特に
著しい。また、ダウンロードされたＪａｖａアプレット
の中にはウィルス、処理上の誤動作などが含まれている
可能性がある。これらのウィルスと誤動作はクライアン
トのデータベースの破損やその他の損害の原因となる可
能性がある。Ｊａｖａモデルで用いられているセキュリ
ティ用プロトコルでは、“サンドボックス(sandbox)”
(Ｊａｖａアプレットがそれ以上はデータを書き込むこ
とができない、クライアント側のメモリ内のスペース)
というソフトウェアを設けることにより、この問題の解
決が試みられているとはいえ、このソフトウェア駆動型
セキュリティ・モデルはその実行時に頻繁に不安定にな
り、より多くの処理が必要となる。

【０００８】リアルタイムの、マルチメディア・ネット
ワーク用アプリケーションがますます重要なものになり
つつある。これらのネットワーク用アプリケーションで
は非常に高速な処理が要求される。将来、そのようなア
プリケーション用として毎秒何千メガビットものデータ
が必要となるかもしれない。ネットワークの現今のアー
キテクチャ、および、特にインターネットのアーキテク
チャ、並びに、Ｊａｖａモデルなどで現在実施されてい
るプログラミング・モデルでこのような処理速度に到達
することは非常に難しい。

【０００９】したがって、新しいコンピュータ・アーキ
テクチャと、コンピュータ・ネットワーク用の新しいア
ーキテクチャと、新しいプログラミング・モデルとが求
められている。この新しいアーキテクチャとプログラミ
ング・モデルとによって、計算上の負担が付加されるこ
となく、ネットワークの様々なメンバー間でのデータと
アプリケーションの共用という問題が解決されることが
望ましい。また、この新しいコンピュータ・アーキテク
チャと、プログラミング・モデルとによって、ネットワ
ークのメンバー間でのアプリケーションとデータの共用
時に生じる、固有のセキュリティ上の問題も解決される
ことが望ましい。

【００１０】

【課題を解決するための手段】本発明の一実施形態にお
いては、コンピュータと、コンピューティング・デバイ
スと、コンピュータ・ネットワーク（あるいはコンピュ
ータ・ネットワークに代えて、コンピュータ・ネットワ
ーク・システムや複数のコンピュータを備えたコンピュ
ータ・システムというカテゴリーや形態とすることもで
きる）とのための新しいアーキテクチャが提供される。
他の実施形態では、本発明は、これらのコンピュータ、
コンピューティング・デバイスおよびコンピュータ・ネ
ットワークのための新しいプログラミング・モデルを提
供するものである。

【００１１】本発明によれば、コンピュータ・ネットワ
ークのすべてのメンバー(ネットワーク上のすべてのコ
ンピュータとコンピューティング・デバイス)は共通の
コンピューティング・モジュールから構成される。この
共通のコンピューティング・モジュールは均一な構造を
有し、好適には同じＩＳＡが使用される。ネットワーク
のメンバーとして、クライアント、サーバー、ＰＣ、移
動用コンピュータ、ゲーム用マシーン、ＰＤＡ、セット
・トップ・ボックス、電気機器、デジタルテレビ、およ
び、コンピュータ・プロセッサを用いるその他の装置が
挙げられる。均一なモジュラー構造によって、ネットワ
ークのメンバーによるアプリケーションとデータの効率
的高速処理と、ネットワークを介するアプリケーション
とデータの高速伝送とが可能となる。またこの構造によ
って、様々なサイズと処理パワーを持つネットワークの
メンバーの構成が単純化され、これらのメンバーによる
処理用アプリケーションの作成が単純化される。

【００１２】また、本発明によれば、コンピュータ・ネ
ットワークにおいて、前記ネットワークと接続された複
数のプロセッサを有し、前記プロセッサの各々が、同じ
命令セット・アーキテクチャを有する複数の第１の処理
ユニットと、前記第１の処理ユニットを制御するための
第２の処理ユニットとを有し、前記第１の処理ユニット
が、前記ネットワークを介して伝送されるソフトウェア
・セルを処理するために作動可能であり、前記ソフトウ
ェア・セルの各々が、前記命令セット・アーキテクチャ
と互換性のあるプログラムと、前記プログラムと関連付
けられたデータと、前記ネットワークを介して伝送され
る前記ソフトウェア・セルのすべての間で前記ソフトウ
ェア・セルを一意的に識別するための識別子（例えばセ
ルの識別番号）と、を有することを特徴とするコンピュ
ータ・ネットワークも提供される。

【００１３】なお、本発明によれば、コンピュータ・ネ
ットワークと接続される複数のプロセッサを有するコン
ピュータ・システムであって、前記プロセッサの各々
が、同じ命令セット・アーキテクチャを有する複数の第
１の処理ユニットと、前記第１の処理ユニットを制御す
るための第２の処理ユニットとを有し、前記第１の処理
ユニットが、前記ネットワークを介して伝送されるソフ
トウェア・セルを処理するために作動可能であり、前記
ソフトウェア・セルの各々が、前記命令セット・アーキ
テクチャと互換性のあるプログラムと、前記プログラム
と関連付けられたデータと、前記ネットワークを介して
伝送される前記ソフトウェア・セルのすべての間で前記
ソフトウェア・セルを一意的に識別するための識別子
（例えばセルの識別番号）と、を有することを特徴とす
るコンピュータ・システムも提供される。

【００１４】加えて、本発明によれば、コンピュータ・
ネットワークを介する伝送用ソフトウェア・セルのデー
タ・ストリームにおいて、前記コンピュータ・ネットワ
ークが、複数のプロセッサを有し、前記ソフトウェア・
セルの各々が、前記プロセッサの中の１以上によって処
理するためのプログラムと、前記プログラムと関連付け
られたデータと、前記ネットワークを介して伝送される
すべてのソフトウェア・セルの中で前記ソフトウェア・
セルを一意的に識別するグローバルな識別子と、を有す
ることを特徴とするデータ・ストリームも提供される。
なお、上記構成において、「データ・ストリーム」とい
う形態に代えて、「データ構造」という形態、あるいは
「上述のような構造を有するデータ」という形態で本発
明を提供することも可能である。

【００１５】他の実施形態では、本発明は、ネットワー
クを介してデータとアプリケーションを伝送するため
の、また、ネットワークのメンバー間でデータとアプリ
ケーションを処理するための新しいプログラミング・モ
デルを提供する。このプログラミング・モデルでは、ネ
ットワークのいずれのメンバーでも処理できる、ネット
ワークを介して伝送されるソフトウェア・セルが使用さ
れる。各ソフトウェア・セルは同じ構造を有し、アプリ
ケーションとデータの双方を含むことが可能である。モ
ジュラー型コンピュータ・アーキテクチャによって提供
される高速処理と伝送速度の結果、これらのセルの高速
処理が可能となる。アプリケーション用コードは同じ共
通の命令セットとＩＳＡに好適に基づくものである。各
ソフトウェア・セルは、グローバルな識別子(グローバ
ルＩＤ)と、セルの処理に必要な計算用リソースの量に
ついて説明する情報とを好適に含むことが望ましい。す
べての計算用リソースは同じ基本構造を有し、同じＩＳ
Ａが用いられているので、このセルの処理を実行する特
定のリソースは、ネットワーク上のどこにでも配置が可
能となり、動的に割り当てることができる。

【００１６】基本となる処理用モジュールはプロセッサ
・エレメント(ＰＥ)である。ＰＥは、好適には、処理ユ
ニット(ＰＵ)、ダイレクト・メモリ・アクセス・コント
ローラ(ＤＭＡＣ)および複数の付加処理ユニット(ＡＰ
Ｕ)を具備することが望ましい。好ましい実施形態で
は、１つのＰＥは８つのＡＰＵを具備する。ＰＵとＡＰ
Ｕとは、クロスバ・アーキテクチャを好適に備えている
共用ダイナミック・ランダム・アクセス・メモリ(ＤＲ
ＡＭ)を用いてリアルタイムで通信を行う。ＰＵは、Ａ
ＰＵによって、データとアプリケーションの処理のスケ
ジュール管理と全般的管理とを行う。ＡＰＵは並列的か
つ独立にこの処理を実行する。ＤＭＡＣは、共用ＤＲＡ
Ｍに格納されているデータとアプリケーションへのアク
セス制御をＰＵとＡＰＵとによって行う。

【００１７】このモジュラー構造によれば、ネットワー
クのメンバーによって用いられるＰＥの数は、そのメン
バーが必要とする処理パワーに基づく。例えば、１台の
サーバーは４つのＰＥを用いることができ、１台のワー
クステーションは２つのＰＥを用いることができ、１つ
のＰＤＡは１つのＰＥを用いることができる。特定のソ
フトウェア・セルの処理に割り当てられるＰＥのＡＰＵ
の数は、そのセル内のプログラムとデータの複雑さと大
きさとによって決まる。

【００１８】好ましい実施形態では、複数のＰＥが１つ
の共用ＤＲＡＭと関連付けられる。好適には、ＤＲＡＭ
は複数のセクションに分割され、これらのセクションの
各々は複数のメモリ・バンクに分割される。特に好まし
い実施形態では、ＤＲＡＭは６４個のメモリ・バンクを
有し、各バンクは１メガバイトの記憶容量を有する。Ｄ
ＲＡＭの各セクションは、好適には、バンク・コントロ
ーラによって制御されることが望ましく、ＰＥの各ＤＭ
ＡＣは、好適には、各バンク・コントローラにアクセス
することが望ましい。したがって、この実施形態の各Ｐ
ＥのＤＭＡＣは、共用ＤＲＡＭの任意の部分へのアクセ
スが可能となる。

【００１９】別の態様では、本発明は、共用ＤＲＡＭか
らのＡＰＵのデータの読み出しと、共用ＤＲＡＭへのデ
ータの書き込みのための同期システムと方法とを提供す
る。このシステムによって、ＤＲＡＭを共用している複
数のＡＰＵと複数のＰＥとの間のコンフリクトが防止さ
れる。このシステムと方法とによれば、ＤＲＡＭ領域が
指定され、複数のフル−エンプティ・ビットが格納され
る。これらのフル−エンプティ・ビットの各々は、ＤＲ
ＡＭの指定領域に対応する。この同期システムはＤＲＡ
Ｍのハードウェアの中に統合化されるので、ソフトウェ
アの中で実行されるデータ同期方式の計算上のオーバー
ヘッドはこのシステムによって防止される。

【００２０】また本発明によって、ＤＲＡＭ内にサンド
ボックスが設けられ、１つのＡＰＵのプログラム処理用
データから生じる、別のＡＰＵのプログラム処理用デー
タの破損に対するセキュリティが与えられる。各サンド
ボックスによって、データの読み出しや書き込みが不可
能となる共用ＤＲＡＭ領域が画定される。

【００２１】別の態様では、本発明は、ＰＵがＡＰＵへ
コマンドを出して、アプリケーションとデータのＡＰＵ
による処理を開始するためのシステムと方法とを提供す
るものである。これらのコマンドは、ＡＰＵ遠隔処理命
令(ＡＲＰＣ)と呼ばれ、このコマンドによって、ＡＰＵ
がコプロセッサの役割を演じることなく、アプリケーシ
ョンとデータのＡＰＵによる並列処理のＰＵによる全般
的管理と調整が可能となる。

【００２２】他の実施形態では、本発明によって、スト
リーミング・データ処理用の専用パイプライン構造を設
定するシステムと方法とが提供される。このシステムと
方法によれば、ＰＵによってこれらのストリーミング・
データの処理を行うために、ＡＰＵの調整グループと、
これらのＡＰＵと関連するメモリサンドボックスの調整
グループとが設定される。パイプ・ラインの専用ＡＰＵ
とメモリサンドボックスとは、データ処理が行われない
時間中もパイプ・ライン専用のままである。言い換えれ
ば、専用ＡＰＵ及びこれらの専用ＡＰＵと関連するサン
ドボックスとは、この期間中は予約状態となる。

【００２３】他の実施形態では、本発明はタスク処理用
の絶対タイマーを提供する。この絶対タイマーは、アプ
リケーションとデータの処理用としてＡＰＵが使用する
クロック周波数に依存しない。アプリケーションは、絶
対タイマーによって定義される、タスク用の時間に基づ
いて書かれる。ＡＰＵが使用しているクロック周波数
が、ＡＰＵの機能の改善などに起因して増加しても、絶
対タイマーによって定義される所定のタスク用の時間は
そのまま同じである。この方式によれば、古いＡＰＵに
おける遅い処理時間を前提として書かれた古いアプリケ
ーションの処理を、これらの新しいＡＰＵでは行わせな
いこととする必要がなく、かつ、新しいバージョンのＡ
ＰＵによる処理時間の向上を実現することが可能にな
る。

【００２４】また本発明は、より処理速度が高速な新し
いＡＰＵを、古いＡＰＵにおける遅い処理速度を前提と
して書かれた古いアプリケーションの処理に用いること
を可能にする、他の方式をも提供するものである。この
方式では、速度の改善によって生じるＡＰＵの並列処理
の調整における問題の処理の間に、これらの古いアプリ
ケーションの処理時にＡＰＵが使用している命令(マイ
クロコード)が分析される。ＡＰＵによる処理の順番が
プログラムが予期する順番どおりに維持されるよう、
“オペレーションなし”(“ＮＯＯＰ”)命令が、これら
のＡＰＵのいくつかによって実行される命令の中へ挿入
される。これらの命令の中へこれらの“ＮＯＯＰ”を挿
入することにより、ＡＰＵによるすべての命令を実行す
るための正しいタイミングが維持される。

【００２５】他の実施形態では、本発明は、光導波路が
統合化される集積回路を含むチップ・パッケージを提供
するものである。

【００２６】

【発明の実施の形態】図１に、本発明によるコンピュー
タ・システム１０１のアーキテクチャ全体を示す。

【００２７】この図に例示されているように、システム
１０１にはネットワーク１０４が含まれ、複数のコンピ
ュータとコンピューティング・デバイスがこのネットワ
ークと接続されている。ネットワーク１０４の例とし
て、ＬＡＮ、インターネットのようなグローバルネット
ワーク、あるいは他のコンピュータ・ネットワークが挙
げられる。

【００２８】ネットワーク１０４と接続されたコンピュ
ータとコンピューティング・デバイス(ネットワークの
“メンバー”)の中には、クライアント側コンピュータ
１０６、サーバーコンピュータ１０８、個人用情報機器
(ＰＤＡ)１１０、デジタルテレビ(ＤＴＶ)１１２および
その他の有線または無線コンピュータとコンピューティ
ング・デバイスなどが含まれる。ネットワーク１０４の
メンバーによって用いられるプロセッサは、同じ共通の
コンピューティング・モジュールから構成される。また
これらのプロセッサは、好適には、ＩＳＡがすべて同じ
で、好適には同じ命令セットに従って処理を実行する。
個々のプロセッサ内に含まれるモジュールの数は、その
プロセッサが必要とする処理パワーによって決められ
る。

【００２９】例えば、システム１０１のサーバー１０８
は、クライアント１０６より多いデータ処理およびアプ
リケーション処理を実行するので、クライアント１０６
より多いコンピューティング・モジュールを含むことに
なる。一方、ＰＤＡ１１０では最低量の処理しか実行さ
れない。したがって、ＰＤＡ１１０には最少の数のコン
ピューティング・モジュールしか含まれない。ＤＴＶ１
１２はクライアント１０６とサーバー１０８の間の処理
レベルを実行する。したがって、ＤＴＶ１１２にはクラ
イアント１０６とサーバー１０８の間のいくつかのコン
ピューティング・モジュールが含まれる。以下に説明す
るように、各コンピューティング・モジュールの中に
は、処理用コントローラと、ネットワーク１０４を介し
て伝送されるデータおよびアプリケーションの並列処理
を実行する複数の同一処理ユニットとが含まれる。

【００３０】システム１０１がこのように均質な構成を
有することから、アダプタビリティ、処理速度および処
理効率が改善される。システム１０１の各メンバーが、
同じコンピューティング・モジュールのうち１つまたは
それ以上(またはコンピューティング・モジュールの一
部) を用いて処理を実行するので、データとアプリケー
ションの実際の処理をどのコンピュータまたはコンピュ
ーティング・デバイスで実行するかは重要ではなくな
る。さらに、個々のアプリケーションとデータの処理
は、ネットワークのメンバーの間で分担することができ
る。システム全体を通じて、システム１０１が処理した
データとアプリケーションを含むセルを一意的に識別す
ることにより、この処理がどこで行われたかにかかわら
ず、処理を要求したコンピュータまたはコンピューティ
ング・デバイスへその処理結果を伝送することが可能と
なる。この処理を実行するモジュールが共通の構造と共
通のＩＳＡとを有するので、プロセッサ間の互換性を達
成するためのソフトウェアの追加層の計算上の負担が回
避される。このアーキテクチャとプログラミング・モデ
ルによって、リアルタイムのマルチメディア・アプリケ
ーションなどの実行に必要な処理速度が改善される。

【００３１】システム１０１によって改善される処理速
度と効率というさらなる利点を利用するために、このシ
ステムによって処理されるデータとアプリケーションと
は、一意的に識別される、それぞれフォーマットが同じ
であるソフトウェア・セル１０２へとパッケージ化され
る。各ソフトウェア・セル１０２は、アプリケーション
とデータの双方を含むあるいは含み得る。また各ソフト
ウェア・セルには、ネットワーク１０４とシステム１０
１全体の中でセルを識別するためのセル識別子が含ま
れ、その一例としては、ソフトウェア・セルをグローバ
ルに識別するＩＤが含まれる。ソフトウェア・セルのこ
の構造的均一性と、ネットワークの中でのソフトウェア
・セルの一意的識別とによって、ネットワークの任意の
コンピュータまたはコンピューティング・デバイスでの
アプリケーションとデータの処理が改善される。例え
ば、クライアント１０６は、ソフトウェア・セル１０２
の作成を行うこともできるが、クライアント１０６側の
処理能力は限られていることから、このソフトウェア・
セルをサーバー１０８へ伝送して処理してもらうことも
できる。したがって、ソフトウェア・セルは、ネットワ
ーク１０４全体を移動してネットワーク上での処理用リ
ソースの可用性に基づく処理を行うことが可能となる。

【００３２】また、システム１０１のプロセッサとソフ
トウェア・セルが均質な構造を有することで、今日の異
質なネットワークの混在という問題の多くを防ぐことが
できる。例えば任意の命令セットを用いる任意のどのＩ
ＳＡ上でもアプリケーションの処理を許容しようとする
非効率的なプログラミング・モデル(Ｊａｖａのバーチ
ャル・マシーンのような仮想マシーンなど)が回避され
る。したがって、システム１０１は、今日のネットワー
クよりもはるかに効率的、かつ、はるかに効果的に広帯
域処理の実現が可能となる。

【００３３】ネットワーク１０４のすべてのメンバーの
ための基本となる処理用モジュールはプロセッサ・エレ
メント(ＰＥ)である。図２にＰＥの構造が例示されてい
る。この図に示すように、ＰＥ２０１は、処理ユニット
(ＰＵ)２０３、ＤＭＡＣ２０５、複数の付加処理ユニッ
ト(ＡＰＵ)、すなわち、ＡＰＵ２０７、ＡＰＵ２０９、
ＡＰＵ２１１、ＡＰＵ２１３、ＡＰＵ２１５、ＡＰＵ２
１７、ＡＰＵ２１９、ＡＰＵ２２１を具備する。ローカ
ルＰＥバス２２３は、ＡＰＵと、ＤＭＡＣ２０５と、Ｐ
Ｕ２０３との間でデータとアプリケーションとを伝送す
る。ローカルＰＥバス２２３は、従来型のアーキテクチ
ャなどを備えていてもよいし、あるいは、パケット交換
式ネットワークとして実現されてもよい。パケット交換
式ネットワークとして実現される場合、より多くのハー
ドウェアが必要となり、その一方で、利用可能な帯域幅
が増加する。

【００３４】ＰＥ２０１は、デジタル論理回路を実現す
る様々な方法を用いて構成可能である。しかし、ＰＥ２
０１は、好適には、シリコン基板上の単一の集積回路と
して構成されることが望ましい。基板用代替材料の中に
は、ガリウム砒素、ガリウム・アルミニウム砒素、砒素
および多種多様のドーパントを用いるその他のいわゆる
III−Ｂ化合物が含まれる。またＰＥ２０１は、超伝導
材料(高速単一磁束量子(ＲＳＦＱ)論理処理など)を用い
て実現することもできる。

【００３５】ＰＥ２０１は、高帯域メモリ接続部２２７
を介してダイナミック・ランダム・アクセス・メモリ
(ＤＲＡＭ)２２５と密接に関連する。ＤＲＡＭ２２５は
ＰＥ２０１用メイン・メモリとして機能する。ＤＲＡＭ
２２５は好適には、ダイナミック・ランダム・アクセス
・メモリであることが望ましいとはいえ、他の手段、例
えばスタティック・ランダム・アクセス・メモリ(ＳＲ
ＡＭ)として、磁気ランダム・アクセス・メモリ(ＭＲＡ
Ｍ)、光メモリまたはホログラフィ・メモリなどを用い
てＤＲＡＭ２２５を実現することもできる。ＤＭＡＣ２
０５によって、ＤＲＡＭ２２５と、ＰＥ２０１のＡＰＵ
とＰＵとの間のデータ転送が改善される。以下さらに説
明するように、ＤＭＡＣ２０５によって、各ＡＰＵに対
するＤＲＡＭ２２５内の排他的領域が指定されるが、こ
の排他的領域の中へはＡＰＵだけしかデータの書き込み
ができず、また、ＡＰＵだけしかこの排他的領域からの
データ読み出しを行うことができない。この排他的領域
は“サンドボックス”と呼ばれる。

【００３６】ＰＵ２０３は、データとアプリケーション
のスタンド・アローン型処理が可能な標準的プロセッサ
などであってもよい。作動時に、ＰＵは、ＡＰＵによっ
て、データとアプリケーションの処理のスケジュール管
理と全般的管理とを行う。ＡＰＵは好適には、単一命
令、複数データ(ＳＩＭＤ)プロセッサであることが望ま
しい。ＰＵ２０３の制御によって、ＡＰＵは、並列的か
つ独立にこれらのデータとアプリケーションの処理を実
行する。ＤＭＡＣ２０５は、共用ＤＲＡＭ２２５に格納
されているデータとアプリケーションへのＰＵ２０３と
ＡＰＵによるアクセス制御を行う。ＰＥ２０１は、好適
には８個のＡＰＵを含むことが望ましいとはいえ、必要
とする処理パワーに応じて、ＰＥ内でこの数より多少上
下する個数のＡＰＵを用いてもよい。また、ＰＥ２０１
のようないくつかのＰＥを結合(まとめてパッケージ化)
して処理パワーの改善を図ることもできる。

【００３７】例えば、図３に示すように、１以上のチッ
プ・パッケージなどの中に４つのＰＥをパッケージ化
(まとめて結合)してネットワーク１０４のメンバー用の
単一プロセッサを形成してもよい。この構成は広帯域エ
ンジン(ＢＥ)と呼ばれる。図３に示すように、ＢＥ３０
１には４つのＰＥ(ＰＥ３０３、ＰＥ３０５、ＰＥ３０
７、ＰＥ３０９)が含まれる。これらのＰＥ間の通信は
ＢＥバス３１１を介して行われる。広帯域メモリ接続部
３１３によって共用ＤＲＡＭ３１５とこれらのＰＥ間の
通信が行われる。ＢＥバス３１１の代わりに、ＢＥ３０
１のＰＥ間の通信は、ＤＲＡＭ３１５とこのメモリ接続
部とを介して行うことができる。

【００３８】入力／出力(Ｉ／Ｏ)インターフェース３１
７と外部バス３１９とは、広帯域エンジン３０１とネッ
トワーク１０４のその他のメンバー間で通信を行う。Ｂ
Ｅ３０１の各ＰＥは、ＰＥのＡＰＵによって行われるア
プリケーションとデータの並列的かつ独立した処理と同
様の並列的かつ独立した方法で、データとアプリケーシ
ョンの処理を実行する。

【００３９】図４はＡＰＵの構造を例示する図である。
ＡＰＵ４０２には、ローカル・メモリ４０６、レジスタ
４１０、４つの浮動小数点演算ユニット４１２および４
つの整数演算ユニット４１４が含まれる。しかし、ここ
でもまた、必要とする処理パワーに応じて、４個より多
少上下する個数の浮動小数点演算ユニット４１２と整数
演算ユニット４１４を用いてもよい。１つの好ましい実
施形態では、ローカル・メモリ４０６には１２８キロバ
イトの記憶容量が含まれ、レジスタ４１０の容量は１２
８×１２８ビットである。浮動小数点演算ユニット４１
２は、毎秒３２０億浮動小数点演算(３２ＧＬＯＰＳ)の
速度で好適に作動し、整数演算ユニット４１４は、毎秒
３２０億回の演算速度(３２ＧＯＰ)で好適に作動する。

【００４０】ローカル・メモリ４０６はキャッシュ・メ
モリではない。ローカル・メモリ４０６は、好適にはＳ
ＲＡＭとして構成されることが望ましい。ＡＰＵに対す
るキャッシュ・コヒーレンシー、つまりキャッシュの整
合性のサポートは不要である。ＰＵでは、当該ＰＵで開
始されるダイレクト・メモリー・アクセス(ＤＭＡ)をサ
ポートするためにキャッシュの整合性が要求される場合
もある。しかし、ＡＰＵによって開始されるＤＭＡに対
する、あるいは、外部装置からのおよび外部装置へのア
クセスに対するキャッシュの整合性のサポートは不要で
ある。

【００４１】ＡＰＵ４０２にはさらに、ＡＰＵへおよび
ＡＰＵからアプリケーションとデータとを伝送するため
のバス４０４が含まれる。１つの好ましい実施形態では
このバスは１０２４ビットの幅を持つ。ＡＰＵ４０２に
はさらに内部バス４０８、４２０、４１８が含まれる。
１つの好ましい実施形態では、バス４０８は２５６ビッ
トの幅を持ち、ローカル・メモリ４０６とレジスタ４１
０間で通信を行う。バス４２０と４１８とは、それぞ
れ、レジスタ４１０と浮動小数点演算ユニット４１２と
の間、および、レジスタ４１０と整数演算ユニット４１
４間で通信を行う。ある好ましい実施形態では、レジス
タ４１０から浮動小数点演算ユニット４１２または整数
演算ユニット４１４へのバス４１８と４２０の幅は、３
８４ビットであり、浮動小数点演算ユニット４１２また
は整数演算ユニット４１４からレジスタ４１０へのバス
４１８と４２０の幅は１２８ビットである。浮動小数点
演算ユニット４１２または整数演算ユニット４１４から
レジスタ４１０への幅より広い、レジスタ４１０から浮
動小数点演算ユニットまたは整数演算ユニットへの上記
バスの広い幅によって、レジスタ４１０からのより広い
データ・フローが処理中に許容される。最大３ワードが
各計算には必要となる。しかし、各計算の結果は、一般
に、ただ１ワードだけである。

【００４２】図５〜１０は、ネットワーク１０４のメン
バーのプロセッサのモジュラー構造をさらに例示する図
である。例えば、図５に示すように、１つのプロセッサ
には単一のＰＥ５０２を含むことができる。上述のよう
に、このＰＥには、一般に、ＰＵ、ＤＭＡＣおよび８個
のＡＰＵが含まれる。各ＡＰＵにはローカル・ストレー
ジ(ＬＳ)が含まれる。一方、プロセッサは、ビジュアラ
イザ(ＶＳ)５０５の構造を有する場合もある。図５に示
すように、ＶＳ５０５はＰＵ５１２、ＤＭＡＣ５１４お
よび４つのＡＰＵ(ＡＰＵ５１６、ＡＰＵ５１８、ＡＰ
Ｕ５２０、ＡＰＵ５２２)を有する。ＰＥのその他の４
つのＡＰＵによって通常占有されるチップ・パッケージ
内のスペースは、この場合、ピクセル・エンジン５０
８、画像用キャッシュ５１０およびブラウン管コントロ
ーラ(ＣＲＴＣ)５０４によって占有される。ＰＥ５０２
またはＶＳ５０５に求められる通信速度に応じて、チッ
プ・パッケージの中に光インターフェース５０６が含ま
れる場合もある。

【００４３】この標準化されたモジュラー構造を用い
て、多数の他のプロセッサの変更例を容易にかつ効率的
に構成することが可能となる。例えば、図６に示すプロ
セッサは、２つのチップ・パッケージ(ＢＥを備えるチ
ップ・パッケージ６０２と、４つのＶＳを含むチップ・
パッケージ６０４)を有する。入出力部(Ｉ／Ｏ)６０６
によって、チップ・パッケージ６０２のＢＥとネットワ
ーク１０４との間にインターフェースが設けられる。バ
ス６０８はチップ・パッケージ６０２とチップ・パッケ
ージ６０４との間の通信を行う。入出用プロセッサ(Ｉ
ＯＰ)６１０によってデータ・フローが制御され、Ｉ／
Ｏ６０６へのまたはＩ／Ｏ６０６からの入出力が行われ
る。Ｉ／Ｏ６０６はＡＳＩＣ（Application Specific I
ntegrated Circit)として製造が可能である。ＶＳから
の出力はビデオ信号６１２である。

【００４４】図７は、ネットワーク１０４のその他のメ
ンバーへ超高速通信を行う２つの光インターフェース７
０４と７０６とを備えたＢＥ７０２用のチップ・パッケ
ージ(またはローカルに接続された他のチップ・パッケ
ージ)を例示する。ＢＥ７０２は、ネットワーク１０４
上でサーバーなどとして機能することができる。

【００４５】図８のチップ・パッケージは、２つのＰＥ
８０２及び８０４および２つのＶＳ８０６及び８０８を
有する。Ｉ／Ｏ８１０は、チップ・パッケージとネット
ワーク１０４との間にインターフェースを与える。チッ
プ・パッケージからの出力はビデオ信号である。この構
成は画像処理用ワークステーションなどとして機能する
ことができる。

【００４６】図９はさらに別の構成を例示する。この構
成は、図８に例示されている構成の処理パワーの１／２
を含む。２つのＰＥの代わりに１つのＰＥ９０２が設け
られ、２つのＶＳの代わりに１つのＶＳ９０４が設けら
れる。Ｉ／Ｏ９０６は、図８に例示されているＩ／Ｏの
帯域幅の１／２の帯域幅を有する。またこのようなプロ
セッサは、画像処理用ワークステーションとして機能す
ることができる。

【００４７】最後の構成が図１０に図示されている。こ
のプロセッサは、単一のＶＳ１００２とＩ／Ｏ１００４
だけから構成される。この構成はＰＤＡなどとして機能
することができる。

【００４８】図１１は、ネットワーク１０４のプロセッ
サのチップ・パッケージの中への光インターフェースの
統合を例示する図である。これらの光インターフェース
によって、光信号は電気信号に変換され、電気信号は光
信号に変換される。また、これらの光インターフェース
は、ガリウム砒素、アルミニウム・ガリウム砒素、ゲル
マニウムその他の元素や化合物などを含む様々な材料か
ら構成することができる。この図に示すように、光イン
ターフェース１１０４と１１０６とはＢＥ１１０２のチ
ップ・パッケージの上に組み立てられる。ＢＥバス１１
０８はＢＥ１１０２のＰＥ、すなわち、ＰＥ１１１０、
ＰＥ１１１２、ＰＥ１１１４、ＰＥ１１１６およびこれ
らの光インターフェースとの間での通信を行う。光イン
ターフェース１１０４には２つのポート(ポート１１１
８とポート１１２０)が含まれ、また光インターフェー
ス１１０６には２つのポート(ポート１１２２とポート
１１２４)が含まれる。ポート１１１８、１１２０、１
１２２、１１２４は、光導波路１１２６、１１２８、１
１３０、１１３２とそれぞれ接続される。光信号は、光
インターフェース１１０４と１１０６のポートを介し
て、これらの光導波路の中を通り、ＢＥ１１０２へおよ
びＢＥ１１０２から伝送される。

【００４９】このような光導波路と各ＢＥの４つの光ポ
ートとを用いて様々な構成において複数のＢＥをまとめ
て接続してもよい。例えば、図１２に示すように、この
ような光ポートを介して２つまたはそれ以上のＢＥ(Ｂ
Ｅ１１５２、ＢＥ１１５４、ＢＥ１１５６など)を直列
に接続することができる。この例では、ＢＥ１１５２の
光インターフェース１１６６は、その光ポートを介しＢ
Ｅ１１５４の光インターフェース１１６０の光ポートと
接続される。同様に、ＢＥ１１５４の光インターフェー
ス１１６２の光ポートは、ＢＥ１１５６の光インターフ
ェース１１６４の光ポートと接続される。

【００５０】図１３にマトリクス構成が例示される。こ
の構成では、各ＢＥの光インターフェースは２つの他の
ＢＥと接続される。この図に示すように、ＢＥ１１７２
の光インターフェース１１８８の光ポートの中の１つ
が、ＢＥ１１７６の光インターフェース１１８２の光ポ
ートと接続される。光インターフェース１１８８のもう
一方の光ポートは、ＢＥ１１７８の光インターフェース
１１８４の光ポートと接続される。同様に、ＢＥ１１７
４の光インターフェース１１９０の１つの光ポートはＢ
Ｅ１１７８の光インターフェース１１８４のもう一方の
光ポートと接続される。光インターフェース１１９０の
もう一方の光ポートは、ＢＥ１１８０の光インターフェ
ース１１８６の光ポートと接続される。このマトリック
ス構成は他のＢＥに対しても同様に拡張することができ
る。

【００５１】シリアル構成かマトリックス構成のいずれ
かを用いて、任意の所望のサイズとパワーから成るネッ
トワーク１０４用プロセッサの構成が可能となる。言う
までもなく、ＢＥの光インターフェースに対して、また
は、ＢＥよりＰＥ数の少ないプロセッサに対して追加ポ
ートを加えて、他の構成を形成してもよい。

【００５２】図１４はＢＥのＤＲＡＭに対する制御シス
テムと構造を例示する図である。同様の制御システムと
構造が、別のサイズを持ち、多少異なる数のＰＥを含む
プロセッサの中で用いられる。この図に示すように、ク
ロスバ交換機によって、ＢＥ１２０１を備える４つのＰ
Ｅからなる各ＤＭＡＣ１２１０が８つのバンク・コント
ロール１２０６と接続される。各バンク・コントロール
１２０６によって、ＤＲＡＭ１２０４の８つのバンク１
２０８(４つだけしか図示されていない)が制御される。
したがって、ＤＲＡＭ１２０４は、合計６４のバンクを
具備することになる。好ましい実施形態では、ＤＲＡＭ
１２０４は６４メガバイトの容量を持ち、各バンクは１
メガバイトの容量を持っている。各バンク内の最小のア
ドレス指定可能単位は、この好ましい実施形態では１０
２４ビットのブロックである。

【００５３】ＢＥ１２０１にはスイッチ・ユニット１２
１２も含まれる。スイッチ・ユニット１２１２によっ
て、ＢＥ１２０１と密接に接続されているＢＥの他のＡ
ＰＵのＤＲＡＭ１２０４へのアクセスが可能となる。し
たがって、第２のＢＥを第１のＢＥと密接に接続するこ
とが可能となり、さらに、各ＢＥの各ＡＰＵは、ＡＰＵ
が通常アクセス可能なメモリ・ロケーションの数の２倍
のアドレス指定を行うことが可能となる。スイッチ・ユ
ニット１２１２のようなスイッチ・ユニットを介して、
第１のＢＥのＤＲＡＭから第２のＢＥのＤＲＡＭへのデ
ータの直接読み出し、または、第２のＢＥのＤＲＡＭか
ら第１のＢＥのＤＲＡＭへのデータの直接書き込みを行
うことが可能となる。

【００５４】例えば、図１５に示すように、このような
書き込みを行うために、第１のＢＥのＡＰＵ(ＢＥ１２
２２のＡＰＵ１２２０など)によって、第２のＢＥのＤ
ＲＡＭ(通常の場合のようなＢＥ１２２２のＤＲＡＭ１
２２４ではなく、ＢＥ１２２６のＤＲＡＭ１２２８な
ど)のメモリ・ロケーションへの書き込みコマンドが出
される。ＢＥ１２２２のＤＭＡＣ１２３０は、クロスバ
交換機１２２１を介して、バンク・コントロール１２３
４へ書き込みコマンドを送り、バンク・コントロール１
２３４は、バンク・コントロール１２３４と接続された
外部ポート１２３２へコマンドを伝送する。ＢＥ１２２
６のＤＭＡＣ１２３８は書き込みコマンドを受け取り、
ＢＥ１２２６のスイッチ・ユニット１２４０へこのコマ
ンドを転送する。スイッチ・ユニット１２４０は書き込
みコマンドの中に含まれるＤＲＡＭアドレスを識別し、
ＢＥ１２２６のバンク・コントロール１２４２を介し
て、ＤＲＡＭ１２２８のバンク１２４４へ、ＤＲＡＭア
ドレス内に格納するデータを送る。したがって、スイッ
チ・ユニット１２４０によって、ＤＲＡＭ１２２４とＤ
ＲＡＭ１２２８の双方は、ＢＥ１２２２のＡＰＵ用の単
一メモリ空間として機能することが可能になる。

【００５５】図１６はＤＲＡＭの６４個のバンク構成を
図示する。これらのバンクは、８つの行(１３０２、１
３０４、１３０６、１３０８、１３１０、１３１２、１
３１４、１３１６)と８つの列(１３２０、１３２２、１
３２４、１３２６、１３２８、１３３０、１３３２、１
３３４)とで構成されている。各行は１つのバンク・コ
ントローラによって制御される。したがって、各バンク
・コントローラは８メガバイトのメモリを制御する。

【００５６】図１７と１８は、最小のアドレス指定可能
な格納単位(１０２４ビットのブロックなど) でのＤＲ
ＡＭの格納とアクセスを行うための異なる構成を例示す
る。図１７で、ＤＭＡＣ１４０２は単一のバンク１４０
４の中に８つの１０２４ビット・ブロック１４０６を格
納する。図１８では、ＤＭＡＣ１４１２によって、１０
２４ビットを含むデータ・ブロックの読み出しと書き込
みが行われるものの、これらのブロックは、２つのバン
ク(バンク１４１４とバンク１４１６)の間で分配され
る。したがって、これらのバンクの各々には１６個のデ
ータ・ブロックが含まれ、データの各ブロックには５１
２ビットが含まれる。この分配によって、ＤＲＡＭのア
クセスをさらに高速なものに改善することが可能とな
り、ある種のアプリケーションの処理に役立つ。

【００５７】図１９はＰＥ内のＤＭＡＣ１５０６のアー
キテクチャを例示する。この図に例示されているよう
に、各ＡＰＵ１５０２がＤＭＡＣ１５０６の構造上のノ
ード１５０４へ直接アクセスを行うように、ＤＭＡＣ１
５０６を含む構造上のハードウェアは全てのＰＥを通じ
て配設される。各ノードは、ノードが直接アクセスを行
う対象のＡＰＵによるメモリ・アクセスに適した論理処
理を実行する。

【００５８】図２０はＤＭＡＣの他の実施形態、すなわ
ち、非分配型アーキテクチャを図示する。この場合、Ｄ
ＭＡＣ１６０６の構造上のハードウェアは集中型であ
る。ＡＰＵ１６０２とＰＵ１６０４は、ローカルＰＥバ
ス１６０７を介してＤＭＡＣ１６０６を用いて通信を行
う。ＤＭＡＣ１６０６はクロスバー・スイッチを介して
バス１６０８と接続される。バス１６０８はＤＲＡＭ１
６１０と接続されている。

【００５９】上述のように１つのＰＥの複数のＡＰＵの
すべては、独立に、共用ＤＲＡＭ内のデータへのアクセ
スが可能である。その結果、第１のＡＰＵがあるデータ
をそのローカル・ストレージで処理しているときに、第
２のＡＰＵがこれらのデータを要求する場合もある。そ
の時点で共用ＤＲＡＭから第２のＡＰＵへ当該データが
出力された場合、データの値を変化させ得る第１のＡＰ
Ｕの進行中の処理に起因して、そのデータが無効になる
場合がある。したがって、その時点で第２のプロセッサ
が共用ＤＲＡＭからデータを受け取った場合、第２のプ
ロセッサでエラー結果が生じるおそれがある。例えば、
このようなデータとしては、グローバル変数用の具体的
な値が挙げられる。第１のプロセッサがその処理中その
値を変えた場合、第２のプロセッサはもう使用されてい
ない値を受け取ることになる。したがって、共用ＤＲＡ
Ｍの範囲内でメモリ・ロケーションからのおよびメモリ
・ロケーションへのＡＰＵによるデータの読み出しと書
き込みを同期させる何らかの方式が必要となる。この方
式では、別のＡＰＵがそのローカル・ストレージで現在
働きかけている対象データであって、したがって最新の
ものではないデータのメモリ・ロケーションからの読み
出しと、最新のデータを格納するメモリ・ロケーション
の中へのデータの書き込みと、を行わないようにする必
要がある。

【００６０】これらの問題を解決するために、ＤＲＡＭ
の各アドレス指定が可能なメモリ・ロケーションに対し
て、そのメモリ・ロケーションの中に格納されているデ
ータに関連する状態情報を格納するために、ＤＲＡＭの
中でメモリの追加セグメントの割り振りが行われる。こ
の状態情報の中には、フル／エンプティ(Ｆ／Ｅ)ビット
と、メモリ・ロケーションからデータを要求するＡＰＵ
の識別子(ＡＰＵＩＤ)と、要求されたデータを読み出
す読み出し先となるＡＰＵのローカル・ストレージのア
ドレス(ＬＳアドレス)とが含まれる。ＤＲＡＭのアドレ
ス指定が可能なメモリ・ロケーションは任意のサイズと
することができる。ある好ましい実施形態ではこのサイ
ズは１０２４ビットである。

【００６１】Ｆ／Ｅビットの１への設定は、メモリ・ロ
ケーションに格納されているデータが最新のものである
ことを示す。一方、Ｆ／Ｅビットの０への設定は、関連
するメモリ・ロケーションに格納されたデータが最新の
ものではないことを示す。このビットが０に設定されて
いるとき、ＡＰＵがそのデータを要求しても、ＡＰＵに
よってそのデータの即時読み出しは妨げられる。この場
合、そのデータを要求しているＡＰＵを識別するＡＰＵ
ＩＤと、データが最新のものになっているとき、その
データを読み出す読み出し先となるこのＡＰＵのローカ
ル・ストレージ内のメモリ・ロケーションを識別するＬ
Ｓアドレスとが、追加メモリ・セグメントの中へ入力さ
れる。

【００６２】また追加メモリ・セグメントは、ＡＰＵの
ローカル・ストレージ内の各メモリ・ロケーションに対
して割り振られる。この追加メモリ・セグメントは、
“ビジー・ビット”と呼ばれる１ビットを格納する。こ
のビジー・ビットは、ＤＲＡＭから検索される固有デー
タの格納用として関連するＬＳメモリ・ロケーションの
予約を行うために使用される。ローカル・ストレージ内
の特定のメモリ・ロケーションに対してビジー・ビット
が１に設定されている場合、これらの固有データの書き
込み用としてのみＡＰＵはこのメモリ・ロケーションを
使用することができる。一方、ビジー・ビットが、ロー
カル・ストレージ内の特定のメモリ・ロケーションに対
して０に設定されている場合、ＡＰＵは、任意のデータ
の書き込み用としてこのメモリ・ロケーションを使用す
ることができる。

【００６３】Ｆ／Ｅビット、ＡＰＵＩＤ、ＬＳアドレ
スおよびビジー・ビットが、ＰＥの共用ＤＲＡＭから
の、および、ＰＥの共用ＤＲＡＭへのデータの読み出し
と書き込みを同期させるために使用される方法を示す例
が図２１−３５に例示されている。

【００６４】図２１に示すように、１以上のＰＥ(ＰＥ
１７２０など)がＤＲＡＭ１７０２を使用する。ＰＥ１
７２０にはＡＰＵ１７２２とＡＰＵ１７４０とが含まれ
る。ＡＰＵ１７２２には制御論理回路１７２４が含ま
れ、ＡＰＵ１７４０には制御論理回路１７４２が含まれ
る。ＡＰＵ１７２２にはローカル・ストレージ１７２６
も含まれる。このローカル・ストレージには複数のアド
レス可能なメモリ・ロケーション１７２８が含まれる。
ＡＰＵ１７４０にはローカル・ストレージ１７４４が含
まれ、このローカル・ストレージにも複数のアドレス可
能なメモリ・ロケーション１７４６が含まれる。これら
のアドレス可能なメモリ・ロケーションのすべては好適
にはサイズが１０２４ビットであることが望ましい。

【００６５】メモリの追加セグメントは各ＬＳのアドレ
ス可能なメモリ・ロケーションと関連付けられる。例え
ば、メモリ・セグメント１７２９と１７３４とはそれぞ
れ、ローカルなメモリ・ロケーション１７３１と１７３
２とに関連付けられ、メモリ・セグメント１７５２はロ
ーカルなメモリ・ロケーション１７５０と関連付けられ
る。上述のような“ビジー・ビット” はこれらの追加
メモリ・セグメントの各々の中に格納される。ローカル
なメモリ・ロケーション１７３２は、このメモリ・ロケ
ーションがデータを含むことを示すいくつかの×印を用
いて示されている。

【００６６】ＤＲＡＭ１７０２には、メモリ・ロケーシ
ョン１７０６と１７０８とを含む複数のアドレス可能な
メモリ・ロケーション１７０４が含まれる。これらのメ
モリ・ロケーションは、好適にはサイズが１０２４ビッ
トであることが望ましい。メモリの追加セグメントはま
たこれらのメモリ・ロケーションの各々とも関連付けら
れる。例えば、追加メモリ・セグメント１７６０はメモ
リ・ロケーション１７０６と関連し、追加メモリ・セグ
メント１７６２はメモリ・ロケーション１７０８と関連
付けられる。各メモリ・ロケーションに格納されるデー
タに関連する状態情報は、メモリ・ロケーションと関連
付けられたメモリ・セグメントに格納される。この状態
情報の中には、上述のように、Ｆ／Ｅビット、ＡＰＵ
ＩＤおよびＬＳアドレスが含まれる。例えば、メモリ・
ロケーション１７０８については、この状態情報にはＦ
／Ｅビット１７１２、ＡＰＵＩＤ１７１４およびＬＳ
アドレス１７１６が含まれる。

【００６７】この状態情報とビジー・ビットとを用い
て、ＰＥのＡＰＵ、または１グループのＰＥ間での、共
用ＤＲＡＭからの、および、同期した共用ＤＲＡＭから
の読み出しと、同期した共用ＤＲＡＭへのデータの書き
込みを行うことができる。

【００６８】図２２はＡＰＵ１７２２のＬＳメモリ・ロ
ケーション１７３２から、ＤＲＡＭ１７０２のメモリ・
ロケーション１７０８へのデータの同期書き込みの開始
を例示する図である。ＡＰＵ１７２２の制御論理回路１
７２４によってこれらのデータの同期書き込みが開始さ
れる。メモリ・ロケーション１７０８がエンプティであ
るため、Ｆ／Ｅビット１７１２は０に設定される。その
結果、メモリ・ロケーション１７０８の中へＬＳメモリ
・ロケーション１７３２内のデータを書き込むことが可
能となる。一方、このビットが１に設定されていて、メ
モリ・ロケーション１７０８がフル状態であり、最新の
有効データを含むことが示されている場合、制御回路１
７２２はエラー・メッセージを受け取ることになり、こ
のメモリ・ロケーションへのデータの書き込みは禁止さ
れる。

【００６９】メモリ・ロケーション１７０８への成功し
たデータの同期書き込みの結果が図２３に示されてい
る。この書き込まれたデータはメモリ・ロケーション１
７０８の中に格納され、Ｆ／Ｅビット１７１２は１に設
定される。この設定によって、メモリ・ロケーション１
７０８がフル状態であること、および、このメモリ・ロ
ケーションの中のデータが最新の有効データであること
が示される。

【００７０】図２４は、ＤＲＡＭ１７０２のメモリ・ロ
ケーション１７０８からローカル・ストレージ１７４４
のＬＳメモリ・ロケーション１７５０へのデータの同期
読み出しの開始を例示する図である。この読み出しを開
始するために、ＬＳメモリ・ロケーション１７５０のメ
モリ・セグメント１７５２の中のビジー・ビットが１に
設定されて、上記データ用としてこのメモリ・ロケーシ
ョンが予約される。このビジー・ビットを１に設定する
ことによって、ＡＰＵ１７４０がこのメモリ・ロケーシ
ョンに他のデータを格納することはなくなっている。

【００７１】図２５に示すように、制御論理回路１７４
２は次にＤＲＡＭ１７０２のメモリ・ロケーション１７
０８に対して同期読取りコマンドを出す。このメモリ・
ロケーションと関連付けられるＦ／Ｅビット１７１２は
１に設定されているので、メモリ・ロケーション１７０
８の中に格納されたデータは最新の、有効データである
と見なされる。その結果、メモリ・ロケーション１７０
８からＬＳメモリ・ロケーション１７５０へのデータ転
送の準備の際に、Ｆ／Ｅビット１７１２は０に設定され
る。この設定が図２６に示されている。このビットを０
に設定されているということは、これらのデータの読み
出しの後に、メモリ・ロケーション１７０８のデータは
無効になることを示す。

【００７２】図２７に示すように、メモリ・ロケーショ
ン１７０８内のデータは、次に、メモリ・ロケーション
１７０８からＬＳメモリ・ロケーション１７５０へ読み
出される。図２８は最終状態を示す図である。メモリ・
ロケーション１７０８のデータのコピーはＬＳメモリ・
ロケーション１７５０に格納される。Ｆ／Ｅビット１７
１２は０に設定され、メモリ・ロケーション１７０８の
データが無効であることが示される。この無効は、ＡＰ
Ｕ１７４０によって行われた上記データの変更の結果で
ある。メモリ・セグメント１７５２内のビジー・ビット
もまた０に設定される。この設定によって、ＡＰＵ１７
４０がＬＳメモリ・ロケーション１７５０を任意の目的
に利用できること、すなわち、このＬＳメモリ・ロケー
ションがもはや固有データの受信を待機している予約状
態ではないことが示される。したがって、任意の目的の
ためにＡＰＵ１７４０によるＬＳメモリ・ロケーション
１７５０へのアクセスが可能となる。

【００７３】図２９〜図３５には、ＤＲＡＭ１７０２の
メモリ・ロケーション用のＦ／Ｅビットが、０に設定さ
れていて、このメモリ・ロケーションのデータが最新の
ものでもなく有効なものでもないことが示されている場
合の、ＤＲＡＭ１７０２(メモリ・ロケーション１７０
８など)のメモリ・ロケーションから、ＡＰＵのローカ
ル・ストレージ(ローカル・ストレージ１７４４のＬＳ
メモリ・ロケーション１７５２など)のＬＳメモリ・ロ
ケーションへのデータの同期読み出しが例示されてい
る。図２９に示すように、この転送を開始するために、
ＬＳメモリ・ロケーション１７５０のメモリ・セグメン
ト１７５２内のビジー・ビットは１に設定され、このデ
ータ転送用としてこのＬＳメモリ・ロケーションが予約
される。図３０に示すように、制御論理回路１７４２
は、次に、ＤＲＡＭ１７０２のメモリ・ロケーション１
７０８に対して同期読取りコマンドを出す。このメモリ
・ロケーションと関連付けられたＦ／Ｅビット(Ｆ／Ｅ
ビット１７１２)は０に設定されているので、メモリ・
ロケーション１７０８に格納されているデータは無効で
ある。その結果、信号は制御論理回路１７４２へ伝送さ
れ、このメモリ・ロケーションからのデータの即時読み
出しが阻止される。

【００７４】図３１に示すように、ＡＰＵＩＤ１７１
４とこの読取りコマンド用のＬＳアドレス１７１６とは
メモリ・セグメント１７６２の中へ書き込まれる。この
場合、ＡＰＵ１７４０用のＡＰＵＩＤと、ＬＳメモリ
・ロケーション１７５０用のＬＳメモリ・ロケーション
とはメモリ・セグメント１７６２の中へ書き込まれる。
したがって、メモリ・ロケーション１７０８の範囲内の
データが最新のものになっているとき、このＡＰＵＩ
ＤとＬＳメモリ・ロケーションは、最新のデータを伝送
する伝送先のメモリ・ロケーションを決定するために使
用される。

【００７５】メモリ・ロケーション１７０８内のデータ
は、ＡＰＵがこのメモリ・ロケーションの中へデータを
書き込むと、有効で最新のデータとなる。ＡＰＵ１７２
２のメモリ・ロケーション１７３２などからメモリ・ロ
ケーション１７０８の中へのデータの同期書き込みが図
２９に例示されている。このメモリ・ロケーション用の
Ｆ／Ｅビット１７１２が０に設定されているため、これ
らのデータのこの同期書き込みは許される。

【００７６】図３３に示すように、この書き込み後、メ
モリ・ロケーション１７０８の中のデータは最新の有効
データになる。したがって、メモリ・セグメント１７６
２から得られるＡＰＵＩＤ１７１４とＬＳアドレス１７
１６とは、メモリ・セグメント１７６２から即座に読み
出され、次いでこの情報はこのセグメントから削除され
る。メモリ・ロケーション１７０８の中のデータの即時
読み出しを予期して、Ｆ／Ｅビット１７１２もまた０に
設定される。図３４に示すように、ＡＰＵＩＤ１７１
４とＬＳアドレス１７１６とを読み出すと、ＡＰＵ１７
４０のＬＳメモリ・ロケーション１７５０へメモリ・ロ
ケーション１７０８内の有効データを読み出すためにこ
の情報は直ちに使用される。最終状態が図３５に図示さ
れている。この図は、メモリ・ロケーション１７０８か
らメモリ・ロケーション１７５０へコピーされた有効デ
ータと、０に設定されたメモリ・セグメント１７５２内
のビジー・ビットと、０に設定されたメモリ・セグメン
ト１７６２内のＦ／Ｅビット１７１２とを図示する。こ
のビジー・ビットの０への設定によって、任意の目的の
ためにＡＰＵ１７４０がＬＳメモリ・ロケーション１７
５０のアクセスを行うことが可能になる。このＦ／Ｅビ
ットの０への設定によって、メモリ・ロケーション１７
０８内のデータがもはや最新のものでもなく、有効なも
のでもないことが示される。

【００７７】図３６は、上述のオペレーションと、ＤＲ
ＡＭのメモリ・ロケーションの様々な状態とを要約する
図であり、この状態は、Ｆ／Ｅビットの状態と、ＡＰＵ
ＩＤと、メモリ・ロケーションに対応するメモリ・セ
グメントの中に格納されたＬＳアドレスとに基づく。こ
のメモリ・ロケーションは、３つの状態を持つことが可
能である。これらの３つの状態として、Ｆ／Ｅビットが
０に設定され、ＡＰＵＩＤまたはＬＳアドレスに対して
情報が提供されないエンプティ状態１８８０と、Ｆ／Ｅ
ビットが１に設定され、ＡＰＵＩＤまたはＬＳアドレ
スに対して情報が提供されないフル状態１８８２と、Ｆ
／Ｅビットが０に設定され、ＡＰＵＩＤとＬＳアドレス
に対して情報が提供されるブロッキング状態１８８４と
がある。

【００７８】この図に示すように、エンプティ状態１８
８０では、同期書き込みオペレーションが許され、フル
状態１８８２への遷移という結果が得られる。しかし、
メモリ・ロケーションがエンプティ状態であるときはメ
モリ・ロケーション内のデータが最新のものではないの
で、同期読み出しオペレーションに対しては、ブロッキ
ング状態１８８４へ遷移するという結果となる。

【００７９】フル状態１８８２では、同期読み出しオペ
レーションが許され、エンプティ状態１８８０への遷移
という結果が得られる。一方、有効データの上書きを避
けるために、フル状態１８８２の同期書き込みオペレー
ションは禁止される。このような書き込みオペレーショ
ンがこの状態で試みられる場合、状態の変化は生じず、
エラー・メッセージがＡＰＵの対応する制御論理回路へ
伝送される。

【００８０】ブロッキング状態１８８４では、メモリ・
ロケーションの中へのデータの同期書き込みが許され、
エンプティ状態１８８０への遷移という結果が得られ
る。一方、ブロッキング状態１８８４での同期読み出し
オペレーションは禁止される。このブロッキング状態を
生じさせることとなった前回同期読み出しオペレーショ
ンとのコンフリクトを阻止するためである。同期読み出
しオペレーションが、ブロッキング状態１８８４で試み
られた場合、状態変化は生じないでＡＰＵの対応する制
御論理回路へエラー・メッセージが伝送される。

【００８１】共用ＤＲＡＭからのデータの同期読み出し
と、共用ＤＲＡＭへのデータの同期書き込みを行う上述
の方式は、外部装置からのデータ読み出しと外部装置へ
のデータ書き込み用プロセッサとして通常専用の計算用
リソースを取り除くためにも利用が可能である。この入
出力(Ｉ／Ｏ)機能はＰＵによって行うこともできる。し
かし、この同期方式の変更を利用して、適切なプログラ
ムを実行するＡＰＵがこの機能を実行してもよい。例え
ば、この方式を利用して、外部装置によって開始され
た、Ｉ／Ｏインターフェースからのデータ伝送を求める
割込み要求を受け取るＰＵは、このＡＰＵにこの要求の
処理を委任してもよい。次いで、ＡＰＵはＩ／Ｏインタ
ーフェースに対して同期書き込みコマンドを出す。今度
はこのインターフェースによって、現在ＤＲＡＭの中へ
データを書き込むことができる旨の信号が外部装置へ送
られる。次にＡＰＵはＤＲＡＭに対して同期読取りコマ
ンドを出し、ＤＲＡＭの関連するメモリ空間をブロッキ
ング状態に設定する。ＡＰＵはまた、データを受け取る
必要があるＡＰＵのローカル・ストレージのメモリ・ロ
ケーションに対してビジー・ビットを１に設定する。ブ
ロッキング状態では、ＤＲＡＭの関連するメモリ空間と
関連付けられた追加メモリ・セグメントの中に、ＡＰＵ
のＩＤとＡＰＵのローカル・ストレージの関連するメモ
リ・ロケーションのアドレスが含まれる。次に外部装置
は同期書き込みコマンドを出し、ＤＲＡＭの関連するメ
モリ空間へデータが直接書き込まれる。このメモリ空間
はブロッキング状態にあるので、データは、このスペー
スの中から、追加メモリ・セグメントの中で識別された
ＡＰＵのローカル・ストレージのメモリ・ロケーション
の中へ直ちに読み出される。次いで、これらのメモリ・
ロケーション用のビジー・ビットは０に設定される。外
部装置がデータの書き込みを完了したとき、ＡＰＵは、
伝送が完了した旨を示す信号をＰＵへ出す。

【００８２】したがって、この方式を用いて、ＰＵに対
する最小の計算上の負荷で、外部装置からのデータ転送
処理を行うことができる。しかし、この機能を委任され
たＡＰＵはＰＵに対して割込み要求を出せることが望ま
しく、外部装置がＤＲＡＭに対して直接アクセスを行う
ことが望ましい。

【００８３】各ＰＥのＤＲＡＭには複数の“サンドボッ
クス”が含まれる。サンドボックスによって共用ＤＲＡ
Ｍ領域が画定され、この領域を越えて、特定のＡＰＵま
たは１組のＡＰＵがデータの読み出しや書き込みを行う
ことはできない。これらのサンドボックスによって、１
つのＡＰＵが処理するデータに起因する、別のＡＰＵに
よって処理されるデータの破損に対するセキュリティが
与えられる。またこれらのサンドボックスによって、ソ
フトウェア・セルが全ＤＲＡＭの中でデータの破損を生
じる可能性なく、ネットワーク１０４から特定のサンド
ボックスの中へソフトウェア・セルのダウンロードを行
うことが許される。本発明では、サンドボックスは、Ｄ
ＲＡＭとＤＭＡＣとから成るハードウェアの中に設けら
れる。ソフトウェアの代わりに、このハードウェア内に
これらのサンドボックスを設けることにより、速度とセ
キュリティという利点が得られる。

【００８４】ＰＥのＰＵはＡＰＵへ割り当てられるサン
ドボックスの制御を行う。ＰＵは、オペレーティング・
システムのような信頼のおけるプログラムだけしか通常
作動させないので、本方式によってセキュリティが危険
にさらされることはない。本方式に従って、ＰＵはキー
管理テーブルの構築と維持とを行う。図３７にこのキー
管理テーブルが例示されている。この図に示すように、
キー管理テーブル１９０２内の各エントリには、ＡＰＵ
用の識別子 (ＩＤ)１９０４と、そのＡＰＵ用のＡＰＵ
キー１９０６と、キー・マスク１９０８とが含まれる。
このキー・マスクの用途について以下説明する。キー管
理テーブル１９０２は、スタティック・ランダム・アク
セス・メモリ(ＳＲＡ)のような比較的高速のメモリに好
適に格納され，ＤＭＡＣと関連付けられる。キー管理テ
ーブル１９０２へのエントリはＰＵによって制御され
る。ＡＰＵが、ＤＲＡＭの特定の格納位置（ストレージ
ロケーション）へのデータの書き込みあるいはＤＲＡＭ
の特定の格納位置からのデータの読み出しを要求する
と、ＤＭＡＣは、その格納位置と関連付けられたメモリ
・アクセス・キーに対して、キー管理テーブル１９０２
内のそのＡＰＵへ割り当てられたＡＰＵキー１９０６の
評価を行う。

【００８５】図３８に示すように、ＤＲＡＭ２００２の
各アドレス可能な格納位置２００６に対して専用メモリ
・セグメント２０１０が割り当てられる。この格納位置
用のメモリ・アクセス・キー２０１２はこの専用メモリ
・セグメントの中に格納される。上述のように、やはり
各アドレス可能な格納位置２００６と関連付けられたさ
らなる追加専用メモリ・セグメント２００８によって、
格納位置へのデータ書き込みと、格納位置からのデータ
の読み出しを行うための同期情報が格納される。

【００８６】作動時に、ＡＰＵはＤＭＡＣへＤＭＡコマ
ンドを出す。このコマンドには、ＤＲＡＭ２００２の格
納位置２００６のアドレスが含まれる。このコマンドを
実行する前に、ＤＭＡＣは、キー管理テーブル１９０２
におけるＡＰＵのＩＤ１９０４を用いて要求を行ってい
るＡＰＵのキー１９０６を調べる。次いで、ＤＭＡＣ
は、ＡＰＵがアクセスを求める対象先であるＤＲＡＭの
格納位置と関連付けられた専用メモリ・セグメント２０
１０内に格納されているメモリ・アクセス・キー２０１
２と、要求を行っているＡＰＵのＡＰＵキー１９０６と
の比較を行う。２つのキーが一致しない場合、ＤＭＡコ
マンドは実行されない。一方、２つのキーが一致した場
合、ＤＭＡコマンドは進行し、要求されたメモリ・アク
セスが実行される。

【００８７】図３９に他の実施形態の一例を示す。この
例では、ＰＵはメモリ・アクセス管理テーブル２１０２
の維持も行う。メモリ・アクセス管理テーブル２１０２
にはＤＲＡＭ内にある各サンドボックス用のエントリが
含まれる。図３９の特定の例では、ＤＲＡＭには６４個
のサンドボックスが含まれる。メモリ・アクセス管理テ
ーブル２１０２内の各エントリには、サンドボックス用
識別子(ＩＤ)２１０４と、ベース・メモリ・アドレス２
１０６と、サンドボックス・サイズ２１０８と、メモリ
・アクセス・キー２１１０と、アクセス・キーマスク２
１１０とが含まれる。ベース・メモリ・アドレス２１０
６によって、ＤＲＡＭ内にアドレスが設けられ、このア
ドレスによって特定のメモリ・サンドボックスの最初の
部分が示される。サンドボックス・サイズ２１０８によ
ってサンドボックスのサイズが与えられ、したがって、
このサイズによって特定のサンドボックスのエンドポイ
ントが与えられる。

【００８８】図４０は、キー管理テーブル１９０２とメ
モリ・アクセス管理テーブル２１０２とを用いてＤＭＡ
コマンドを実行するためのステップを示すフロー・チャ
ートである。ステップ２２０２では、ＡＰＵによって、
サンドボックス内の特定の一つあるいは複数のメモリ・
ロケーションに対するアクセス用ＤＭＡコマンドがＤＭ
ＡＣへ出される。このコマンドには、アクセス要求を行
う対象先である特定のサンドボックスの識別を行うサン
ドボックスＩＤ２１０４が含まれる。ステップ２２０４
では、ＤＭＡＣは、ＡＰＵのＩＤ１９０４を利用して、
キー管理テーブル１９０２内の要求を行っているＡＰＵ
のキー１９０６を調べる。ステップ２２０６で、ＤＭＡ
Ｃは、メモリ・アクセス管理テーブル２１０２で、サン
ドボックスと関連付けられたメモリ・アクセス・キー２
１１０を調べるコマンドで、サンドボックスＩＤ２１０
４を利用する。ステップ２２０８で、ＤＭＡＣは、要求
を行っているＡＰＵへ割り当てられているＡＰＵキー１
９０６をサンドボックスと関連付けられたアクセス・キ
ー２１１０と比較する。ステップ２２１０で、この２つ
のキーが一致するかどうかの決定が行われる。この２つ
のキーが一致しない場合、処理はステップ２２１２へ移
行し、そこでＤＭＡコマンドは先へ進まず、要求を行っ
ているＡＰＵとＰＵのいずれかまたはその双方へエラー
・メッセージが送信される。一方、ステップ２２１０
で、２つのキーの一致が得られた場合、処理はステップ
２２１４へ進み、そこでＤＭＡＣはＤＭＡコマンドを実
行する。

【００８９】ＡＰＵキー用およびメモリ・アクセス・キ
ー用のキー・マスクによってこのシステムに大きな柔軟
性が与えられる。キー用のキー・マスクによって、マス
クされたビットはワイルド・カードに変換される。例え
ば、ＡＰＵキー１９０６と関連付けられたキー・マスク
１９０８が、キー・マスク１９０８内のこれらのビット
を１に設定することなどにより、その最後の２ビットが
“マスク”に設定されている場合、ＡＰＵキーは１また
は０のいずれかになることができ、そのままメモリ・ア
クセス・キーに一致することになる。例えば、ＡＰＵキ
ーが１０１０であるとする。通常、このＡＰＵキーによ
って１０１０のアクセス・キーを持つサンドボックスへ
のアクセスだけが可能になる。しかし、このＡＰＵキー
用のＡＰＵキー・マスクが０００１に設定されている場
合、このＡＰＵキーを用いて１０１０または１０１１の
いずれかのアクセス・キーを持つサンドボックスへのア
クセスを行うことが可能となる。同様に、１０１０また
は１０１１のいずれかのＡＰＵキーを持つＡＰＵによっ
て、０００１に設定されたマスクを持つアクセス・キー
１０１０のアクセスを行うことが可能である。ＡＰＵキ
ー・マスクとメモリ・キー・マスクの双方を同時に使用
することができるので、多数のバリエーションのサンド
ボックスに対するＡＰＵによるアクセシビリティの設定
が可能となる。

【００９０】また本発明はシステム１０１のプロセッサ
用の新しいプログラミング・モデルも提供するものであ
る。このプログラミング・モデルではソフトウェア・セ
ル１０２が用いられる。ネットワーク１０４上の任意の
プロセッサへ処理用としてこれらのセルの伝送を行うこ
とが可能である。またこの新しいプログラミング・モデ
ルでは、システム１０１のユニークなモジュラー形アー
キテクチャと、システム１０１のプロセッサとが利用さ
れる。

【００９１】ソフトウェア・セルはＡＰＵのローカル・
ストレージからＡＰＵによって直接処理される。ＡＰＵ
は、ＤＲＡＭ内のいずれのデータまたはプログラムに対
しても直接働きかけることは行わない。ＤＲＡＭ内のデ
ータとプログラムは、ＡＰＵがこれらのデータとプログ
ラムの処理を行う前に、ＡＰＵのローカル・ストレージ
の中に読み込まれる。したがって、ＡＰＵのローカル・
ストレージには、プログラム・カウンタと、スタック
と、これらのプログラムを実行するための他のソフトウ
ェア・エレメントとが含まれることになる。ＰＵは、Ｄ
ＭＡＣに対してＤＭＡコマンドを出すことによりＡＰＵ
の制御を行う。

【００９２】ソフトウェア・セル１０２の構造が図４１
に例示されている。この図に示すように、ソフトウェア
・セル２３０２などのソフトウェア・セルの中には、ル
ート選定情報セクション２３０４と本体部分２３０６と
が含まれる。ルート選定情報セクション２３０４に含ま
れる情報は、ネットワーク１０４のプロトコルに依って
決められる。ルート選定情報セクション２３０４の中に
は、ヘッダ２３０８、宛先ＩＤ２３１０、ソースＩＤ２
３１２および応答ＩＤ２３１４が含まれる。宛先ＩＤに
はネットワーク・アドレスが含まれる。ＴＣＰ／ＩＰプ
ロトコルの下で、例えば、ネットワーク・アドレスはイ
ンターネット・プロトコル(ＩＰ)アドレスである。さら
に宛先ＩＤ２３１０には、処理のためにセルを伝送すべ
き伝送先のＰＥ及びＡＰＵの識別子が含まれる。ソース
ＩＤ２３１４にはネットワーク・アドレスが含まれ、こ
のソースＩＤによってＰＥとＡＰＵとが識別され、この
ＰＥとＡＰＵとからセルが起動し、必要な場合に、宛先
ＰＥとＡＰＵとがセルに関する追加情報を得ることが可
能となる。応答ＩＤ２３１４にはネットワーク・アドレ
スが含まれ、この応答ＩＤ２３１４によって、セルに関
するクエリとセルの処理の結果とを送る送り先のＰＥと
ＡＰＵとが識別される。

【００９３】セルの本体部分２３０６にはネットワーク
のプロトコルとは無関係の情報が含まれる。図４１の分
解部分はセルの本体部分２３０６の細部を図示する。セ
ルの本体部分２３０６のヘッダ２３２０によってセル本
体の開始部が識別される。セル・インターフェース２３
２２にはセルの利用に必要な情報が含まれる。この情報
の中には、グローバルな一意的ＩＤ２３２４と、要求さ
れるＡＰＵ２３２６と、サンドボックス・サイズ２３２
８と、前回のセルのＩＤ２３３０とが含まれる。

【００９４】グローバルな一意的ＩＤ２３２４によっ
て、ネットワーク１０４全体を通じてソフトウェア・セ
ル２３０２が一意的に識別される。グローバルな一意的
ＩＤ２３２４が、ソースＩＤ２３１２(ソースＩＤ２３
１２内のＰＥまたはＡＰＵの一意的識別子など)と、ソ
フトウェア・セル２３０２の作成または伝送の時刻と日
付とに基づいて作成される。必要なＡＰＵ２３２６によ
ってセルの実行に必要な最低数のＡＰＵが与えられる。
サンドボックス・サイズ２３２８によって、セルの実行
に必要なＤＲＡＭと関連する必要なＡＰＵ内に、保護さ
れたメモリ量が与えられる。前回のセルＩＤ２３３０に
よって、シーケンシャルな実行を要求する１グループの
セル(ストリーミング・データなど)内の前回のセルの識
別子が提供される。

【００９５】実行セクション２３３２の中にはセルのコ
ア情報が含まれる。この情報の中にはＤＭＡコマンド・
リスト２３３４と、プログラム２３３６と、データ２３
３８とが含まれる。プログラム２３３６には、ＡＰＵプ
ログラム２３６０と２３６２などのＡＰＵによって実行
されるプログラム(“アプレット” と呼ばれる)が含ま
れ、データ２３３８にはこれらのプログラムを用いて処
理されるデータが含まれる。ＤＭＡコマンド・リスト２
３３４には、プログラムの起動に必要な一連のＤＭＡコ
マンドが含まれる。これらのＤＭＡコマンドにはＤＭＡ
コマンド２３４０、２３５０、２３５５、２３５８が
含まれる。ＰＵはＤＭＡＣへこれらのＤＭＡコマンドを
出す。

【００９６】ＤＭＡコマンド２３４０にはＶＩＤ２３４
２が含まれる。ＶＩＤ２３４２は、ＤＭＡコマンドが出
されたとき物理ＩＤに対して対応づけられるＡＰＵのバ
ーチャルＩＤである。ＤＭＡコマンド２３４０にはロー
ド・コマンド２３４４とアドレス２３４６も含まれる。
ロード・コマンド２３４４は、ＡＰＵにＤＲＡＭから特
定の情報を読み出しローカル・ストレージの中へ入れる
ように命令する。アドレス２３４６によってこの特定情
報を含むＤＲＡＭ内のバーチャル・アドレスが与えられ
る。この特定情報は、プログラム・セクション２３３６
からのプログラムや、データ・セクション２３３８から
のデータや、あるいはその他のデータなどであってもよ
い。最終的に、ＤＭＡコマンド２３４０にはローカル・
ストレージのアドレス２３４８が含まれる。このアドレ
スによって、情報をロードできそうなローカル・ストレ
ージのアドレスが識別される。ＤＭＡコマンド２３５０
には類似の情報が含まれる。その他のＤＭＡコマンドも
使用可能である。

【００９７】ＤＭＡコマンド・リスト２３３４には一連
のキック・コマンド(キック・コマンド２３５５と２３
５８など)も含まれる。キック・コマンドとは、ＰＵに
よってＡＰＵへ出されるセルの処理を開始するコマンド
である。ＤＭＡキック・コマンド２３５５には、バーチ
ャルＡＰＵＩＤ２３５２と、キック・コマンド２３５
４と、プログラム・カウンタ２３５６とが含まれる。バ
ーチャルＡＰＵＩＤ２３５２はキックすべき対象ＡＰ
Ｕを識別し、キック・コマンド２３５４は関連するキッ
ク・コマンドを与え、プログラム・カウンタ２３５６
は、プログラムの実行用プログラム・カウンタのための
アドレスを与える。ＤＭＡキック・コマンド２３５８
は、同じＡＰＵまたは別のＡＰＵに対して同様の情報を
与える。

【００９８】上述したように、ＰＵは独立したプロセッ
サとしてＡＰＵを扱い、コプロセッサとして扱うもので
はない。したがって、ＡＰＵによる処理を制御するため
に、ＰＵは、遠隔手順呼出しに類似したコマンドを使用
する。これらのコマンドは“ＡＰＵ遠隔手順呼出し(Ａ
ＲＰＣ)”と呼ばれる。ＰＵは、一連のＤＭＡコマンド
をＤＭＡＣへ出すことによりＡＲＰＣを実行する。ＤＭ
ＡＣは、ＡＰＵプログラムとそれと関連するスタック・
フレームとをＡＰＵのローカル・ストレージの中へロー
ドする。次いで、ＰＵはＡＰＵへ最初のキックを出し、
ＡＰＵプログラムを実行する。

【００９９】図４２は、アプレットを実行するためのＡ
ＲＰＣのステップを例示する。指定ＡＰＵによるアプレ
ットの処理の開始時にＰＵが実行するこれらのステップ
が、図４２の第１の部分２４０２に示され、指定ＡＰＵ
が実行するステップが、図４２の第２の部分２４０４に
示されている。

【０１００】ステップ２４１０で、ＰＵはアプレットを
評価し、次いで、アプレットの処理用ＡＰＵを指定す
る。ステップ２４１２で、ＰＵは、必要な単複のサンド
ボックス用のメモリ・アクセス・キーの設定を行うＤＭ
ＡコマンドをＤＭＡＣへ出すことにより、アプレットの
実行用スペースをＤＲＡＭ内に割り振る。ステップ２４
１４で、ＰＵは、指定ＡＰＵへの割込み要求による、ア
プレットの完了信号の伝送を可能にする。ステップ２４
１８で、ＰＵは、ＤＲＡＭからＡＰＵのローカル・スト
レージへアプレットをロードするＤＭＡコマンドをＤＭ
ＡＣへ出す。ステップ２４２０で、ＤＭＡコマンドが実
行され、アプレットがＤＲＡＭからローカル・ストレー
ジへ読み出される。ステップ２４２２で、ＰＵは、アプ
レットと関連付けられたスタック・フレームをＤＲＡＭ
からＡＰＵのローカル・ストレージへロードするＤＭＡ
コマンドをＤＭＡＣへ出す。ステップ２４２３で、ＤＭ
Ａコマンドが実行され、スタック・フレームがＤＲＡＭ
からＡＰＵのローカル・ストレージへ読み出される。ス
テップ２４２４で、ＰＵは、ＤＭＡＣがＡＰＵへキーを
割り当てて、ステップ２４１２で指定された、一又は複
数のハードウェア・サンドボックスからのデータ読み出
しと、その一又は複数のハードウェア・サンドボックス
へのデータ書き込みを行うことをＡＰＵに許可するＤＭ
Ａコマンドを出す。ステップ２４２６で、ＤＭＡＣは、
ＡＰＵへ割り当てられたキーを用いてキー管理テーブル
(ＫＴＡＢ)の更新を行う。ステップ２４２８で、ＰＵ
は、プログラムの処理を開始するＤＭＡコマンド“キッ
ク”をＡＰＵへ出す。特定のアプレットに応じて、特定
のＡＲＰＣの実行時にＰＵによって他のＤＭＡコマンド
を出してもよい。

【０１０１】上記のように、図４２の第２の部分２４０
４は、アプレットの実行時にＡＰＵによって行われるス
テップを例示するものである。ステップ２４３０で、Ａ
ＰＵは、ステップ２４２８で出されるキック・コマンド
に応じてアプレットの実行を開始する。ステップ２４３
２で、アプレットの指示で、ＡＰＵは、アプレットの関
連スタック・フレームの評価を行う。ステップ２４３４
で、ＡＰＵは、ＤＭＡＣへ複数のＤＭＡコマンドを出
し、スタック・フレームが必要に応じてＤＲＡＭからＡ
ＰＵのローカル・ストレージへ指定するデータのロード
を行う。ステップ２４３６で、これらのＤＭＡコマンド
が実行され、データは、ＤＲＡＭからＡＰＵのローカル
・ストレージへ読み出される。ステップ２４３８でＡＰ
Ｕはアプレットを実行し、ある結果を出力する。ステッ
プ２４４０で、ＡＰＵはＤＭＡＣへＤＭＡコマンドを出
し、ＤＲＡＭにその結果を格納する。ステップ２４４２
で、ＤＭＡコマンドが実行され、アプレットの結果がＡ
ＰＵのローカル・ストレージからＤＲＡＭへ書き込まれ
る。ステップ２４４４で、ＡＰＵはＰＵへ割込み要求を
出し、ＡＲＰＣが完了したことを示す信号伝送を行う。

【０１０２】ＰＵの指示の下で独立にタスクを実行する
ＡＰＵの能力によって、１グループのＡＰＵと、１グル
ープのＡＰＵと関連付けられたメモリ・リソースとを拡
張タスクの実行専用にすることが可能になる。例えば、
１つのＰＵは、１以上のＡＰＵと、これらの１以上のＡ
ＰＵと関連付けられた１グループのメモリサンドボック
スとを、拡張された時間中ネットワーク１０４を介して
伝送されてくるデータの受信専用とし、また、１以上の
他のＡＰＵとそれらと関連付けられたメモリ・サンドボ
ックスへ、この時間中受信したデータのさらなる処理を
行うための送信専用とすることができる。この能力は、
ネットワーク１０４を介して伝送されるストリーミング
・データ(ストリーミングＭＰＥＧまたはストリーミン
グＡＴＲＡＣオーディオまたはビデオ・データなど)の
処理にとって特に好適である。ＰＵは、１以上のＡＰＵ
およびそれらと関連付けられたメモリ・サンドボックス
をこれらのデータの受信専用とし、１以上の他のＡＰＵ
およびそれらと関連付けられたメモリ・サンドボックス
をこれらのデータの解凍と処理専用とすることができ
る。言い換えれば、ＰＵは、ＡＰＵのグループとそれら
と関連付けられたメモリ・サンドボックスとの間でこの
ようなデータ処理を行うための専用パイプライン関係の
確立を行うことができる。

【０１０３】しかし、このような処理を効率的に実行す
るためには、パイプ・ラインの専用ＡＰＵとメモリサン
ドボックスとが、データ・ストリームを含むアプレット
の処理が行われない時間中もパイプ・ライン専用のまま
であることが望ましい。言い換えれば、専用ＡＰＵおよ
びそれらと関連するサンドボックスが、これらの時間中
予約状態のままに置かれることが望ましい。アプレット
の処理の完了時における、ＡＰＵとその関連付けられた
一又は複数のメモリ・サンドボックスを予約、即ちリザ
ーブ状態としておくことは、“常駐終了”と呼ばれる。
常駐終了はＰＵからの命令に応じて行われる。

【０１０４】図４３、４４、４５は、１グループのＡＰ
Ｕおよびそれらと関連するサンドボックスを含む、スト
リーミング・データ(ストリーミングＭＰＥＧデータな
ど)を処理するための専用パイプライン構造の設定を例
示する。図４３に示すように、このパイプライン構造の
構成要素にはＰＥ２５０２とＤＲＡＭ２５１８とが含ま
れる。ＰＥ２５０２の中には、ＰＵ２５０４、ＤＭＡＣ
２５０６およびＡＰＵ２５０８、ＡＰＵ２５１０、ＡＰ
Ｕ２５１２を含む複数のＡＰＵが含まれる。ＰＵ２５０
４、ＤＭＡＣ２５０６およびこれらのＡＰＵ間の通信は
ＰＥバス２５１４を介して行われる。広帯域幅のバス２
５１６によってＤＭＡＣ２５０６はＤＲＡＭ２５１８と
接続される。ＤＲＡＭ２５１８の中には、複数のサンド
ボックス(サンドボックス２５２０、サンドボックス２
５２２、サンドボックス２５２４、サンドボックス２５
２６など)が含まれる。

【０１０５】図４４に、専用パイプラインを設定するた
めのステップを例示する。ステップ２６１０で、ＰＵ２
５０４は、ネットワーク・アプレットを処理するように
ＡＰＵ２５０８を割り当てる。ネットワーク・アプレッ
トは、ネットワーク１０４のネットワーク・プロトコル
の処理用プログラムを有する。この場合、このプロトコ
ルは伝送制御プロトコル／インターネット用プロトコ
ル(ＴＣＰ／ＩＰ)である。このプロトコルに従うＴＣＰ
／ＩＰデータ・パケットはネットワーク１０４を介して
伝送される。受信時に、ＡＰＵ２５０８はこれらのパケ
ットを処理し、パケット内のデータを組み立て、ソフト
ウェア・セル１０２の中へ入れる。ステップ２６１２
で、ＰＵ２５０４は、ネットワーク・アプレットの処理
の完了時に常駐終了を実行するようにＡＰＵ２５０８に
指示する。ステップ２６１４で、ＰＵ２５０４は、ＡＰ
Ｕ２５１０及び２５１２がＭＰＥＧアプレットの処理を
行うように割り当てる。ステップ２６１５で、ＰＵ２５
０４は、ＭＰＥＧアプレットの処理の完了時に常駐終了
を実行するようにＡＰＵ２５１０及び２５１２に指示す
る。ステップ２６１６で、ＰＵ２５０４は、ＡＰＵ２５
０８とＡＰＵ２５１０によるアクセス用ソース・サンド
ボックスとしてサンドボックス２５２０を指定する。ス
テップ２６１８で、ＰＵ２５０４は、ＡＰＵ２５１０に
よるアクセス用宛先サンドボックスとしてサンドボック
ス２５２２を指定する。ステップ２６２０で、ＰＵ２５
０４は、ＡＰＵ２５０８とＡＰＵ２５１２によるアクセ
ス用ソース・サンドボックスとしてサンドボックス２５
２４を指定する。ステップ２６２２で、ＰＵ２５０４
は、ＡＰＵ２５１２によるアクセス用宛先サンドボック
スとしてサンドボックス２５２６を指定する。ステップ
２６２４で、ＡＰＵ２５１０とＡＰＵ２５１２とは、そ
れぞれ、ソース・サンドボックス２５２０とソース・サ
ンドボックス２５２４の範囲内のメモリ・ブロックへ同
期読取りコマンドを送り、これらのメモリ・ブロックを
ブロッキング状態に設定する。最後に、処理はステップ
２６２８へ移り、そこで、専用パイプラインの設定が完
了し、パイプ・ライン専用のリソースが予約される。こ
のようにして、ＡＰＵ２５０８、２５１０、２５１２お
よびそれらと関連するサンドボックス２５２０、２５２
２、２５２４および２５２６は予約状態に入る。

【０１０６】図４５に、この専用パイプラインによるス
トリーミングＭＰＥＧデータの処理ステップを例示す
る。ステップ２６３０で、ＡＰＵ２５０８は、ネットワ
ーク・アプレットを処理し、そのローカル・ストレージ
の中で、ＴＣＰ／ＩＰデータ・パケットをネットワーク
１０４から受信する。ステップ２６３２で、ＡＰＵ２５
０８は、これらのＴＣＰ／ＩＰデータ・パケットを処理
し、これらのパケット内のデータをアセンブルし、ソフ
トウェア・セル１０２の中へ入れる。ステップ２６３４
で、ＡＰＵ２５０８はソフトウェア・セルのヘッダ２３
２０(図２３)をチェックし、セルがＭＰＥＧデータを含
むかどうかの判定を行う。セルがＭＰＥＧデータを含ま
ない場合、ステップ２６３６で、ＡＰＵ２５０８は、専
用パイプライン内に含まれない他のＡＰＵによって他の
データを処理するために、ＤＲＡＭ２５１８内に指定さ
れる汎用サンドボックスへそのセルを伝送する。またＡ
ＰＵ２５０８はこの伝送についてＰＵ２５０４に通知す
る。

【０１０７】一方、ソフトウェア・セルがＭＰＥＧデー
タを含む場合、ステップ２６３８で、ＡＰＵ２５０８は
そのセルの前のセルのＩＤ２３３０(図２３)をチェック
し、そのセルが属するＭＰＥＧデータ・ストリームを識
別する。ステップ２６４０で、ＡＰＵ２５０８はセルの
処理用の専用パイプラインのＡＰＵを選択する。この場
合、ＡＰＵ２５０８は、これらのデータを処理するＡＰ
Ｕ２５１０を選択する。この選択は前回のセルＩＤ２３
３０とロード・バランシング・ファクタ（負荷平衡係
数）とに基づく。例えば、そのソフトウェア・セルが属
するＭＰＥＧデータ・ストリームの前回のソフトウェア
・セルが処理用としてＡＰＵ２５１０へ送られたことが
前のセルＩＤ２３３０によって示されている場合、現在
のソフトウェア・セルも通常の処理用としてＡＰＵ２５
１０へ送られる。ステップ２６４２で、ＡＰＵ２５０８
は、サンドボックス２５２０へＭＰＥＧデータを書き込
む同期書き込みコマンドを出す。このサンドボックスは
予めブロッキング状態に設定されているので、ステップ
２６４４で、ＭＰＥＧデータは、サンドボックス２５２
０からＡＰＵ２５１０のローカル・ストレージへ自動的
に読み出される。ステップ２６４６で、ＡＰＵ２５１０
はそのローカル・ストレージでＭＰＥＧデータを処理し
てビデオ・データを生成する。ステップ２６４８で、Ａ
ＰＵ２５１０はサンドボックス２５２２へビデオ・デー
タを書き込む。ステップ２６５０で、ＡＰＵ２５１０は
サンドボックス２５２０へ同期読取りコマンドを出し、
このサンドボックスに追加ＭＰＥＧデータの受信を準備
させる。ステップ２６５２で、ＡＰＵ２５１０は常駐終
了処理を行う。この処理によってこのＡＰＵは予約状態
に入り、この予約状態の間ＡＰＵは、ＭＰＥＧデータ・
ストリームの中で追加ＭＰＥＧデータの処理を行うべく
待機する。

【０１０８】他のタイプのデータ処理用として１グルー
プのＡＰＵおよびそれらと関連するサンドボックス間で
その他の専用構造の設定が可能である。例えば、図４６
に示すように、ＡＰＵの専用グループ(ＡＰＵ２７０
２、２７０８、２７１４など)を設定し、３次元オブジ
ェクトに対して幾何学的変換を実行して２次元ディスプ
レイ・リストの生成を行うことが可能となる。これらの
２次元ディスプレイ・リストを他のＡＰＵによってさら
に処理(レンダー) し画素データの生成を行うようにす
ることが可能である。この処理を実行するために、３次
元オブジェクトと、これらのオブジェクト処理から結果
として生じるディスプレイ・リストの格納用として、サ
ンドボックスが、ＡＰＵ２７０２、２７０８、２４１４
の専用となる。例えば、ソース・サンドボックス２７０
４、２７１０、２７１６は、それぞれ、ＡＰＵ２７０
２、ＡＰＵ２７０８、ＡＰＵ２７１４によって処理され
た３次元オブジェクトの格納専用となる。同様に、宛先
サンドボックス２７０６、２７１２、２７１８は、それ
ぞれ、ＡＰＵ２７０２、ＡＰＵ２７０８、ＡＰＵ２７１
４によるこれらの３次元オブジェクトの処理から結果と
して生じるディスプレイ・リストの格納専用となる。

【０１０９】調整用ＡＰＵ２７２０は、そのローカル・
ストレージにおける、宛先サンドボックス２７０６、２
７１２、２７１８からのディスプレイ・リストの受信専
用である。ＡＰＵ２７２０は、これらのディスプレイ・
リスト間での調整を行い、画素データのレンダリングの
ためにこれらのディスプレイ・リストを他のＡＰＵへ送
る。

【０１１０】システム１０１のプロセッサは絶対タイマ
ーも使用する。この絶対タイマーはＡＰＵとＰＥの他の
エレメントへクロック信号を出力する。このクロック信
号はこれらのエレメントを駆動するクロック信号に依存
せず、かつ、このクロック信号より高速である。この絶
対タイマーの利用が図４７に例示されている。

【０１１１】この図に示すように、この絶対タイマーに
よってＡＰＵによるタスク・パフォーマンスのためのタ
イム・バジェット（割り当て時間）が決定される。この
タイム・バジェットによって、これらのタスクの完了時
間が設定されるが、この時間はＡＰＵによるタスク処理
に必要な時間より長い時間になる。その結果、各タスク
について、タイム・バジェットの範囲内に、ビジーな時
間とスタンバイ時間とが存在することになる。すべての
アプレットは、ＡＰＵの実際の処理時間にかかわらず、
このタイム・バジェットに基づいて処理を行うように書
かれる。

【０１１２】例えば、ＰＥの特定のＡＰＵ用として、タ
イム・バジェット２８０４のビジー時間２８０２中に特
定のタスクを行うことができる。ビジー時間２８０２が
タイム・バジェット２８０４未満であるため、スタンバ
イ時間２８０６がタイム・バジェット中に生じる。この
スタンバイ時間中、ＡＰＵは、ＡＰＵが消費するパワー
が少なくなるスリープモードに入る。

【０１１３】タイム・バジェット２８０４が満了するま
でまで、他のＡＰＵまたはＰＥの他のエレメントがタス
ク処理の結果を予想することはない。したがって、ＡＰ
Ｕの実際の処理速度にかかわらず、絶対タイマーによっ
て決定されるタイム・バジェットを用いてＡＰＵの処理
結果が常時調整される。

【０１１４】将来、ＡＰＵによる処理速度はさらに高速
になる。しかし、絶対タイマーによって設定されるタイ
ム・バジェットは同じままである。例えば、図４７に示
すように、将来のＡＰＵは、さらに短時間でタスクを実
行することになり、したがって、スタンバイ時間はさら
に長くなるであろう。したがって、ビジー時間２８０８
はビジー時間２８０２より短くなり、スタンバイ時間２
８１０はスタンバイ時間２８０６より長くなる。しか
し、絶対タイマーによって設定された同じタイム・バジ
ェットに基づいて処理を行うようにプログラムが書かれ
ているので、ＡＰＵ間での処理結果の調整が維持され
る。その結果、さらに高速のＡＰＵが、その処理の結果
が予想される時点でコンフリクトを生じることなく、低
速のＡＰＵ用として書かれたプログラムの処理を行うこ
とが可能となる。

【０１１５】動作速度の向上や動作速度が異なることに
起因するＡＰＵの並列処理の調整問題に対しては、ＡＰ
Ｕ間での調整を決定する絶対タイマーに代えて、ＰＵま
たは１以上の指定ＡＰＵにおいて、ＡＰＵが実行してい
る特定の命令(マイクロコード)の分析をアプレットの処
理時に行うようにすることもできる。“オペレーション
なし”(“ＮＯＯＰ”)命令を命令の中へ挿入し、ＡＰＵ
のいくつかによってこの命令を実行して、アプレットに
よって予想されるＡＰＵによる処理を１ステップずつ適
切に行うことが可能となる。命令の中へこれらのＮＯＯ
Ｐを挿入することにより、すべての命令のＡＰＵによる
実行を行うための正しいタイミングの維持が可能とな
る。

【０１１６】以上特定の実施形態に関して本明細書で本
発明について説明したが、これらの実施形態は本発明の
原理と適用を示す単に例示的なものであると理解すべき
である。したがって、添付の請求項によって画定されて
いるような本発明の精神と範囲から逸脱することなく、
以上の例示の実施形態に対して多数の改変を行うことが
可能であり、また、他の構成を考案することが可能であ
る。

【図面の簡単な説明】

【図１】本発明によるコンピュータ・ネットワークの
アーキテクチャ全体を例示する。

【図２】本発明によるプロセッサ・エレメント(ＰＥ)
の構造を例示する図である。

【図３】本発明による広帯域エンジン(ＢＥ)の構造を
例示する図である。

【図４】本発明による付加処理ユニット(ＡＰＵ)の構
造を例示する図である。

【図５】本発明によるプロセッサ・エレメントと、ビ
ジュアライザ(ＶＳ)と、光インターフェースとの構造を
例示する図である。

【図６】本発明によるプロセッサ・エレメントの１つ
の組合せを例示する図である。

【図７】本発明によるプロセッサ・エレメントの別の
組合せを例示する図である。

【図８】本発明によるプロセッサ・エレメントのさら
に別の組合せを例示する図である。

【図９】本発明によるプロセッサ・エレメントのさら
に別の組合せを例示する図である。

【図１０】本発明によるプロセッサ・エレメントのさ
らに別の組合せを例示する図である。

【図１１】本発明によるチップ・パッケージ内での光
インターフェースの統合化を例示する図である。

【図１２】図１１の光インターフェースを用いるプロ
セッサの１つの構成を示す図である。

【図１３】図１１の光インターフェースを用いるプロ
セッサの別の構成を示す図である。

【図１４】本発明によるメモリ・システムの構造を例
示する図である。

【図１５】本発明による第１の広帯域エンジンから第
２の広帯域エンジンへのデータの書き込みを例示する図
である。

【図１６】本発明によるプロセッサ・エレメントため
の共用メモリの構造を示す図である。

【図１７】図１６に示すメモリ・バンク用の１つの構
造を例示する図である。

【図１８】図１６に示すメモリ・バンク用の別の構造
を例示する図である。

【図１９】本発明によるＤＭＡＣのための構造を例示
する図である。

【図２０】本発明によるＤＭＡＣのための代替の構造
を例示する図である。

【図２１】本発明によるデータ同期オペレーションを
例示する図である。

【図２２】本発明によるデータ同期オペレーションを
例示する図である。

【図２３】本発明によるデータ同期オペレーションを
例示する図である。

【図２４】本発明によるデータ同期オペレーションを
例示する図である。

【図２５】本発明によるデータ同期オペレーションを
例示する図である。

【図２６】本発明によるデータ同期オペレーションを
例示する図である。

【図２７】本発明によるデータ同期オペレーションを
例示する図である。

【図２８】本発明によるデータ同期オペレーションを
例示する図である。

【図２９】本発明によるデータ同期オペレーションを
例示する図である。

【図３０】本発明によるデータ同期オペレーションを
例示する図である。

【図３１】本発明によるデータ同期オペレーションを
例示する図である。

【図３２】本発明によるデータ同期オペレーションを
例示する図である。

【図３３】本発明によるデータ同期オペレーションを
例示する図である。

【図３４】本発明によるデータ同期オペレーションを
例示する図である。

【図３５】本発明によるデータ同期オペレーションを
例示する図である。

【図３６】本発明のデータ同期方式によるメモリ・ロ
ケーションの様々な状態を例示する３つの状態のメモリ
図である。

【図３７】本発明によるハードウェア・サンドボック
ス用のキー管理テーブルの構造を例示する図である。

【図３８】本発明によるハードウェア・サンドボック
ス用メモリ・アクセス・キーの格納方式を例示する図で
ある。

【図３９】本発明によるハードウェア・サンドボック
ス用メモリ・アクセス管理テーブルの構造を例示する図
である。

【図４０】図３７のキー管理テーブルと図３９のメモ
リ・アクセス管理テーブルとを用いてメモリ・サンドボ
ックスにアクセスするステップを示すフロー・チャート
である。

【図４１】本発明によるソフトウェア・セルの構造を
例示する図である。

【図４２】本発明による、ＡＰＵへ遠隔処理命令を出
すステップを示すフロー・チャートである。

【図４３】本発明による、ストリーミング・データ処
理用専用パイプラインの構造を例示する図である。

【図４４】本発明によるストリーミング・データの処
理時の図４３の専用パイプラインによって実行されるス
テップを示すフロー・チャートである。

【図４５】本発明によるストリーミング・データの処
理時の図４３の専用パイプラインによって実行されるス
テップを示すフロー・チャートである。

【図４６】本発明によるストリーミング・データ処理
用の専用パイプラインの他の構造を例示する図である。

【図４７】本発明によるＡＰＵによるアプリケーショ
ンとデータの並列処理を調整するための絶対タイマー方
式を例示する図である。

【符号の説明】

１０１システム１０１０キー１０２セル１０４ネットワーク１０６クライアント１０８サーバーコンピュータ１１０４光インターフェース１１０８バス１１１８ポート１１２２ポート１１２６光導波路１１６０光インターフェース１１６２光インターフェース１１６４光インターフェース１１６６光インターフェース１１８２光インターフェース１１８４光インターフェース１１８６光インターフェース１１８８光インターフェース１１８８光インターフェース１１９０光インターフェース１１９０光インターフェース１２０６コントロール１２１２ユニット１２２１クロスバ交換機１２３２外部ポート１２３４コントロール１２４０ユニット１２４２コントロール１２４４バンク１４０６ブロック１４１４バンク１４１６バンク１５０４ノード１６０７バス１６０８バス１７２２制御回路１７２４制御論理回路１７２６ストレージ１７２８ロケーション１７２９セグメント１７３１ロケーション１７３２ロケーション１７４２制御論理回路１７４６ロケーション１７５０ロケーション１７５２セグメント１７６０セグメント１７６２セグメント１８８０エンプティ状態１８８２フル状態１８８４ブロッキング状態１９０２キー管理テーブル１９０６キー１９０８マスク２００６格納位置２００８セグメント２０１０セグメント２０１２キー２１０２アクセス管理テーブル２１０６アドレス２１１０キー２１１０キーマスク２２３バス２２７高帯域メモリ接続部２３０２セル２３０８ヘッダ２３２０ヘッダ２３２２インターフェース２３３２実行セクション２３３４リスト２５２０サンドボックス２５２２サンドボックス２５２４サンドボックス２５２６サンドボックス２７０４サンドボックス２７０６宛先サンドボックス３０１広帯域エンジン３１１バス３１３広帯域メモリ接続部３１７インターフェース３１９外部バス４０６メモリ４０８内部バス４１０レジスタ４１２浮動小数点演算ユニット４１４整数演算ユニット４２０バス５０６パッケージの中に光インターフェース５０８エンジン５１０画像用キャッシュ

フロントページの続き (72)発明者山崎剛アメリカ合衆国、カリフォルニア州 94404−2175、フォスターシティー、セカンドフロア、イーストヒルスデイルブルバード 919 ソニーコンピュータエンタテインメントアメリカ、インク．内 (56)参考文献特開昭63−19058（ＪＰ，Ａ) 特開平11−39215（ＪＰ，Ａ) 特開昭54−146555（ＪＰ，Ａ) 特開昭56−123051（ＪＰ，Ａ) 特開平11−184831（ＪＰ，Ａ) 特開平10−240700（ＪＰ，Ａ) 特開平９−218864（ＪＰ，Ａ) 特開平７−93217（ＪＰ，Ａ) 特開平５−233531（ＪＰ，Ａ) 特開平５−35693（ＪＰ，Ａ) 特開平３−242750（ＪＰ，Ａ) 特開平１−229357（ＪＰ，Ａ) 特開昭56−117384（ＪＰ，Ａ) 特開昭55−146682（ＪＰ，Ａ) 特開昭50−54249（ＪＰ，Ａ) 特開2002−366533（ＪＰ，Ａ) 特開2002−342165（ＪＰ，Ａ) 特開2002−358289（ＪＰ，Ａ) 特開2002−366534（ＪＰ，Ａ) 実開平４−128350（ＪＰ，Ｕ) 米国特許出願公開2002／0138707（ＵＳ，Ａ１) 米国特許出願公開2002／0138637（ＵＳ，Ａ１) 米国特許出願公開2002／0135582（ＵＳ，Ａ１) 米国特許出願公開2002／0156993（ＵＳ，Ａ１) 米国特許6526491（ＵＳ，Ａ) 国際公開02／077846（ＷＯ，Ａ１) 国際公開02／077845（ＷＯ，Ａ１) 国際公開02／077826（ＷＯ，Ａ１) 国際公開02／077838（ＷＯ，Ａ１) 国際公開02／077848（ＷＯ，Ａ１) 枝洋樹，プレステ２の次に来るものＳＣＥが描く「ＣＥＬＬ」の青写真，日経エレクトロニクス，日本，日経ＢＰ社，2003年３月３日，第842号，ｐ. 65−72 後藤宏茂，ＰｌａｙＳｔａｔｉｏｎ３はＰｌａｙＳｔａｔｉｏｎ２とハードウェア完全互換を取る，ＰＣＷａｔｃｈ［ｏｎｌｉｎｅ］，日本，ｉｍｐｒｅｓｓｃｏｒｐｏｒａｔｉｏｎ，2002 年４月４日，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｗａｔｃｈ．ｉｍｐｒｅｓｓ．ｃｏ．ｊｐ／ｐｃ／ｄｏｃｓ／2002 ／0404／ｋａｉｇａｉ01．ｈｔｍ後藤弘茂，ＰｌａｙＳｔａｔｉｏｎ３のグラフィックスチップはこんな構成になる，ＰＣＷａｔｃｈ［ｏｎｌｉｎｅ］，日本，ｉｍｐｒｅｓｓｃｏｒｐｏｒａｔｉｏｎ，2002年３月28日，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｗａｔｃｈ．ｉｍｐｒｅｓｓ．ｃｏ．ｊｐ／ｐｃ／ｄｏｃｓ／2002／0328／ｋａｉｇａｉ 02．ｈｔｍ後藤弘茂，ＰｌａｙＳｔａｔｉｏｎ３はどんなゲームを実現するのか−−それはワールドシミュレーション，ＰＣＷａｔｃｈ［ｏｎｌｉｎｅ］，日本，ｉｍｐｒｅｓｓｃｏｒｐｏｒａｔｉｏｎ，2002年３月28日，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｗａｔｃｈ．ｉｍｐｒｅｓｓ．ｃｏ．ｊｐ／ｐｃ／ｄｏｃｓ／2002／0328／ｋａｉｇａｉ01．ｈｔｍ後藤弘茂，なぜＰｌａｙＳｔａｔｉｏｎ３は2003年ではなく2005年なのか, ＰＣＷａｔｃｈ［ｏｎｌｉｎｅ］，日本，ｉｍｐｒｅｓｓｃｏｒｐｏｒａｔｉｏｎ，2002年３月27日，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｗａｔｃｈ．ｉｍｐｒｅｓｓ．ｃｏ．ｊｐ／ｐｃ／ｄｏｃｓ／2002／0327／ｋａｉｇａｉ01．ｈｔｍ後藤弘茂，ＰｌａｙＳｔａｔｉｏｎ３の核となるＣｅｌｌは全く新しい概念のＣＰＵ，ＰＣＷａｔｃｈ［ｏｎｌｉｎｅ］，日本，ｉｍｐｒｅｓｓｃｏｒｐｏｒａｔｉｏｎ，2002年３月25日, ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｗａｔｃｈ．ｉｍｐｒｅｓｓ．ｃｏ．ｊｐ／ｐｃ／ｄｏｃｓ／2002／0325／ｋａｉｇａｉ02．ｈｔｍ後藤弘茂，ＰｌａｙＳｔａｔｉｏｎ３の正体は”Ｃｅｌｌ＋Ｌｉｎｕｘ＋グリッド＋自律コンピューティング”，ＰＣＷａｔｃｈ［ｏｎｌｉｎｅ］，日本，ｉｍｐｒｅｓｓｃｏｒｐｏｒａｔｉｏｎ，2002年３月25日，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｗａｔｃｈ．ｉｍｐｒｅｓｓ．ｃｏ．ｊｐ／ｐｃ／ｄｏｃｓ／2002／0325／ｋａｉｇａｉ01．ｈｔｍ中村琢磨，次世代プレイステーションは”人間並”の演算能力を持つ？，ＺＤＮｅｔＪＡＰＡＮＮＥＷＳ［ｏｎｌｉｎｅ］，日本，ＳＯＦＴＢＡＮＫＺＤＮｅｔＩｎｃ．ａｎｄＳｏｆｔｂａｎｋＰｕｂｌｉｓｈｉｎｇＩｎｃ．，2001年３月12日，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｚｄｎｅｔ．ｃｏ. ｊｐ／ｎｅｗｓ／0103／10／ｓｃｅｉ. ｈｔｍｌ前川守，所真理雄，清水謙多郎，分散オペレーティングシステムＵＮＩＸの次にくるもの，日本，共立出版株式会社，1991年12月25日，初版１刷，ｐ. 204−220 ＩＢＭＢｌｕｅＧｅｎｅｔｅａｍ（Ｆ．Ａｌｌｅｎ，ｅｔａｌ．）, ＢｌｕｅＧｅｎｅ：Ａｖｉｓｉｏｎｆｏｒｐｒｏｔｅｉｎｓｃｉｅｎｃｅｕｓｉｎｇａｐｅｔａｆｌｏｐｓｕｐｅｒｃｏｍｐｕｔｅｒ，ＩＢＭＳｙｓｔｅｍｓＪｏｕｒｎａｌ，米国，ＩＢＭ，2001年，Ｖｏｌｕｍｅ：40，Ｎｕｍｂｅｒ：２，ｐａｇｅｓ：310−327，ＵＲＬ，ｈｔｔｐ：／／ｗｗｗ．ｒｅｓｅａｒｃｈ．ｉｂｍ．ｃｏｍ／ｊｏｕｒｎａｌ／ｓｊ／402／ａｌｌｅｎ．ｐｄｆＢｌｕｅＧｅｎｅ／ＬＴｅａｍ（ＮＲＡｄｉｇａ，ｅｔａｌ．），ＡｎＯｖｅｒｖｉｅｗｏｆｔｈｅＢｌｕｅＧｅｎｅ／ＬＳｕｐｅｒｃｏｍｐｕｔｅｒ，Ｓｕｐｅｒｃｏｍｐｕｔｉｎｇ 2002 ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，米国，ＩＥＥＥ，2002年11 月，ＵＲＬ，ｈｔｔｐ：／／ｓｃ− 2002．ｏｒｇ／ｐａｐｅｒｐｄｆｓ／ｐａｐ．ｐａｐ207．ｐｄｆ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 - 15/177 G06F 13/38 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 12/08 - 12/12 G06F 12/14 G06T 1/20

Claims

(57)【特許請求の範囲】

【請求項１】プロセッサでのデータ処理方法であっ
て、前記プロセッサは、少なくとも１つの処理ユニット
と、前記１つの処理ユニットに関連付けられた第１ロー
カル・メモリを有し、かつ、当該プロセッサは、メイン
・メモリからのデータの読み出し及び当該メイン・メモ
リへのデータの書き込みが可能なものであり、前記メイ
ン・メモリは、複数のメモリ・ロケーションを含み、各
メモリ・ロケーションは、前記メイン・メモリにおいて
前記メモリ・ロケーションに関連付けられた追加メモリ
・セグメントを含み、当該追加メモリ・セグメントは、
当該メモリ・ロケーションに格納されたデータのステー
タス状態に関する状態情報を格納するものであり、前記
ステータス状態は、第１ステータスへ遷移すること、及
び第２ステータスへ遷移することが可能であるように成
す前記データ処理方法において、前記１つの処理ユニットからの指示に応答して、前記第
１ローカル・メモリから、前記１つのメモリ・ロケーシ
ョンへの第１データの書き込みを開始するステップと、前記１つのメモリ・ロケーションに関連付けられた追加
メモリ・セグメントに格納されている前記状態情報を評
価するステップと、前記１つのメモリ・ロケーションに関連付けられた追加
メモリ・セグメントに格納されている前記状態情報が、
前記第１ステータス状態を示す場合は、前記第１データ
の書き込みを禁止するステップと、を有し、更に、前記ステータス状態が、第３ステータスに遷移可能で、
前記第３ステータスの前記状態情報が、前記プロセッサ
の１つの処理ユニットと関連付けられたローカル・メモ
リ内の格納位置のアドレスを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第３ステータスを示す場合は、前記第１データを前記
１つのメモリ・ロケーションに書き込むステップと、そ
の後、前記１つのメモリ・ロケーションから、前記１つ
のメモリ・ロケーションと関連付けられた追加メモリ・
セグメント内に格納された前記状態情報で指定されたロ
ーカル・メモリの格納位置へ前記第１データを読み込む
ステップと、をさらに有することを特徴とする方法。
【請求項２】請求項１に記載のデータ処理方法におい
て、前記１つのメモリ・ロケーションと関連する追加メ
モリ・セグメント内に格納された前記状態情報が、前記
第２ステータス状態を示す場合は、前記第１データの書
き込みを許可するステップをさらに有することを特徴と
する方法。
【請求項３】請求項２に記載のデータ処理方法におい
て、前記１つのメモリ・ロケーションと関連付けられた
追加メモリ・セグメント内に格納された前記状態情報
が、前記第２ステータス状態を示す場合は、前記第１デ
ータを、前記１つのメモリ・ロケーションへ書き込み、
かつ前記１つのメモリ・ロケーションと関連付けられた
追加メモリ・セグメント内に格納された前記状態情報
を、前記第１ステータスを示すように変更するステップ
をさらに有することを特徴とする方法。
【請求項４】プロセッサでのデータ処理方法であっ
て、前記プロセッサは、少なくとも１つの処理ユニットと、
前記１つの処理ユニットに関連付けられた第１ローカル
・メモリを有し、かつ、当該プロセッサは、メイン・メ
モリからのデータの読み出し及び当該メイン・メモリへ
のデータの書き込みが可能なものであり、前記メイン・
メモリは、複数のメモリ・ロケーションを含み、各メモ
リ・ロケーションは、前記メイン・メモリにおいて前記
メモリ・ロケーションに関連付けられた追加メモリ・セ
グメントを含み、当該追加メモリ・セグメントは、当該
メモリ・ロケーションに格納されたデータのステータス
状態に関する状態情報を格納するものであり、前記ステ
ータス状態は、第１ステータスへ遷移すること、及び第
２ステータスへ遷移することが可能であるように成す前
記データ処理方法において、前記１つの処理ユニットからの指示に応答して、前記１
つのメモリ・ロケーションから、前記第１ローカル・メ
モリへの第１データの読み込みを開始するステップと、前記１つのメモリ・ロケーションに関連した追加メモリ
・セグメントに格納されている状態情報を評価するステ
ップと、前記１つのメモリ・ロケーションに関連した追加メモリ
・セグメントに格納されている状態情報が、前記第１ス
テータス状態であると評価された場合は、前記第１デー
タの読込みを許可するステップと、を有し、前記第１ローカル・メモリが、複数のローカル格納位置
を有し、各々の前記ローカル格納位置は、前記第１ロー
カル・メモリにおいて前記ローカル格納位置に関連づけ
られた追加格納セグメントを含み、当該追加格納セグメ
ントは、当該ローカル格納位置の予約状態に関する予約
情報を格納するものであり、前記予約状態は、前記ロー
カル格納位置がデータの記憶のために予約されているこ
とを示す第１予約状態と、前記ローカル格納位置がデー
タの記憶のために予約されていないことを示す第２予約
状態とを有し、前記１つの処理ユニットの前記指示に応答して、前記第
１ローカル・メモリにおける前記複数のローカル格納位
置のうち、前記１つのメモリ・ロケーションから読み込
まれた第１データが送られる対象となるローカル格納位
置に関連付けられた追加格納セグメントに格納されてい
る予約情報を、前記第２予約状態から前記第１予約状態
に変更するステップを有し、更に、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第２ステータス状態を示す場合は、前記第１データの
読み込みを一時的に禁止するステップを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報は、さ
らに第３ステータスに遷移可能で、前記第３ステータス
状態の前記状態情報が、前記プロセッサの１つの処理ユ
ニットと関連付けられたローカル・メモリ内の格納位置
のアドレスを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された状態情報が第２ステ
ータス状態であると、前記評価するステップにおいて評
価された場合は、前記１つのメモリ・ロケーションと関
連付けられた追加メモリ・セグメント内に格納された状
態情報を、第３ステータス状態を示すように変更し、か
つ当該状態情報に前記第１データが送られる対象となる
ローカル格納位置のアドレスを与えるステップをさらに
有することを特徴とする方法。
【請求項５】請求項４に記載のデータ処理方法におい
て、前記１つのメモリ・ロケーションに第２データの書
き込みを行う際に、当該メモリ・ロケーションと関連付
けられた追加メモリ・セグメント内に格納されている前
記状態情報が、前記第３ステータス状態を示す場合は、
前記第２データを、前記１つのメモリ・ロケーションに
書き込み、かつ、当該１つのメモリ・ロケーションと関
連付けられた追加メモリ・セグメント内に格納されてい
る前記状態情報を、前記第２ステータス状態を示すよう
に変更し、更に、前記１つのメモリ・ロケーションか
ら、前記第３ステータス状態での前記状態情報に与えら
れた前記１つのローカル格納位置のアドレスへと前記第
２データを読み出し、かつ、前記１つのローカル格納位
置と関連付けられた追加格納セグメント内に格納されて
いる予約情報を、前記第２予約状態を示すように変更す
るステップをさらに有することを特徴とする方法。
【請求項６】プロセッサでのデータ処理方法であっ
て、前記プロセッサは、少なくとも１つの処理ユニットと、
前記１つの処理ユニットに関連付けられた第１ローカル
・メモリを有し、かつ、当該プロセッサは、メイン・メ
モリからのデータの読み出し及び当該メイン・メモリへ
のデータの書き込みが可能なものであり、前記メイン・
メモリは、複数のメモリ・ロケーションを含み、各メモ
リ・ロケーションは、前記メイン・メモリにおいて前記
メモリ・ロケーションに関連付けられた追加メモリ・セ
グメントを含み、当該追加メモリ・セグメントは、当該
メモリ・ロケーションに格納されたデータのステータス
状態に関する状態情報を格納するものであり、前記ステ
ータス状態は、第１ステータスへ遷移すること、及び第
２ステータスへ遷移することが可能であるように成す前
記データ処理方法において、前記１つの処理ユニットからの指示に応答して、前記１
つのメモリ・ロケーションから、前記第１ローカル・メ
モリへの第１データの読み込みを開始するステップと、前記１つのメモリ・ロケーションに関連した追加メモリ
・セグメントに格納されている状態情報を評価するステ
ップと、前記１つのメモリ・ロケーションに関連した追加メモリ
・セグメントに格納されている状態情報が、前記第１ス
テータス状態であると評価された場合は、前記第１デー
タの読込みを許可するステップと、を有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第２ステータス状態であると評価された場合は、前記
第１データの読み込みを一時的に禁止するステップを有
し、更に、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報は、さ
らに第３ステータスに遷移可能で、前記第３ステータス
状態の前記状態情報が、前記プロセッサの１つの処理ユ
ニットと関連付けられたローカル・メモリ内の格納位置
のアドレスを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された状態情報が第２ステ
ータス状態であると、前記評価するステップにおいて評
価された場合は、前記１つのメモリ・ロケーションと関
連付けられた追加メモリ・セグメント内に格納された状
態情報を、第３ステータス状態を示すように変更し、か
つ当該状態情報に、前記第１データが送られるローカル
・メモリにおいて前記第１データが送られる対象となる
ローカル格納位置のアドレスを与えるステップを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第３ステータスを示す場合は、前記第１データの読込
みを禁止するステップをさらに有することを特徴とする
方法。
【請求項７】請求項４又は６に記載のデータ処理方法
において、前記１つのメモリ・ロケーションと関連付け
られた追加メモリ・セグメント内に格納された前記状態
情報が、前記第１ステータス状態を示す場合は、前記１
つのメモリ・ロケーションから前記第１ローカル・メモ
リへ前記第１データを読み込み、かつ、前記１つのメモ
リ・ロケーションと関連付けられた追加メモリ・セグメ
ント内に格納された前記状態情報を、前記第２のステー
タス状態を示すように変更するステップをさらに有する
ことを特徴とする方法。
【請求項８】データ処理システムにおいて、少なくとも１つの処理ユニットを有するプロセッサと、前記１つの処理ユニットと関連付けられた第１ローカル
・メモリと、メイン・メモリと、を有し、前記メイン・メモリは、複
数のメモリ・ロケーションを含み、各メモリ・ロケーシ
ョンは、前記メモリ・ロケーションに関連付けられた追
加メモリ・セグメントを含み、当該追加メモリ・セグメ
ントは、当該メモリ・ロケーションに格納されたデータ
のステータス状態に関する状態情報を格納するものであ
り、前記ステータス状態は、第１ステータスへ遷移する
こと、及び第２ステータスへ遷移することが可能であ
り、前記１つの処理ユニットからの指示に応答して、前記第
１ローカル・メモリから、前記メモリ・ロケーションへ
の第１データの書き込みを開始する手段と、前記１つのメモリ・ロケーションに関連付けられた前記
追加メモリ・セグメントに格納されている前記状態情報
を評価する手段と、前記１つのメモリ・ロケーションに関連付けられた前記
追加メモリ・セグメントに格納されている前記状態情報
が、前記第１ステータス状態を示す場合は、前記第１デ
ータの書き込みを禁止する手段と、を有し、前記ステータス状態が、第３ステータスに遷移可能で、
前記第３ステータスの前記状態情報が、前記プロセッサ
の１つの処理ユニットと関連付けられたローカル・メモ
リ内の格納位置のアドレスを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された状態情報が、前記第
３ステータスを示す場合は、前記１つのメモリ・ロケー
ションに前記第１データを書き込む手段と、その後、前
記１つのメモリ・ロケーションから、前記１つのメモリ
・ロケーションと関連付けられた追加メモリ・セグメン
ト内に格納された前記状態情報に指定されたローカル・
メモリの格納位置へ、前記第１データを読み込む手段
と、をさらに有することを特徴とするシステム。
【請求項９】請求項８に記載のデータ処理システムに
おいて、前記１つのメモリ・ロケーションと関連付けら
れた前記追加メモリ・セグメント内に格納された前記状
態情報が、前記第２ステータス状態を示す場合は、前記
第１データの書き込みを許可する手段をさらに有するこ
とを特徴とするシステム。
【請求項１０】請求項９に記載のデータ処理システム
において、前記１つのメモリ・ロケーションと関連付け
られた追加メモリ・セグメント内に格納された前記状態
情報が、前記第２ステータス状態を示す場合は、前記１
つのメモリ・ロケーションへ前記第１データを書き込
み、かつ前記１つのメモリ・ロケーションと関連付けら
れた追加メモリ・セグメント内に格納された前記状態情
報を、前記第１ステータス状態を示すように変更する手
段をさらに有することを特徴とするシステム。
【請求項１１】データ処理システムにおいて、少なくとも１つの処理ユニットから成るプロセッサと、前記１つの処理ユニットと関連付けられた第１ローカル
・メモリと、メイン・メモリと、を有し、前記メイン・メモリは、複
数のメモリ・ロケーションを含み、各メモリ・ロケーシ
ョンは、前記メモリ・ロケーションに関連付けられた追
加メモリ・セグメントを含み、当該追加メモリ・セグメ
ントは、当該メモリ・ロケーションに格納されたデータ
の前記ステータス状態に関する状態情報を格納するもの
であり、前記ステータス状態は、第１ステータスへ遷移
すること、及び第２ステータスへ遷移することが可能で
あり、前記１つの処理ユニットからの指示に応答して、前記１
つのメモリ・ロケーションから、前記第１ローカル・メ
モリへの第１データの読み込みを開始する手段と、前記１つのメモリ・ロケーションに関連付けられた追加
メモリ・セグメントに格納されている前記状態情報を評
価する手段と、前記１つのメモリ・ロケーションに関連付けられた追加
メモリ・セグメントに格納されている前記状態情報が、
前記第１ステータス状態であると評価された場合は、前
記第１データの読み込みを許可する手段と、を有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第２ステータス状態を示す場合は、前記第１データの
読み込みを一時的に禁止する手段をさらに有し、前記第１ローカル・メモリが、複数のローカル格納位置
を有し、各々の前記ローカル格納位置は、前記第１ロー
カル・メモリにおいて前記ローカル格納位置に関連付け
られた追加格納セグメントを含み、当該追加格納セグメ
ントは、当該ローカル格納位置の予約状態に関する予約
情報を格納するものであり、前記予約状態は、前記ロー
カル格納位置がデータの記憶のために予約されているこ
とを示す第１予約状態と、前記ローカル格納位置がデー
タの記憶のために予約されていないことを示す第２予約
状態とを有し、前記１つの処理ユニットの前記指示に応
答して、前記第１ローカル・メモリにおける前記複数の
ローカル格納位置のうち、前記１つのメモリ・ロケーシ
ョンから読み込まれた第１データが送られる対象となる
ローカル格納位置に関連付けられた追加格納セグメント
に格納されている前記予約情報を、前記第２予約状態か
ら前記第１予約状態に変更する手段を有し、更に、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第２ステータス状態を示す場合は、前記第１データの
読み込みを一時的に禁止する手段を備え、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報は、さ
らに第３ステータスに遷移可能で、前記第３ステータス
の前記状態情報には、前記プロセッサの１つの処理ユニ
ットと関連付けられたローカル・メモリ内の格納位置の
アドレスが含まれ、前記１つのメモリ・ロケーションと
関連付けられた追加メモリ・セグメント内に格納された
前記状態情報が前記第２ステータス状態であると、前記
評価する手段において評価された場合は、前記１つのメ
モリ・ロケーションと関連付けられた追加メモリ・セグ
メント内に格納された前記状態情報を、前記第３ステー
タス状態を示すように変更し、かつ当該状態情報に前記
第１データが送られる対象となるローカル格納位置のア
ドレスを与える手段をさらに有することを特徴とするシ
ステム。
【請求項１２】請求項１１に記載のデータ処理システ
ムにおいて、前記１つのメモリ・ロケーションに第２デ
ータの書き込みを行う際に、当該メモリ・ロケーション
と関連付けられた追加メモリ・セグメント内に格納され
た前記状態情報が、前記第３ステータス状態を示す場合
は、当該１つのメモリ・ロケーションへ前記第２データ
を書き込み、かつ、前記１つのメモリ・ロケーションと
関連付けられた追加メモリ・セグメント内に格納された
前記状態情報を、前記第２ステータス状態を示すように
変更し、さらに、前記１つのメモリ・ロケーションか
ら、前記第３ステータス状態での前記状態情報に与えら
れた前記１つのローカル格納位置のアドレスへと前記第
２データを読み出し、かつ、前記１つのローカル格納位
置と関連付けられた追加格納セグメント内に格納された
前記予約情報を、前記第２予約状態に変更する手段をさ
らに有することを特徴とするシステム。
【請求項１３】データ処理システムにおいて、少なくとも１つの処理ユニットから成るプロセッサと、前記１つの処理ユニットと関連付けられた第１ローカル
・メモリと、メイン・メモリと、を有し、前記メイン・メモリは、複
数のメモリ・ロケーションを含み、各メモリ・ロケーシ
ョンは、前記メモリ・ロケーションに関連付けられた追
加メモリ・セグメントを含み、当該追加メモリ・セグメ
ントは、当該メモリ・ロケーションに格納されたデータ
の前記ステータス状態に関する状態情報を格納するもの
であり、前記ステータス状態は、第１ステータスへ遷移
すること、及び第２ステータスへ遷移することが可能で
あり、前記１つの処理ユニットからの指示に応答して、前記１
つのメモリ・ロケーションから、前記第１ローカル・メ
モリへの第１データの読み込みを開始する手段と、前記１つのメモリ・ロケーションに関連付けられた追加
メモリ・セグメントに格納されている前記状態情報を評
価する手段と、前記１つのメモリ・ロケーションに関連付けられた追加
メモリ・セグメントに格納されている前記状態情報が、
前記第１ステータス状態であると評価された場合は、前
記第１データの読み込みを許可する手段と、を有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第２ステータス状態を示す場合は、前記第１データの
読み込みを一時的に禁止する手段をさらに有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報は、さ
らに第３ステータスに遷移可能で、前記第３ステータス
の前記状態情報が、前記プロセッサの１つの処理ユニッ
トと関連付けられたローカル・メモリ内の格納位置のア
ドレスを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された状態情報が第２ステ
ータス状態であると、前記評価する手段において評価さ
れた場合は、前記１つのメモリ・ロケーションと関連付
けられた追加メモリ・セグメント内に格納された状態情
報を、第３ステータス状態を示すように変更し、かつ当
該状態情報に、前記第１データが送られるローカル・メ
モリにおいて前記第１データが送られる対象となるロー
カル格納位置のアドレスを与える手段を有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報が、前
記第３ステータスを示す場合は、前記第１データの読込
みを禁止する手段をさらに有することを特徴とするシス
テム。
【請求項１４】請求項１１又は１３に記載のデータ処
理システムにおいて、前記１つのメモリ・ロケーション
と関連付けられた追加メモリ・セグメント内に格納され
た前記状態情報が、前記第１ステータス状態を示す場合
は、前記１つのメモリ・ロケーションから前記第１ロー
カル・メモリへ、前記第１データを読み込み、かつ、前
記１つのメモリ・ロケーションと関連付けられた追加メ
モリ・セグメント内に格納されている前記状態情報を、
前記第２ステータス状態を示すように変更する手段をさ
らに有することを特徴とするシステム。
【請求項１５】データ処理システムにおいて、少なくとも１つの処理ユニットから成るプロセッサと、前記１つの処理ユニットと関連付けられた第１ローカル
・メモリと、メイン・メモリと、を有し、前記メイン・メモリは、複
数のメモリ・ロケーションを含み、各メモリ・ロケーシ
ョンは、前記メイン・メモリにおいて前記メモリ・ロケ
ーションに関連付けられた追加メモリ・セグメントを含
み、当該追加メモリ・セグメントは、当該メモリ・ロケ
ーションに格納されたデータのステータス状態に関する
状態情報を格納するものであり、前記ステータス状態
は、第１ステータスへ遷移すること、及び第２ステータ
スへ遷移することが可能であり、前記１つの処理ユニットからの指示に応答して、前記第
１ローカル・メモリから、前記メモリ・ロケーションへ
の第１データの書き込みを開始する操作が可能で、前記
１つのメモリ・ロケーションに関連付けられた追加メモ
リ・セグメントに格納されている前記状態情報を評価す
る操作が可能で、かつ、前記１つのメモリ・ロケーショ
ンに関連付けられた追加メモリ・セグメントに格納され
ている前記状態情報が、前記第１ステータス状態を示す
場合は、前記第１データの書き込みを禁止する操作が可
能であるメモリ・コントローラを有し、前記ステータス状態が、第３ステータスに遷移可能で、
前記第３ステータスの前記状態情報に、前記プロセッサ
の１つの処理ユニットと関連付けられたローカル・メモ
リ内の格納位置のアドレスを有し、前記メモリ・コントローラは、更に、前記１つのメモリ
・ロケーションと関連付けられた追加メモリ・セグメン
ト内に格納された前記状態情報が、前記第３ステータス
を示す場合は、前記１つのメモリ・ロケーションに前記
第１データを書き込む操作がさらに可能であり、その
後、前記１つのメモリ・ロケーションから、前記１つの
メモリ・ロケーションと関連付けられた追加メモリ・セ
グメント内に格納された前記状態情報に指定されたロー
カル・メモリの格納位置へ、前記第１データを自動的に
読み込む操作が可能であることを特徴とするシステム。
【請求項１６】請求項１５に記載のデータ処理システ
ムにおいて、前記メモリ・コントローラは、更に、前記
１つのメモリ・ロケーションと関連付けられた追加メモ
リ・セグメント内に格納された前記状態情報が、前記第
２ステータス状態を示す場合に、前記第１データの書込
みを許可する操作が可能であることを特徴とするシステ
ム。
【請求項１７】請求項１６に記載のデータ処理システ
ムにおいて、前記メモリ・コントローラは、更に、前記
１つのメモリ・ロケーションと関連付けられた追加メモ
リ・セグメント内に格納された前記状態情報が、前記第
２ステータス状態を示す場合に、前記メモリ・コントロ
ーラによって、前記１つのメモリ・ロケーションへ前記
第１データを書き込む操作が可能であり、かつ、前記１
つのメモリ・ロケーションと関連付けられた追加メモリ
・セグメント内に格納された前記状態情報を、前記第１
ステータス状態を示すように変更する操作が可能である
ことを特徴とするシステム。
【請求項１８】データ処理システムにおいて、少なくとも１つの処理ユニットから成るプロセッサと、前記１つの処理ユニットと関連付けられた第１ローカル
・メモリと、メイン・メモリと、を有し、前記メイン・メモリは、複
数のメモリ・ロケーションを含み、各メモリ・ロケーシ
ョンは、前記メイン・メモリにおいて前記メモリ・ロケ
ーションに関連付けられた追加メモリ・セグメントを含
み、当該追加メモリ・セグメントは、当該メモリ・ロケ
ーションに格納されたデータのステータス状態に関する
前記状態情報を格納するのであり、前記ステータス状態
は、第１ステータスへ遷移すること、及び第２ステータ
スへ遷移することが可能であり、前記１つの処理ユニットからの指示に応答して、前記１
つのメモリ・ロケーションから、前記第１ローカル・メ
モリへの第１データの読み込みを開始する操作が可能
で、前記１つのメモリ・ロケーションに関連付けられた
追加メモリ・セグメントに格納されている状態情報を評
価する操作が可能で、かつ、前記１つのメモリ・ロケー
ションに関連付けられた追加メモリ・セグメントに格納
されている状態情報が、前記第１ステータス状態である
と評価された場合は、前記第１データの読み込みを許可
する操作が可能であるメモリ・コントローラを有し、前記メモリ・コントローラは、更に、前記１つのメモリ
・ロケーションと関連付けられた追加格納セグメント内
に格納された前記状態情報が、前記第２ステータス状態
であると評価された場合は、前記メモリ・コントローラ
によって、前記第１データの読み込みを一時的に禁止す
る操作が可能であり、前記第１ローカル・メモリが、複数のローカル格納位置
を有し、各々の前記ローカル格納位置は、前記第１ロー
カル・メモリにおいて前記ローカル格納位置に関連付け
られた追加記憶セグメントを含み、当該追加記憶セグメ
ントは、当該ローカル格納位置の予約状態に関する予約
情報を格納するものであり、前記予約状態は、前記ロー
カル格納位置がデータ記憶のために予約されていること
を示す第１予約状態と、前記ローカル格納位置がデータ
記憶のために予約されていないことを示す第２予約状態
とを有し、前記メモリ・コントローラが、更に、前記１つの処理ユ
ニットの前記指示に応答して、前記第１ローカル・メモ
リにおける前記複数のローカル格納位置のうち、前記１
つのローカル・ロケーションから読み込まれた第１デー
タが送られる対象となるローカル格納位置に関連付けら
れた追加メモリ・セグメントに格納されている前記予約
情報を、前記第２予約状態から前記第１予約状態に変更
する操作が可能であり、前記メモリ・コントローラは、更に、前記１つのメモリ
・ロケーションと関連付けられた追加格納セグメント内
に格納された前記状態情報が、前記第２ステータス状態
を示す場合は、前記メモリ・コントローラによって、前
記第１データの読み込みを一時的に禁止する操作が可能
であり、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された前記状態情報は、さ
らに第３ステータスに遷移可能で、前記第３ステータス
の前記状態情報には、前記プロセッサの１つの処理ユニ
ットと関連付けられたローカル・メモリ内に格納位置の
アドレスが含まれ、前記メモリ・コントローラは、更に、前記１つのメモリ
・ロケーションと関連付けられた追加メモリ・セグメン
ト内に格納された状態情報が、前記第２ステータス状態
であると評価された場合は、前記メモリ・コントローラ
が、前記１つのメモリ・ロケーションと関連付けられた
追加メモリ・セグメント内に格納された前記状態情報
を、前記第３ステータス状態を示すように変更し、かつ
当該状態情報に前記１つのローカル格納位置のアドレス
を与える操作が可能であることを特徴とするシステム。
【請求項１９】請求項１８に記載のデータ処理システ
ムにおいて、前記メモリ・コントローラは、更に、前記
１つのメモリ・ロケーションに第２データの書き込みを
行う際に、当該１つのメモリ・ロケーションと関連付け
られた追加メモリ・セグメント内に格納された前記状態
情報が、前記第３ステータス状態を示す場合に、前記１
つのメモリ・ロケーションに前記第２データを書き込
み、前記１つのメモリ・ロケーションと関連する追加メ
モリ・セグメント内に格納された前記状態情報を、前記
第２ステータス状態を示すように変更し、更に、前記１
つのメモリ・ロケーションから、前記第３ステータス状
態での前記状態情報に与えられた前記１つのローカル格
納位置のアドレスへと前記第２データを読み出し、か
つ、前記１つのローカル格納位置と関連付けられた追加
格納セグメント内に格納された前記予約情報を、前記第
２予約状態を示すように変更する操作が可能であること
を特徴とするシステム。
【請求項２０】データ処理システムにおいて、少なくとも１つの処理ユニットから成るプロセッサと、前記１つの処理ユニットと関連付けられた第１ローカル
・メモリと、メイン・メモリと、を有し、前記メイン・メモリは、複
数のメモリ・ロケーションを含み、各メモリ・ロケーシ
ョンは、前記メイン・メモリにおいて前記メモリ・ロケ
ーションに関連付けられた追加メモリ・セグメントを含
み、当該追加メモリ・セグメントは、当該メモリ・ロケ
ーションに格納されたデータのステータス状態に関する
前記状態情報を格納するものであり、前記ステータス状
態は、第１ステータスへ遷移すること、及び第２ステー
タスへ遷移することが可能であり、前記１つの処理ユニットからの指示に応答して、前記１
つのメモリ・ロケーションから、前記第１ローカル・メ
モリへの第１データの読み込みを開始する操作が可能
で、前記１つのメモリ・ロケーションに関連付けられた
追加メモリ・セグメントに格納されている状態情報を評
価する操作が可能で、かつ、前記１つのメモリ・ロケー
ションに関連付けられた追加メモリ・セグメントに格納
されている状態情報が、前記第１ステータス状態である
と評価された場合は、前記第１データの読み込みを許可
する操作が可能であるメモリ・コントローラを有し、前記メモリ・コントローラは、更に、前記１つのメモリ
・ロケーションと関連付けられた追加格納セグメント内
に格納された前記状態情報が、前記第２ステータス状態
であると評価された場合は、前記メモリ・コントローラ
によって、前記第１データの読み込みを一時的に禁止す
る操作が可能であり、前記１つのメモリ・ロケーションと関連づけられた追加
メモリ・セグメント内に格納された前記状態情報は、さ
らに第３ステータスに遷移可能で、前記第３ステータス
の前記状態情報に、前記プロセッサの１つの処理ユニッ
トと関連付けられたローカル・メモリ内の格納位置のア
ドレスを有し、前記１つのメモリ・ロケーションと関連付けられた追加
メモリ・セグメント内に格納された状態情報が第２ステ
ータス状態であると、前記評価する手段において評価さ
れた場合は、前記１つのメモリ・ロケーションと関連付
けられた追加メモリ・セグメント内に格納された状態情
報を、第３ステータス状態を示すように変更し、かつ当
該状態情報に、前記第１データが送られるローカル・メ
モリにおいて前記第１データが送られる対象となるロー
カル格納位置のアドレスを与える手段を有し、前記メモリ・コントローラは、更に、前記１つのメモリ
・ロケーションと関連付けられた追加メモリ・セグメン
ト内に格納された前記状態情報が、前記第３ステータス
を示す場合に、前記メモリ・コントローラによって、前
記第１データの読み込みを禁止する操作が可能であるこ
とを特徴とするシステム。
【請求項２１】請求項１８又は２０に記載のデータ処
理システムにおいて、前記メモリ・コントローラは、更
に、前記１つのメモリ・ロケーションと関連付けられた
追加メモリ・セグメント内に格納された前記状態情報
が、第１ステータス状態を示す場合は、前記メモリ・コ
ントローラによって、前記１つのメモリ・ロケーション
から前記第１ローカル・メモリへ前記第１データを読み
込む操作が可能であり、かつ、前記１つのメモリ・ロケ
ーションと関連付けられた追加メモリ・セグメント内に
格納された前記状態情報を、前記第２ステータス状態に
変更する操作が可能であることを特徴とするシステム。