JPH03501553A - ２次元ピクセル補間器および２次元で補間されたピクセル値を生成する方法 - Google Patents

２次元ピクセル補間器および２次元で補間されたピクセル値を生成する方法

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JPH03501553A JP63509545A JP50954588A JPH03501553A JP H03501553 A JPH03501553 A JP H03501553A JP 63509545 A JP63509545 A JP 63509545A JP 50954588 A JP50954588 A JP 50954588A JP H03501553 A JPH03501553 A JP H03501553A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ビデオ信号プロセッサ等用の ビクセル補間回路 この発明は、２つの次元においてビクセルデータを補間するバイブライン形回路 に関するものである。
近年、ビデオ信号圧縮の分野では大きな進歩がなされている。≠ジタル的にコー ド化されたビデオ信号の伝送あるいは記憶を容易にするために、その信号の冗長 度を減じるために、いくつかの方法か開発されている。この出願においては、３ つの方法、以下では、絶対コー１（化２差分パルスコード変調（ＤＰＣＭ）コー ド化及び相対的コード化と称する方法が特に関係がある。これらのビデオ圧縮技 法を以下に説明する。
絶対コード化された画像というのは、ある画像を複数の隣接したセグメントに分 割し、各セグメントにフィル（ｆｉｌｌ）値を割当てることによって生成される 。このフィル値は、一定のルミナンス及び／またはクロミナンス値とすることも できるし、またセグメント中のビクセルの位置の関数としてビクセル毎に変わる 値である場合もある。絶対コード化画像がデコー１くされて表示されると、再構 成されたセグメントからなるモザイクが生じる。
絶対コード化法は、各々が元の画像の異なるセグメントを記述する複数のデータ 記録を作り出す。これらの記録の各々には、いくつかのフィールドが含まれてお り、各フィールドには１個以上の２進語が含まれている。絶いる、この記録は、 セグメントの左上隅のピクセルの水平及び垂直方向の位置を示す２つの１バイト のフィールドｘ　ｐｏｓとｙ　ｐｏｓを含んでいる。この記録はさらに、そのセ グメントを規定する水平及び垂直方向における。それぞれのピクセル数を示す１ バイトのフィールドＷと１バイトのフィールドＨとを含んている。絶対コード記 録中の最後の３つのフィールドＡ、Ｂ及びＣはセグメントがどのようにフィルさ れるかを決定する。これらの値は、ある特定のピクセルの値Ｐｗがどのように決 めるかを記述する双線形（ｂｉｌｉｎｅａｒ）式（１）の係数である。
Ｐ　Ｖ　−Ａ　Ｘ　＋　Ｂ　Ｙ　＋　Ｃ（１）この式（１）において、Ｃはセグ メントの左上隅における、例えば、ルミナンスレベルを表わすｌバイト値である 。ＡとＢは、各々、水平及び垂直方向に連続するピクセル間てルミナンス値が変 化する量を表わす２バイトの値である。ＸとＹは、セグメントの左上隅に対する ピクセルのそのセグメント内の位置を示す値である。絶対コードの記録のこの例 では、ビデオ信号のルミナンス及び／またはカラー情報信号成分の各々について 別々の記録群があり、また、セグメントの全てが方形であるとしてる。絶対コー ド化システムのより一般的な例は、ここに参考として挙げる“Ｓｉｇｎａｌ　Ｐ ｒｏｃｅｓｓｉｎｇ”　（オランダ）Ｖｏｌ、　１！、　Ｎｏ、　１．１９８６ 年７月、４７−６０頁のコーチャＣＭ。
Ｋｏｃｈｅｒ）氏及びレオナルデ（（Ｒ，Ｌｅｏｎａｒｄｉ）氏による論文　ｒ 　Ａｄａｐｔｉｖｅ　Ｒｅｇｉｏｎ　Ｇｒｏｗｉｎｇ　Ｔｅｃｈｎｉｑｕｅ　Ｕ ｓｉｎｇ　Ｐｏｌｙ−ｎｏｍｉｎａｌ　Ｆｕｎｃｔｉｏｎｓ　Ｆｏｒ　Ｉｍａｇ ｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　（画像近似用の多項関数を用いた適応型領域 成長技法）」に見出される。
前述した第２のコード化法、ＤＰＣＭは、一般的には、画像中の各ピクセルを、 予測ピクセル値と差分ピクセル値との和として記述する。この方法は、絶対コー ド記録あるいは相対的コード記録によっては簡単に記述できない画像中のセグメ ントに適用される。ＤＰＣＭ記録の一例が第１Ｃ図に示されている。この記録に おけるフィールドＸ　ＰＯＳ、Ｙ　ＰＯＳ、Ｗ及びＨは、前述した絶対コード記 録及び相対的コード記録の場合と同しである。ＤＰＣＭコード記録の残余の部分 はＮバイトからなるシリーズである。ここでＮはＷ及びＨフィールドに保持され ている値の積である。これらＮバイトの中の第１のものＤＰ、は、一定の予測値 、例えば、１２８に加算されると、セグメントの左上隅のピクセルを生成するよ うな差の値である０次のバイトＤＰ、は、和１２８＋ＤＰ０に加算されてセグメ ントの最上部の線上の次に続くピクセル値を生成する差の値である。同様に、値 ＤＰ２は、１２８とＤＰ、とＤＰ、の累算和に加算されて、セグメントの最上部 の線上の第３番目のピクセル値を生成する差の値である。ＤＰＣＭコート記録中 のこれらの連続する値は、各々、記録中の先行する値の累算値としてビクセル値 を記述する。ＤＰＣＭコード化技術を用いたビデオ信号圧縮システムの一例は、 ここに参考として挙げる米国特許第４，１２５，８６１号ｒ　Ｖｉｄｅｏ　Ｓｉ ｇｎａｌ　Ｅｎｃｏｄｉｎｇ（ビデオ信号のコード化）」に見出すことができる 。
ＤＰＣＭデータが第１Ｃ図に示すように記憶または伝送される場合、ピクセルを 記述する値の各々が、コード化されていないピクセル値を同じように１データバ イトを占有するので、ＤＰＣＭコート化技法全技法る利点が殆どあるいは全くな い、しかし、参考として挙げた特許第４，１２５，８６１号に記載されているよ うに、比較的に小さな値を有するコード化されたバイトの発生する頻度は、比較 的大きな値を持つコード化されたバイトの発生頻度よりはるかに大きい、このコ ード化されたバイトの不均一な分布が、上記の参考として挙げた特許においては 、より大きな値のサンプルに対して用いられるビット数よりも少ないビット数で より小さな値のサンプルをコード化することによりビデオデータストリームを更 に圧縮するために利用されている。この形式の圧縮を行なう可変長統計的エンコ ーダはこの技術分野では公知である。この形式のコード、八ツマン（Ｈｕｆｆｓ ａｎ）コード、を生成するためのアルゴリズムは、ここに参考として挙げるアブ ラムソン（Ｎ、Ａｂｒａｍｓｏｎ）著、ｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｈｅｏ ｒｙ　ａｎｄＣｏｄｉｎｇ　（情報論理及びコード化）　Ｊ　、Ｍｃｉｌｉｒａ ｗ−Ｈｉｌ１社刊、１９６３年、７７−８５頁に記載されている。
前述した３番目のビデオ信号圧縮法に相対的コード化法で、この出願が最も関係 するものである。この相対的コード化では１画像を、複数画像（ｍｕｌｔｉ−ｉ ■ａｇｅ）シーケンス中の前の画像から対応セグメントを用いて規定される互い に隣接したセグメントに分割される。このコード化法はフルモーション（全運動 ）ビデオを表わす一組のビデオフィールド用に適している。この方法を用いてコ ード化した画像は複数のデータ記録により表わされる。
記録の一例が第１Ｂ図に示されている。フィールドＸｐｏｓ、ｙ　ｐｏｓ、ｗ及 びＨは絶対記録の場合と同じである。２つの１バイトのフィールドΔＸとＡＹは 、その前のビデオフィールドにおける対応したセグメントに対するその時のビデ オ信号フィールド中のセグメントの水平及び垂直方向のピクセル偏位を示す、こ れらの偏位を表わす値は、表示画像中の互いに隣接するピクセル間の距離の分数 を単位としたものとすることがてきる。
相対的コード記録におけるフィールドＡ、Ｂ及びＣは絶対コード記録における対 応するフィールドと同じである。これらの値は、セグメント中のビクセル値に加 えられる値を作るために、双線形の式（１）の係数として用いられる。
相対的コート化記録は、その前の画像から対応するピクセル値を得、そのピクセ ル値をパラメータＡ％Ｂ及びＣを用いて双線形式（１）に従って改変することに よってデコードされる。前の画像からの対応するビクセル値は、ｘ　ｐｏｓから ＡＸを減算し、Ｙ　ＰＯＳからＡＹを減算することによって得られる。これらの 演算の結果は、前の画像におけるビクセル値のブロック左上隅を規定する一対の 座標である。
この演算は、値ΔＸとΔＹが整数の場合はうまくいくが、この例におけるように 、ΔＸとΔＹが非整数価を持つ可能性がある場合には、前のフィールドからのビ クセル値を補間して、非整数オフセット（偏位）に近似する値を有する疑似ビク セルを得るのが望ましい。
相対的記録をデコートする動作の典型的なシーケンスには、前の画像のビット・ マツプから４つのビクセル値を読出し、これらの４つのビクセル値を水平及び垂 直方向に補間して１つの疑似ビクセル値を得、この疑似ビクセル値を式（１）に 従って修正して１つのデコードされたピクセル値を得ることが含まれている。
この動作シーケンスを実行するために従来の直列処理技法を用いると、現在利用 可能な最高速度のビデオ信号処理装置を除いては、相対的コード化画像のリアル タイム・デコーディングが出来ない。従って、相対的コード化された画像のリア ルタイム・デコーディングを可能とするに充分な速度で動作できる安価な２次元 ビクセル値補間器を得ることが望ましい。
この発明の原理によれば、システムは２次元ビクセル値補間を行う。この回路は 、ピクセル値を供給するための入力ボートと、第１と第２の補間縮小率（ｓｃａ ｌｅ　ｆａｃ−ｔＯｒ　）の源とを含んでいる。システムは、第１の値を有する 制御信号に応答１ノて、入力ボートを介して供給される２つのピクセル値を、第 １の補間縮小率を用いて組合わせるビクセル補間器を含んでいる。これらの演算 の連続するものの結果が第１と第２のデータ記憶手段に交互に供給される。この ビクセル補間は、第２の値を有する制御信号にも応答して、第１と第２のデータ 記憶手段からの値を、第２の補間縮小率を用いて組合わせて、補間器の出力ビク セル値を生成する。
この発明の推奨実施例においては５制御回路が第１と第２の値を交互にとる制御 信号を発生して、ビクセル補間器が、入力ボートから供給されるビクセル値の組 合わせと！ｓｌと第２のデータ記憶手段からのビクセル値の組合わせとを交互に 行つて、２次元的に補間された出力ビクセル値のシーケンスを作るようにする。
前述した第１Ａ図、第１Ｂ図及び第ｔＣ図は、３つのデータ圧縮法により作られ る記録のデータフォーマットを示す図である。
第２図は、この発明の実施例を含むビデオ信号処理回路のブロック図である。
第３Ａ図は、第２図に示すビデオ信号処理回路のマイクロコードＲＡＭ・シーケ ンシング回路として用いるに適した回路を示すブロック図である。
第３Ｂ図は、第３Ａ図に示す回路の動作を説明する際に有用ないくつかの信号に ついての、時間の関数としての信号振幅を示すタイミング図である。
第３Ｃ図は、第２図に示す回路で使用されるマイクロコー１＜　ＲＡ　Ｍ・シー ケンサのためのマイクロコード制御語のデータフォーマットを示す図である。
第４Ａ図は、第２図に示す発明の実施例で使用される算術論理演算ユニッ１−の ブロック図である。
第４Ｂ図は、第４Ａ図に示す算術論理演算回路の一部ブロック図である。
第５図は、第２図に示す発明の実施例と共に使用されるデータバス回路のブロッ ク図である。
第６図は、第２図に示す発明の実施例と共に使用されるデータＲＡＭ回路のブロ ック図である。
第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図及び第７Ｅ図は、第６図に示すデータ ＲＡＭ回路の動作を説明するために有用なタイミング図である。
第８Ａ図は、この発明を実施したビクセル補間器のブロック図である。
第８Ｂ図は、第８Ａ図に示すピクセル補間器で使用される乗算器のブロック図で ある。
＠９Ａ９Ａ第９Ｂ図、第９Ｃ図、第９ｐ図、第９Ｅ図及び第９Ｆ図は、第８図に 示すピクセル補間器の動作の説明に用いる図である。
第１０Ａ図は、第２図に示すビデオ信号処理回路で使用するに適した統計的デコ ーダのブロック図である。
第１０Ｂ図は、第１０Ａ図に示す回路の動作を理解する際に有用なタイミング図 である。
第１１Ａ図は、第２図に示すビデオ信号処理回路で用いるに適した入力ＦＩＦＯ 回路のブロック図である。
第１１Ｂ図は、第１１Ａ図に示した回路の動作を理解する際に有用なタイミング 図である。
第１２Ａ図は、第２図に示すビデオ信号処理回路で用いるに適した出力ＦＩＦＯ 回路のブロック図である。
第１２Ｂ図は、第１２Ａ図に示す回路の動作を理解する際に有用なタイミング図 である。
第１３Ａ図と第１３Ｂ図は、第２図に示す発明の実施例と共に使用されるＶＲＡ Ｍ制御ユニットのブロック図である。
第１３ｃ図は、第１３Ａ図に示す回路の動作を理解する際に有用なタイミング図 である。
第１４図は、第２図のビデオランダムアクセスメモリに、圧縮されたデータがど のように記憶されるかを示すメモリマツプ図である。
第１５図乃至第２３図は、第２図乃至第１３図に示す回路の動作を説明する際に 有用な制御フロー図及び他の図である。
図面において、輻の広い矢印は、複数ビットの並列デジタル信号を伝送するため のバスを表わし、線の矢印は、ナナログ信号または１ビツトのデジタル信号を伝 送する接続を示す、装置の処理速度に応じて、信号バスのあるものにおいては補 償用遅延が必要となることがある。デジタル信号処理回路の設計の分野での当業 者には、ある特定のシステムのどの部分にそのような遅延が必要とされるかは分 かる筈である。
第２図は、ビデオ信号処理回路２１０とそれに付随する周辺回路を示すブロック 図である。この発明のこの実施例においては、回路２１０は１つの集積回路とし て具体化されている。このビデオ信号処理システムを第２図のみを参照して簡単 に説明し、その後で、第２図〜第１３図を参照して詳細に説明する。この出願の 第３の部分は第１４図〜第２３図を参照し、システムの各構成要素がどのように 平行して動作して、第１Ａ図、第１Ｂ図及び第１ｃ図に示すようなフォーマット の圧縮ビデオデータなピクセル偏に変換するかを説明する。
第２図において、圧縮されたビデオ信号の信号１１２１２は、前述したビデオ信 号圧縮技術の１またはそれ以上を用いて圧縮され、また、統計的にコード化され たデータを含んでいるビデオ信号データを供給する０発明のこの実施例において は、信号源２１２により供給されるデータは、ビデオ信号プロセッサ２１０の内 部にあるＶＲＡＭ制御ユニット２３８の制御の下にビデオランダムアクセスメモ リ（ＶＲＡＭ）２１６に供給される０発明のこの実施例で用いられる信号源ｚ１ ２はコンパクトディスク読出し専用メモリ（ＣＤ　ＲＯＭ）である、この信号源 は、圧縮されたデータ（圧縮データ）を１例えば、各々が３２ビツトで構成され たブロックとしてＶ　ＲＡ　Ｍ　２１６に連続的に供給する。ＶＲＡＭ制御ユニ ット２３８は、信号源２１２と回路２１０からのＶＲＡＭ２１６へのデータアク セス要求を調整して、信号源２１２により供給されるデータの全てが確実にＶＲ ＡＭ２１６に書込まれるようにする。
発明のこの実施例で用いられるＶＲＡＭ２１６はＮＥＣエレクトロニクス社によ り製造されているＪＡ　Ｐ　Ｄ　４１２６４６４Ｋ　ｘ　４ビツトデユアルポー ト・ランダムアクセスメモリ集積回路１２８個で構成されている。このメモリ集 積回路は、１６行８列のマトリクスに配列されている。このような構成では、Ｖ ＲＡＭ２１６は、各々３２ピツ）（７）１，０４８゜５７６語として配列された 、４メガバイト（４ＭＢ）の記憶を提供する。
表示器用プロセッサ２１８は、直列出力ボートを介してＶＲＡＭ２１６にアクセ スして、表示されたビ苧オ信号の右動ビデオ部分を生成する。ビデオ信号処理回 路２１０と圧縮ビデオ信号源２１２は標準的な入力−出力バスを介してＶ　ＲＡ 　Ｍ　２１６のデータセルにアクセスする。ビデオ信号プロセッサ２１０と表示 器用プロセッサ２１８とによるＶＲＡＭ２１６へのアクセスは全テ１回路２１０ のＶＲＡＭ制御ユニット２３８により制御される。
Ｖ　ＲＡ　Ｍ　２１６に保持されたデータは、統計的デコーダ２コ０と、大刃先 入れ先出し回路（以下、ＦＩＦＯと称する）２３２と２３４とによりて処理回路 ２１０に供給される。
また、データは回路２１０によって、出力ＦＩＦＯ回路２３６を介してＶ　ＲＡ 　Ｍ　２１６に供給される。統計的デコーダ２３０と入力ＦＩＦＯ２３２と２３ ４により供給されるデータ値は、データバス回路２４２．算術論理演算ユニット （ＡＬＵ）２４４及びデータＲＡ　Ｍ　２２８に対し、双方向データバスＢ　Ｂ ｕｓを介して供給される。バスＢ　ＢＵＳはＶＲＡＭ制御ユニット２コ８に対し てアドレス値を供給するためにも用いられる。第２の双方向バスＡ　ＢＵＳが回 路２１０に設けられていて、データ値をデータバス回路２４２　、　ＡＬＵ２４ ４及びデータＲＡ　Ｍ　２２Ｂの間でバスさせ、また、ピクセル補間器２４６と の間でデータの授受を行うための代替手段を形成する。上述した接続に加えて、 データバスＡ　ＢｕｓはマイクロコードＲＡＭ・シーケンサ２２６に接続されて おり、場合によってはマイクロプロセッサ２２４にも結合される。
概括的に説明すると、第２図に示す回路は次のように動作する。信号源２１２に より供給される圧縮ビデオ信号はＶ　ＲＡ　Ｍ　２１６に書込まれる。これらの 圧縮ビデオ信号はシーケンシング回路２２６の制御の下に、統計的デコーダ２３ ０と入力ＦＩＦＯ２３２と２３４とを介してアクセスされる。デコーダ２コ０と Ｆ　Ｉ　ＦＯ２３２、２３４ニより供給される値は、同じくシーケンシング回路 ２２６の制御の下に、データバス２４２　、　ＡＬＵ２４４及びビクセル補間器 ２４６に供給されて、圧縮されたビデオ信号を伸張し、また、コート化された画 像を記述するビクセル値を生成する。このようにして生成されたビクセル値は１ 例えば２４０行２５６列のマトリクスとして、出力ＰＩＦＯ２３６を介してＶ　 ＲＡ　Ｍ　２１６に書込まれる。これらの行と列は、各線が２５６のビクセル値 を持つビデオ信号の２４０本の線に相当する。以下、このマトリクスをビットマ ツプと称する。このビットマツプは、表示用プロセッサ２１８によってＶ　ＲＡ 　Ｍ　２１６から読出され１画像が再生される０発明のこの実施例と共に使用さ れる表示器用プロセッサは、ビットマツプ中のピクセル値をビデオ信号に変換し 、また、画像をラスク走査表示装置上に再生できるようにするために必要な水平 及び垂直同期信号を加える。
ＶＲＡＭ２１＆から表示器用プロセッサ２１８へのデータの転送を調整するため に、水平線同期信号ＨＳと垂直フィールド同期信号ｖＳかそれぞれの信号＠　２ ２０と２２２からプロセッサ２１０と２１８へ供給される。この発明の推奨実施 例では、これらの信号は表示器用プロセッサ２１８で生成するようにしてもよい 。
発明のこの実施例では、クロック信号の信号源２２５がマイクロコー）ＣＲＡＭ 轡シーケンサ回路２２６に、　２５　Ｍｌｌｚのクロック信号ＣＬＫを供給する ０回路２２６は、各々１２．５　Ｍｌｌｚの周波数を有する信号ＣＫとＣＫ’、 信号ＣＫと実質的に同じ周波数と位相を持つ信号ＣＫＡ及び、信号ＣＫと実質的 に逆位相の信号ＣＫ１１とを発生する。信号ＣＫＡとＣＫ＋ａはデータバス２４ ２　、　ＡＬＵ２４４及びビクセル補間器２４５に供給される。信号ＣＫは統計 的デコーダ２３０、入力Ｆ　Ｉ　Ｆ　０２３２　、２３４及び出力ＦＩＦＯ２３ ６ニ供給すｔｌ、ル。信号ＣＫ　’　！；Ｌ　Ｖ　ＲＡ　Ｍ　１ｔｄｌ　’ＩＮ 　ユ＝　’／ト２コ８に供給される。
第２図に示す回路の説明を簡単にするために、圧縮ビデオ信号源はコード化され たルミナンス信号のみを供給し、回路２１０はビットマツプを１つだけ、即ち、 ルミナンスビットマツプのみを形成するものとする。現実のシステムでは、カラ ー情報信号、例えば、ｌ及びＱ色羨信号用の別のビットマツプも作られる。
前述したように、ビデオ信号処理回路２１０における中心の制御素子はマイクロ コー１（ＲＡ　Ｍ・シーケンサ回路２２５である。第３Ａ図は、マイクロコート ＲＡＭ・シーケンサ２２５として用いるに適した回路を示すブロック図である。
マイクロコードＲＡＭ３１０は、各々が９６ビツ１−を有するｉｚａ語として構 成されている通常のランダムアクセスメモリである０通常動作時は、マイクロコ ー１＜　ＲＡ　Ｍ　３１０は５アドレスレジスタ３２２に保持されているアドレ ス値の７個のＭＳＨによりアドレスされて、９６ビツトからなる語（９６ビツト 語）をレジスタ３１２の入力ボートに供給する。レジスタ３１２は、制御回路３ ０８により供給される信号ＬＤによって、その入力ボートに供給される値をロー ドするようにされる。マイクロコード制御語コｌＯにより供給される９６ビツト 値の各々は、２つの４８ビツトマイクロコ一ド制御語、即ち、命令を含んでいる 。
レジスタ３１２の４８個のＭＳＢ位置にあるこれらの命令の一方は、マルチプレ クサ（ＭＵＸ）３１４の一方の入力ボートに供給され、レジスタ３１２の４８個 のＬＳＢ位置にある他方の命令がマルチプレクサ３１４の第２の入力ボートに供 給される。マルチプレクサ３１４はフリップ・フロップ３１Ｂにより供給される １ビツトの信号により、４８ビツト命令の一方を命令レジスタ３１６の入力ボー トに通過させるようにされる。命令レジスタ３１６は、制御回路３０８により供 給される信号ＬＸに応答して、その入力ボートに供給されたマイクロコート制御 語をロードする。
命令レジスタ３１６の個々のビットはバスＭＣＷを介して、ビデオ信号処理回路 ２１０の構成素子の各々の制御入力端子に接続されている。マイクロコートＲＡ 　Ｍ　：ｌｌＯにより供給されるマイクロコート制御語が命令レジスタ３１６を 通ってシーケンスすると、回路２１０の個々の構成素子は、協同して、圧縮ビデ オデータなビットマツプビクセルデータに変換する動作を行うようにされる。マ イクロコード制御：ｂの各ビットの機部は第３Ｃ図を参照して後述する。
ビデオ信号プロセッサ２１０によって用いられるクロック信号ＣＫとＣに′はマ イクロコートＲＡ　Ｍ・シーケンサ２２６に含まれている回路によつ′Ｃ発生さ れる。信号源２２５により供給される２５　Ｍｔｌｚのクロック信号ＣＬ　Ｋは 。
この信号ＣＬＫの周波数を２分の１に分周して、１２．５ＭＨｚのクロック信号 ＣＫ’を作る分周回路３０４に供給される。信号ＣＬＫはさらにＡＮＤゲート３ ０６の一方の入力端子にも供給されている。ＡＮＤゲート３０６の他方の入力端 子はインバータ３０２に結合されており、マイクロプロセッサ２２４により供給 される信号ＨＡＬＴを反転して得られ信号を受取る。ＡＮＤゲート３０６の出力 信号は、その周波数を２分の１に分周して１２゜５　ＭＨｚのクロック信号ＣＫ を作る分周回路３０７に供給される。信号ＨＡＬＴが論理θ値を持つ時は、信号 Ｃには１２．５１Ｅｚの方形発振信号となる。１ノかし、信号ＨＡＬＴが論理ｌ に変化すると、クロック信号ＣＫの状態は、信号ＨＡＬＴの変化が生じた時の状 態、論理ｌまたは論理０に凍結される。
以下に述べるように、マイクロコート制御語の８個のＬＳＢはＮＥＸＴ　ＡＤＤ ＲＥＳＳフィールドを規定する。どのマイクロコード制御語でも、このフィール ドは、マイクロコードＲＡ　Ｍ　３１０中の、命令レジスタにロートされるべき 次のマイクロコート制御語のアドレスを含んでい！、ＮＥＸＴ　ＡＤＤＲＥＳＳ フィーＪＬ４に保持されている値はマルチプレクサ（ＭＵＸ）３２０を介１ノて アドレスレジスタ３２２に供給される。ＮＥＸＴ　ＡＤＤＲＥＳＳ値のＬＳＢは フリップ・フロップ３１Ｂの入力端子りに供給される。アドレスレジスタ３２２ とフリップ・フロップ３１８は信号ＣＫによって、それデれの入力ボートに供給 された値をロードするようにされる。
後述するようにデータバス回路２４２により供給される信号ＣＤがフリップ・フ ロップ３１８のリセット入力端子Ｒに結合されている。信号ＣＤの値は、マイク ロコード制御語の条件コード選択（ＣＯＮＤ　Ｃ０ＤＥ　Ｓ　ＥＬ）フィールド （後述）によって制御される。この信号は２命令レジスタ３１６に供給されるマ イクロコード制御語のシーケンスを条件（状態）に応じて変化させるために、マ イクロコードＲＡＭ・シーケンシング回路２２６で用いられる。＠号ＣＤは、信 号処理中で前に生起した状態、例えば、ＡＬＵ２４４の出力値が０であるという ような状態を表わす０選択された条件が真の時は、フリップ・フロップ３１８に より供給される出力信号Ｑは論理０になる。この値はマルチプレクサ３１４がレ ジスタ３１２の４８個のＬＳＢ位置に保持されている値を命令レジスタ３１６に 送るようにする。
この回路が、マイクロコードＲＡＭ・シーケンサ回路２２６の制御の流れ（フロ ー）を条件に応じて変える、すなわち１条件付き分岐（ブランチ）を行うために どのように用いられるかを理解するために、マイクロコード制御語ＡがそのＣ０ ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドに非０値（０でない値）を有し、かつ、ＮＥ ＸＴ　ＡＤＤＲＥＳＳフィールドに値８１を持つものと仮定する。このマイクロ コード制御語が命令レジスタ３１６にロードされると、ＮＥＸＴ　ＡＤＤＲＥＳ Ｓフィー７１／ト中の８ビツト値はアドレスレジスタ３２２に供給され、マイク ロコードＲＡ　Ｍ　３１０のアドレス８０と８１にあるマイクロコード制御語が レジスタ３１２にロードされる０条件信号ＣＤの値が論理０なら、レジスタ３１ ２の４８個のＭＳＢ位置（アドレス８１）を占めているマイクロコード制御語が 次に用いられることになる。信号ＣＤの値が論理０てない場合は、レジスタ３１ ２の４８個のＬＳＢ位置（アドレス８０）を占めているマイクロコード制御語が 次に用いられる。これらの命令の各々はそれぞれ異るＮＥＸＴ　ＡＤＤＲＥＳＳ フィールドであり、従９て、各々がマイクロコート制御語の異るシーケンス、即 ち、ビデオ信号プロセッサ２１０の異る作用を規定する。マイクロコードＲＡ　 Ｍ　３１０が条件コードの可能な値の両方についての次の命令を供給するので、 条件コードの値がめられると、次のマイクロコート制御語を取出すために時間を ロスすることがない。
マイクロコードＲＡＭ・シーケンサ回路２２６は、バスＡ　Ｂｕｓを介して供給 されるマイクロコート制御語をマイクロコードＲＡ　Ｍ　３１０にロードするこ とができる。
各々がマイクロコート制御語の３分の１を表わす３個の１６ビツト値が３個のレ ジスタ３２４に次々に供給される。
最初の１６ビツト値がレジスタＭＲＯに、第２の１６ビツト値がレジスタＭＲＩ に、そして、第３の１６ビツト値がレジスタＭＲ２にそれぞれ記憶される０次に 、同じく入力ＦＩＦＯ２３２とデータＲＡＭ２２８を介してＶＲＡＭ２１６によ り供給されるようなアドレス値がアドレスレジスタ３２２に供給される。このア ドレス値のＬＳＢ、即ち、信号ＤＸＣは、デマルチプレクサ（ＤＥＭＵＸ）　３ ２６　ニｌａいて、３つのレジスタＭＲＯ，ＭＲＩ、ＭＲ２により供給される４ ８ビツト値が、マイクロコードＲＡ　Ｍ　３１０に対するＩ１０バスの４８個の ＭＳＢ位置と４８個のＬＳＢ位置のいずれか一方に供給されるようにする。同時 に、書込み可動化（イネーブル）信号ＷＥが生成され、ＲＥＭ３１０が４８ビツ ト値をアドレスされたメモリセルに記憶するようにする。
これらの動作によつてマイクロコー）ＣＲＡＭＩＩＯに書込まれたマイクロコー ド制御語は、ＶＲＡＭ２１６から。
例えば、入力ＦＩＦＯ２３２とデータＲＡＭ回路２２８とを介して供給される。
ＶＲＡＭ２１６からのマイクロコート命令をロードすることができることにより 、圧縮ビデオ信号源２１２は、圧縮されたデータとそれを伸張するために必要な 命令の双方をビデオ信号プロセッサ２１０に供給することが可能となる０例えば 、最初、後述するようにプロセッサ２１０を制御するマイクロプロセッサ２２４ によって、ブートストラッププログラムがマイクロコードＲＡ　Ｍ　３１０にロ ートされる。このブートストラッププログラム中の命令に応答して、マイクロコ ードＲＡＭ・シーケンサ回路２２６は、圧縮ビデオデータなデコードするように プロセッサ２１０を可動化する。ＶＲＡＭ２１６からの命令をロードする。
第３Ｂ図は、マイクロコード制御語ＭＣがマイクロコートＲＡ　Ｍ　３１０に記 憶される時のマイクロコートＲＡＭ・シーケンシング回路２２６の動作を説明す るタイミング図である。このタイミング図において、記号Ｔ０〜Ｔｓは６つのマ イクロコート命令を表わしている。各命令サイクルは信号ＣＫＡの正方向への遷 移て始まり、終る。
命令サイクルＴ０においては、命令レジスタ３１６に保持されているマイクロコ ード制御命令はそのＡ　ＤＳＴフィールドにある値（例えば８）を有し、この値 は、バスＡ　Ｂｕｓにより伝送される１６ビツト値がレジスタＭＲＯに記憶され ることを示す、この命令サイクルでは。
値ＭＣ０１即ち、マイクロコード制御語ＭＣの１６個のしＳＢが、例えばデータ ＲＡＭ回路２２８によつてバスＡＢＵＳにゲートされる。命令サイクルＴ０にお いては。
レジスタＭＲＯは信号Ａ　ＤＳＴによって、バスＡＢＵＳにより供給される１６ ビツト値ＭＣＯを記憶するようにされる。この記憶動作は、命令サイクルＴ０の 中間点における信号ＣＫＡの負方向への遷移に一致して生じる。値ＭＣＯがレジ スタＭＲＯに記憶されるのと実質的に同時に、命令レジスタ３１６中のマイクロ コート制御語のＮＥＸＴ　ＡＤＤＲＥＳＳフィールド中の値がアドレスレジスタ ３２２に記憶され、かつ、このアドレス値のＬＳＢがフリップ・７０ツブ３１８ に記憶される。アドレスレジスタ３２２に記憶された値は、マイクロコートＲＡ Ｍ３１０が１次の命令を含んでいる９６ビツト値をレジスタ３１２に供給するよ うにする。この９６ビツト値は、命令サイクルＴ０の中間点よりもいくらか後で 生じる信号ＬＤの負方向への遷移と一致して、レジスタ３１２にロードされる。
フリップ・フロップ３１８に保持されている１ビツト値に応答して、アドレスさ れた４８ビツトのマイクロコート制御語が命令レジスタ３１６の入力ボートに供 給される。このマイクロコード制御語は、命令サイクルＴ０の終了時に生じる信 号ＬＸの負方向のエツジと一致して。
命令レジスタ３１６にロードされる。命令サイクルＴ、においては、新しくロー ドされたマイクロコード制御語が２マイクロコ一ド制御語ＭＣの中間の１６ビツ トを表わす値ＭＣＩを、ＭＲｌがロードするようにする。同じようにして、命令 サイクルＴ、の終了時に命令レジスタ３１６にロードされたマイクロコード制御 語がレジスタＭＲ２に働いて、命令サイクルＴ２においてマイクロコー１く制御 語ＭＣの１６個のＭＳＢをロードするようにする。
命令サイクルＴ２の終りに命令レジスタコ１６にロートされたマイクロコート制 御＝５は、レジスタ３２４からマイクロコードＲＡ　Ｍ　３１０へのマイクロコ ード制御語ＭＣの転送を制御する。マイクロコード制御語ＭＣを記憶するために 用いられるアドレスは、バスＡ　Ｂｕｓを介して供給される。命令サイクルＴ、 の開始時において、命令レジスタ３１６中のマイクロコード制５ａＨｒＪのＡ、 ＤＳＴフィールドは値１１を持ち、これは、ハスＡ　ＢｔＪＳにより供給される １６ビツト値がアドレスレジスタ３２２にロートされることを示す、Ａ　ＤＳＴ フィールド中のこの値に応答して、制御回路３０８が、信号ＭＸＣとして論理１ 値を信号ＣＫのほぼ１サイクルの間、マルチプレクサ３２０に供給する。この信 号はマルチプレクサ３２０をして、ハスＡ　Ｂｕｓによフて供給される値の８個 のＬＳＢをアドレスレジスタ３２２の入力ボートに供給せしめる。このアドレス 値は、命令サイクルＴ、における信号ＣＫの最初の負方向遷移に一致してレジス タ３２２にロードされる。アドレスｌ／ラスタ３２２に保持されている値のＬＳ Ｂ、即ち、信号ＤＸＣはデマルチプレクサ３２６の制御入力端子に供給される。
デマルチプレクサ３２６は、論理１または論理Ｏの値を持った信号ＤＸＣによっ て、レジスタ３２４により供給される４８ビツト値をゲートして、１１０バスの 各４８個のＭＳＢ位置または４８のＬＳＢ位置に供給するようにされる。
信号ＤＸＣは、ＡＮＤゲート３１１と３１３を介しテ、マイクロコートＲＡ　Ｍ 　３１０の各半部に対する別々の書込み可動化信号を生成する。前述したように 、マイクロコー１＜　ＲＡ　Ｍ　３１０は、各々が９６ビツトを有する１２５語 として構成されている。このメモリは２つの部分に分割されている。左側の半部 は１２８語の４８個のＭＳＢを含んでおり、右側の半部はのＬＳＢを含んでいる 。信号ＤＸＣは、ＡＮＤゲート３１３において、制御回路３０８により供給され る書込み可動化信号ＷＥと組合わされて、マイクロコー１＜ＲＡＭ３１０の左半 部のための書込み可動化信号を生成する。信号ＤＸＣは反転され、ゲート３１１ によって信号ＷＥと論理的にＡＮＤ処理されて、マイクロコードＲＡ　Ｍ　３１ ０の右半部のための書込み可動化信号を生成する。
この例においては、信号ＤＸＣは、命令サイクルＴ３の開始時の信号ＣＫのほぼ １周期の間、論理ｌの値を持つ、従ワて、マイクロコート制御語ＭＣは、アドレ スレジスタ３２２に保持された７個のＭＳＢの値によって表わされるアドレス値 を持った。マイクロコードＲＡ　Ｍ　３１０中のセルの４８個のＭＳＢ位置に書 込まれる。マイクロコート制御語は、第３Ｂ図に示１ノ信号ＷＥと一致してマイ クロコートＲＡ　Ｍ　３１０に書込まれる。
命令サイクルＴ３はメモリ書込み動作を行うので、次のマイクロコート制御語は 、信号ＣＫの最初の周期では、命令レジスタ３１６にロードされない、この動作 は命令サイクルＴ、中の信号ＣＫの２番目の周期で生じる。
命令サイクルＴ、中の信号ＣＫの２番目の正方向への遷移と一致して、信号ＭＸ Ｃの債は論理０に変り、命令サイクルＴ０について前述したように、命令取出し 動作が行われる。マイクロコー１＜　ＲＡ　Ｍ・シーケンシング回路２２６は、 命令サイクルＴ４及びＴ、の間、命令期Ｔ０について述べたような態様で動作す る。
第３Ｂ図に示した例では、誤ったマイクロコート制御語がレジスタ３１２と３１ ６にロードされないようにするために、命令１／ジスタＴ３の前半部では、信号 ＬＤとＬＸは禁止されている。またビデオ信号処理回路を休止状態に置くために 、命令サイクルＴ３の後半部では、制御回路コ０８によって信号ＣＫＡとＣＫ　 ｎは凍結されている。
これはＡＬＵ２４４．データＲＡ　Ｍ　２２８及びビクセル補間器２４６の間の 同期動作を維持するために行われる。命令サイクルＴｙの後半部ではクロック信 号ＣＫＡとＣＫ。
は非可動化（ディスエーブル）されるので、ＡＬＵ２４４、データＲＡ　Ｍ　２ ２８及びビクセル補間器２４６の内部状態はこの期間中は変化しない。
この発明のこの実施例においては、マイクロコードＲＡ　Ｍ　３１０に対するデ ータ読出し動作とデータ書込み動作は信号ＣＫの別々の周期に行われるつしかし 、そうする代りに、マイクロコートＲＡＭ・シーケンシング回路２２６を、信号 ＣＫの１つの周期中で２つの動作を行うように構成してもよい。
制御回路３０Ｂは、休止論理２４０により供給される信号ＰＡＵＳＥにも応答し 、クロック信号ＣＫＡとＣＫ　ａを凍結させる。さらに、制御回路３０８はマイ クプロセッサ２２４により供給される信号ＨＡＬＴに応答し、信号ＣＫを禁止し て、実効的に、ＶＲＡＭ制御ユニッｈ２３８を除くビデオ信号プロセッサ２１０ 全体の内部状態を凍結させる。
信号ＨＡＬＴを用いてマイクロプロセッサ２２４はビデオ信号プロセッサ２１０ の制御機能を実効的に引受ける。
信号ＨＡＬＴは命令レジスタ３１６に供給されて、このレジスタをして、ゲート 回路２２３を介してマイクロプロセッサ２２４により供給されるバスＭＣＷから データを受入れしめる。マイクロプロセッサ２２４はレジスタ３１６をして、信 号ＨＡＬＴを論理ｌから論理０に変化させることにより、供給されたマイクロコ ード制御語をロードさせしめる。上記変化後のクロック信号ＣＫの次の周期にお いて、マイクロコートＲＡＭφシーケンサ回路２２６はこのマイクロコード命令 が実行されるようにする。このクロック周期が完了すると、マイクロプロセッサ ２２４は再び信号ＨＡＬＴを論理１偏に変化させ、別のマイクロコード命令をレ ジスタ３１６に供給する。このような動作により、マイクロプロセッサ２２４は 、マイクロコーＰＲＡＭ・シーケンサ回路２２６をしてバスＡ　ＢｕｓまたはＢ ＢＵＳに接続されたレジスタにデータを書込ませ、あるいは、前に述べたように 、ブートストラッププログラムをロードするようにする。さらに、マイクロプロ セッサ２２４がバスＡ　Ｂｕｓに接続されていることと、第５図を参照して後述 するバスゲート５２０とにより、マイクロプロセッサ２２４はどのレジスタの内 容でも、また、バスＡ　ＢｕｓあるいはＢ　Ｂｕｓの内容でも読出せる。
ｆｆｌｓｃ図はマイクロコードＲＡＭ・シーケンシング回路２２６によって用い られるマイクロコート制御＝６、即ち、命令のフォーマットを示す、制御語は１ ３のフィールドを含んでいる。各フィールドを、以下、そのフィールドが持ち得 る値と、その値がビデオ信号プロセッサ２１０の各構成素子に対して持つ作用と によりて説明する。制御される構成素子の構造は第４図乃至第１３図を参照して 後述する。
マイクロコート制御語のビット０〜７は、ＮＥＸＴＡＤＤＲＥＳＳを形成する。
これらのビットにより表わされる値は、マイクロコードＲＡ　Ｍ　３１０におけ る。命令レジスタ３１６にロードされるべき次のマイクロコード制御語のアドレ スである。ある与えられたマイクロコート命令サイクル中、このフィールドによ りて表わされた値はマイクロコードアドレスレジスタ３２２に記憶される。
条件コート選択フィールドＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬはマイクロコード制御語 のビット８〜ｌＯを占める。これらの３ビツトは、後述するデータバス回路２４ ２中の条件レジスタに保持されている条件値の１つを選択する。
選択された条件値が信号ＣＤである。この信号は条件付き分岐動作を行うために 用いられる。前に述べたように１条件付き分岐は命令レジスタ３１６に供給され るマイクロコート制御語のシーケンスの変更であり、これは選択された条件が満 足される時（即ち、ＣＤが論理ｌの時）のみに生じる０表１は条件コード選択値 とそれに対応する記述をリストしたものである。
表　１ ＣＯＮＤ　Ｃ０ＤＥ　ＳＥＬ　選択されたフィールドの値　条件の記述 ＯＮＵＬＬ条件付き分岐なし ｌ　ＡＬＵキャリーアウトフラグ ２　ＡＬＵオーバフローフラグ ３　ＡＬＵ出力値は負である ４　ＡＬＵ出力値は０である ５　データバス２４２中のループカウンタの値は０である。
６　データバス２４２中のレジスタＲＯのＬＢ ７　データバス２４２中のレジスタＲＯのＭＢ マイクロコード制御語のビット１１〜２９は、バスＡＢＵＳとＢ　Ｂｕｓを介し て回路２１０の各構成素子間でデータ値がどのように転送されるかを制御する４ つのフィールドを含んでいる。ビット１ｌ−ＩｓはＡ　ＳＲＣフィールドである 。このフィールドは、構成素子のうちのどの構成素子が、あるいは、ある構成素 子中のどのレジスタが出力値をバスＡ　Ｂｕｓに供給することにより信号源とし て働くかを示す、マイクロコート制御語のビット１６〜２０はＡ　ＤＳＴフィー ルドで、このフィールドは、構成素子のうちのどれが１．あるいは、ある構成素 子中のどのレジスタが、バスＡ　ＢＵＳ上にある値をその入力値として受入れる ことにより宛先として働くかを示す、同様にフィールドＢ　ＳＲＣ、ビット２１ 〜２４．及びフィールドＢ　ＤＳＴ、ビット２５〜２９は、それぞれ、回路２１ ０のどの構成素子がバスＢ　ＢＵＳに値を供給し、どの素子がバスＢ　Ｂｕｓか ら値を受取るかを決める。バスＡ　ＢｕｓとＢ　ＢＵＳは、ビデオ信号プロセッ サ２１０の種々の構成素子にデータと制御情報の両方を伝送することができる。
バスＡ　ＢｕｓとＢ　Ｂｕｓに結合されるレジスタとこれらのバスによつて伝送 される制御情報については１回路２１０の適当する構成素子を参照して以下に述 べる。
一般的に、バスＡ　ＢｕｓとＢ　Ｂｕｓに結合されたレジスタは、マイクロコー ド制御語のフィールドＡＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣまたはＢ　ＤＳＴの１ つに結合される通常のデコーディング回路（図示せず）を含んでいる。このデコ ーディング回路は、レジスタへのアクセスを許容する制御値が検出されると、論 理ｌ値を生じさせる。ＡＳＲＣフィールドに応答するデコーディング回路は、マ イクロコート制御語のＬＩＴ　ＳＥＬフィールド、ビット３１、における論理１ の値によって禁止される。このビットが論理１の時は、ＡＳＲＣフィールド中の 値は有効なＡ　ＳＲＣ値ではなく、後述する８ビツトのリテラル値の一部である 。フィールドＡＳＲＣとＢ　ＳＲＣとによりて制御されるレジスタに対し、デコ ーディング回路の出力値がレジスタの出力可動化入力端子に結合される。この入 力端子に論理ｌ値が供給されると、レジスタはその記憶されている値を該当する バスに供給するようにされ、論理０値が供給された場合は、そのレジスタはバス に対して高インピーダンスを呈する。フィールドＡ　ＤＳＴ及びＢ　ＤＳＴによ り制御されるレジスタに対しては、デコーディング回路の出力値がレジスタのデ ーターロード入力端子に結合される。これらのレジスタは、デコーディング回路 によつて供給される信号が論理ｌ値を持っている間は、該当するバスによって伝 送されてきた値をロートするようにされる。
マイクロコード制御語のビット３０はフィールドＤＥＣＬＯＯＰ　ＣＴＲである 。このフィールドが値１を持っている時は、データバス回路２４２中のループカ ウンタは、マイクロコード命令サイクル中、その値を減じるようにされる。
マイクロコード制御語のビット３１はフィールドＬＩＴ　ＳＥＬである。このフ ィールドに１の値があると、マイクロコートＲＡＭ・シーケンシング回路２２６ は、その時のマイクロコード制御語のビット８〜１５をリテラル値として扱うよ うにされる。この値の出所（ソース）値として、バスＡ　ＢＵＳの８個のＬＳＢ 位置に、マイクロコード制御語のビット３１により可動化されるゲート回路３１ ７を介して供給される。デジタル値＠３１５からの０偏が、リテラル値が選択さ れた時に、バスＡ　ＢＬＩＳ上の８個のＭＳＢ８１黴に供給される。
マイクロコート制御語のとット３１は、さらに、前述したようにバスＡ　Ｂｕｓ を出所として用いるレジスタと、後述するようにデータバス回路の条件コード論 理５１８にも供給される。
マイクロコード制御語のビット３２は、ＩＮＴ　ｐｐフィールドである。このビ ットが論理１値を持っている時は、マイクロプロセッサ２２４が中断される。こ の制御機能は、例えば、あるマイクロコード命令シーケンスが完了したことをマ イクロプロセッサ２２４に知らせるために使用できる。
マイクロコート制御語のビット３３は、ＬＡＴＣＨＣ０ＮＤ　Ｃ０ＤＥフイール ドで、このフィールドが１の値を持つ時は、データバス回路２４２は、ＡＬＵ２ ４４により生成された種々の条件の値を条件コートレジスタにラッチする。この 制御機能は、一般には２条件付き分岐動作に対する条件を選択する命令に先行す る命令中に含まれている。
マイクロコード制９４語のビット３４と３５は、５ＨＩＦＴ　Ｃ０ＮＴフイール ドである。このフィールドは、データバス回路２４２のレジスタＲＯによって行 われるビットシフト動作を制御する０表２は、５ＨＩＦＴ　ＣＯ・ＮＴフィール ドの種々の値に応答すてレジスタＲＯによフて達成される機能を示す。
一見一ユー 値　機　能 ０　シフトなし ｌ　全てのピッ１−をＬＳＢの方へ１ビツト位置シフトさせる。シフト動作前の 値のＭＳＢはシフト動作で生じた値のＭＳＢ位置に複写される。
２　全てのビットをＭＳＢの方へ１ビツト位置シフトさせる。シフトされた値の ＬＳＢは０である。
３　その時の命令サイクル中にレジスタＲＯに供給される値の上位と下位のバイ トをいれかえるマイクロコート制御語のビット３８〜４６は、マイクロコード命 令サイクル中のＡ　Ｌ　Ｕ　２４４の機能を決定する。ＡＬＵ２４４の機能を理 解するために、初めにその構造を説明することが理解を助ける。第４Ａ図に示す Ａ　Ｌ　Ｕ　２４４は５つの部分、即ち、２つのオペランド入力レジスタ４１０ と４１２、算術論理演算回路（ＡＬＣ）４１４．出力レジスタ４１６及びデマル チプレクサ（ＤＥＭＵＸ）４１Ｂ　。
からなる、レジスタ４１２はバスＢ　ＢＵＳに接続されており、バスＭＣＷを通 して与えられるマイクロコート制御語のビット３６中の値ｌによって可動化され て、バスＢ　Ｂｕｓからの値をロードする。レジスタ４１０はバスＡ　Ｂｕｓに 接続されておりマイクロコード制御語のビット３７中の１の値によって可動化さ れて、バスＡ　ＢＵＳからの値をロートする。ＡＬＣ４１４はレジスタ４１０と ４１２に保持されている値について種々の算術論理演算を行う、任意の１つの命 令サイクル中に実行されるｙｉ算は、バスＭＣＷを通してＡＬＵに供給されるマ イクロコート制御語のビット３８〜４６のフィールドＡＬＵ　０ＰＣＯＤＨに保 持されている９ビツト値によりて制御される。この９ビツトのフィールドにおい て、ピッ１−３８〜４４に保持されている値は、表３の通りに、ＡＬＵによって 実行される機能を決定する。表３において５Ａ及びＢはそれぞれレジスタ４１０ と４１２に保持されている値を表わし、ＣＩＮは、Ａ　Ｌ　Ｃ４１４のキャリー イン入力端子ＣＩＮに供給される値を表わす。
コＩ　ＡとＢＬ：ｙ）ＯＲ（Ａ　ＯＲＢ）Ｃ１３ＮＯＴ　Ａ ３４ｙ４算なし ３６　ＮＯＴ　Ｂ ４７　ＡとＢのＸ０Ｒ ６５ＮＯＴ　Ａ＋ＣｌＮ ６７　Ａ＋ＣＸＮ ＨＮＯＴ　Ｂ＋ＣｌＮ ７１　Ａ−Ｂ−ＮＯＴ　ＣｌＮ ７６　Ｂ＋ＣｌＮ ７７　Ｂ−Ａ−ＮＯＴ　ＣｌＮ ７９　Ａ＋Ｂ＋ＣｌＮ ８５　ＡとＢのＡＮＤ　（Ａ　ＡＮＤ　Ｂ）この表において、ｒＮＯＴＪはｌの 補数演算を表わし。
ｒＸＯＲＪは排他的ＯＲ＠算を表わす。
マイクロコード制御語のビット４５と４６は、バスＭＣＷを介してマルチプレク サ（ＭυＸ　）　４２０に加えられて、キャリーイン信号ＣＩＮを変化させ、ま た、ＡＤＤ動作（ＯＰ　ＣＯＤ　Ｅ　７９）を飽和を伴う２重Ａ　Ｄ　Ｄ　（ｄ ｕａｌ−ＡＤＤ−ｗｉｔｈ−ｓａｔｕｒａＬｅ　）動作に変える。ビット４５と ４６が両方共０の時、あるいは、ビット４５が０でビット４６はｌの０の値を信 号ＣＩＮとして供給する。ビット４５が１でビット４６が０の時は、マルチプレ クサ４２０はデジタル値源４２４からの１の値を信号ＣＩＮとして供給する。ビ ット４５と４６の両方が１の値を持つ時は、マルチプレクサ４２０により供給さ れるＣＩＮ入力値は、データバス回路２４２の条件コードレジスタにより供給さ れるキャリーアウト条件値Ｃ０ＵＴである。
Ａ　Ｌ　Ｃ４１４に生成される信号ＣＡＲＲＹ　ＯＵＴは、第４Ｂ図に示される １６ピツト加算器のＭＳＢ段により与えられるキャリーアウト信号である。信号 ５ＩＯＮは。
Ａ　Ｌ　Ｃ４１４により生成される１６ビツトの出力ＭＳＢである。　信号０Ｖ ＥＲＦＬＯＷは、Ａ　Ｌ　Ｃ４１４に供給される２個の入力値の符号ビットとＡ 　Ｌ　Ｃ４１４によって生成される出力値の符号ビットとの論理的組合わせであ る。この信号は、２個の負の入力値によって正の出力値が生成される時或いは２ 個の正の入力値によりて負の出力値が生成される時に論理１を持つている。３個 の符号ビットの他の組合わせすべてに対して、信号０ＶＥＲＦＬＯＷは論理０の 値を持つている。
加算動作は、ビット４５が０でビット４６がｌである時に飽和を伴う２重加算動 作になる。この飽和を伴う２重加算動作では、　１６ビツトのレジスタ４１０及 び４１２の各々は２個の８ビツト値を収容しているものとして処理される。レジ スタ４１０に保持される値の８個のＭＳＢとレジスタ４１２に保持される値の８ 個のＭＳＢとが加算され、その加算結果が出力レジスタ４１６の８個のＭＳＢに 記憶される。同様に、レジスタ４１０及び４１２に保持される値のそれぞれの８ 個のＬＳＢが互いに加算され、その加算結果がレジスタ４１６の８個のＬＳＢに 記憶される。これらの加算動作の何れによってもオーバフロー状態が生じする。
もし２重加算動作への入力値が８個のＬＳＢの和或いは８個のＭＳＢの和の何れ かによって負のオーバフロー状態或いは正のオーバフロー状態が生じるようなも のであれば、加算用に与えられる値はそれぞれ０或いは２５５に飽和しており、 これらは８ビツトの符号のない２進値によって表わされ得る最小値及び最大値で ある。
従来型の加算と飽和を伴う２重加算動作との間で切替を行うために、従来型でな い加算器がＡ　Ｌ　Ｃ４１４に使用される。
第４Ｂ図には、Ａ　Ｌ　Ｃ４１４に使用されるのに適した加算器がブロック図で 示されている。従来型の１６ビツトの算術論理演算回路であれば、２個の１６ビ ツトから成る２の補数とキャリーイン信号とを加算して１６ビツトから成る２の 補数の出力値とキャリーアウト信号とを生成できる１６ビツト加算器が含まれて いる。第４Ｂ図に示される回路は、信号５ＰＬＩＴに応答してこの信号５ＰＬＩ Ｔが０の時は従来型の１６ビツトの２の補数加算器として動作し、信号５ＰＬＩ Ｔが１の時は上述の飽和を伴う２重加算モードで２個の独立した８ビツト加算器 として動作する。
第４Ｂ図において入力ボートＡ及びＢに供給される２個の１６ビツト入力値は各 々８個のＭＳＢの部分（以下８Ｍ５Ｂ部分と呼ぶ）と８個のＬＳＨの部分（以下 ８ＬＳＢ部分と呼ぶ）とに分割される。八人力値及びＢ入力値の８Ｍ５Ｂ部分は それぞれ加算器４５０の異なる入力ボートに供給される。Ａ入力値及びＢ入力値 の８ＬＳＢ部分はそれぞれ加算器４５２の異なる入力ボートに供給される。この 実施例に使用される加算器４５０及び４５２は従来型の８ビツトの２の補数加算 器である。加算器４５２へのキャリーイン入力信号はＡ　Ｌ　Ｃ４１４へ供給さ れる信号ＣＩＮである。加算器４５０へのキャリーイン入力信号はＡＮＤゲート ４５４によって与えられる。この信号は、加算器４５２によって与えられるキャ リーアウト信号ＣＯｏとインバータ４５６によって与えられる信号５ＰＬＩＴの 論理反転分である信号５ＰＬＩＴとの論理ＡＮＤ　（論理ａ）である、加算器４ ５０によって与えられる８ビット出力値号のＭＳＢ位置の信号は、Ａ　Ｌ　Ｃ４ １４によって与えられる値の極性を示す条件信号５ＩＧＮである。加算器４５０ のキャリーアウト信号ＣＯ，は、ＡＬＣ４１４によって与えられる信号ＣＡＲＲ Ｙ　ＯＵＴである。
加算器４５０によって与えられる８ビツト値は、ＡＬＣ４１４の入力ボートＡ及 びＢに供給された値の８個のＭＳＢの２の補数和である。この出力値のＭＳＢは 排他的ＯＲゲート４７２の一方の入力端子に供給され、このＯＲゲート４７２の 他方の入力端子は信号５ＰＬＩＴを受取る。
排他的ＯＲゲート４７２によって与えられる出力信号は。
加算器４５０によって与えられる値の７個のＬＳＢと連結され、８ビツトの変形 和が生成される。信号５ＰＬＩＴが０の時、この変形和は、２個の８ビツトの２ の補数値の和を表わす８ビツトの２の補数値である。しかし、信号５ＰＬＩＴが １である時、この変形和は８ビツトの符号のない２進値と８ビツトのオフセット １２８の２進値との和を表わす８ビツトの符号のない２進値である。
ＡＬＣ加算器に供給される入力値の形の変更は加算器の回路の機能ではなくビデ オ信号プロセッサ２１０をプログラムするために定められた約束である。この約 束によりて、信号５ＰＬＩＴが０の値を持つ時、ＡＬＣ加算器に供給される値は 従来をの１６ビツトの２の補数値である。しかし信号５ＰＬＩＴが１の値を持つ 時、加算器４５０及び４５２の各々に供給される値の一方は８ビツトの符号のな い２進偵であり、他方はオフ上９５１２８表記の８ビツト値である。これらの値 は、バスＡ　Ｂｕｓ或いはＢ　Ｂｕｓに対する出所として動作し得る如何なる装 置の如何なるレジスタによっても与えられる。
信号５ＰＬＩＴが１の時、８ビツトの符号のない２進入力値は０と２５５の間の 値の範囲を占め、オフセット１２８はそれぞれに対して−１２１３と＋１２７の 間の値の範囲を占めることが出来る。従って、変形和は−１２８と３８２を含め てその間の値を表わすことが出来る。しかし、このモードでの変形和は８ビツト の符号のない２進数であるため、０と２５５の間の数だけが有効である０図４Ｂ 図に示されるＡＬＣ加算器には、この有効な範囲外にある値を検知し、変形和の 値をＯより小さい値に対してはＯに又２５５より大きい値に対しては２５５に飽 和させる即ち限定する。
ＡＮＤゲート４７０が、変形和の値が２５５より大きいことを示す正のオーバフ ロー信号ｐｏｖ、を発生する。ＡＮＤゲート４７０への３つの入力信号は、信号 ５ＰＬＩＴと、加算器４５０からのキャリーアラ１−信号ＣＯ０と、加算器４５ ０によって与えられる８ピツＩ・値のＭＳＢである。信号ｐｏｖ、にｋ、信号５ ＰＬＩＴ；６（０（７）時、或イハ信号５ＰＬＩＴが１で変形和の値が２５６よ り小さい時に０となる。信号ｐｏｖ、は８個のＮＯＲゲート４７４の各々の一方 の入力端子に供給される。ＮＯＲゲート４７４の各々の他方の入力端子は、それ ぞれ変形和の８ビツトの異なる１つを受取る。
ＮＯＲゲート４６８か信号「ロコ７と、信号Ｃｏ。
と、加算器４５０によって与えられる８ビツト値のＭＳＢとに応答して負のオー バフロー信号Ｎ０ＶＩを発生する。この信号ＮＯＶ、は、変形和か０より小さい 値を持つことを示す、信号Ｎ０Ｖｌは８憫のＮ　ＯＲグー１−４７６の各々の一 方の入力端子に供給される。ＮＯＲゲート４７６の各々の他方の入力端子は、そ れぞれ８個のＮＯＲゲート４７４によって与えられる信号のうちの異なる１つを 受取る。ＮＯＲゲート４７６の８個の出力信号は、ＡＬＣ加算器の１６ビツト出 力信号の８個のＭＳＢである。
加算器４５２は、上述した値制限回路と同様の回路に結合されている。ＮＯＲゲ ー１〜４７６に相当する８個のＮ。
Ｒゲート４６６の８個の出力信号は、ＡＬＣ加算器の１６ビツト出力信号の８個 のＬＳＢである。
マイクロコー１く制御語のピッ１−４５及び４６がそれぞれＯ及びｌの値を持つ 時、信号５ＰＬＩＴは工でＡＬＣ加算器は飽和を伴う２重加算モートで動作する ように制御される。マイクロコード制御語のビット４５及び４６の値の他の組合 わせに対して、信号５ＰＬＩＴは０でＡＬＣ加算器は従来型の１６ビツトの２の 補数加算器として動作するように制御される。
次にＡＬＣ加算器のその２つのモートの各々における動作について説明する。信 号５ＰＬＩＴがＯである時。
ＡＮＤゲート４５４は加算器４５２の出力端子ＣＯ，かうのキャリーアウト信号 を加算器４５０のキャリーイン入力端子ＣＴ、に供給するように制御され、加算 器４５０及び４５２は１個の１６ビツトの２の補数加算器として構成される。０ の値の信号５ＰＬＩＴが排他的ＯＲゲート４６２及び４７２に供給されると、こ れらのゲー１−は加算器４５２及び４５０によって与えられる８ピツｌ〜の出力 値のＭＳＢをそのまま通過させてそれぞれ各ＮＯＲゲート４ｓ４及び４７４に供 給する。Ｏの値の信号５ＰＬＩＴがＡＮＤゲート４６０及び４７０に供給される と、これらのゲートは０の値の正のオーバフロー信号ｐｏｖ、及びＰＯｖｌをそ れぞれ各ＮＯＲゲート４５４及び４７４に供給する。同様に２論理ｌの値の信号 ５ＰＬＩＴがＮＯＲゲート４５８及び４６８に供給されると、これらのゲートは ０の値のオーバフロー信号Ｎ０ＶＯ及びＮＯＶ！をそれぞれ各ＮＯＲゲート４６ ６及び４７６に供給する。０の値の信号ｐｏｖ、及びＮ０ＶＯがＮＯＲゲート４ ６４及び４６６に供給された結果、加算器４５２によって与えられる出力値は２ 回反転され礎って加算器４５２の出力ボートにおける値はＡＬＣ加算器によって 与えられる１６ビツト値の８個のＬＳＢとして与えられる。加算器４５０によっ て与えられＮＯＲゲート４７４及び４７６を介してＡＬＣ加算器の出力ボートに 供給される８個のＭＳＢの値についても同様である。
信号５ＰＬＩＴが論理１の値を持つ時、インバータ４５６によって与えられる信 号５ＰＬＩＴは論理０の値を持ち、ＡＮＤゲート４５４による加算器４５２から のキャリーアウト信号の加算器４５０のキャリーイン入力端子Ｃ１、への供給が 止められる。これによって、加算器４５０及び４５２は２個の別個の８ビツト加 算器ととして構成される。論理ｌの信号５ＰＬＩＴが排他的ＯＲゲート４６２及 び４７２に供給されると、これらのゲートは加算器４５２及び４５０によって与 えられたそれぞれの８ビツト値のＭＳＢを論理的に反転する。このＭＳＢの反転 は、加算器４５２及び４５０の各々によりて与えられる８ビツトの符号のない２ 進値が８ビツトの符号のない２進値とオフセット１２８の２進偵との和を適切に 表わすように行われる。
信号５ＰＬＩＴが論理ｌの値を持つ時、ＡＮＤゲート４６０及び４７０はそれぞ れ正のオーバフロー信号ｐｏｖ０及びＰＯＶＩを発生し、ＮＯＲゲート４５８及 び４６８（：ｔソれぞれ負のオーバフロー信号Ｎ０ＶＯ及びＮＯＶ、を発生する 。負のオーバフロー信号ＮＯＶ、が論理１の時、８個のＮＯＲゲート４７６の出 力信号はすべて論理０となり、ＡＬＣ加算器によって生成される値の最上位のバ イトの値はＯとなる。信号ＰＯＶＩが論理ｌの時、８個のＮＯＲゲート４７４の 出力値はすべ°Ｃ論理０となる。これらの信号はＮＯＲゲート４７６によって反 転される。従りて、ＡＬＣ加算器の出力値の８個のＭＳＢはすべて論理ｌの値を 持つ、これは２５５の符号のない２進値に相当する。ＮＯＲゲート４５６及び４ ６４にそれぞれ供給される信号ＮＯＶ、及びｐｏｖ、についても同様である。
表３に示す動作の何れかを行うことによって得られた結果は出力レジスタ４１６ に記憶される。このレジスタ４１６は、マイクロコード制御語のフィールドＡ　 ＳＲＣ及びＢ　ＳＲＣの適切な値に応答するデマルチプレクシング回路４１８に よりてバスＡ　ＢＵＳ及びＢＢＵＳの一方或いは両方に結合できる。
この実施例に使用されるＡＬＣは代表的な例である。
デジタル論理設計の当業者てあれば、上述したものと等る。
ＡＬＵの入力レジスタ４１０及び４１２は、マイクロコート制御語のバスの出所 フィールド及び宛先フィールドＡＳＲＣ，Ａ　ＤＳＴ％Ｂ　ＳＲＣ及びＢ　ＤＳ ＴにかかわりなくそれぞれバスＡ　Ｂｕｓ及びＢ　Ｂｕｓをアクセスする。従っ て、１つの動作で、マイクロコードＲＡＭ・シーケンシング回路２２６はデータ 値をバスＡＢＵＳ及びＢ　Ｂｕｓの各々の出所から宛先まで転送するように命令 し、同時に、ＡＬＵが転送されるデータ値の一方或いは両方について動作するよ うに命令できる。
Ａ　Ｌ　Ｕ　２４４への入力値の１つの出所とＡ　Ｌ　Ｕ　２４４からの出力値 の宛先とは、データバス回路２４２中のレジスタファイル５１０である。第５図 はこの実施例に使用されるデータバス回路２４２をブロック図で示している０代 表的な例であるこの実施例に使用されるレジスタファイル５２Ｇには、凡０．Ｒ １，Ｒ２及びＲ３の計４個の汎用レジスタが含まれている。これらのレジスタの 各々は、バスＡ　Ｂｕｓ及びＢ　Ｂｕｓの両方に結合されている。
バスＭＣＷを介して与えられるマイクロコード制御語のフィールドＡ　ＳＲＣ及 びＢ　ＳＲ’Ｃの制御によりてこれらのレジスタの何れも一方或いは両方のバス に値を供給てきる。しかし、レジスタは、フィールドＡ　ＤＳＴ及びＢ　ＤＳＴ に応答してどの１つのマイクロコート命令サイクルにおいてもバスＡ　Ｂｕｓ及 びＢ　Ｂｕｓの一方のみの宛先となることが出来る。上述のようにレジスタＲＯ には、マイクロコード制御語の５ＨＩＦＴ　Ｃ０ＮＴフイールドに応答してレジ スタの内容をより上位の桁或いはより下位の桁のビット位置にシフトする或いは レジスタに供給される値の８個のＭＳＢ及び８個のしＳＢを交換する回路が含ま れている。
レジスタＲＯのＭＳＢ及びＬＳＢは、それでれ条件コードレジスタ５１２の異な る入力端子に供給される。これらの値に加えて条件コートレジスタ５１２は、デ ジタル値源５１３からの０の値と、ＡＬＵ２４４によつて与えられる条件値５Ｉ ＧＮ、ＺＥＲＯ，０ＶＦＬＯＷ及びＣＡＲＲｙ　ｏｕ”ｒと、ループカウンタ５ １４によフて保持される値が０であることを示す条件値とを受取る０条件コート レジスタ５！２はマイクロコート制御語のＬＡＴＣＨＣ０ＮＤ　Ｃ０ＤＥフイー ルドに応答してマイクロコート命令サイクルの終りにＡ　Ｌ　Ｕ　２４４によっ て得られる条件値を記憶する。他の条件コードは、それらの発生と非同期的に条 件コートレジスタ５１２中ヘラツチされる。
条件コード論理５１８が、マイクロコード制御語のＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬ フィールドに応答して、上述のようにマイクロコートＲＡＭ・シーケンシング回 路２２５において条件分岐動作を行うのに使用される条件信号ＣＤとして条件コ ードレジスタ５１２に保持される条件値のうちの１つを選択する。また条件コー ド論理５１８は、マイクロコード制御語のＬＩＴ　ＳＥＬフィールドに応答して 、Ｃ０ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドがＡＳＲＣフィールドと共に使用され ている時条件の選択を禁止してリテラル値をバスＡ　Ｂｕｓに供給する。
ループカウンタ５１４は、マイクロコード制御語のフィールドＡ　ＳＲＣ及Ａ　 ＤＳＴの制御によりてバスＡＢＵＳ上でデータ値の出所或いは宛先の何れかとし て動作できる１６ビツトのカウンタである。ループカウンタ５１４はマイクロコ ード制御語のビット３０が論理１の値を持つ時にクロック信号ＣＫ、に同期して 減少する。このカウンタ５１４は、反復ループにおける命令がマイクロコードシ ーケンサ２２Ｇによって遂行される回数をカウントするのに使用される。
動作の一般的なモードでは、バスＡ　Ｂｕｓ及びＢＢＵＳは完全に独立している 。しかし、ビデオ信号プロセッサ２１Ｇは、これらの２つのバスが単一のバスと して結合される状態中に置かれることがある。このモードはＨＡＬＴモードであ る。プロセッサ２１０はマイクロプロセッサ２２４によりてＩ（ＡＬＴモードに 置かれることがある。マイクロプロセッサ２２４によって与えられる信号ＨＡＬ Ｔによつて、双方向ゲート回路５２０が両バスを結合する。このモードの時、マ イクロプロセッサ２２４はどのレジスタをもこの結合されたバス上で出所或いは 宛先としてアクセスすることが出来る。この特徴ある構成によって、ビデオ信号 プロセッサ２１０のテストは容易になり、マイクロプロセッサ２２４はプロセッ サ２１０をこれが多数の所定状態の何れにおいても開始するように接続できる。
εの実施例では示していないが、バスゲート回路５２０はマイクロコード制御語 の１つにビット例えばビット４７によって制御するようにしてもよい、マイクロ コード命令の制御によって、ゲート回路５２０はバスＡ　ＢＵＳとＢ　Ｂｕｓと を結合し、Ｐ１バスの一方の上にある出所によりて与えられるデータを他方のバ スに結合された宛先へ転送することも可能である。
４個の汎用レジスタＲＯ１Ｒ１，Ｒ２及びＲ３に加えてビデオ信号プロセッサ２ １０は、データ値の一時記憶のためデータＲＡＭ回路２２８を使用する。第６図 はこの実施例と共に使用されるデータＲＡＭ回路２２８の細部をブロック図で示 している。データＲＡＭ回路２２８には。
２Ｓｌｘ１６ビツトのＲＡＭ６１０．４個のアドレスレジスタＤＲＯ，ＤＲＩ％ ＤＲ２及びＤＲ３を持つレジスタファイル６１２．増加／減少回路（Ｉ　ＮＣ／ ＤＥＣ）６２２及び制御回路６１４が含まれている。制御回路６１４はマイクロ コード制御語のフィールドＡ　ＳＲＣ％Ａ　ＤＳＴ。
Ｂ　ＳＲＣ及びＢ　ＤＳＴに応答して、ＲＡＭ６１０への及びＲＡ　Ｍ　６１０ からデータを転送し、またレジスタファイル６１２の種々のレジスタ中のアドレ ス値をロートし、またこれらのアドレス値を増加或いは減少させることも可能で ある。
正規動作モードにおいて、マイクロコード制御語の関連フィールドがバスＭＣＷ を介して制御回路６１４に供給される。ＲＡＭ６１０をアクセスするためのアド レスを表わす値は、例えばＡＬυ回路２４４によりて、マルチプレクサ＜ＭＵＸ ）６１６の１つの入力ポートにバスＡ　ＢＵＳの８債のＬＳＢ位置として供給さ れる。マルチプレクサ６１６のもう１つの入力ポートには、以下に述べるように 増加／減少回路６２２によりて発生される８ビツトアドレス値が供給される。マ ルチプレクサ６１６は４制御回路＄１４によフて与えられる信号ＭＣＩによりて 制御されて入力ポートに供給される２個のアドレス値のうちの一方をレジスタＤ ＲＯ乃至ＤＲ３に供給する。レジスタＤＲＯ乃至ＤＲ３は、８ビット並列入力並 列出力レジスタであり、それでれ信号ＬＯ，Ｌ、、Ｌ、及びＬ３に応答して各入 力ポートに供給される値をロードする。レジスタＤＲＯ乃至ＤＲ，３によって与 えられる出力値は、それぞれマルチプレクサ（ＭＵＸ）６１８の異なる入力ポー トに供給される。マルチプレクサ６１８は、制御回路６１４によりて与えられる 制御信号ＭＣ２によって制御されてレジスタＤＲＯ乃至ＤＲ３によって保持され るアドレス値のうちの１つを８ビツトアドレスレジスタ（ＡＤＤＲＲＥＧ）ｌｉ ２０の入力ポートに供給する。このアト１ノス値は、制御回路６１４によって与 えられる制御信号Ｌ＾に応答するアドレスレジスタ６ｚ口中ヘロートされる。ア ドレス１／ジスタロ２０に保持されるアト１ノス値はＲＡ　Ｍ　６１０のアドレ ス入力ボートと増加／減少回路６２２の入カポ−１〜とに供給される。この増加 ／減少回路６２２は５制御回路６１４によって与えられる信号１／Ｄによつて制 御されて入力ポートに供給されたアドレス値を増加或いは減少させてこの変形ア ドレス値を上述のようにマルチプレクサ６１６の第２の入力ポートに供給する。
マルチプレクサ６１８によって与えられるアドレス値は、３状悪のゲート５１９ を介してバスＡ　Ｂｕｓに供給されることがある。このゲート６１９は、制御回 路６１４によりて与えられる信号ＲＯに応答して、マルチプレクサ６１８とソー ス６２１とによって与えられる１６ビツト値か或いは高インピーダンスの何れか をバスＡ　Ｂｕｓに供給する。この実施例ではゲート６１９の使用により、レジ スタＤＲＯ乃至ＤＲ３に保持される値を８ビツトデータ値としてバスＡ　Ｂｕｓ に供給することが出来る。バスＡ　Ｂｕｓに供給される値の８個のＭＳＢは０に 設定される。バスＭＣＷを介して与えられるマイクロコード制御語Ａ　ＳＲＣフ ィールドが、レジスタＤＲＯ乃至ＤＲ３の１つがバスＡ　Ｂｕｓを介して転送さ れるべきデータ値の出所であることを示す時、信号ＲＯ・がゲー１−６１９を制 御して値をバスＡ　Ｂｕｓに供給するようにする。
ＲＡ　Ｍ　６１Ｇ中へ記憶すべきデータ値は、２個の１６ビツトバスＡ　Ｂｕｓ 及びＢ　Ｂｕｓを介してデータＲＡＭ回路２２８に供給される。１６ビツトの３ 状態のゲート６２４が、制御回路６１４によって与えられる信号ＡＩＮに応答し てバスＡ　Ｂｕｓからのデータ値或いは高インピーダンスの何れかをＲＡ　Ｍ　 ６１０のＩ１０バスに供給する。同様のゲート６２６が、制御回路６１４にょフ て与えられる信号ＢＩＮに応答してバスＢ　ＢＵＳからのデータ値或いは高イン ピーダンスを選択的にＲＡ　Ｍ　６１０のＩ１０バスに供給する。
ＲＡ　Ｍ　６１０のＩ１０バスに供給されたデータ値は、アドレスレジスタ６２ ０に保持されるアｌ（レス値によってアドレスされたデータセルに書込まれる。
制御回路６！４は書込可動化信号ＷＥを発生し、ＲＡＭ６１０はこの信号ＷＥに 応答して所定のメモリサイクル中にデータ値をアドレスされたセルに書込む。
データ値は、メモリサイクルの少なくとも一部中に信号ＷＥを論ＦＪＯの状態に 保持することによってＲＡＭ６１０のアドレスされたセルから読取ることが出来 る。ＲＡ　Ｍ　６１０から読取られた値は、バスＡ　ＢＵＳ及びＢＢＵＳの一方 或いは両方にそれぞれゲート６２８及び１５３［１を介して供給することが出来 るゆこれらのゲート６２８及び６３０は、ゲート６２４及び６２１ｉと同様であ り、それでれ制御回路６１４によりて与えられる信号ＡＯＵＴ及びＢＯＵＴに応 答して、ＲＡ　Ｍ　６１０によってそのＩ１０バスを介して与えられる出力値或 いは高インピーダンスをそれぞれバスＡ　Ｂｕｓ及びＢ　Ｂｕｓに供給する。
上述のようにデータＲＡＭ回路２２８が行う動作はマイクロコード制御語のフィ ールドＡ　ＳＲＣ，Ａ　Ｄ　ＳＴ、ＢＳＲＣ及びＢ　ＤＳＴｆ７）値によりて決 定される。下の表４には、これら４つのフィールドの種々のイ１に応じて行われ る動作が示されている。
２　”ＤＲ２”ＤＲ２ コ”ＤＲ３”ＤＲ３ ４”Ｄ　Ｒ２÷φ　１ＩＤＲ２４−÷ ５　”ＤＲ３÷◆　”Ｄ　Ｒ３◆＋ ６　’ＤＲ−２−”ＤＲ２−− ７”ＤＲ３−”ＤＲ３−− １６”Ｄ　ＲＯ”Ｄ　Ｒ０ ！？　”Ｄ　Ｒｌ　”Ｄ　Ｒ１ １８”ＤＲＯ◆◆　”ＤＲＯ条令 １９　”ＤＲＩ　÷＋　”ＤＲＩ　条令２０　”Ｄ　ＲＯ−−”Ｄ　ＲＯ−− ２１”ＤＲＩ−”ＤＲＩ’−− ２８ＤＲＯＤＲＯ ２９ＤＲＩ　ＤＲＩ ３０　ＤＲ，２ＤＲ２ コＩ　ＤＲ３ＤＲ３ Ｒ２Ｏ３能は、ビデオ信号プロセッサ２１０に対するマイクロコード制御＝６を 発生するのに使用されるアセンブラ言語のように符号化される。レジスタの記号 の前に付けられている＊印は、書込まれる値或いは読取られる値がレジスタに保 持される値によってアドレスされるＲＡＭセルへ転送される値或いはそのＲＡＭ セルから転送される値であることを示している。レジスタの記号の前に＊印がな い場合は、書込まれる値或いは読取られる値はその記号のレジスタに保持される ８ビツト値である。レジスタの記号の後に付けられた「＋＋」及び「−−」は、 それでれそのレジスタ中の値が、アドレスされたメモリセルがアクセスされた後 に増加或いは減少させられることを示している。
符号化された動作がＡ　ＳＲＣ或いはＢ　ＳＲＣの欄にある場合、その動作は読 取動作てあり、その出力値はそれぞれバスＡ　ＢＵＳ或いはＢＢυＳへとゲート される。符号化された動作がＡ　ＤＳＴ或いはＢ　ＤＳＴの欄にある場合、その 動作は書込動作であり、その入力値はそれぞれバスＡ　ＢＵＳ或いはＢＢυＳに よって与えられる。
第７Ａ図乃至第７Ｅ図は、マイクロコード制御語のフィールドＡ　ＳＲＣ，Ａ　 ＤＳＴ、Ｂ　ＳＲＣ及びＢＤＳＴに対応して制御回路６１４が与える種々の信号 を示すタイミング図である。第７Ａ図乃至第７Ｅ図のタイミング図には本願の他 のタイミング図と比較するためにマイクロコードＲＡＭ・シーケンシング回路２ ２６によって与えられるクロック信号ＣＫＡが示されている。
第７Ａ図には％８ビット値をバスＡ　ＢｕｓからレジスタＤＲＯに書込む要求（ 即ちＡ　ＤＳＴ−２８）に応答して制御回路６１４が与える種々の信号のタイミ ングが示されている。命令サイクル中の初期の所定時点で、レジスタＤＲＯに書 込まれるべき値ＶＡＬがバスＡ　Ｂｕｓに供給される。この命令サイクル中、制 御回路６１４は信号ＭＣＩを論理ｌに保持し、この信号に応答してマルチプレク サ６１６はバスＡＢυＳの８個のＬＳＢ位置によって運ばれる値をレジスタＤＲ Ｏ乃至ＤＲ３の入力ポートに供給する。バスＡ　ＢＵＳに供給された値が安定す ると、制御回路６１４はパルス信号Ｌ０を発生し、この信号Ｌ０に応答してレジ スタＤＲＯはその入力ポートに供給された値をロードする。レジスタＤＲ１，Ｄ Ｒ２及びＤＲ３をロードさせる指令も同様であり、パルス信号Ｌ　＊　、　Ｌ　 ＊及びＬ３のうちの１つが第７図Ａに示すパルス信号り、の代りに発生される。
第７Ｂ図には、レジスタＤＲＯに保持される値をバスＡＢυＳの８個のＬＳＢ位 置に転送する（即ちＡｓＲＣ−２ＪＩ）ために制御回路６１４が発生する信号の タイミングが示されている。命令サイクルが開始したすぐ後の所定時点で制御回 路６１４は信号ＭＣ２が０の値を持つように変える。この信号ＭＣ２に応答して マルチプレクサ６１８は、レジスタＤＲＯに保持される値をゲート６１９の入力 ポートに供給する。信号ＭＣ２を変えた後、制御回路６１４は信号ＲＯとして論 理ｌをゲート６１９に供給する。この信号ＲＯに応答してゲート６１９は、レジ スタＤＲＯに保持される値をバスＡ　Ｂｕｓの８個のＬＳＢ位置に供給し、０の 値をバスＡ　Ｂｕｓの８個のＭＳＢ位置に供給する。レジスタＤＲ１，ＤＲ２及 びＤＲ３中の値も同様の信号変更シーケンスを用いて読取ることが出に示す０の 代りにそれぞれ１．２及び３となる。
第７Ｃ図には、レジスタＤＲＯに保持されるアドレス値によってアドレスされる Ｒ　Ａ　Ｍ　６１０のメモリセルから値を読取る（即ちＡ　５ＲＣ−１６）のに 使用される信号のタイミングが示されている。この動作のため、制御回路６１４ はまず、信号ＭＣ２を０の値を持つように変え。
この信号ＭＣ２に応答してマルチプレクサ６１８はレジスタＤＲＯに保持される アドレス値をアドレスレジスタ６２０の入力ポートに供給する。この信号が安定 すると。
制御回路６１４はパルス信号Ｌ＾を発生し、これによフてアドレス値がアドレス レジスタ６２０中ヘロードされる。
アドレス値がＲＡ　Ｍ　６１０のアドレスデコート論理を通過するとアドレスさ れた値はＲＡ　Ｍ　６１０のＩ１０バス上に得られる０次に制御回路６１４は、 信号ＡＯＵＴの値を論理ｌに変えることによってこのアドレスされた値をバスＡ ＢυＳへとゲートする。レジスタＤＲＩによってアドレスされる値も、信号ＭＣ ２の値がＯの代りに１となること以外は同じ命令シーケンスを用いて読取ること が出来る。この実施例において、レジスタＤＲ２或いはＤＲ３によってアドレス されるＲ　Ａ　Ｍ　６１０中のデータは。
バスＢ　Ｂｕｓのみを介して読出すことも出来る。これらの信号を読取るための 信号のシーケンスは、第７Ｃ図のＭＣ２の値をそれぞれ２或いは３に変え、ゲー ト用信号ＡＯＵＴの代りに信号ＢＯＵＴを使用することによって得ることが出来 る。
第７Ｄ図には、データＲＡＭ回路２２８がバスＢ　ＢＵＳによって与えられる値 をレジスタＤＲＺ中に保持されるアドレス値を持つＲＡ　Ｍ　６１０のセルへ書 込む（即ち。
Ｂ　ＤＳＴ−２）ように制御する信号が示されている。
この動作における第１段階として、制御回路６１４は信号ＭＣ２の値を２に変え る。この信号ＭＣ２に応答してマルチプレクサ６１８は、レジスタＤＲＺ中に保 持されるアドレス値をアドレスレジスタ６２０の入力ポートに供給する。アドレ ス値が安定すると、制御回路６１４はパルス信号ＬＡを発生し、この信号Ｌ＾に 応答してアドレスレジスタ６２０は入力ポートに供給された値をロードする。Ｒ Ａ　Ｍ　６１０へ供給されたアドレス値が安定した後、制御回路６１４が信号Ｂ ＩＮを論理ｌの値に変え、この信号ＢＩＮに応答してゲート６２６はバスＢ　Ｂ ＵＳ上の値をＲＡＭ６１ＧのＩ１０バスへ供給する。安定期間後に制御回路６１ ４はパルス信号ＷＥを発生し、この信号ＷＥに応答してＲＡ　Ｍ　６１０はその Ｉ１０バス上のデータをそのアドレス入力ボートに供給されたアドレス値を持つ セルに書込む。レジスタＤＲ３中のアドレス値を使用してデータ値をバスＢ　Ｂ ｕｓからＲＡ　Ｍ　６１Ｇに書込むのに使用される信号は、信号ＭＣ２が２では なく３の値を持つこと以外は第７Ｄ図に示されるものと同じである。この実施例 では、バスＡ　ＢＵＳ上のデータを使用するメモリ書込動作はレジスタＤＲＯ及 びＤＲＩのみを使用してもよい。従って、これらの動作（Ａ　ＤＳＴ−２８或い は２９）に使用される信号を表わすとすると、第７Ｄ図は、３つの点即ち信号Ｂ 　Ｂｕｓが信号Ａ　ＢＵＳになり、信号ＭＣ２の値がそれぞれＯ或いはｌになり 、信号ＢＩＮが信号ＡＩＮになりて変えられることになる。
第７Ｅ図は、第７Ｄ図と同様の動作を表わすが、アドレス値がデータ値の記憶後 に増加させられる点で異なる。この動作は、フィールドＢ　ＤＳＴ中の値が４の 時に発動される。信号Ｂ　ＢＵＳ、ＭＣ２、ＬＡ、ＢＩＮ及びＷＥは、第７Ｄ図 に関して説明したものと同じである。更に、信号ＢＩＨの値を変えるとすぐに、 制御回路６１４は信号１／Ｄを論理ｌの値を持つように変える。この信号１／Ｄ に応答して増加／減少回路６２２は、アドレスレジスタ６２０に保持される値を 増加させてその結果得られた値をマルチプレクサ６１６の第２の入力ボートに供 給する。この値が安定すると、制御回路６１４はパルス信号ＭＣＩを発生し、こ れによフて増加したアドレス値はレジスタＤＲＯ乃至Ｄ　Ｒ２に供給される。信 号ＭＣＩが論理ｌの状態にある間、制御回路６１４はパルス信号Ｌ２を発生し、 これによって増加したアドレス値は１／ジスタＤＲ２にロートされる。
命令サイクルの間ずっと信号１／Ｄの値を論理０に保持することによって、第７ Ｅ図に示す信号を変えてア１くレス値を増加させる代りに減少させることが出来 る。レジスタＤＲＯ，ＤＲＩ及びＤＲ３を使用する書込動作用の信号は、第７Ｅ 図に基づいて、信号Ｂ　Ｂｕｓ、ＭＣ２及びＢＩＮを第７Ｄ図に関して上述した ように変えることによりて得ることか出来る。更に、読取・増加動作（Ａ　ＳＲ ，Ｃ＝１８及び１９とＢ　ＳＲＣ寓４及び５）と読取減少動作（Ａ　５ＲＣ−２ ０及び２１とＢ　５ＲＣ＝６及び７）に使用される信号は、第７Ｅ図から信号Ｍ ＣＩ。
１／Ｄ及びし、を適切に変えて第７Ｃ図に示される信号に付加えることにより得 られる。
この実施例において、第７Ａ図乃至第７Ｅ図に示されるパルス信号は、クロック 信号源２２５によってデータＲＡＭ回路２２８に与えられる２５　ＭＨｚの信号 ＣＬＫのパルスを選択的にゲートすることによって及びゲートされたクロックパ ルスを縦続接続されたゲート素子を介して遅延させることによって生成すること が出来る。クロック信号ＣＬＫがその制御信号を生成するのに使用されても、デ ータＲＡＭ回路２２８はクロック信号ＣＫＡ及びｃ　ｘ＜　ｌａに応答し、これ らのクロック信号がＰＡＵＳＥ或いはＨＡＬＴの指令によって凍結される時その 動作を停止する。
デジタル信号処理回路設計の当業者であれば、第６図、第７Ａ図乃至第７Ｅ図及 びこれに関連する説明から容易にデータＲＡＭ回路２？８に使用するに適した制 御回路６１４を作ることが出来る。
第１Ｂ図に関して上述したように、映像セグメン１〜は、前の映像からの対応す るセグメントの変形として符号化できる。相対的エンコーディングと呼ばれるこ の符号化の形には、２個のセグメント（例えば第１Ｂ図からのΔＸ及びΔＹ）に おける対応するビクセル位置相互間の水平及び垂直方向のオフセットを表わすパ ラメータが含まれている。上述したように、これらのオフセットの値は隣接する ビクセル相互間の距離の分数で表わすことが出来る。ビクセルオフセット値の分 数部分が０でない映像を適切にデコードするために、ビデオ信号プロセッサ２１ ０には前のフィールドにおけるセグメントのビクセルから疑似ビクセルを発生す る回路が含まれていることが望ましい、これらの疑似ビクセルは、分数で表わさ れるようにオフセットされたビクセルの値に近似した値を持つ、この実施例にお いて、疑似ビクセルはビクセル補間器２４Ｂによって生成される。
ビクセル補間器２４６は、垂直方向に補間されるビクセルに対応する中間値の対 を計算及び記憶するように構成されている。これらの中間値の対は次に補間器２ ４６に帰還され、補間器２４６は、連続する中間値に基づいて動作して水平方向 の補間を行い、水平及び垂直の両方向において補間されるビクセル値を生成する 。即ち、ビクセル補間器２４Ｂは、交互に垂直及び水平補間計算を行りて出力疑 似ビクセル値を生成する。
第８Ａ図には、ビクセル補間器２４６として使用するのに適した回路がブロック 図で示されている。第８Ａ図で、１６ビツトバスＡ　Ｂｕｓがレジスタ（ＲＥＧ ）８０２と８１２のそれぞれの入力ボートに結合されており、それぞれ例えばデ ータＲＡ　Ｍ　２２Ｂからのビクセルデータと例えばＡ　Ｌ　Ｕ　２４４からの 制御値とをビクセル補間器２４６に供給する。レジスタ８０２及び８１２は、そ れぞれマイクロコート制御語のＡ　ＤＳＴフィールドが５及び６の値を持つ時、 バスＡ　ＢＵＳからの値をロートする。マイクロコード制御語は、制御バスＭＣ Ｗを介してビクセル補間器２４６に供給される。レジスタ８１２は制御回路８１ ４に結合されており、この制御回路８１４は次に述べるようにビクセル補間器２ ４６の種々の構成部分に対する制御信号を発生する。
レジスタ８０２ヘロートされた１６ビツト値は、Ａ　ＤＳＴフィールドが５の値 を持つ時、ビクセル補間器２４６によって入力ビデオ信号の水平線上の連続する 位置を持つ２個の８ビツトピクセル値として解釈される。信号ＬＲ４及びＬＲ， に応答して、レジスタ８０２に保持される値はそれでれ１６ビツトレジスタ（Ｒ ＥＧ）８０４及び８０６に交互に転送される。ピクセル補間器２４６の正規動作 において、レジスタ８０２に供給される１つ置きの値は、入力ビデオ信号の連続 する線からの対応するサンプル対である０例えば、入力ビデオ信号のピクセルを 三角形で表わした第９Ａ図において、レジスタ８０２に供給される最初の値には ピクセルＳ０゜及びＳＯＩを表わす値が含まれることになり、その次にレジスタ ８０２に供給される値にはビデオ信号の次の線からの対応するピクセル値である ピクセルＳ、。及びＳ□、を表わす値が含まれることになる。
第９Ａ図乃至第９Ｃ図に関して次に述べるように、ピクセル補間器２４６は、レ ジスタ８０４及び８０６に記憶されたピクセル対を水平方向に隣接するピクセル 値から垂直方向に隣接するピクセル値に変換することが望ましい。
この目的のため、レジスタ８０４及び８０６の８個のＭＳＢ位置はそれでれレジ スタ（ＲＥＧ）８０８の８個のＭＳＢ位置及び８個のＬＳＢ位置に結合され、ま たレジスタ８０４及び８０６の８個のＬＳＢ位置はそれぞれレジスタ（ＲＥＧ） ８１０の８個のＭＳＢ位置及び８個のＬＳＢ位置に結合されている。レジスタ８ ０８及び８１０は、制御回路８１４によって与えられる信号ＸＦに応答してそれ デれの入力ポートに供給される値をロードする。上述の例で、レジスタ８０８及 び８１０では、それぞれ制御回路８１４がパルス信号ＸＦを発生した直後にビク セル値対Ｓ０゜とＳｌ。及びピクセル値対Ｓ。ｌとＳｌｌが収容される。
レジスタ８０８及び８１０によって与えられる１６ビツト値は、それぞれマルチ プレクサ（ＭＵＸ）８１１の異なる入力ポートに供給される。マルチプレクサ８ １１は、制御回路８１４によって与えられる信号ＭＶに応答して入力ポートのう ちの選択された１つに供給される１６ビツト値を通過させてマルチプレクサ（Ｍ ＵＸ）８１６及び８１８に送る。マルチプレクサ８１１の出力値の８個のＭＳＢ 位置は、マルチプレクサ８１６の１つの入力ポートに供給される。マルチプレク サ８１１の出力値の８個のＬＳＢ位置は、マルチプレクサ８１８の対応する入力 ポートに供給される。
マルチプレクサ８１６及び８１８は、制御回路８１４によって与えられる信号Ｍ Ｌに応答して、マルチプレクサ８１１によりて与えられる２個のピクセル値かそ れぞれマルチプレクサ（ＭＵＸ）８６１及び８６３によって与えられる２個の８ ビツトの垂直方向に補間されたピクセル値かの一方を通過させる。マルチプレク サ８１６及び８１８によって通過させられたピクセル値はそれぞれレジスタ（Ｒ ＥＧ）８２０及び８２２に供給される。レジスタ８２０及び８２２は、マイクロ コードＲＡＭ・シーケンシング回路２２６によって与えられるクロック信号ＣＫ 　Ａに応答して、それでれの入力ポートに供給された値をロードする０次に減算 器８２４がレジスタ８２２に保持されるピクセル値をレジスタ８２０に保持され るピクセル値から引く、減算器８２４によって得られたピクセル差の値は乗算器 回路８２５に供給される。
この実施例に使用される乗算器８２５は、プログラム可能なシフト及び加算型の 乗算器である。第８Ｂ図には、乗算器８２５として使用するのに適した回路が示 されている０乗算すべき値が２つのデータバスに供給される。このデータバスの 各々には直列に結合された３個のシック（Ｓ）ｌＩ　ＦＴ）・マルチプレクサ（ ＭＵＸ）対が含まれている。第１及び第２のデータバスの両方は９ビツト値を運 ぶ、減算器８２４によって与えられる８ビツト値は、シフタ８２６及び８４０と マルチプレクサ８２８及び８４２との供給される９ビツト値の８個のＭＳＢ位置 として供給される。この値のＬＳＢは０である。付加的な精度ビットが乗算器８ ２５で使用されて、シフト及び加算の乗算技術の為に生じる可能性のある切捨て 誤差が軽減される。
第１のデータバスに含まれるシフタ８２６は、減算器８２４によって与えられる ピクセル差の値を受取り、この値のビットシフトされたものをマルチプレクサ８ ２８の１つの入力ポートに供給する。マルチプレクサ８２８の他方の入力ポート は、減算器８２４の出力ボートに直接結合されている。シック８２６、及び乗算 器８２５の他のシックの各々は、９ビツト入力値の８個のＭＳＢ位置を９ビツト 出力値の８個のＬＳＢ位置として供給する。論理０の値がその出力値のＭＳＢ位 置に挿入される。デジタル信号処理回路設計の当業者であればこの種のシフトが ２で割る割算に等しいものであることが判るであろう、マルチプレクサ８２８は 制御回路８１４によりて与えられる信号ＭＡＩに応答して出力ボートにシフトさ れた値或いはシフトされていな値を与える。マルチプレクサ８２８の出力ボート は、シフタ８３０の入力ボートとマルチプレクサ８３２の一方の入力ポートとに 結合されている。シフタ８３０及びマルチプレクサ８３２は、シフタ８２６及び マルチプレクサ８２８と同様に構成されている。マルチプレクサ８３２は、制御 信号ＭＡ、に応答してマルチプレクサ８２８の出力値或いはこの出力値のビット シフト分の何れかを選択的に供給する。マルチプレクサ８３２は、出力値をこれ に結合されたシフタ８３４とマルチプレクサ８３６とに供給する。これらのシフ タ８３４及びマルチプレクサ８３６は、シフタ８３０及びマルチプレクサ８３２ と同様に構成されている。マルチプレクサ８３６は、制御回路８１４によつて与 えられる信号ＭＡ３によって制御される。
第２のデータバスには、３個のシフタ奉マルチプレクサ対８４０と８４２　、８ ４４と８４６及び８４８と８５０が含まれており、各対は第１のデータバスのシ ック・マルチプレクサ対と同様に構成されている。マルチプレクサ８４２゜８４ ６及び８５０はそれでれ信号ＭＢ、、ＭＢｆｉ及びＭＢ３によって制御される。
マルチプレクサ８５０により与えられる出力値は選択的２の補数回路（ＳＥＬ　 ２’　Ｓ　ＣＯＭＰ）８５２に供給される。この回路８５２は、制御回路８１４ によって与えられる信号ＣＰに応答して入力値或いはその入力値の２の補数の何 れかをレジスタ（ＲＥＧ）８５４の入力ポートに供給する。第１のデータバスの マルチプレクサ８コロによヮて与えられる出力値は、レジスタ（ＲＥＧ）８３１ １の入力ボートに直接供給される。レジスタ８３８及び８５４の両方は、マイク ロコートＲＡＭ・シーケンシング回路２２５によって与えられるクロック信号Ｃ Ｋ　ａに応答してそれぞれの入力ボートに供給された値をロードする。レジスタ ８３８及び８５４にようて与えられる出力値はそれぞれ加算器８５５の異なる入 力ボートに供給される。この加算器８５６によって与えられる値が乗算器８２５ の出力値となる。
乗算器８２５は、信号ＭＡ＋　、ＭＡｓ　、ＭＡｓ　、ＭＢ＋、ＭＢ、及びＭ　 Ｂ　３の値が制御されることによって、８分のｌかう１までの８分の１ごとの値 を持つ縮小率（ｓｃａｌｅｆａｃｔｏｒ）で減算器８２４によりて与えられる値 を乗算する０表５は縮小した出力値を得るのに必要な種々の制御信号の値の一覧 表である０表５において、ＭＡ信号或いはＭＢ信号の１つが０の制御値を持つ時 、対応するマルチプレクサはそれに応答してシフトされていない値を通過させ、 ｌの制御値を持つ時、対応するマルチプレクサはそれに応答してシフトされた値 を通過させる。信号ＣＰの値が１の時、選択的２の補数回路８５２はこれに応答 して入力ボートに供給された値の補数をとる。
Ｍ　Ａ　、Ｍ　Ａ　＊　Ｍ　Ａ　ｓ　Ｍ　Ｂ　ｔ　Ｍ　Ｂ　＊　Ｍ　Ｂ　３　Ｃ Ｐ　縮小率信号ＭＡ、、ＭＡオ、ＭＡｓ　、ＭＢｍ　、ＭＢｍ　、ＭＢ３及びＣ Ｐの値は、制御回路８１４がレジスタ８１２によって与えられる制御値に応答し て発生する。
加算器８５６によって与えられる縮小されたビクセル差値は、レジスタ（ＲＥＧ ）８５７によって与えられるビクセル値に加えられる。レジスタ８５７に保持さ れるビクセル値は、マイクロコートＲＡＭ・シーケンシング回路２２６によって 与えられるクロック信号ＣＫ、に同期してレジスタ８ｚ２からロードされる。減 算器８２４、乗算器８２５、加算器８５６及び加算器８５８によって行われる作 用は次の等式（２）によって表わすことが出来る。
ＦＬ−５Ｆ大（Ａ−Ｂ）＋Ｂ　（２） ここで、Ａ及びＢはそれぞれレジスタ８２０及び８２２に保持されるビクセル値 、ＳＦは１例えばＡ　Ｌ　Ｕ　２４４によヮて制御値におけるフィールドとして 与えられ且つレジスタ８１２に保持される縮小率の値、この縮小率ＳＦはＭＡ、 ＭＢ及びＣＰの信号を介して乗算器８２５に供給される。Ｒは加算器８５８によ って与えられる債である０式（２）を代数的に操作すると、従来型の線形補間動 作を表わす式（３）が得られる。
Ｒ−ＳＦＩＡ＋　（１−５Ｆ）　ス　Ｂ　（コ）従つて、減算器８２４、乗算器 ８２５、加算器８５６及び加算器８５８の組合せは線形補間器となる。
加算器８５８によって与えられる値は、レジスタ（ＲＥＧ）８６０及び８６２の それぞれの入カポ−１−と、マルチプレクサ８６１及び８６３のそれぞれの第１ の入力ボートに供給される。マルチプレクサ８６１及び８６３の第２の入力ボー トは、それぞれレジスタ８６０及び８６２の出力ポートに結合されている。レジ スタ８６０及び８５２は、入力ボートに供給された値をそれぞれクロック信号φ ２及びφｌが負方向に移行すると同時にロードする。マルチプレクサ８５１及び ８６３は、それぞれクロック信号φ２及びφ１が論理ｌの値を持つ時、加算器８ ５８によって与えられる値を通過させてマルチプレクサ８１６及び８１８に供給 し、クロック信号φ２及びφｌが論理ｌの値を持たない時、レジスタ８６０及び ８６２に保持される値を通過させる。レジスタ８６０及び８６２とマルチプレク サ１３６１及び８６３のこの構成によりて、加算器８５８によって与えられる値 をレジスタ８６０及び８２０の両方に或いはレジスタ８６２及び８２２の両方に 同時にロードできる。これが可能であることの重要性を後で第９Ｃ図を参照しつ つ説明する。
加算器８５８によって与えられるビクセル値は更に１６ビツトレジスタ（ＲＥＧ ）８６４の８個のＭＳＢ位置と８個のＬＳＢ位置の両方に供給される。１／ジス タ８６４の８個のＭＳＢ位置は制御回路８１４によって与えられる信号ＬＯ１に 同期してロードされ、　Ｉ／ジスタ８６４の８個のＬＳＢ位置は制御回路８１４ によって与えられる信号ＬＯ，に同期してロードされる。レジスタ８６４に保持 されるビクセル値は、制御回路８１４によって与えられる信号ＸＯに応答してレ ジスタ（ＲＥＧ）８６６に転送される０次にこれらのビクセル値は、バスＭＣＷ を介してレジスタ８６６に供給されるマイクロコード制御語Ａ　ＳＲＣフィール ドによって制御されてレジスタ８６６からバスＡ　ＢＵＳに供給される。
正規動作モードにおいて、ビデオ信号プロセッサ２１０の構成部分としてビクセ ル補間器２４６は、電流映像に対するビクセル値を発生する１つの段階として前 の映像のビクセル値から補間された疑似ビクセル値を発生する。
第９Ａ図乃至第９Ｃ図はビクセル補間器２４６の動作を示している。
第９Ａ図において、三角形点Ｓ０゜乃至Ｓ。？及びＳ、。乃至ＳＩ、は、入力Ｆ ＩＦＯ２３２及びデータバス２４２を介してＶＲＡＭ２１６中のビット・マツプ から与えられる前の映像の２本の連続する線からの対応するビクセル値を表して いる０円形点１０゜乃至Ｎｏ？は、補間された疑似ビクセル値を表わしている。
第９Ａ図に示されるように、補間された疑似ビクセル値は、前の映像のビクセル に対して水平方向にビクセル相互間隔の４分の１また垂直方向にピクセル相互間 隔の８分の５だけオフセットされている。
第９Ｂ図は、ピクセル補間器２４６がどのようにバスＡＢＵＳに供給されたデー タ値によって制御されて疑似ピクセル値！。。乃至ｌ。ユな発生するかを示して いる。第９Ｂ図で１期間Ｔ０乃至Ｔｏはビデオ信号プロセッサ２１０の１７の連 続する命令サイクルを表わしている。命令サイクルＴｏ中、マイクロコート制御 語のフィールドＡ　ＤＳＴは４の値を持ち、これによってピクセル補間器２４６ は例えばバスＡＢυＳを介してＡ　Ｌ　Ｕ　２４４から供給される１６ビツト制 御値をロードする。ピクセル補間器２４６は、この１６ビツト制御値の８個のＭ ＳＢ位置に制御されて同相モードて動作する。このモードにおいて、入力ピクセ ル値及び対応する出力ピクセル値は共にＶＲＡ　Ｍ　２１６中の偶数のアドレス を持つ、ピクセル補間器２４６はもう一方のモードである離相モードで動作する ことが出来る。この離相モードにおいて、入力ビクセルアドレス値は奇数個であ り、出力ビクセルアドレスは偶数個ある０期間Ｔ０においてピクセル補間器２４ ６に供給される制御値は、更にビット０〜３及び４〜７にそれぞれ値５及び２を 持つ、値２は水平方向のオフセット或いは縮小率２７８即ち１／４に相当し、値 ５は垂直方向の５／８のオフセットに相当する。この実施例では、値５及び２は 、第１Ｂ図に示されるもののような相対的コードレコードの値ΔＸ及びΔＹの分 数部分から得られる。
命令サイクルＴ、及びＴ２中、マイクロコード制０４語Ａ　ＤＳＴフィールドが ５の値を持ち、それぞれピクセル値対Ｓ０゜、Ｓｏ、及び５ＩＯ１Ｓｔｔがピク セル補間器２４６のレジスタ８０２へ供給される。命令サイクルＴ３の間。
ピクセル補間器２４６に関してバスＡＢＵＳ上には作業がない、命令サイクルＴ ４中、補間されたピクセル値の無効対（Ｘ、Ｘ）がピクセル補間器２４６の出力 ボートに得られる。これらの値は、ビデオ信号プロセッサ２１０によって無視さ れる。
命令サイクルＴ、及びＴ、中、それでれピクセル対Ｓ　Ｏ＊＋　Ｓ　Ｏ２及び５ ＩｆｉｌＳ１３がピクセル補間器２４６のレジスタ８０２へ供給される。命令サ イクルエフ中、ビクセル補間器２４６に対してバスＡ　Ｂｕｓ上には作業がない 。
命令サイクルＴ８中、補閲されたピクセル値の第２の無効対がピクセル補間器２ ４６の出力ボートに得られる。これらの値は無視される。命令サイクルＴ、及び Ｔ１゜中、それぞれピクセル値対Ｓ、、、Ｓ、、及び５１４１ＳＩＳがピクセル 補間器２４６のレジスタ８０２に供給される。命令サイクルＴ、中、ピクセル補 間器２４６に関するバスＡ　Ｂｕｓ上の作業はない、命令サイクルＴ、中、マイ クロコード制御語のＡ　ＳＲＣフィールドは５の値を持ち、これによってピクセ ル補間器２４６は、補間されたピクセル値■。。及び１０１を表わす１６ビツト 値をバスＡ　Ｂｕｓに供給する。
命令サイクルＴ１３乃至Ｔ０は命令サイクルＴ、乃至Ｔ１２と同様で、ピクセル 補間器２４６に供給されるとクセル値及びピクセル補間器２４６によって与えら れるとクセル値が異なるだけである。一般に、マイクロコードシーケンサ２２６ は、所望の補間された疑似ピクセル値すべてを生成するのに必要な多数の期間と 異なる入出力ピクセル値とを使用して命令サイクルＴ、乃至Ｔｌｔ中の動作をこ の実施例に使用される補間器２４６は高度にパイブラへ イン構成された装置である。パイプライン遅延は、　１１命令サイクル即ちＴ、 において最初の入力値が供給されてからＴＩ２において最初の有効出力値を与え るまでの間の遅延である。
第９Ｃ図は信号タイミング図であり、第９Ｂ図に示した例の制御回路８１４によ って生成される種々の信号のタイミングを示している。信号ＣＫＡ及びＣＫ、は 、１つの命令サイクル期間中に実質的に等しい期間を持つ離相クロック信号であ る。クロック信号ＣＫＡ及びＣに３は、マイクロコードＲＡＭ・シーケンシング 回路２２６によりてピクセル補間器２４６に供給される。
第８図に示されるピクセル補間器回路２４６に使用されるレジスタすべては、立 下がり端でトリガされる型式である。即ち、これらのレジスタすべては、その入 力ボートに供給された値をそのクロック信号或いはロード信号が負方向に移行す ると同時にロードするように制御される。第８図におけるレジスタは、クロック 信号ＣＫＡ或いはクロック信号ＣＫ、の何れかに同期する。
第９Ｂ図および第９Ｃ図を参照する。ピクセル補間器に対する制御値は信号Ｃに 、の負方向変化と一致した命令サイクルＴ０の期間中レジスタ８１２にロードさ れる。
この値は命令サイクルＴ０の終りまでに制御回路８１４中で安定化し、各信号Ｍ ＡＬ、ＭＡ２、ＭＡ３．ＭＢＩ、ＭＢ２、ＭＢ３、およびｃｐに対する値１．Ｏ ，Ｏ１１，１％　ｌ、および０を供給するように回路８１４の動作を設定する。
これらの値は５／８の縮小率に相当し、この縮小率はこの実施例では垂直に配列 された対をなすピクセル値相互間を補間するために使用される。
ピクセル値の第１の対Ｓ０゜とＳＯＩは信号ＣＫＡの負方向変化と一致する命令 サイクルＴＩの期間中にレジスタ８０２にロードされる。これらのピクセル値は 信号ＬＲ。
の負方向端と一致する命令サイクルＴ、の終了端でレジスタ８０６に転送される 。
ピクセル値の第２のＳ、。とＳｌｌは命令サイクルＴ２の期間中に生ずるクロッ ク信号ＣＫＡの負方向変化と一致してレジスタ８０２にロードされる。これらの ピクセル値は命令サイクルＴ２の終了時に生ずる信号ＬＲ，の負方向変化しと一 致してレジスタ８０４に転送される。
命令サイクルＴ、の期間中にレジスタ８０４および８０６の８個のＭＳＢ位置に 保持されたピクセル値はレジスタ８０８の各８個のＭＳＢと８個のＬＳＢ位置に 転送され、レジスタ８０４および８０６の８個のＬＳＢ位置に保持されたビクセ ル値はレジスタ８１０の各８個のＭＳＢと８個のＬＳＢ位置に転送される。この 転送は信号ＸＦの負方向変化と一致して行なわれる。この転送によフて、各レジ スタ８０４および８０６中の水平方向に配列されたビクセル値Ｓ　ＯＯｈ　Ｓ　 ＯＸおよび５ＩＯ１Ｓ１１をそれぞれレジスタ８０８．８１０中で垂直方向に配 列されたビクセル値ＳＯＩ、ＳｌｌおよびＳＯＯ＋　Ｓ　１０に変換する効果が 得られる。
サイクルＴ４の期間中、制御回路８１４は信号ＭＡＮ乃至ＭＡ３、ＭＢＩ、乃至 ＭＢ３．およびｃｐ？：％５／８の縮小率と一致した値をもつように変更する。
制御回路８１４は、さらに信号ＭＶとして論理ｌの値を発生し、信号ＭＬとして 論理０の値を発生して、信号ＭＶによって制御されるマルチブ１／クサ８１１、 信号ＭＬによって制御されるマルチプレクサ８１６および８１８を、レジスタ８ １０に保持された２個のビクセル値をレジスタ８２０　、８２２の各入力ボート に結合するようにする。信号ＣＫＡの負方向端に一致して、命令サイクルＴ４の 期間中、ビクセル値Ｓ０゜はレジスタ８２２にロードされ、ビクセル値Ｓ１゜は レジスタ８２０にロードされる。命令サイクルＴ４の残りの期間中は、レジスタ ８２Ｇおよび８２２に保持された値は、前述のように減算器８２４およびマルチ プライヤ８２５の第１および第２のデータバスを経由して伝播する。マルチプレ クサ８３６および選択的２の補数器８５２によフて供給される縮小（スケール） されたビクセル差値は、命令サイクルＴ４の終了時に生ずる信号ＣＫ、の負方向 端と一致して各レジスタ８３８　、８５４にロートされる。これと同時にレジス タ８２２からのビクセル値Ｓ０゜は１／ジスタ８５７にロートされる。
命令サイクルＴ、において、１／ジスタ８３８および８５４に保持されたビクセ ル差分値は加算器８５６によりて加算される。得られた和は加算器８５８におい てレジスタ８５７から供給されるビクセル値Ｓ。０と加算される。ビクセル値Ｓ ＩＯの５ノ８倍とビクセル値Ｓ０゜の３ノ８倍との和を表わす加算器８５８によ って与えられた和は信号φ嶌の負方向端と同期してレジスタ８６２に記憶される 。
また、命令サイクルＴ、の期間中、バスＡ　Ｂｕｓを経て供給されるビクセル値 Ｓｏ鵞とＳ。３は１／ジスタ８０２にロードされ１次いで信号ＬＲ，の負方向変 化と同期してレジスタ８０６に転送される。命令サイクルＴ８の期間中、ビクセ ル値５ｉｌｌおよびＳ１３はバスＡ　Ｂｕｓに供給され、レジスタ８０２にロー ドされ、次いで信号ＬＲ，の負方向変化と同期してレジスタ８０４に転送される 。
命令サイクルＴ、の中間において、１／ジスタ８０８に保持されたビクセル値Ｓ 。ｉおよびＳｌｌはマルチブ１／クサ８１１　、８１６および８１８を経て各レ ジスタ８２２　、８２９に供給されて、信号ＣＫＡの負方向端に応答１ノてこれ らの各レジスタにロードされる。これらのビクセル値は命令サイクルＴ６の残り の期間中と命令サイクルＴ７の第１の半部の期間中に減算器８２４、マルチプラ イヤ８２５．レジスタ８５７および加算器８５８を通って伝播される。
命令サイクルＴ、の第１の半部の期間中、各レジスタ８０６　、８０４に保持さ れた水平に配列されたビクセル値Ｓ　０１　Ｓ　０３およびＳｌｚ＊Ｓｌｓは垂 直に配列されたビクセル値Ｓ。よ＋’ＳＩｍ　およびＳ。３、Ｓ１３に変換され て、命令サイクルＴ７の中間点で生ずる信号ＸＦの負方向変化と同期して各レジ スタ８１０　、８０８に記憶されるゆ命令サイクルＴ、の期間中に加算器８５８ によりて供給された垂直に補間されたビクセル値（Ｓｏ＋、、Ｓ　１１）はレジ スタ８６０にロードされ、さらにマルチプレクサ８５１および８１Ｂを経由して 、命令サイクルＴ７の中間点で生ずる信号ＣＫＡの負方向端に同期してレジスタ ８２０にロードされる。信号ＭＬは、マルチプレクサ８６１から供給された値を レジスタ８２０に通過させるようにマルチプレクサ６１６を動作させ、またマル チプレクサ８６３によって供給された垂直に補間されたビクセル値（ＳＯｏ、Ｓ 　＋ｏ）をレジスタ８２２に供給するようにマルチプレクサ８１８を動作させる 。このビクセル値は命令サイクルＴ、の中間点で生ずるクロック信号ＣＫＡの負 方向変化と同期してレジスタ８２２にロートされ、信号ＭＡＩ乃至ＭＡ３．ＭＢ ｌ乃至ＭＢ３および信号ｃｐは、１．０．０．１、ｌ。
０および１の６偵をもつように変化させられる。これらの値は縮小率１／４に相 当する。命令サイクルＴ、の第２の半部の期間中および命令サイクルＴ６の第１ の半部の期間中、減算９８２４．マルチプライヤ８２５および加算器８５８は、 この垂直補間されたビクセル値の対からビクセル値を水平補間してピクセル値工 。０を生成する。この値工０゜は、命令サイクルＴ、の中間点で発生するＬ　Ｏ 。
の負方向端と一致してレジスタ８６４の８個のＬＳＢ位置に記憶される。
また、命令サイクルＴａの期間中にレジスタ８１０に保持されたビクセル値Ｓ。
２、ＳＩＲの対はマルチプレクサ８１１　、８１６および８１８を経て各レジス タ８２２　、８２０に転送される。これらのビクセル値は命令サイクルＴ６の中 間点て生ずる信号ＣＫＡの負方向変化と同期してレジスタ８２２および８２０に 転送される。命令サイクルＴ８の残りの期間および命令サイクルＴ９の第１の半 部の期間中に、減算器８２４、マルチプライヤ８２５および加算器８５８は対を なすビクセル値Ｓ。２．５ｌ１１から垂直補間されたビクセル値を計算する。こ の補間されたビクセル値は、命令サイクルＴ−の中間点で生ずる信号φ、および ＣＫ＾各負力負方向変化期してレジスタ８６２および８２２にロードされる。命 令サイクルＴ、の残りの期間および命令サイクルＴ、。の第１の半部の期間中に 、水平補間されたビクセル値Ｉ。Ｉは、マルチプレクサ８６１および８６３によ って供給された垂直補間されたビクセル値から発生される。信号ＭＡＮ乃至ＭＡ ３．ＭＢＩ、乃至ＭＢ３．およびＣＰは、命令サイクルＴ、の期間中に各々０１ Ｏ１０，１，１，Ｏおよびｌの値をもつようにセットされる。これらの値は縮小 率３／４に相当する。ビクセル値１０１は、命令サイクルＴ、。の中間点で生ず る信号Ｌ　Ｏ１の負方向変化と同期してレジスタ８６４の８個のＭＳＢ位置に記 憶される。ビクセル対■。。＋、ＩＯＡは、信号ＸＯの負方向変化と同期して命 令サイクルＴ１ｏの終了時にレジスタ８６４からレジスタ８６６に転送される。
また、命令サイクルＴ、。の中間点において、レジスタ８０８に保持されたビク セル値Ｓ。３およびＳＩ！は、信号ＣＫ＾の負方向端と同期して各レジスタ８２ ２および８２０にロードされる。命令サイクルＴ、。の残りの期間および命令サ イクルＴｌｌの第１の半部の期間中、垂直補間されたピクセル値がピクセル値Ｓ 。３およびＳ＋３から生成される。このピクセル値は、命令サイクルＴｌｌの中 間点で発生する各信号φ２およびＣに、の負方向変化と同期してレジスタ８６０ Ｓよび８２０に記憶される。
命令サイクルＴ、およびＴ、。の期間中、各ビクセルＳ　０４１　Ｓ　ｏｓ＋お よび５１４、Ｓ、は各レジスタ８０６　、８０４にロードされる。命令サイクル Ｔ１ｍの中間点で、これらのピクセル値は垂直配列されたピクセル対Ｓ。４、Ｓ Ｉ４、およびＳ。５．Ｓ、に配列され、これらは各レジスタ８１０．８０８に記 憶される。
命令サイクルＴｌｌの第２の半部と命令サイクル”ｌｆｔの第１の半部の期間中 に、減算器８２４、マルチプライヤ８２５および加算器８５８はピクセル値■。
２を計算し、該ピクセル値Ｉ。２は命令サイクルＴ、の中間点で生ずる信号ＬＯ Ｇの負方向変化と同期してレジスタ８６４の８個の位置に記憶される。また、命 令サイクルＴ１．の中間点において、ピクセル対Ｉ０゜＋Ｉｏｔはレジスタ８６ ６からバスＡＢυＳに供給される。
命令サイクルＴＩ＊およびＴｔ３の期間中、垂直補間されたピクセル値はピクセ ル対Ｓ　０４＊　Ｓ　１４に対して生成される。この補間されたピクセル値は、 命令サイクルＴ１３の中間点で生ずる信号φまおよびＣＫＡの各負方向変化と同 期してレジスタ８６０および８２０にロードされる。命令サイクルＴ、およびＴ １４の期間中に、ピクセル値Ｉ。３は３／４の縮小率を使用して発生される。こ のピクセル値は命令サイクルＴ　１４の中間点においてレジスタ８６４の８個の ＭＳＢ位置に記憶される。命令サイクルＴＩ４の終了時に、ピクセル対ｌ。＊ｎ １０３はレジスタ８６４からレジスタ８６６に転送される。このピクセル対は命 令サイクルＴ、。の期間中にバスＡ　Ｂｕｓに供給される。
ビクセル補間器２４６を駆動する信号は４つの命令サイクル毎にくり返す０例え ば、命令サイクルＴ、３乃至Ｔ、。
に対する信号は命令サイクルＴ、乃至Ｔ、２に対する命令と同じである。この信 号くり返しのシーケンスは所望の数の疑似ビクセル値を生成するのに必要な回数 をくり返される。
水平補間されるべき１対のピクセル値の第１の垂直補間されたピクセル値はレジ スタ８２０　、８２２を交互に占有する。その結果、加算器８５８において縮小 された垂直補間差値に加算される垂直補間された値は、連続する水平補間値を発 生するために合成される垂直補間された値の連続する対の第１および第２の垂直 補間値間て交番する。水平補間の計算のためにこの交番を適合させるために、制 御回路８１４は信号ＭＡＬ乃至ＭＡ３、ＭＢＩ乃至ＭＢ３．およびＣＰに対して 縮小率Ｓ　Ｆ　Ｎおよび（１−５Ｆ工）に対応する値を交互に供給する。ここで 、ＳＦ□は水平補間縮小率である。この例では、１対の第１のピクセル値がレジ スタ８２２にあるときは、ｌ／４の水平補間率は正しい疑似ビクセル出力値を生 成する。しかしながら、１対の第１のピクセル値がレジスタ８２０にあるときは 、水平補間率は３／４に変化させられて正しい疑似ビクセル出力値を発生する。
上述の説明では、命令サイクルＴ０の期間中にビクセル補間器２４６に供給され る制御値は補間器を同相モードで動作するように設定する。第９Ｄ図および９Ｂ 図は隣相モートのビクセル補間器の動作を説明するものである。上述のように、 隣相モートは、入力ビクセル対のアドレスがＶ　ＲＡ　Ｍ　２１６中の１６ピツ ト値のアドレスと一致しないときにビクセル補間器２４６に対して選ばれる。こ の状態は、対をなす入力ビクセル値がＶＲＡＭ語の境界を横切って分割されると きに生ずる。第９Ｅ図はこの状態を示している。
ビクセル補間器２４６の同相モードと隣相モードにおける動作の基本的な相違が 第９Ｅ図と第９Ｆ図に示されている。第９Ｅ図に示すように、ピクセル値Ｉ０゜ および！。、は、その同相モードに示すように命令サイクルＴｔｍの期間中より もむしろ命令サイクルＴ４の期間中に出力レジスタ８６６において得られる。こ の動作の変更は、第９Ｆ図に示すように、＠号ＬＯ０とＬＯ，とを切換え。
信号ｘＯを信号ＣＫＡの２周期だけ遅延させることによりて達成される。
ビクセル補間器２４６はビデオ映像に対する空間的補間ビクセル使用装置として 説明されているが、このビクセル補間器２４６はさらに一般的には、水平方向、 垂直方向のいずれかにおけるピクセル値を平均するためにも使用することができ る。この機部は各種の濾波演算方式において有用である０例えば、第９Ａ図のピ クセル値がＳＯＯ＋　ｓｏｗ、５ＯＯ１３０１；Ｓｏｌ、Ｓｏｗ、ＳＯＩ、Ｓｏ ｗ等のシーケンスでビクセル補間器２４６に供給されると、補間器によって与え られる出力値は、水平方向にのみ補間あるいは平均されるビクセルを表わす。
上述の説明および第８Ａ図、第８Ｂ図、第９Ａ図乃至第９Ｆ図を見れば、デジタ ルビデオ信号処理回路設計の技術分野の技術者にとっては、ビクセル補間器２４ ６として使用するのに適した回路を設計し、製造することは容易である。
Ｖ　ＲＡ　Ｍ　２１６に保持されたピクセル値およびデータは、統計的デコーダ ２３０．入力ＦＩＦＯ２３２および２３４、出力ＦＩＦＯ２３６を経てビデオ信 号処理器２１０によってアクセスされる。これらの装置を使用してＶ　ＲＡ　Ｍ 　２１６に関して実行されるすべてのデータの読出しおよびデー夕書込み動作は Ｖ　Ｒ，ＡＭ制御ユニッ１〜２３８によって調整される。統計的デコーダおよび 各ＦＩＦＯは関連するＶＲＡＭアドレスおよび制御値をもっている。マイクロコ ード・シーケンサ２２６はＦｉＦＯのパラメータを初期化し、その抜力ＦＩＦＯ は自動的に動作を開始する。ビデオ信号プロセッサ２１０から見ると、３個の入 力命令と１個の出力命令とが存在する。これらの３個の入力命令は統計的デコー ダ２３０、入力ＦＩＦＯ！３２あるいは入力ＦＩＦＯ２３４からビクセル値を受 取ることであり、出力命令は出力ＦＩＦＯ２３６にビクセル値を送ることである 。
これらの装置はそれぞれＶ　ＲＡ　Ｍ　２１６へ、あるいはＶＲＡ　Ｍ　２１５ かも３２ビツト語用のメモリアクセス要求を発生し、また、８あるいは１６ビツ トビクセル値とＶＲＡＭ２１６に記憶された３２ビツト語との間の変換、あるい は統計的にコード化されたデータをビクセル値に変換するために必要なバッキン グ（Ｐａｅｋｉｎｇ）あるいはアンバッキング（Ｕｎｐａｃｋｉｎｇ）を行なう 。
統計的デコーダ２３０はＶ　ＲＡ　Ｍ　２１６に保持された可変長コード化デー タを１６ビツト２進僅に変換し、該１６ビツト２進値はマイクロコード制御語の Ｂ　ＳＲＣフィールド中の１４の値に応答してバスＢＢυＳに供給される。
第１０Ａ図は統計的デコーダ２３０として使用するのに適した回路のブロック図 を示す。
第ｉ　３Ａ図を参照して以下に説明するように、統計的デコーダ２３０に対する ＶＲＡＭ２１Ｂをアクセスするために使用されるアドレス値は、例えば、データ ＲＡ　Ｍ　２２８から２段階でＶＲＡＭ制御ユニット２３８にロートされる。
第１段階で、２２ビツトのアドレス値の８個のＭＳＢ位置を表わす値は、マイク ロコード制御語Ｂ　ＤＳＴフィールドが３１の値をもっている間にバスＢ　Ｂｕ ｓに供給される０次に、アドレス値の１４個のＬＳＢ位置は、ＢＤＳＴフィール ドが３０の値をもっている間にバスＢ　ＢＵＳに供給された値の１４ｍのＭＳＢ 位置からロートされる。マイクロコード制御語のＢ　ＤＳＴフィールド中の３０ の値は、統計的デコーダ２コ０をリセットし、統計的デコーディング動作を初期 化するように制御回路１０１８を動作させる。
命令の代表的なシーケンスは次のように進行する。２つの連続する命令サイクル の期間中、アドレス値の８個のＭＳＢおよび１４個のＬＳＢはそれぞれＶＲＡＭ 制御ユニット２３８中の１対のレジスタにロードされる。アドレス値の１４個の ＬＳＢがロートされる同じ命令サイクル中に、統計的デコーダ２３０はリセット され、動作を開始する。
リセット動作は、フリップ・フロップ１０１７に対する信号ＲＶとして論理１の 値を供給する制御回路１０１８によって行なわれ、出力レジスタ１０１６に保持 された８ピッＩ−値を無効なものとしてマークする。同時に、制御回路１０３Ｂ はパルス信号Ｒ，ＤＲを発生して、これをフリップ・フロップ１０２２のセラ１ −入力端子Ｓに供給する。この動作によりてフリップ・フロップ１０２２の出力 信号ＳＤＲを論理ｌの値に変化させる。信号ＳＤＲはバスＲ／Ｓを経てＶＲＡＭ 制御ユニット２３８に供給されて、ＶＲＡＭ２１Ｓ中のアドレスされた位置にお ける読出し動作を要求する。フリップ・フロップ１０２２の出力信号ＳＤＲは制 御回路１０１８にも供給されて、データがｖ　托Ａ　Ｍ　２１Ｂから要求されて いることを指示する。
ＶＲＡＭ制御ユニット２３８が要求された読出し動作を処理し、Ｖ　ＲＡ　Ｍ　 ２１６が要求された３２ビツト値をバスＤＢＵＳに供給すると、　Ｖ　ＲＡ　Ｍ 　！ｔｉｌ］’ａ：Ｌニット２３８はバスＲ／Ｓを経て供給されるパルス状スト ロボ信号ＳＯＳを発生する。この信号はレジスタ１０１０を、バスＤ　ＢＵＳか らの３２ビツト値をロードするように動作させる。信号ＳＤＳはまたフリップ・ フロップ１０２２のリセット入力端子Ｒにも供給されて、３２ビツトデータ値が レジスタ１０１０にロードされたとき、信号ＳＤＲの状態を論理０に変化させる 。、ＳＤＳが論理Ｏになって信号ＣＫの１周期の１／２の期間後、制御回路１０ １８は信号ＳＲＬを発生し、レジスタ１０１０からの３２ビツト値をシフトレジ スタ１０１２に供給し、カウンタ１０２０に保持された値を０にリセットする。
統計的デコーダ２３０は、常にＶＲＡＭ２１６から読出された３２ビツト値のＬ ＳＢと共にそのデコーディング動作を開始する。以下に述べるように、入力ＦＩ ＦＯ２３２および２３４と、出力ＰＩＦＯ２３６は、ＶＲＡＭから読出され、あ るいはＶＲＡＭに書込まれる４バイト偵から転送されるべき最初のバイトとして バイト位置の値を特定する。これらの装置に対するバイト位置の値は、２４ビツ トのアドレス値の２個のＬＳＢ位置としてコード化される。この発明の実施例で は、統計的デコーダ２３０はこのバイト位置の値を無視する。その結果、統計的 デコーダ２コロに供給されるデータは、ＶＲＡＭ２１Ｓ中の３２ビツト語のＬＳ Ｂ位置と共に開始すると仮定される。
制御回路１０１８がレジスタ１０１０からの３２ビツトデータ値を転送するため のパルス信号ＳＲＬを発生するときは、該制御回路１０１８は記憶されたアト１ ／ス値を増加させるようにＶＲＡＭ￥Ａ御ユニッｌ−２３８を動作させるパルス 信号ＲＤＲを発生して、Ｖ　ＲＡ　Ｍ　２１１ｉからの次の連続する３２ビツト データ値をレジスタ１０１Ｇに供給する。パルス信号ＳＲＬおよびＦＬＤＲが発 生して信号Ｃにの１周期の１／２の期間後に、回路１０１Ｂは信号ＥＮとして論 理ｌの値を統計的デコーディング回路１０１４に供給し、回路１０１４にシフト レジスタ１０１２中に保持された値のデコーディングを開始させるゆ この発明の実施例で使用される統計的デコーディング回路１０１４は１例えば５ ここに参考として示す米国特許第４．３９６，９０６号、発明の名称「デジタル ・八ツマン・エンコーディングの方法と装置０ｅｔｈｏｄ　ａｎｄ　Ａｐｐａｒ ａｔｕｓ　ｆｏｒＤｉｇｉｔａｌ　Ｈｕｆｆｍａｎ　Ｅｎｃｏｄｉｎｇ）　Ｊの 明細書に記載されている形式のものでよい０回路１０１４は可動化（イネイブル ）されると、システム・クロック信号ＣＫを信号ｓａｃｍとしてシフトレジスタ １０１２およびカウンタ１０２０にゲートする。シフトレジスタ１０１２は、信 号ＳＲＣにの各サイクル毎に、ＬＳＢ位置から開始し、ＭＳＢ位置に向けて続く 上記シフトレジスタ１０１２が保持する値の１ビツトを供給する。各ビットがシ フトレジスタ１０１２によりて供給されると、カウンタ１０２０中の値はｌたけ 増加される。
統計的デコーディング回路１０１４が充分な数のビットを処理して１６ビツトの 出力値を発生すると、換言すれば。
統計的デコーディング回路１０１４が１個の可変長コート化された値をデコード すると、該統計的デコーディング回路１０１４はデコートされた１６ビツト値を 出力レジスタ１０１６の入力ボートに供給し、さらに論理ｌの値を信号ＲＤＹと して制御回路１０１８に供給する。これによって制御回路１０１８はパルス信号 ＯＲＬを発生して、回路１０１４によって供給された値を出力レジスタ１０１６ にロードし、フリップ・フロップ１０１７をセットして、レジスタ１ｏｔａによ りて保持されたデータを有効なものとする。
出力レジスタ１０１６に保持された値が、値１４または１５をも９たＢ　ＳＲＣ フィールドを有するマイクロコード制御語を使用してバスＢ　Ｂｕｓに対する信 号源としてアクセスされると、このデコーディング動作は完了する。
制御回路１０１８がＢ　ＳＲＣフィールド中でこの値を検出した後、次のり、ロ ック期間で、制御回路１０１８はパルス信号ＲＶを発生し、レジスタ１０１６に 保持されたデータな無効なものとしてマークする。ＢＳＲＣに対する１４の値は より多くのデータ値を持つことを示し、１５の値はアクセスされたデータ値がシ ーケンスの最後であることを指示する。
上述の説明では、レジスタ１０１６中のデータは、それが有効になるまでアクセ スされないと仮定している。無効データ（例えばＢ　５ＲＣ−１４，０ＲＶ＝Ｏ ）をアクセスするための試みがな゛されると、制御回路１０１８はパルス信号Ｐ Ｒを発生する。このパルス信号ＰＲはフリップ・フロップ１０２３のセット入力 端子Ｓに供給される。パルス信号ＰＲが発生されると、フリップ・フロップ１０ ２３の出力信号５ＤＰＡは論理ｌの値に変化する。この信号は休止（ポーズ）論 理２４０に供給されて、マイクロコードＲＡＭおよびシーケンサ２２６によって ビデオ信号プロセッサを休止状態にする。この信号５ＤＰＡはさらにアンド・ゲ ー）　１０２５の一方の入力端子に供給され、その他方の入力端子は信号ＳＤＲ を受信するように結合されている。もしＳＤＲ，５ＤＰＡの双方が論理ｌの値を もっていると、アンド・ゲート１０２５の出力信号ＳＤＰは論理ｌになる。この 信号は休止論理２４０を経てＶＲＡＭ制御ユニット２３８に供給されて要求され た読出し動作の優先度を増加させる。信号ＳＰＤは統計的デコーダ２コ０からの 緊急読出し動作要求信号である。制御回路１０１８が信号ＯＲＬを休止してレジ スタ１０１６に保持された値を有効なものとしてマークすると、信号５ＤＰＡは 論理０になワて休止状態を解く。
上述の例は統計的デコーダ２コ０の内部動作を、１個の１６ビツト出力値を生成 する場合について説明した。一般には、デコーダ２３０は一連のこのような値を 生成する。
このシーケンスの第１の値を生成するために、第１０図に示す回路は上述のよう に動作する。一旦その値が出力レジスタ１０１６に転送されると、制御回路１０ １８は論理１の値を信号ＥＮとして供給して、統計的デコーディング回路１０１ ４を付勢す、次のデコードされた値を発生させる。第１のデコードされた値が出 力レジスタ１０１６からアクセスされると、信号ＯＲＶは論理値０をもつように 変化させられ、制御回路１０１８はパルス信号ＯＲＬを発生して第２の値をロー ドする。第１の値がアクセスされたとき第２の値がデコートされていないと、信 号ＲＤＹが統計的デコーディング回路によって論理１の値に変化されるまで制御 回路１０１８はパルス信号ＯＲＬを発生しない、この動作シーケンスは、マイク ロ制御語のＢ　ＳＲＣフィールド中の１５の値を使用して出力レジスタ１０１１ ｉ中の値がアクセスされるまでくり返される。出力レジスタ１０１６中の値が、 そのＢ　ＳＲＣフィールド中の１５の値をもったマイクロコート制御語に応答し てアクセスされると、制御回路１０１６は信号ＥＮの値を論理０に変化させるこ とによりて統計的デコーディング回路２３０の動作を終了させる。
デコーダ２３０で使用されるＶＲＡＭのアドレス値の１４個のＬＳＢ位置に対す る新しい値が設定されるまでデータは統計的デコーダ２３０を用いてアクセスさ れることはない。
上述のデコーディング動作のいずれにおいても、必要に応じて３２ビツトのデー タ値がＶ　ＲＡ　Ｍ　２１６からレジスタ１０１０に供給される。カウンタ１０ ２０がそのときの３２ビツト値のＭＳＢが回路１０１４に供給されたことを示す ３１の値をもつように増加されると、制御回路１０１８はパルス信号ＳＲＬを発 生してレジスタ１０１Ｏからの次の３２ビツト値をシフトレジスタ１０１２に転 送して、カウンタ１０２０の値をリセットする。同時に制御回路１０１８はパル ス信号ＲＤＲを発生して、ＶＲＡＭ２１１ｉから次の連続する３２ビツト値を要 求する。
カウンタ１０２０中の値が３１に等しいとき、信号ＳＤＲの値が論理１であると 、レジスタ１０１０を満たすための読出し動作は未だ完了していないので、制御 回路１０１８はレジスタ１０１０からの値をレジスタ１０１２に転送することは できない、この例では制御回路１０１Ｂは信号ＥＮを論理０の値をもつように変 化させ、デコーディング回路１０１４を非可動化する。要求された読出し動作が 完了すると、制御回路１０１Ｂはパルス信号ＳＲＬを発生してレジスタ１０１０ からの新しい３２ビツト値をレジスタ１０１２に転送し、信号ＥＮの値を論理１ に変化させ、パルス信号ＲＤＲを発生する。これらの信号は統計的デコーダ２３ ０を付勢して正規の動作を再開させ、Ｖ　ＲＡ　Ｍ　２１６から新しい３２ビツ トの値を要求する。
第１０Ｂ図は２個のデータ値がデコートされるときの制御回路１０１８によつて 生成される信号の相対的タイミングを示すタイミング図である。
第１０Ａ図および第１０Ｂ図、さらに上述の説明から明らかなように、デジタル 処理回路の設計技術者にとっては統計的デコーダ２３０として使用するのに適し た回路を設計し、製作することは容易なことである。
入力ＦＩＦＯ２３２および２３４は、ビデオ信号プロセッサ２１０がそのピクセ ル処理素子を用いて処理するために、ＶＲＡＭ２１６用のランダムな８ビツトま たは１６ビツト値を読出すようにし、あるいは一連の８ビツトまたは１６ビツト 値を読出すようにする。ランダムモード、シーケンシャルモートのいずれの場合 も、マイクロコートＲＡＭおよびシーケンサ回路２２６によりて実行されるマイ クロコート制Ｗｉ！命令はＶＲＡＭ制御ユニット２３８に初期アドレス値を供給 する。選択された入力ＦＩＦＯはＶＲＡＭ制御ユニット２３８を経てＶ　ＲＡ　 Ｍ　２１６をアクセスし、マイクロコードＲＡＭおよびシーケンサ２２６による 別の干渉なしに要求された１あるいは複数の値をバスＢ　ＢＬ＋Ｓに供給する。
例えばデータＲＡ　Ｍ　２２８によりて供給されたＦＩＦＯ２３２、２３４に対 する開始ア１（レス値は、統計的デコーダ２３０に対するアト１／ス値が特定さ れる態様と同じ態様でＶＲＡＭ制御ユニット２３Ｂにおいて発生される。アドレ ス値の８個のＭＳＢ位置は、２３および２７の４値をもったマイクロコード制御 語のＢ　ＤＳＴフィールドに応答して、バスＢ　ＢＵＳを経由して各入力ＦＩＦ Ｏ２３２および２３４に転送される。入力ＦＩＦＯ２３２および２３４用のアド レス値の１４個のＬＳＢ位置は２マイクロコ一ド制御語のＢ　ＤＳＴがそれぞれ ２２および２６の値をもつたとき、バスＢＢυＳに供給される値の１４個のＭ　 Ｓ　Ｂ位置から転送される。ＢＤＳＴフィールドが２２および２６の値をもつと き、バスＢ　Ｂｕｓに供給される値の２個のＬＳＢ位置は各入力ＦＩＦＯ２３２ および２３４内に記憶される。これらの２個のビットによって表わされる値は、 バスＢ　Ｂｕｓに供給されるべき第１のバイトとしてＶＲＡ　Ｍ　２１６によっ て与えられる４個のバイト値の特定のバイトをポイントする。
第１１Ａ図は入力ＦＩＦＯ２３２あるいは２３４のいずれかとして使用するのに 適した回路を示すブロック図である。以下ではＦＩＦＯ２３２用の回路について 説明する。
入力ＦＩＦＯ２３４に関する説明をも含ませるために、ＦＩＦＯ２３２の説明と 異なる部分については、その変更部分を括弧書きした。第１１Ａ図に示す回路は 、入力ＦＩＦＯがランダムモードで動作するようにセットされた正規動作シーケ ンスに関して説明されている。この説明の後にＦＩＦＯがシーケンシャルモート で動作するようにセットされたときに動作シーケンスの変更について説明されて いる。
シーケンスの第１のステップで、そのＢ　ＤＳＴフィールドにおける２１　（Ｆ 　Ｉ　ＦＯ２３４に対しては２９）の値をもったマイクロコー１（制御語を使用 してＢ　ＢＵＳに制御値を供給する。このＢ　ＤＳＴ値に応答して、例えばＡ　 Ｌ　Ｕ　２４４によって供給される制御値はレジスタ１１１２にロードされる。
この例で使用される制御値は入力ＦＩＦ０２３２をそのシーケンシャルモードと は対照的にそのランダムモートで動作させるようにし５バスＢ　ＢＵＳに１！ｉ ビツト値ではなく８ビツト値を供給する。
シーケンスの次のステップで、前述のようにＶＲＡＭ制御ユニット２３８中でＦ ＩＦＯ２３２内のアドレス値を設定する。ＦＩＦ０２３２内のレジスタ１１１０ は２２（２６）の値をもったマイクロコート制御語のＢ　ＤＳＴフィールドに応 答してバイト位置の値、すなわちバスＢ　Ｂｕｓを経由して供給される１６ピツ トアドレス値の２個のＬＳＢをロートする。制御回路１１１６はまたこのＢ　Ｄ ＳＴフィールドの値によって、入力ＦＩＦＯ２３２を初期状態にリセットし、Ｖ ＲＡＭ読出し動作を開始させるように設定される。
このリセット動作では、制御回路１１１６はパルス信号ＣＯを発生してフリップ ・フロップ１１３４をリセットする。
信号ＣＫの１周期の１／２の期間の後、制御回路１１１６はパルス信号ＰＣを発 生して、レジスタ１１１Ｏからのバイト位置の値をカウンタ１１２８とフリップ ・フロップ１１３２にロートする。この動作信号ＣＫの１周期１／２の期間後、 制御回路１１１６はフリップ・フロップ１１３３のセット入力端子Ｓに供給され るパルス信号ＩＲを発生する。フリップ・フロップ１１３３によつて発生された 信号Ｉ　ＦＯＲは制御バスＲ／Ｓを経てＶ　ＲＡ　Ｍ　制御ユニット２３８に供 給され、該Ｖ　ＲＡ　Ｍ　＠ｍ　：ｔ−＝　ット２３８をＶＲＡＭ２１６中ノア ドレスされたメモリ位置に対する読出し動作を開始させるようにする。信号ｒ　 ＦＯＲはまた制御回路１１１６に供給されて、読出し動作が進行中であることを 指示する。
ＶＲＡＭ制御ユニット２３８が読出し動作を処理し、またＶ　ＲＡ　Ｍ　２１６ が要求されたデータをバスＤ　ＢＵＳに供給すると、ＶＲＡＭ制御ユニット２３ ８はバスＲ／Ｓを経て供給されるパルス状ストローブ信号Ｉ　ＦＳＯを発生し、 バスＤ　Ｂｕｓからの３２ビツト値をロードするようにレジスタ１１１８を動作 させるようにする。信号Ｉ　ＦＯ３はさらにフリップ・７０ツブ１１３３のリセ ット入力端子Ｒに供給されて、フリップ・７０ツブ１１３３の内部状態をリセッ トし、メモリの読出し動作が完了したことを示す信号Ｉ　ＦＯＲを論理値Ｏにリ セットする。
信号Ｉ　ＦＯＲが論理０になった後、信号ＣＫの第１の周期の期間中、制御回路 １１１６はパルス信号ＬＲを発生して、レジスタ１１１．８に保持された３２ビ フトの値をレジスタ１１２０に転送する。レジスタ１１２０のビットは、それぞ れビット０〜７．８〜１５．１６〜２３．２４〜３１を包含する４個の８ビット セグメントＢＯ１Ｂｌ、Ｂ２、Ｂ３に分割される。８ビツトの値ＢＯ，Ｂｌ、Ｂ ２、Ｂ３はマルチプレクサ１１２４の６異なる入力ボートに供給される。マルチ ブレクサ１１２４はカウンタ１１２８によって、またはマルチプレクサ１１３０ によって供給される値によって制御されて、その入力に供給される４つの値の１ つを出力レジスタ１１１４の８個のＬＳＢ位置に供給する。
この例では、レジスタ１１１２中の制御値は、８ビツト値は出力レジスタ１１１ ４によって与えられるものであることを示す、その結果、制御回路１１１６は信 号ＭＸＣとして論理値ｌをマルチプレクサ１１２６に供給する。信号ＭＸＣのこ の値は、マルチプレクサ１１２６がカウンタ１１２８に保持された値をマルチプ レクサ１１２４の制御入力ボートに供給する。第１のバイト位置の値であるこの 値は、マルチプレクサ１１２４がアドレスされたバイト出力レジスタ１１１４の ８個のＬＳＢ位置に供給するように動作させる。パルス信号ＬＲの発生後信号Ｃ Ｋの次の連続する周期の間に、制御回路１１１６はパルス信号ＬＬをおよびＲＨ を発生し、マルチプレクサ１１２４によって供給された値をレジスタ１１１４の ８個のＬＳＢ位置にロードし、レジスタ１１１４の８個のＭＳＢ位置をリセット し、フリップ・フロップ１１３４をセットする。フリップ・フロップ１１３４は セットされるので、その出力信号Ｏｖは、出力レジスタ１１１４の値が無効であ ることを示す論理１である。
この例に対する動作のシーケンスは、マイクロコードＲＡＭおよびシーケンサ回 路２２６がＢ　ＳＲＣフィールドが１２の値（入力ＦＩＦＯ２３４に対しては１ ３の値）をもつマイクロコード制御語を実行するとき完了する。レジスタ１１１ ４に供給されたこの値はレジスタがその記憶された値をバスＢＢυＳに供給する ようにする。制御回路１１１６はまたＢ　ＳＲＣフィールドの１２（１３）の値 に応答してパルス信号ＣＯを発生し、またそれによりてクリップ・フロップ１１ ３４をリセットして、出力レジスタ１１１４中の値を無効なものとしてマークす る。
制御レジスタ１１１２中の値が、１６ビツト値がバスＢＢＵＳに供給されるべき であることを指示すると、制御回路１１１６は論理０の値を信号ＭＸＣとしてマ ルチプレクサ１１２６の制御入力端子に供給する。この制御値は、マルチプレク サ１１２６がマルチプレクサ１１３０によって供給される値をマルチプレクサ１ １２４の制御入力ボートに供給するように条件付ける。
マルチプレクサ１１３０はフリップ・フロップ１１３２の出力端子に結合されて いる。上述のように、フリップ・フロップ１１３２はレジスタ１１１０に記憶さ れたバイト位置の位のＭＳＢにプリセットされる。この１ビツトの値はマルチプ ライヤ１１３０によって上位桁に向けて１ビツト位置シフトされる（つまり２倍 にされる）、従って、マルチプレクサ１１２４によって与えられる値は２か０の いずれかである。かくして、マルチプレクサはバイトＢＯあるいはＢ２のいずれ かを出力レジスタ１１１４の８個のＬＳＢ位置に供給する。
フリップ・フロップ１１３２の出力端子はさらにマルチプレクサ１１２２の制御 入力端子に結合されている。マルチプレクサ１１２２はレジスタ１１２０のＢ３ およびＢ１セクシＢンに結合されている。クリップ・フロップ１１３２によって 与えられる値が論理０あるいは論理ｌであると、マルチプレクサ１１２２はレジ スタ１１２０の各ＢｌまたはＢ３セクションに保持された値はレジスタ１１１４ の８個のＭＳＢ位置に供給する。１６ビツトモートでは、制御回路１１１６は同 時にパルス信号ＬＬおよびＬＭ？：発生して１選択された８個のＭＳＢおよび８ 個のＬＳＨの双方をレジスタ１１１４にロードする。この値がＢ　ＳＲＣフィー ルド中の１２（１３）の値をもったマイクロコード制御語によフてアクセスされ ると、Ｖ　ＲＡ　Ｍ　２１ｆｉによって与えられる３２ビツトの値の１６個のＭ ＳＢあるいは１６個のＬＳＢが読出されるようになる。レジスタ１１１０中に保 持されたバイト位置の値が１または３であると、それはそれぞれ０あるいは２と 解釈され、バイトＢｌまたはＢ２を含む１６ビツトの値はこの発明の実施例で使 用される入力ＦＩＦＯ２３２および２３４によつて供給されない。
上述の例では、入力ＦＩＦＯに供給される制御値は。
該入力Ｆ！ＦＯをランダムモードで動作させるように設定する。このモードでは 、ＦＩＦＯはアドレスされた値のみをバスＢＢυＳに供給する。そのシーケンシ ャルモードでは、入力ＦＩＦＯ２３２および２３４は、ＶＲＡＭ２１６中の特定 されたアドレスを有する値から開始し、順次に連続してより大きな値に向って変 化する連続する値を供給する。シーケンシャルモードにおけるＰＩＦＯ２３２お よび２３４の動作については、そのランダムモードにおける動作との違いについ て説明する。
ランダムモートとシーケンシャルモードの第１の相違点は、シーケンシャルモー ドでは、制御回路１１１６がパルス信号ＬＲを発生して新しい３２ビツトの値を レジスタ１１２０ニａ−ドすると、該制御回路１１１６はＶ　ＲＡ　Ｍ　２１６ から次の新しい３２ビツトの値を要求するためにパルス信号ＩＲを発生する。
ランダムモードでは、カウンタ１１２８とフリップ・フロップ１１３２は、レジ スタ１１１Ｇに記憶されたバイト位置の値を保持するためのレジスタとしてのみ 使用される。シーケンシャルモードでは、カウンタ１ｔｚａおよびフリップ・フ ロップ１１３２は、レジスタ１１２０からの連続する８ビツトあるいは１６ビツ トの値をそれでれ出力レジスタ１１１４に順次供給するために使用される。カウ ンタ１１２８はプリセット値入力ボートおよびプリセット入力端子をもった通常 の２ビツト２進カウンタである。プリセット入力端子に供給されるパルス信号が 発生すると、カウンタ１１２８は、そのプリセット値入力端子に供給される値を その内部値としてロードするように設定される。フリップ・フロップ１１３２は 通常のトリガ形式あるいはＴフリップ・フロップである。このフリップ・フロッ プはプリセット値を有し、入力端子に供給される信号によって上述のように動作 するように設定されるプリセット入力端子をもっている。制御回路１１１６によ って発生されるクロック信号ＣＣにはカウンタ１１２８およびフリップ・フロッ プ１１３２の双方のクロック信号入力端子に供給される。クロック信号ＣＣＫの 連続するパルスに応答して、カウンタ１１２８はその値ＣＶを値０．１．２．３ を経て循環させる。フリップ・フロップ１１３２は信号ＣＣＫの連続するパルス に応答して、その内部の状態を０と１との間で変化させる。この発明の実施例で は、入力ＦＩＦＯがそのシーケンシャルモートにあるとき、信号ＣＣＫは信号Ｌ Ｌと同じであり、ＦＩＦＯがそのランダムモートにあるときは、信号ＣＣＫは一 定の論理０値を持つ、その結果、値が出力レジスタ１１１４にロードされるや否 や、カウンタ１１２８あるいはフリップ・フロップ１１３２は、マルチプレクサ １１２２および１１２４を１次のシーケンシャル値をレジスタ１１１４の入力ボ ートに供給するように設定する。新しい値が出力レジスタ１１１４にロートされ る毎に該レジスタ１１１４の入力ボートに供給される値は変化するので、レジス タ１１１４中の値がバスＢ　Ｂｕｓに供給されるや否や上記の供給された値は出 力レジスタにロートされる。
カウンタ１１２８の出力値ＣＶは制御回路１１１６に供給される。この制御回路 １１１６はこの信号をモニターして、レジスタ１１１８からの３２ビツト値を何 時レジスタ１１２０に転送すべきかを決定する。レジスタ１１１２中に保持され た制御値が、入力ＰＩＦＯ２３２がその８ビツトモードで動作していることを指 示すると、制御回路１１１６はパルス信号ＬＲを発生して、信号Ｃｖの値が３か ら０に変化すること（すなわち信号ＣｖのＭＳＢが１からＯに変化するとき）と 一致してレジスタ１１１８からの３２ピッ１−値をレジスタ１１２０に転送する 。入力ＦＩＦＯが１６ビツト・モートで動作しているとき、信号ＣＶの値が１か ら２．あるいは３から０に変化すると（すなわち信号ＣにのＬＳＢが１から０に 変化すると）、制御回路１１１６はパルス信号ＬＲを発生する。
上述の例では、ＶＲＡＭ制御ユニット２３８およびＶＲＡ　Ｍ　２１６は定常ス トリーム中で入力ＦＩＦＯ２３２および２３４に３２ビツトデータ値を供給する ものと仮定している。信号Ｃｖの値が３からＯに変わるとき、このストリームが 遮断されるべきであり、また、例えば信号ＩＦＯＲが読出し動作が進行中である ことを示す論理値ｌの値をもっていると仮定すると、制御回路１１１６はパルス 信号ＬＲを発生しない、この例では、信号ＩＦＯＲが、要求されたＶＲＡＭの読 出し動作が行なわれ、従ってレジスタ１１１８が有効なデータを含んでいること を示す論理Ｏの値に変化するまで回路１１１６はその初期状態を凍結する。
信号Ｘ　ＦＯＲが０になると、制御回路１１１６はその動作を再開する。
制御回路１１１６の内部状態が凍結されている間、レジスタ１１１４の内容をバ スＢ　Ｂｕｓに読出す要求を受信すると（すなわち、Ｂ　５ＲＣ−１２）、制御 回路１１１６はフリップ・フロップ１１３５のセット入力端子Ｓに供給されるパ ルス信号ＩＰを発生する。この動作によりクリップ・フロップ１１３５によって 供給される信号Ｉ　ＦＯＰＡの状態を論理ｌに変化させる。信号Ｉ　ＦＯＰＡは 休止論理回路２４０に供給され、該休止論理回路２４０はマイクロコードＲＡＭ およびシーケンサ回路２１Ｇを休止状態にするように設定する。第３Ａ図を参照 して前に説明したように、クロック信号ＣＫＡおよびＣＫ、は休止状態で無効状 態にされて、データバス回路２４２　、　Ａ　Ｌ　Ｕ２４４　、データＲＡ　Ｍ 　２２８およびビクセル補間器２４６の内部状態を有効に凍結する。信号Ｉ　Ｆ ＯＰＡおよび信号Ｉ　ＦＯＲはＡＮＤゲート１１３６の入力端子に供給される。
これらの信号の両方が、読出し動作が要求され、プロセッサ２１０が入力ＦＩＦ Ｏ２３２からの値を持つ休止状態にあることを示す論理ｌの値をもっていると、 ＡＮＤゲーｈｌ１３６の出力信号Ｉ　ＦＯＰは論理１に変化する。信号ＩＦＯＰ は休止論理２４０を経てＶＲＡＭ制御ユニット２コ８に供給される。信号Ｉ　Ｆ ＯＰに対する論理１の値は、緊急要求すなわち優先度が高くなったものとしてＦ ＩＦＯ２３２に対する読出し要求動作を処理するようにＶＲＡＭ制御ユニット２ ３８を設定する。読出し動作が完了すると、＠号Ｉ　ＦＯ３はフッリプフロップ １１３３をリセットし、信号Ｉ　ＦＯＲおよびＩ　ＦＯＰを論理０の値に変化さ せる。レジスタ１１１Ｂからの要求値が出力レジスタ１１１４に伝播されると、 制御回路１１１６はフリップ・フロップ１１３４をセットし、その出力Ｏｖはク リップ・フロップ１１３５をリセットしてプロセッサ回路２１０をその休止状態 から解放する。
第１１Ｂ図は入力ＦＩＦＯ２３２の２個の連続する８ビツトデータ要求に対して 制御回路１１１６によって発生された信号の相対的タイミングを示すタイミング 図である。
出力ＦＩＦＯ２３６は入力ＦｉＦＯ２３２および２３４によって実行された機能 と木質的に反対の機能を実行し、該出力ＦＩＦＯ２３６は５ビデオ信号プロセッ サ２１０のビクセル処理素子から一度に１パイ１〜あるいは２バイトのデータを 受入れ、このデータを３２ビツトのブロックに形成して、このブロックをＶ　Ｒ Ａ　Ｍ　２１６に転送する。出力ＦＩＦ０２３６は、１個の８ビツトまたは１６ ビツ１−のデータの値が与えられたアドレス値を使用してＶＲＡＭＨ６に書込ま れるランダムモートと、一連の８ビツトまたは１６ビツトのデータの値が連続的 に増加するアＩり１／ス値を使用して書込まれるシーケンシャルモートの２つの 動作モードもりている。
ランダム転送のために使用されるアドレス値あるいはシーケンシャル転送のため に使用される開始アドレス値は、統計的デコーダ２３０と入力ＦＩＦＯ２３２お よび２３４とについて前に説明した態様と同じ態様でＶＲＡＭ制御ユニット２３ ８中で設定される。８個のＭＳＢ用に使用されるＢ　ＤＳＴフィールドの値、２ ２ビツト・アドレス値の１４個のＬＳＢはそれぞれ１５．１４である。Ｂ　ＤＳ Ｔが１４のとき、バスＢ　Ｂｕｓに供給される１６ビツトの値の２個のＬＳＢの 位置の値は出力ＰＩＦＯ２３６内部のレジスタに記憶される。この値は、ＶＲＡ Ｍ２１６に供給された３２ビツト（４バイト）の最下位バイト、あるいは書込ま れるべき唯一のバイトとなる特定のバイト位置をポイントする。出力ＦＩＦＯ２ ３６およびＶＲＡＭ制御ユニット２３８は、ＶＲＡＭ２１５に書込まれない３２ ビツト値中の他のバイト位置に対応するＶＲＡＭ２１６中のデータの劣化を防止 する回路な含んている。
第１２Ａ図は出力ＰＩＦ０２３６として使用するのに適した回路を示すブロック 図である。この回路は、予め定められたアドレス値を使用して１個の８ビツト値 がＶＲＡＭ２１６書込まれるべきランダムモードにおける正規の動作シーケンス について示されている。この説明の後に。
ＦＩＦＯがランダムモードの代りにシーケンシャルモードで動作し、８ビツト値 の代りに１６ビツトのデータ値が使用されるときの出力ＦＩＦＯの動作の相違点 について説明されている。
ＶＲＡＭ２１６のランダム位置に１バイトのデータを書込む動作シーケンスの第 １ステツプは、出力ＦＩＦＯをランダムモートで動作させ、８ビツトの入力値を 持つように設定する出力ＰＩＦＯ２３６に制御値を供給することである。この発 明の実施例ではＢ　ＤＳＴフィールドの１３の値をもったマイクロコート制御語 に応答して、例えばＡ　Ｌ　Ｕ　２４４によって２ビツト制御語がバスＢＢυＳ に供給される。マイクロコード制御語Ｂ　ＤＳＴフィールドはバスＭＣＷを経て 制御レジスタ１２１２に供給される。レジスタ１２１２は１３の値をもワたマイ クロコード制御語のＢ　ＤＳＴフィールドに応答して、出力ＦＩＦＯ２３６用の 値としてバスＢ　Ｂｕｓの２個のＬＳＢ位置によって伝達される値をロードする 。
出力ＦＩＦＯ２３６の内部の制御回路１２１６はまたＢＤＳＴフィールド中の１ ３の値に応答して、レジスタ１２２０中に保持されたデータをＶ　ＲＡ　Ｍ　２ １６に転送する書込み動作を開始させる。このデータは先のデータ出力動作から のデータの最後の部分的ブロックである。
フリップ・７０ツブ１２３２によって与えられる信号ＯＦＲが、ＦＩＦＯ２３６ 用のメモリ書込み動作が進行していないことを示す論理０の値をもっていると、 制御回路１２１Ｂはパルス信号ＬＯＲｆｔ発生し、レジスタ１２２０中の値を出 力レジスタ１２１８に転送し、またラッチ１２２８に保持された４ピツトバイト マスクを４ビツトレジスタ１２３０に転送する。制御回路がパルス信号ＬＯＲを 発生して信号ＣＫの１周期の１／２の期間の後、制御回路１２１６はフリップ・ フロップ１２３２の入力端子Ｓをセットするために供給されるパルス信号ＷＲを 発生する。この動作は、フリップ・フロップ１２３２によって与えられた信号Ｏ ＦＲの状態を論理１の値に変化させる。
信号ＯＦＲはバスＲ／Ｓを経てＶＲＡＭ制御ユニット２３８に供給される。信号 ＯＦＲからの論理ｌの値は、ＦＩＦＯ２３６に対するＶＲＡＭ制御ユニットに保 持されたアドレス値を使用して、またレジスタ１２１８中に保持された３２ビツ トのデータ値を使用して、ＶＲＡＭ書込み動作用の要求としてＶＲＡＭ制御ユニ ット２３８によって解釈される。レジスタ１２３０中のバイトマスクはバスＣＡ ＳＭを経てＶＲＡＭ制御ユニット２３８に供給される。このマスクＶＲＡＭ制御 ユニット２３８中で使用されて、ＶＲＡＭ２１８を、バイトマスク信号ＣＡＳＭ に応答するバイト位置をもったレジスタ１２１８中のこれらのバイトのみ、すな わちレジスタ１２２０にロードされたとき制御回路１２１６によって有効である としてマークされたこれらのバイトのみを記憶するように動作させる。バイトが 有効であるとマークされる方法、ＶＲＡＭ制御ユニット２３８における信号ＣＡ ＳＭの使用態様については以下に説明する。
制御回路１２１６がパルス信号ＷＲを発生すると同時に、ラッチ１２２８中の４ 個の７リツプ・フロップの各々のリセット入力端子凡に供給されるパルス信号Ｒ Ｍを発生する。この信号はラッチ１２２８中のフリップ・フロップＦＦＯ乃至Ｆ Ｆ３をリセットし、各バイト位置ＢＯないしＢ３の値を無効としてマークする。
上述のように、制御ユニット１２１６は、もし信号ＯＦＲが０であるならば書込 み動作を開始させる。制御レジスタ１２１２中の値が変化するとき信号ＯＦＲが 論理０であると、ＶＲＡＭ制御ユニット２３８によって与えられる信号ＯＦＳが 要求されたメモリ書込み動作が行なわれたことを示すまで制御回路１２１６はそ の初期動作を凍結する。信号ＯＦＳはレジスタ１２１８の出力可動化端子ＯＥに 供給され、このレジスタ１２１８をその記憶された値をバスＤＢＵＳに供給する ように動作させる。信号ＯＦＳが論理ｌをもっている間、レジスタ１２１８のデ ータ中のデータはＶＲＡ　Ｍ　２１６に転送される。信号ＯＦＳはまたフリップ ・フロップ１２３２をリセットし、信号ＯＦＲの値を論理Ｏに変化させる。制御 回路１２１６は論理０の値をもつた信号ＯＦＲに応答してその正規の動作を再開 させる。
電源がビデオ信号プロセッサ２１０に供給された後、誤りたデータが第１の出力 ＦＩＦＯの要求によってＶＲＡＭ　２１６に書込まれるのを防止するために、フ リップ・フロップ１２２８は例えば通常の電源オンリセット回路によって論理０ の初期値をもつように設定される。後述のように、これらの７リツプ・７０ツブ 中の論理Ｏの値は、レジスタ１２２０からのデータがＶＲＡＭ２１６に書込まれ るのを防止する。
先の読出し動作からのデータはレジスタ１２２０からレジスタ１２１８に転送さ れ、メモリ読出し動作が行なわれると、ここに述べた代表的なランダム出力動作 用のアドレス値が特定される。この動作は上述されている。バイト位置レジスタ １２１０はＢ　ＤＳＴフィールド中の１４の値に応答して、バスＢ　Ｂｕｓの２ 個のＬＳＨによつて伝送された値をロードする。上述のように、この値はレジス タ１２２０のどのバイト位置ＢＯ，Ｂ１、Ｂ２あるいはＢ３が供給されたデータ 値を保持するかを指示する。
制御回路１２１６はＢ　ＤＳＴフィールド中の１４の値に応答してパルス信号Ｏ ｐＣを発生し、バイト位置レジスタがロードされて信号ＣＫの１周期の１７２の 期間の後。
２ビツトカウンタ１２２６の初期値としてバイト位置の値を設定する。この値は 信号ＯＣＶとして制御回路１２１１ｉに供給される。パルス信号ＯＰＣの発生と 同時に制御回路１２１１ｉはパルス信号ＬＲを発生して、フリップ・フロップ１ ２３４をセットし、入力レジスタ１２１４中のデータを無効としてマークする。
クリップ・フロップ１２３４の出力信号ｌＮＶは制御回路１２１６に供給されて 、バスＢ　ＢＬＪＳからのデータがレジスタ１２１４にロード可能であることを 指示する。
代表的動作シーケンスの次のステップは８とットデータ値を出力ＦＩＦＯ２３１ ｉに供給することである。このステップは、マイクロコード制御語がＢ　ＤＳＴ フィールド中の２０の値をもっときに生ずる。ＢＤＳＴフィールド中のこの値は 、例えばＡＬυ２４４によりて供給され。
バスＢ　ＢＵＳによって伝送された１６ビツトの値をロートするようにレジスタ １２１４を設定する。制御レジスタ１２１２中の値は、８ビツトの値がプロセッ サされるべきことを指示するので、レジスタ１２１４中の値の８個のＬＳＢ位置 の値のみが関連する。ある値がレジスタ１２１４にロードされると、制御回路１ ２１Ｂはフリップ・フロップ】２３４のリセット入力端子に供給されるパルス信 号Ｃｏを発生する。この動作によって信号ＩＮＶの状態を論理０に変化させ、入 力レジスタ１２１４中に保持された値を有効なものとしてマークする。
入力レジスタ１２１４の８個のＬＳＢ位置は、レジスタ１２２０のビット位置０ −７（バイト位置ＢＯ）および１６−２３（バイト位置Ｂ２）に直接結合され、 また３状態ゲート１２２４を経てレジスタ１２２０のビット位１１８−Ｉｓ（バ イ１−位置Ｂｌ）および２４−３１　（バイト位置Ｂ３）に結合される。入力レ ジスタ１２１４の８個のＭＳＢ位置は３状態ゲー）−１２２２を通ってレジスタ １２２０のバイト位１１Ｂ１およびＢ３に結合される。３状態ゲート１２２２お よび１２２４は制御回路１２１６によって発生される各信号υＢＥおよびＬＢＥ によりて制御される。この発明の例においては、レジスタ１２１２中の制御値が 出力ＰＩＦＯ２３６が８ビツトの値を処理する状態にあることを指示すると、制 御信号ＵＢＥは、３状態ゲー）−１２２２の出力ボートのインピーダンスが高イ ンピーダンスを呈するように該３状態ゲート１２２２の動作を設定し、また、制 御信号ＬＢＨは、３状悪ゲート１２２４がそのデータ入力をその出力ボートに、 従って１／ジスタ１２２Ｇのバイト位置Ｂ１およびＢ、に供給するように上記３ 状態ゲート１２２４の動作を制御する。従って、この例ては、レジスタ１２１４ の８個のＬＳＢ位置は１／ジスタ１２２Ｇのバイト位置ＢＯ乃至Ｂ３の各々に結 合される。
制御回路１２１６はまたＢ　ＤＳＴフィールド中の２０の値に応答する。この値 が検出されて信号ＣＫの１周期のｌ／２の期間の後、制御回路１２１６は信号Ｌ ＲＯ１ＬＲＩ、ＬＲ２またはＬＲ３のうちの１個のパルス信号を発生し、レジス タ１２１４からの８ビツト値をレジスタ１２２０のバイト位置の１つにロー１− シ、ラッチ１２２８中の各フリップ・フロップＦＦ０１ＦＦＩ、ＦＦ２あるいは ＦＦ３をセットすることによフて有効データを含むものとして選択されたバイト 位置をマークする。同時に、制御回路１２１６はパルス信号ＬＲを発生して、入 力レジスタ１２１４に保持されたデータを無効であるとマークする。選択された レジスタ１２２０中のバイト位置は、カウンタ１２２６によって発生された信号 ＯＣｖによって決定される。この例では、この信号すなわちカウンタ１２２６の 出力信号はレジスタ１２１０に保持されたバイト位置の値と同じである。
出力ＰＩＦ０２３６に供給された１バイト・データ値がレジスタ１２２［１中の バイト位置の１つを占める。この値は、新しい制御値が前述のようにレジスタ１ ２１２に供給されるとＶ　ＲＡ　Ｍ　２１６に書込まれる。
上述の例では、出力ＰＩＦ０２３Ｂに供給された初期制御値は、該ＰＩＦＯ２３ ６をそのランダムモートで動作するように設定する。上記の動作状態とは違って 、シーケンシャルモートが使用されることを制御値が特定するならば、上述の例 はバイト転送動作のシーケンスの最初のもののみについて説明することになる。
シーケンシャルモードでは、カウンタ１２２６によって保持された値は信号ＣＣ Ｋのパルスによって増加される。この発明の実施例ては、出力ＰＩＦ０２３６か そのシーケンシャルモード動作するようにセットされると、制御回路１２１６は 、パルス信号ＬＲＯ乃至ＬＲ３の１つを発生すると、信号ＣＣＫを発生する。
シーケンスの第２のバイトかレジスタ１２１４に供給されると、増加した計数値 をもった信号ＯＣＶは制御回路１２１６が信号ＬＲＯ２ＬＲＩ、ＬＲ２またはＬ Ｒ３の次のものを発生し、従りて、入力バイＩ−をレジスタ１２２０の次のバイ ト位置ＢＯ１Ｂｌ、Ｂ２またはＢ３の各々にロードする。カウンタ１２２６は２ ビツトカウンタであるので、該カウンタ１２２６はモジュロ４出力値、すなわち 偵０゜ｌ、２．３，０．１・・・・等を発生する。
カウンタ値ＯＣＶが３から０に増加すると、レジスタ１２２０の最後のバイト位 ！Ｂ３が充満される。制御回路］２１６はパルス信号ＬＯＲを発生し、レジスタ １２２ｏ中のデータをレジスタ１２１８に転送し、またパルス信号ＷＲを発生し 、Ｖ　ＲＡ　Ｍ　ｆｌｊＪｉｌ−Ｌニット２３８　ニよッＹ：　し’）　ス’３ １２１８中に保持されたデータ用のＶＲＡＭ書込み動作のスケジュールを作る。
信号ＯＣｖが３から０に変化したとき、信号ＯＦＲが、書込み動作が進行中であ ることを示す論理１の値をもつと、制御回路１２１６は信号ＬＯＲを発生しない 、しかし、Ｖ　ＲＡ　Ｍ　ｒｆＪ制御ユニット２３８によって供給された信号Ｏ ＦＳがフリップ・フロップ１２３２をリセッ１〜し、信号ＯＦＲの状態を論理Ｏ に変化させるまで、その内部状態を凍結する。
フリップ・フロップ１２３４によって供給される信号ＩＮＶがレジスタ１２１４ 中のデータは有効であること（すなわち、未だレジスタ１２２０へ転送されてい ない）を示してぃる時に、バスＢ　Ｂｕｓからレジスタ１２１４にデータを転送 しようとすると、制御回路１２１６はパルス信号ｏＰを送ってフリップ・フロッ プ１２３３をセットし、このフリップ・フロップ１２３３が生成する信号０ＦＰ Ａを休止論理２４０に送ることによって、回路２１０を休止状態にする。信号０ ＦＰＡは、ＡＮＤゲート１２３１ｉニよッテ信号ＯＦＲと論理的にＡＮＤ処理さ れて信号ＯＦＦを生成する。この信号ＯＦＦは休止論理２４０を介してＶＲＡＭ 制御ユニット２３８に印加される。この信号はそのとき進行中のＶＲＡＭ書込み 動作の優先順位を上げる。この書込み動作が完了すると、ＶＲＡＭ制御ユニット ２３８は、パルス信号ＯＦＳを発してクリップ・７０ツブ１２３２なリセットし 、信号ＯＦＲとＯＦＦの値を論理０に変える。
信号ＯＦＲの値の論理ｌから論理０への転換に応じて、回路１２１６はパルス信 号ＬＯＲを発して、レジスタ１２２０中の値をレジスタ１２１８中にロードし、 またラッチ１２２８の値をレジスタ１２３０中にロードする０次に制御回路１２ １６はパルス信号ＷＲを発してＶＲＡＭ書込み動作を要求する。信号ＣＫの２分 の１周期後、制御回路１２１６はパルス信号ＬＯＲを発し、これがパルス信号Ｒ Ｍを発してラッチ１２２８のフリップ・７０ツブＦＦＯ，ＦＦＩ、ＦＦ２および ＦＦ３をリセットする。動作シーケンス中のこの時点で、出力ＰＩＦＯ２３６は 次の入力データ・バイトを受取りそれをレジスタ１２２０のバイト位置ＢＯに記 憶するように調整される。従りて、制御回路１２１６はパルス信号ＬＲＯ中の１ つのパルス信号を発生し、ＬＲ３を介して、レジスタ１２１４中に保持されてい た値をレジスタ１２２０の対応するバイト位置ＢＯ乃、至Ｂ３φにロードする。
これと同時に、制御回路１２１６はパルス信号ＬＲを発してフリップ・フロップ １２３４をセットして入力レジスタ１２１４中の値を無効とマークし、信号ＩＮ Ｖを通してフリップ・フロップ１２３３をリセットし処理器２１０をその休止状 態から解放する。
出力ＰＩＦＯ２３６の動作のこの最後の変形はＩ６−ビットのデータ転送である 。このモートて、この出力ＦＩＦＯは、バスＢ　Ｂｕｓから１６−ビット値を受 取り、それをＶ　ＲＡ　Ｍ　２１６中にランダムにまたは順次的に書込む。
この出力ＰＩＦ０２３６は制御レジスタ１２１２中ヘロートされている制御値に によって１６−ビットのデータ転送モードにされる。出力ＦＩＦＯがこのモード のときは、制御回路１２１６によつて供給される信号ＵＢＥは３状態ゲート１２ ２２を調整して、レジスタ１２１４の８個のＭＳＢ位置にある値をレジスタ１２ ２０のビット位置Ｂｌと８３に印加する。信号ＬＢＨは、このモードで、３状態 ゲート１２２４がその出力ボートを高インピーダンスとするようにする。
この１６−ビット転送モードでは、レジスタ１ｚｌＯ中のバイト位置値のＭＳＢ はカウンタ１２２６のＬＳＢにロードされ、制御回路１２１１ｉは信号ＯＣｖの ＬＳＢのみに応動する。このビットが０でデータ値がレジスタ１２１４中にロー ドされると、制御回路はパルス信号ＬＲＯ１ＬＲＩおよびＬＲを発して１６−ビ ット値をレジスタ１２１４から１２２０のバイト位置ＢＯとＢｌに転送してラッ チ１２２８中のフリップ・７０ツブＦＦＯとＦＦＩをセットし、レジスタ１２１ ４は無効データを持っているものとしてマークする。また、信号ＯＣＶのＬＳＢ が１のときは、制御回路１２１６はパルス信号ＬＲ２，ＬＲ３、およびＬＲを発 して１６−ビット値をレジスタ１２２０のビット位置Ｂ２とＢ３に転送して、ラ ッチ１２２８中のフリップ・フロップＦＦ２とＦＦ３をセットし、レジスタ１２ １４は無効データを持っているものとしてマークする。制御回路１２１６は信号 ＯＣｖのＬＳＢの値の１から０への転換に応じて、レジスタ１２２０中に保持さ れているデータをレジスタ１２１８へ転送しかつＶＲＡＭ書込み動作をスケジュ ールする。
第１２Ｂ図は、出力ＰＩＦＯ２３６を介して行なわれる５つの順次単一バイト・ データ転送の相対的タイミングを示すタイミング図である。
この発明のこの実施例で使用している休止論理２４０は２個のＯＲゲート（図示 せず）を持っている。入力信号ＳＤＰ、ＩＦＯＰ％ＩＦＩＰおよびＯＦＰがその 第１ゲートに印加され、同ゲートは出力信号ＵＲＥＱを発生する。信号ＵＲＥＱ は、次に説明するようにＶＲＡＭ制御ユニット２３８に印加されて、統計的デコ ーダ２３０、入力ＦＩＦＯ２コ２と２３４または出力ＰＩＦ０２３０のうちの１ つが急いでメモリ動作することを要求している旨を示す、信号ＳＤＰ、ＩＦＯＰ 、ＩＦＩＰおよびＯＦＦもバスυＲを介してＶＲＡＭ制御ユニット２３８に供給 される。
第２のＯＲゲートに対する入力信号は、語信号５ＤＰＡ、ＩＦＯＰＡ、ＩＦＩＰ Ａおよび０ＦＰＡとＶＲＡＭ制御ユニット２３８から供給される信号ＶＣＵＰＡ である。第２ＯＲゲートの出力信号は信号ＰＡＵＳＥで、前述したようにマイク ロコードＲＡＭとシーケンサ回路２２６に印加される。
第１３Ａ図と第１３Ｂ図とはＶＲＡＭｌＩＪｉｌｌ１Ｍ２３８として使用するに 適した回路を示すブロック図を構成している。上述したように、ＶＲＡＭ制御ユ ニット２３８は、マイクロコード制御語のＢ　ＤＳＴフィールドに応答する回路 を有し、これは統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３４オよび出力 Ｐ　Ｉ　Ｆ０２３６　ニ対す！ＶＲＡＭ７ドレス値を記憶する。更に、ＶＲＡＭ 制御ユニット２３８は１表示器用プロセッサ２１８にビクセル値を生成するのに 使われるビット・マツプ・アドレスと、ＶＲＡＭ２１６が使用するダイナミック ・ランダムアクセス・メモリ回路の内容を周期的に復元（リフレッシュ）するの に使用されるリフレッシュ・アドレスを記憶するための回路を持９ている。ＶＲ ＡＭ制御ユニット２３８は、また、統計的デコーダ２３０、入力ＦＩＦＯ２３２ と２３４および出力ＰＩＦ０２３６が発生したメモリ読出し信号とメモリ書込み 信号に応答して表示器用プロセッサ２１８に対する要求信号を読出し、圧縮され たビデオ信号２１２の源に対する要求信号を書込み、また内部で発生したリフレ ッシュ要求信号に応じて種々の要求されたメモリ動作を開始してそれらが適切に 完了したことを表示するように働く回路を持りている。
種々のアドレス値を記憶する回路は制御回路１３１０によって制御される。この 回路１３１０は、クロック信号ＣＫ’、バスＭＣＷによって供給されるマイクロ コード制ｖ４語のＢ　ＤＳＴフィールド、および下記するようにマルチプレクサ １３７８によフて供給される装置選択値、信号源２２２によって供給される垂直 フィールド同期信号ｖＳに応動する。制御回路１３１Ｏは２主として、種々の装 置に対するアドレス値のローディングの制御を行なう。
統計的デコーダ２３０用のアドレス値、たとえばＢＤＳＴフィールドにおいて値 ３１を有するマイクロコート制御語をロードするには、ビデオ信号処理器２１０ 中の他の回路たとえばＡ　Ｌ　Ｕ　２４４をＢ　ＳＲＣフィールド中のある一つ の値を介して制御しくコンディション）て、それがそのアドレス値の８個のＭＳ ＢをバスＢ　Ｂｕｓに印加されるある値の８個のＬＳＢとして供給するようにす る。ＢＤＳＴフィールドの値３１に応じてこの制御回路１３１０は、信号ＣＫ’ の１周期に亙りｌ対のマルチプレクサ１コ１２と１３１６に信号ＳＴＭとして論 理ｌの値を印加する。この信号によって、マルチプレクサ１３１２は、バスＢ　 Ｂｕｓから送られた８ビツト値をレジスタ１３１４の入力ボートに供給するよう にされる。信号ＳＴＭが論理ｌの値な持っている間、制御回路１３１０はパルス 信号５ＴＨＬを発生し、レジスタ１３１４が自己の入力ボートに印加されたその 値をロードするようにする。
次の命令サイクルでは、そのＢ　ＤＳＴに値３０を有するマイクロコード制御語 によって、制御ユニット１３１０は、信号ＣＫ’の１周期間にわたり論理１の値 をもった信号ＳＴＭを保持しパルス信号５ＴＬＬを発生するようにされる。これ らの信号の組合せによりて、マルチプレクサ１３１５はバスＢ　Ｂｕｓの１４Ｍ 　Ｓ　Ｂ位置によって伝えられた値を１４ビツト・レジスタ１３１８の入力ボー トに供給するように制御され、またレジスタ１３１８はその入力ボートに印加さ れた値を記憶するように制御される。このレジスタ１３１４と１３１８に保持さ れた値は、マルチプレクサ１３５６の入力ボート０に印加される２２ビツトのア ドレス値を形成するように連結される。
入力ＦＩＦＯ２３２と２３４および出力ＰＩＦＯ２３６に対するアドレス値の記 憶動作のシケーンスのタイミングは統計的デコーダ２３０に対するアドレス値の 記憶動作のシーケンス・タイミングと同じである。入力ＦＩＦＯ２３２に対する アドレス値の記憶には、制御回路１３１０により供給される信号Ｉ　ＦＯＭによ って、マルチプレクサ１３ｚＯと１３２４を制御して、アドレス値の８個のＭＳ Ｂと１４個のしＳＢを、それぞれレジスタ１３２２と１３２６に印加させるよう にする。レジスタ１３２２と１３２６は、各々その入力ボートに印加された値を 、制御回路１３１０によって供給される信号Ｉ　ＦＯＨＬおよびＩ　ＦＯＬＬに 応じてロードする。マルチプレクサ１３２０と１３２４．およびレジスタ１３２ ２と１３２６は。
マルチプレクサ１３１２と１３１６およびレジスタ１３１４と１３１８にそれぞ れ対応している。信号ＩＦＯＭ、ＩＦＯＨＬおよびＩ　ＦＯＬＬは信号ＳＴＭ、 ５ＴＨＬおよび５ＴＬＬにそれぞれ対応する。Ｉ　ＦＯＬＬとＩＦＯ）（Ｌは２ ２と２３というＢ　ＤＳＴ値によってそれぞれ付活される。この両値は信号ＩＦ ＯＭを付活する。
マルチプレクサ１３２８と１３３２およびレジスタ１３３０と１３３４は、それ ぞれマルチプレクサ１３１２と１３１６およびレジスタ１３１４と１３１８と同 一構成を持っている。これらのマルチプレクサおよびレジスタは、制御回路１３ １０によって供給される信号ＩＰＩＭ、ＩＦＩＨＬおよびＩＨＩＬＬに応動して ２２−ビットのアドレス値を入力ＦＩＦＯ２３４にロードする。この値の８個の ＭＳＢは、Ｂ　ＤＳＴフィールドの値が２７であればレジスタ１３３０にロート され、Ｂ　ＤＳＴフィールドの値が２６であればレジスタ１３３４にロードされ る。
出力ＦＩＦＤ２３６のアト１／ス値は、制御回路１３１０により発生した信号Ｏ ＦＭ、０ＰＨＬおよび０ＰＬＬに応じて、各マルチプレクサ１３３６と１．３４ ０を介してレジスタ１３３８と１３４２にロートされる。上記の信号は前記の各 信号ＳＴＭ、５ＴＨＬおよび５ＴＬＬに対応している。制御回路１３１０は、Ｂ 　ＤＳＴフィールドが値１４を有するときはパルス信号ＯＦＭと０ＰＬＬを発生 してこのアドレス値の１４個のＬＳＢを１／ジスタ１３４２にロードし、Ｂ　Ｄ ＳＴフィールドの値が１５のときは、パルス信号ＯＦＭと０ＰＨＬを発生してこ のアドレス値の８個のＭＳＢをレジスタ１３３８中にロードする。各レジスタ対 １３２２と１３２６．１３３０と１３３４、および１３３８と１３４２中に保持 されている値を連続することによって形成された２２−ビットのアドレス値はマ ルチプレクサ１３５６の各入力ボートｌ、２．３に印加される。
統計的デコーダ２３０に対するアドレス値をバスする各マルチプレクサ１３１２ と１３１６の第２人力ボートは、入力ＦＩＦＯ２３２と２３４および出力Ｐ　Ｉ 　Ｆ０２３６　ニ対すルアドレス値をバスする対応マルチプレクサ対の第２人力 ボートと同様に、加算器１３９２の出力ボートに結合される。下記するように、 この加算器１３９２は増加（インフレメンチット）アドレス値を供給する。
この増加したアドレス値は、統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３ ４および出力ＦＩＦＯ２３１ｉに対すると同じ様に使用される０次に、統計的デ コーダ２３０での使用についてだけ説明する。増加したアドレス値の８個のＭＳ Ｂはマルチプレクサ１３１２の第２人力ボートに印加され、１４個のＬＳＢはマ ルチプレクサ１３１６の第２人力ボートに印加される。信号ＳＴＭが論理Ｏの値 を持っているときは、マルチプレクサ１３１２と１３１６は、これらの偵をアド レス・レジスタ１３１４と１３１８の入力ボートにそれぞれバスするように制御 される。統計的デコーダ２３０のメモリ読出し動作が進行している間、制御回路 １３１０はパルス信号５ＴＨＬと５ＴＬＬを発生してこの増加したアドレス値を レジスタ１３１４と１３１８にロードする。もし、統計的デコーダ２３０が順次 モードで動作するようにセットされているか、デコーダ２３０がそのランダム・ モードで動作するようにセットされているときもし第２の３２ビツト値をＶ　Ｒ Ａ　Ｍ　２１６が要求すれば、この増加したアドレス値は統計的デコーダ２３０ の次のメモリ読出し動作を行なうために使用される。
加算器１３９２の出力ボートは更に２２−ビット・レジスタ１３４６の入力ボー トに結合されていて、このレジスタはＶＲＡ　Ｍ　２１６のメモリ・リフレッシ ュ動作を行なうために使用されるアドレス値を保持する。レジスタ１３４６の出 力ボートはマルチプレクサ１３５６の入力ボート５に結合されてシ）る、リフレ ッシュ・アドレス・レジスタ１３４６から供給される値はあるサイクルで変化し 、４ミリ秒ごとにＶＲＡ　Ｍ　２１６中の各行（ロウ）をアドレスする。この発 明のこの実施例では、このリフレッシュ動作はＶＲＡＭ制御ユニット２３８の内 部にある下記の回路によりて制御される。
この実施例で使用されるＶＲＡＭ制御ユニット２３８に保持されているこの最後 のアドレス値はビット・マツプ・アドレスである。このアドレス値は、たとえば ＢＤＳＴ値がそれデれ１９と１８である２つの別々のマイクロコード制御語に応 じて各パルス制御信号ＢＭＨＬとＢＭＬＬを発生することによフエ、レジスタ１ ３４８と１３５０中に書込まれる。このレジスタ１３４８と１３５０中に書込ま れたアドレス値は、圧縮されたビデオ信号２１２の信号源により生成された、画 像の圧縮表現から、ビデオ信号処理回路２１Ｇにより発生されたルミナンス信号 ビット・マツプの開始アドレスである０表示器用プロセッサ２１８のデータのア クセスに使用されるこのビット・マツプ・アドレス値はレジスタ１３５４中に保 持される。レジスタ１３４８中の８−ビット値とレジスタ１３５０中の１４−ビ ット値とを連結して得られた２２−ビット・アドレスは、信号源２２２から供給 される垂直フィールド同期信号ｖＳのパルスに応じてレジスタ１３５４中にロー ドされる。正規動作モードでは。
ビデオ信号処理器２１０は、信号ｖＳの２パルスごとに１回ずつレジスタ１３４ ８と１３５０中に新しいビット・マツプ・アドレス値をロードする。従って各ビ ット・マツプは動きのあるビデオ情景を再生するために２回表示される。
レジスタ１３４８と１３５０の内容は次のようにしてレジスタ１３５４に転送さ れる。信号ｖＳのパルスと同時に、制御回路１３１０は信号ＢＭＭの状態を信号 Ｃにの一周期中論理１に変更する。これによってマルチプレクサ１３５２は、レ ジスタ１３４８と１３５０中に保持されているアドレス値をレジスタ１３５４の 入力ボートに印加する。信号ＢＭＭが論理ｌ状態にある間に制御回路１３１０は パルス信号ＢＭＬを発してレジスタ１３５４がその入力ボートに供給される値を ロードするようにする。レジスタ１３５４に保持されたこの値はマルチプレクサ １３５６の入力ポートロに印加される。
信号ＢＭＭが論理０状態にあるときは、マルチプレクサ１３５２は加算器１３９ ２から供給された２２−ビットの増加されたアドレス値をレジスタ１３５４の入 力ボートに供給するようにされる０表示器用プロセッサ２１８のメモリ読出し動 作中、制御回路１３１０はパルス信号ＢＭＬを発し、またこの信号ＢＭＭを論理 Ｏ状態に保持して、増加されたビット・マツプ・アドレス値をレジスタ１３５４ にロードして１表示器用プロセッサ２１８の次の読出し動作の用意をする。
その時のアドレス値が増加されつつある間に、統計的デコーダ２３０、入力ＦＩ ＦＯ２３２と２３４、および出力ＦＩＦＯ２３６のうちの１つに対する新しいア ドレス値のロードを行なおうとすると、ＶＲＡＭ制御ユニット２３８中に混乱（ コンフリクシ纏ン）が生ずる可能性がある。この混乱は、新しいアドレス値がロ ードされ、次に加算器１３９２から供給される増加された以前のアドレス値がそ の上に書込まれると、発生する。混乱の可能性が検出されると、制御回路１３１ ０は信号ＶＣＵＰＡの状態を論理ｌに変更し、一方アドレス値は増加されレジス タ対１３１４と１３１８、　１３２２と１３２６、ｌココ０と１３３４または１ ３３８と１３４２のうちの１つに記憶される。この信号は、休止論理２４０に印 加されてプロセッサ２１０を増加されたアドレス値が記憶されてしまうまで休止 状態とする。制御回路１３１０は、この混乱の可能性がある場合、すなわち上記 レジスタ対の１つにデータを記憶させようとする試みが増加されたアドレス値を 記憶させようとする試みと同時に生じたとき、のみプロセッサ２１０を休止させ る。
アドレス・ロード動作のタイミング関係を例示するものとして、第１３Ｃ図は、 統計的デコーダ２３０に対して最初のアドレス値と増加されたアドレス値がロー ドされるとき制御回路１３１０によって生成され幾つかの信号のタイミング図を 表わしている。
次に述べるように、各装！１２３０　、２３２％２３４および２３６は、正規メ モリ要求または緊急メモリ要求を発生することができる。ＶＲＡＭ制御ユニット ２３８は、一般にラウントロピンと呼ばれる繰返しシーケンスで各装置の正規メ モリ要求信号を処理する。各装置２３０　、２３２．２３４および２３６はすべ て実質的に同等の優先度を有するものとして取扱われる。
装置２３０．２３２　、２３４および２３６によって発生した緊急メモリ要求動 作は第２のスケジューリング機構によって取扱われる。この第２のスケジューラ は、また、リフレッシュ動作、圧縮されたビデオ源２１２からの書込み動作、お よびプロセッサ２１８のビット・マツプ読出し動作も取扱う、このスケジューラ は成る固定的な優先度計画に従９て動作する。ビット・マツプ読出し動作は最高 の優先度を有し、以下優先度が順番に低下する形で、リフレッシュ動作、圧縮さ れたデータ書込み動作、出力ＰＩＦ　Ｏ２３６に対する緊急メモリ書込み動作、 入力ＰＩＦＯ２３４と２３２に対する緊急メモリ読出し動作、および統計的デコ ーダ２３０に対する緊急読出し動作の順に続いている。スケジューリングと上記 の開動作の開始を制御する回路については次に説明する。
上述のようにメモリ要求信号ＯＦＲ，ＩＦＩＲ，ＩＦＯＲおよびＳＤＲはバスＰ ／Ｓを介してＶＲＡＭ制御ユニット２３８に印加される。第１３Ａ図と第１３Ｂ 図において、それらの信号はバスＲ／Ｓによって伝えられる他の信号から分離さ れてバレルシフタ１３６０に印加される。バレルシフタ１３６０では、４−”！ ？’ット要求信号が循環シフタ１３６２、マルチプレクサ１３６４の１入力ボー トとに印加される。シフタ１３６２は゛、この４−ビット要求信号の３傭のＭＳ Ｂを１ビット位置だけ下位に向けてシフトし、かつ４−ビット要求信号のＬＳＢ を出力信号のＭＳＢ位置にシフトする。シフタ１３６２の出力信号はマルチプレ クサ１３６４の第２の入力ポートに印加される。マルチプレクサ１３６４によっ て供給される信号は循環シフタ１３６６と、マルチプレクサ１３６８の１入力ボ ートとに供給される。＠環シフタ１３６６は、その入力値の２個のＬＳＢと２個 のＭＣＢの位置を入換えて、マルチプレクサ１３６８の第２人力ボートに印加す る出力値を生成する。マルチプレクサ１３６４と１３６８はレジスタ１３７６か ら供給される２−ビット信号のそれぞれ下位ビットと上位ビットとにより制御さ れる。値０゜二、２または３を有するこの信号に応じて、バレルシフタ１３６０ は０．ｌ、２または３ピッ１〜位置をそれぞれ下位のピット位置へ循環シフトさ せる作用を行なう。
バレルシフタ１３６０から供給される出力信号は４−ビット優先度デコーダ１３ ７０に印加される。優先度デコーダ１３７０の出力信号は、その入力ポートに印 加された値の最上位の１の値をもつビットのビット位置番号０．１．２または３ である。たとえば、４ビツト入力の値が０１０１であったとすれば優先度デコー ダ１３７０の出力値は２になる。それはｌの値を宥する最上位ビットがピット位 置２にあるからである。優先度デコーダ１３７０の出力信号はレジスタ１３７２ に印加され、このレジスタは制御回路１３１０から供給される信号ＣＣにに応じ て入力ポートに印加された上記の値をロードする。
レジスタ１３７２中に保持された値は２−ビット加算器１３７４の１つの入力ポ ートに供給される。加算器１３７４の出力ボートは２−ビット・レジスタ１３７ ６の入力ポートに接続されている。レジスタ１３７６の出力ボートは、バレルシ フタ１３６０と加算器１３７４の第２人力ボートとに結合されている。レジスタ １３７６と加算器１３７４とのこの組合せはモジュロ４アキユムレータを構成し ている。どの時点においてもレジスタ１３７６中に保持されている値は、その時 までに１／ジスタ１３７２によって加算器１３７４に供給された値全部のモジュ ーロ４の累算された和である。レジスタ１３７６中に保持された偵はメモリ動作 が行なわれるべき装置の番号である。０は統計的デコーダ２３０に相出し、１は 入力ＦＩＦ０２３２に、２は入力ＦＩＦＯ２３４に、そして３は出力ＦＩＦＯ２ ３ｆｉに対応している。バレルシフタ１３６０の動作により、この選ばれた装置 に対するメモリ要求値が優先度デコーダ１３７０に対する入力値のＬＳＢ位置ヘ シフトされ１次のメモリ動作ではこの装置が最低優先度て選ばれるようにする。
バレルシフタ１３６０、優先度デコーダ１３７０、レジスタ１３７２と１３７６ 、および加算器１３７４を含んでいるこの回路はスケジューラであって、装置！ ２３０　、２３２．２３４および２３６の発生するメモリ要求が確実に実質的に 同等の優先度で処理されるようにする。
レジスタ１３７６の出力信号はＭＳＢ位置に論理０を連続することによって３ビ ツトに引伸ばされている。この３−ビット信号はマルチプレクサ１３７８の１つ の入力ポートに印加される。マルチプレクサ１３７８の２番目の入力ポートは、 緊急要求、リフレッシュ要求、圧縮されたデータ書込み要求およびビット・マツ プ読出し要求を取扱うスケジューラの出力信号を受入れるように、結合されてい る。統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３４および出力ＰＩＦ０２ ３Ｓに対する緊急メモリ要求は各信号ＳＤＰ、ＩＦＯＰ、ＩＦＩＰおよびＯＦＦ によって伝達される。これらの信号は、優先度デコーダ１３８０の入力ポートの ビット位置０．１．２および３にそれぞれ印加される。ビット・マツプ読出し要 求信号は信号源２２０から供給される水平線同期信号Ｈ３である。この信号は優 先度デコーダ１３８０の入力ポートのピット位置６に印加される。リフレッシュ 要求信号はカウンタ１３８２によって発生される。このカウンタ１コ８２は普通 の７−ピッドラッチング・カウンタである。このカウンタは、信号ＣＫのパルス を１２１１個カウントして、その論理ｌの値をもつ１ビット出力値号ＲＦを、コ ノカウンタがリセットされるまでラッチする。この発明の実施例では、信号ＲＦ は優先度デコーダ１３８０の入力ポートのビット位１５に印加される。カウンタ １３８２のリセット入力端子ＶＲＡＭ＠号発生器１３８８から供給される信号Ｒ ＦＳに結合されている。この信号はリフレッシュ動作の終りに発生器１３８８に よりパルスとして送り出されてカウンタ１３８２をリセットする。
圧縮されたデータ読出し要求信号ＣＶＲは、前述のように５圧縮されたビデオの 信号源２１２によつてＶＲＡＭ制御ユニット２３８に印加される。この信号は優 先度デコーダ１３８０の入力ポートのピット位置４に結合される。
優先度デコーダ１３８０の出カポ−１−はレジスタ１３８４の入力ポートに結合 されている。レジスタ１３８４は制御回路１３１０から供給される信号ＣＣＫ’ のパルスに応動して、その入力ポートに印加された値をロー１（するように制御 されている。レジスタ１３８４の３−ビット出力信号はマルチプレクサ１３７８ の第２の入力ポートに供給される。
マルチプレクサ１３７８はＯＲゲート１３８６によって発生した信号によって制 御される。この信号は、休止論理２４０により発生した信号ｔＪＲＥＱ、および 信号ＨＳ、ＣＶＲ，ＲＦの論理的ＯＲである。ＯＲゲート１３８６の出力信号は 、優先度デコーダ１コ８０への入力信号の１つまたはそれ以上のものが論理ｌで あるときのみ、論理ｌである。′マルチプレクサ１３７８は、その制御入力信号 が論理０のとき、レジスタ１３７６から供給された３−ビット値をバスさせその 他の場合にはレジスタ１３８４から供給された３−ビット値をバスさせるように 、調整されている。マルチプレクサ１３７８でバスされた値は、マルチプレクサ １３５６に印加され６個のアドレス値のうちのどれをＶ　ＲＡ　Ｍ　２１６のア ドレス入力ボートとバンク選択論理に、および加算器１３９２の第１入力ボート に印加すべきかを１表わす、マルされ、このＲＯＭは増分値を加算器１３９２の 第２人力ボートに供給する。　ＲＯＭ１３９０は、たとえば、統計的デコーダ２ ３０、入力ＦＩＦＯ２３２または２３４、或いは出力ＰＩＦ　Ｏ２３６によりメ モリ動作が行なわれるときは増分値ｌをメモリ動作がビット・マツプ読出し動作 であれば増分値６４を、メモリ動作がリフレッシュ動作であれば増分値２５６を 供給するように、プログラムされている。前述のように、制御回路１３１０はマ ルチプレクサ１３７８から供給される３−ビット値に応動して、適当なレジスタ に対するロード信号を付活して、増加されたアドレス値をメモリ・サイクル中に レジスタ中にロードする。
ＶＲＡＭ信号発生器１３８８は、マルチプレクサ１３７８により供給される３− ビット信号に応じて、ランダム読出しまたは書込み動作、直列読出し動作または リフレッシュ動作を行なうようにＶ　ＲＡ　Ｍ　２１６に対する制御信号な発生 し、またメモリ動作が完了すれば、適切なストローブ信号をパルス状に発生する 。このＶＲＡＭ信号発生器は出力ＦＩＦＯ２３６から供給される４゛−ビット信 号ＣＡＳＭを受取るように結合されている。この信号は、メモリ書込み動作中１ 列（コラム）アドレス・ストローブ信号ＣＡＳＯ，ＣＡＳ１．ＣＡＳ２およびＣ ＡＳ３を選択的に非可動化するために使用されるもので、上記列アドレス・スト ローブ信号は、その１つがＶＲＡＭ２１６内のメモリ集積回路の８列の６対に印 加される。前述のように。
この実施例で使用されているＶＲＡＭ２１６は、８列１６行のマトリクスの集積 回路として構成されている。各集積回路は４ビツトのデータを受取りまたは供給 する。メモリの８列のすべてから供給される３２ビツトを８−ビット値に分割す るために、上記の列は対をなすようにされ。
列アドレス・ストローブ信号ＣＡＳＯ，ＣＡＳＩ、ＣＡＳ２およびＣＡＳ３のそ れでれ異なる１つが４つの列対のそれでれに印加される。参考資料としてここに 引用するＮＥＣエレクトロニクス社発行の１９８５年「メモリ製品データブック Ｊ３−４５乃至３−５４頁に記載されているように、　、ＰＤ４１２６４集積回 路に対するメモリ書込み動作に関して列アドレス・ストローブが動作状態にされ なければ、アドレスされたメモリセルにデータは書込まれない、従って、もし信 号ＣＡＳＭの４ビツトのうちの何れかが論理０であれば、信号発生器１３８８は 対応するＣＡＳ信号を非可動化し、バスＤ　Ｂｕｓの対応するバイト位置のデー タはＶ　ＲＡ　Ｍ　２１６中に書込まれず、アドレスされた３２−ビット語中の 上記バイト位置に前からあった内容は損なわれずに残フている。
ＶＲＡＭ信号発生器１３８８は１行なわれるメモリ動作の・ストローブ信号ＲＡ Ｓ、書込み可動化信号１１．出力可動化信号ＯＥ、直列制御信号ＳＣおよび直列 出力可動化信号ＳＯＥと同様に生成する。これらの信号のタイミング図は１掲の メモリ製品データブックの引用部に記載されている。
ＶＲＡＭ信号発生器１３８８Ｌｔ、Ｖ　ＲＡ　Ｍ　２１６を構成する個々の集積 回路を制御する信号を発生するだけでなく、統計的デコーダ２３０．入力Ｆ　Ｉ 　ＦＯ２３２，２３４、出力ＦＩＦＯ２３６およびリフレッシュ・カウンタ１３ ８２に対して要求を受けたメモリ動作は遂行されたことをそれでれ知らせるスト ローブ信号ＳＤＳ、ＩＦＯ３，ＩＦＩＯｌＯＦＳおよびＲＥＳを供給する。これ らの信号はメモリサイクルの終りに発生する。前述した刊行物「メモリ製品デー タブック」の引用部に開示されているタイミング図および既述の説明から、この 分野の技術者はＶＲＡＭ信号発生器１３８８として使用するに適した回路を、容 易に設計し製造することが可能であろう。
ＶＲＡＭ信号発生器は、更に、マルチプレクサ１３７８から供給される信号の値 ４に応じてその制御出力端子に高インピーダンスを与える。この高インピーダン ス状態によって合成ビデオ信号源２１２は、ＶＲＡＭ２１６のメモリ書込み動作 を制御することができる。この発明のこの実施例では、マルチプレクサ１３７８ から供給される４の値は、マルチプレクサ１３５６に結合されたデコーダ１３５ ５によってデコードされる。デコーダ１３５５に供給された４の値はこのデコー ダを制御して論理ｌの値をマルチプレクサ１３７６の入力端子ＥＮに印加させる ようにする。この信号によつて、マルチプレクサ１３５６はＶＲＡＭ２１６のア ドレス入力ボートに高インピーダンスを与えるようにされる。この高インピーダ ンスにより圧縮されたビデオ信号源２１２は可動化されて、ＶＲＡＭ２１６のア ドレス入力ボートを１メモリサイクルの量制御する。
各ＶＲＡＭメモリサイクルは信号ＣＫ’の４周期の間にわたフている。制御回路 １３１０は、この信号ＣＫ’を使ｊ　”ＣＩＩ　号ＣＣＫ　’を発生すルウコノ 信号ＣＣＫ’　、ＶＲＡＭメモリサイクルより信号ＣＫ’の１周期の２分の１だ け進んでいる。信号ＣＣＫの前縁から信号ＣＫ’の１周期後、すなわちＶＲＡＭ メモリサイクルの開始点で。
スケジューリング回路はスケジュールされているメモリ動作の中から成るメモリ 動作を選択しており、かつどの動作が選択されているかを示す値がマルチプレク サ１３７８の出力ボートから取出せる。
この選択された値は、マルチプレクサ１３５６を制御して選ばれたレジスタ中の アドレスまたは高インピーダンスをＶ　ＲＡ　Ｍ　２１６のアドレス入力端子と バンク選択論理に印加させ、またＶＲＡＭ信号発生器１３８８を制御して、もし 水平線同期信号Ｈ３，カウンタ１３８２、出力ＦＩＦＯ２３２によって或いは統 計的デコーダ２３０、入力ＦＩＦＯ２３２または入力ＦＩＦＯ２３４のうちの１ つによって選択されたメモリ要求が発生すると、直列読出し動作リフレッシュ動 作、ランダム書込み動作またはランダム読出し動作をそれでれ行なうための信号 を発生させる。メモリサイクルの終りよりも信号ＣＫ’の１周期分前に、ＶＲＡ Ｍ信号発生器１３８８は適当なパルス信号ＲＥＳ、ＯＦＳ、ＳＤＳ、ＩＦＯＳま たはＩＦＩＳを送り出して、要求されたメモリ動作は実行されてことを示す。
ＶＲＡＭ制御ユニットは、圧縮されたビデオ信号の信号源２１２が周期的にＶＲ ＡＭメモリサイクルを使用して圧縮されたビデオデータをＶＲＡＭ２１１ｉにロ ートするので、すべてのＶＲＡＭメモリサイクルを使用するとは限らない、ＶＲ ＡＭ２１６の使用に関する競合の可能性は、緊急メモリ要求を取扱うスケジュー リング回路によって解決される。
圧縮されたビデオの信号源２１２は、ＶＲＡＭ２１６中に記憶すべき３２−ビッ トの値を持っているときは、信号ＣＶＲの状態を論理１に変える。信号ＣＶＲは 優先度デコーダ１３８０のビット位置４入カボートに印加される。スケジューリ ング回路がこの形式の要求を取扱うときは、４の値を、ＶＲＡＭ信号発生器１３ ９８、制御回路１３１Ｇ、およびマルチプレクサ１３５６に結合されているデコ ーダ１３５５に供給する。この値は、信号発生器１３８８とマルチプレクサ１３ ５６を制御して、それらの出力端子の高インピーダンスを呈するようにする。こ の両出力端子はバスＡＤ・／ＣＴＬを介してＶ　ＲＡ　Ｍ　２１６に結合されて いる。更に、この４という値は、制御回路１３１０を制御して圧縮されたビデオ 信号源２１２に信号ＧＲＡＮＴとして論理ｌの値を供給する。この信号は、信号 源２１２内のアドレスおよび制御回路を可動化して、メモリ書込み動作の信号を 発生させ、信号源２１２かうＶＲＡＭ２１６中にデータを記憶させる。
ＶＲＡＭ信号発生器１３８８を、スケジューラから供給された値をランダム読出 し、ランダム書込み、直列読出しまたはリフレッシュ動作を行なうべきかを表わ す信号に変換する第１の回路と、この様な信号からＶＲＡＭ集積回路に供給する 実際の信号を生成する第２の回路との２つの別々の回路に区分することが考えら れている。第１の回路はＶＲＡＭ制御ユニット２３８の一部になり、従って処理 器集積回路２１０の内部にあることになろう。しかし第２の回路は回路２１０の 外部に形成されて、圧縮されたビデオの信号源２１２と共有することになろう。
ここで説明するこの発明の実施例は、ルミナンス・ビット・マツプのアドレスを 記憶するために１対のビット・マツプ・アドレス・レジスタを持っているが、カ ラー・ビデオ信号を処理するこの発明の実施例として２つの色差信号ピッ１〜・ マツプのアドレスを記憶するために２個の付加ビット・マツプ・レジスタを持つ 形にすることも考えられる。更に、すべてのビット・マツプ・アドレス・レジス タに対する最初のビット・マツプ・アドレス値を、ビデオ信号プロセッサ２１０ が停止状態にある間マイクロプロセッサ２２４に記憶しておくようにすることも 考えられる。
以上はビデオ信号プロセッサ２１０の回路に関する詳細な説明である０次にこの プロセッサを使用して２圧縮されたビデオ信号をデコード（すなわち引伸ばし） する方法を説明する。
第１図に関連して上述したように、このプロセッサにより再構成される画像は、 絶対または相対的双線形多項式（Ａｍ　＋Ｂｙ　＋（：）の形で、またＤＰＣＭ エンコード技法を使うて個々にコート化されたピクセルとして、矩形領域（以下 、セルという）を表わす記録（レコード）にコード化されている。第１図に示さ れた記録フォーマットは概念的には有効なものであるが、好ましいコートされた データの配列が第１４図に示されている。このデータは、５つの部分すなわち各 セルに割出てられるデータを含んでいる“セルテーブル”、統計的にコード化さ れたデータの別々のブロック（以下、“データ”という）５双線形多項式を作る ために使用されるテーブル（以下、スロープ・リストという）ＤＰＣＭコート化 データをデコードするために使用するテーブル（以下、テーブルＤという）との 対をなす２テーブル、およびその時表示されている画像のビット・マツプ、で構 成されている。統計的にコード化されたデータセグメントはその統計的デコーダ ２３０を使ってプロセッサ２１口で読出し得るように、個々別々のものである。
セルテーブル、データ値、スロープ・リスト、テーブルＤおよびビット・マツプ はすべてＶＲＡＭ２１６中に記憶される。更に、デコード動作の進行につれて、 新しいすなわちその時々のビット・マツプが生成され、それは次に表示すべき画 像を表わしている。
セルテーブルは、各セルごとに、数としてコード化された（たとえば、ｌ冨絶対 、２冨相対的、３＝ＤＰＣＭ）その形式Ｔ、その左上隅におけるビクセル値のビ ット・マツプ中の座標値＜ｘ　ｐｏｓ、ｙ　ｐｏｓ）、およびその寸法（Ｈ，Ｗ ）を含んでいる。そのセルが相対的セルか絶対セルであれば、多項式の係数Ａ、 ＢおよびＣに関する情報も与えられる。もしそのセルが相対的セルであれば、そ の時のセル中のビクセル値の、その時表示されている画像のビット・マツプ中の セルの対応するビクセル値に対する偏差値ΔＸとΔＹが与えられる。デコーディ ングを簡単化するために、記録は長さが一定であるもの（記録出り１０個の１６ −ビット・ワード）とする、データがｌＯワードより少ない記録（ＤＰＣＭのよ うな）は１０ワードに付加（水増し的に）される。
多項式Ａｘ　＋Ｂ、＋Ｃ中のスロープ項を表わす係数ＡとＢは特殊な形にコード 化される。セルテーブルは実際のＡ、Ｂの値を含む代りに、そのスロープ・リス ト中にインデクス値を含んでいる。このスロープ・リストは各画像と共に（或い は、各画像のシーケンスと共に）デコーダに伝達される。スロープ・リストに関 するこの理由は、デコード作用の効率を改善するため、次に述べるようにデコー ダがスロープテーブルを利用できるようにするためである。
圧縮された画像全体をデコードするに使用するマイクロコードは、一般にプロセ ッサの利用可能なマイクロコー）ＣＲＡＭ３１０にフィツトしないであろうから 、デコーディング動作は幾つかの“バス”に分けられる。その第１のバスはすべ ての絶対セルをデコードし、続いて相対的セル用の他のバスおよびＤＰＣＭセル 用の別のバスがある。このプロセスは第１５図に概要が示されており、すなわち 、スイッチ１５１０の順次選択作用によって３回呼出される同一のプロセス１５ ２０　（特定形式のセル全部をデコートするため）で、構成されている。
プロセス１５２０の詳細は第１６図に示されている。最初、統計的デコーダ２３ ０と入力ＦＩＦＯ２３２はステップ１６１０と１６２０で、統計的にコード化さ れたデータとセルテーブルとをそれぞれ含むＶＲＡＭのセグメントをアドレスす るように始動される。ステップ１６３０ではセルテーブルの記録から偵Ｔを読出 す、この値Ｔはセル形式を特定する。ステップ１６４０では値Ｔを特別の“テー ブルの終り”の値と比較する。この“テーブルの終り”のフラッグとしては通常 は０が使用され、比較動作が迅速に行なわれるようにされる。もし、テーブルの 終りに達しない場合には、この値Ｔを処理されるセルの形式と比較する（ステッ プ１６５０）　、もしこのコードがそのとき処理されている形式であれば、記録 がデコートされ（ステップ１６６０）、そうでない場合にはその記録はスキップ される（ステップ１６７０）　。
次にセルのデコーディング・プロセスについて詳しく説明する。初めに、絶対お よび相対的セルのデコードを効率的の行なうためのこのプロセスのキー要素があ る“スロープ・テーブル”の概念を紹介して説明することが必要である。
“スロープ中テーブル”の概念は第１７Ａ図と第１７Ｂ図に例示されている。第 １７Ａ図は双線形多項式関数へ〇十Ｂ、＋Ｃでフィルされる矩形領域を表わして いる。この様な双線形関数は、この関数からの値で直接フィルされる絶対セルと 、この閏、数によりて与えられる値をそのときより前のビデオ画像のセルか、ら のビクセル値に加算する相対的セルとの双方に使用されるものであることを。
想起されたい、スロープ・テーブルは絶対および相対的セルの双方に対して同一 のものである。
関数Ｐ（ｘ、ｙ）＝Ａ、＋Ｂ、＋Ｃの値は、第１行の値ＰＯ１Ｐ１．２２等とし て、および第２行ｐｏ’、Ｐｉ’、Ｐ２′等として示されている。この関数の値 を即時計算しようとする２つの問題が生じる。第１の問題は２つの乗算（Ａ、と ａｙ）が必要なことである。もし係数（Ａ、Ｂ、Ｃ）がすべて整数であれば、周 知の増分加算法によりてこの問題は解決することができる。これは、Ｐ（Ｘ◆１ ．ｙ）冨Ｐ　（ｘ、ｙ）　＋　Ａという事実、すなわち、セル内の１つの水平線 内の相連続するビクセルの値は累算器に値Ａを順次加算することによって計算で きるということを利用している。しかし、この発明の場合には、係数Ｃの値は常 に整数であるが、ＡとＢの値はそうではない。
その理由は１画像のルミナンス値の空間的変化は通常１ビクセル当り１グレーレ ベルよりも小さいからである。
それで、事実、Ａ、Ｂは小数部をもフているだけでなく、普通は絶対値ｌよりも 小さい、また、２つのピクセル値は１命令サイクル中に計算されるから、これら のピクセル値の計算に飽和を伴う２重加算動作（デュアル・アット・ウィズ・サ チュレート・オバレーシ纏ン）を使用することも望ましい、しかし、この飽和を 伴う２重加算動作は整数の加算だけに適用できるもので、小数のスロープ値を累 算することはできない。
この第２の問題を解決するために、“スロープ・リスト”と“スロープ・テーブ ル”を使用する。スロープ・リストは、処理される全画像に対して排他的なスロ ープ値として使用される。ＡとＢの特定値（１７２５６の精度で特定されている ）の小さなセットである。換言すれば、その画像内で自然に発生するＡとＢの値 のそれぞれは、このスロープ・リスト中の１つの値で近似される。
次に、このスロープ・リスト中で見られるＡの特定値に対する関数Ｐ　（ｘ、ｙ ）を評価した結果を示す第１７Ａ図について考察する。差の値ＤＯ１ＤＩ、Ｄ２ 、Ｄ３等は、１つの中間ビクセル値を介して隔てられたピクセル値相互間の差の 整数部として計算されている。たとえば、Ｄ２はＰ２−ＰＯの値の整数部に等し く、Ｄ３はＰ３−Ｐ　１の整数部に等しく、以下同様という具合になっている。
最初の差の値ＤｏとＤｉの対は実際のピクセル値ＰＯとＰＩから値ＰＯををそれ ぞれ差引いて得たものであることに注意された。
この差の値の組は、多項式中のＡの値にのみ依存するものであるから、スロープ ・リスト内のＡの６値に対して差の値を算出することができる。与えられたスロ ープ・リストについてその様なすべてのテーブルの組を″Ｘスロープ・テーブル ”と名付ける。特定のスロープ・リストが与えられると、整数の値を含むスロー プ・テーブルは、非常に少なくなり即時デコーディング・コストで完全に予め算 出されたＶ　ＲＡ　Ｍ　２１６中に記憶することができる。
この図にはビクセルが対をなして示されているが、それは第４Ｂ図を参照して前 述したデコーディング・プロセッサ中でデコーディング・プロセスに飽和を伴う ２重加算ＡＬＵ動作を使用するからである。この図に示されている値はすべて８ −ビット値であり、６値の対は１つのＩＢ−ビット・ワードにバックされている 。このＸスロープ・テーブルを利用できるものとすれば、関数Ｐ　（ｘ、ｙ）の 値は、たとえば次の様な単一のＡＬＵ演算で計算することができる。
（Ｐ４、Ｐ５）−（Ｐ２、ｐ３）＋）（Ｄ４．Ｄ５）ここに、＋）は飽和を伴う ２重加算動作を表わしている。初めに、累加レジスタに対をなす８−ビット値（ ＰＯｌＰＯ）をロードし、順次スロープ・テーブルからの対をなす値を加算する ことによつて５各ビクセル値の対に対して１回だけのＡＬＵ動作を使ってＰ　（ ｘ、ｙ）値の正確な再構成を行なうことができる。
上記の方法は１走査線上の値を発生するだけである。
次の走査線を発生させるには値（ＰＯ２、ＰＯ２）が必要となる。それは１次の 計算で得られる。
（ＰＯ２、ＰＯ２）冨（ＰＯ，ＰＯ）＋）（ＱＯｌＱＯ）ここに、（ＱＯｌＱＯ ）は、Ｘスロープ・テーブルから類推できるがそれとは異なる構成をもつ“Ｙス ロープ・テーブル”からの値である。第１７Ａ図に示されるようにＹスロープ・ テーブルでは、関数Ｐ（ｘ、ｙ）の垂直方向に＃接する値を減算してそのスロー プ・テーブル値を得ている。この点が、１つの中間ビクセルで隔てられている値 同士が減算されるＸスロープ・テーブルと違う点である。また、Ｙスロープ・テ ーブルでは、２つの８−ビット・フードの両半部に同一値が重複している。
要約すると、ビデオ信号プロセッサ２１０は、圧縮されたビデオ・データの一部 としてそのときの画像に使用されるスロープのリストを含んでいるスロープ・リ ス１−を受入れる。プロセッサ２１０は次に、絶対または相対的セルをデコーデ ィングするに先立９て、スロープ・リスト中の各スロープに１（１のベクトル・ エントリーをもってＸとＹの両スロープ・テーブルを構成する。これらのスロー プ・テーブルはＶＲＡＭ２１６中の予め定められた位置に記憶される。スロープ ・テーブルはスロープ・リストにではなくセル・テーブルにコート化することも 考えられるが、スロープ・リストの方がよりコンパクトであるからコート化効率 の面で有効である。
スロープ・リストとＸおよびＹスロープ・テーブルの概念が第１７Ｂ図の例に示 されている。上述のように、ＸとＹスロープ・テーブルはそれぞれスロープ・リ スト中のどのスロープ値に対してもエントリーを持）ている。
エントリーは、Ｘスロープ・エントリーについては１つおきのビクセル値相互間 の差に相当する一連の値で、またＹスロープ・エントリーについては隣接ピクセ ル値相互間の差に相当する一連の値で構成されている。下記の例では、スロープ ・リスト中の項目（アイテム）６に対するＸスロープ・テーブル・エントリー、 　１．２５とスロープ・リスト中の項目ｌＯに対するＹスロープ・テーブル・エ ントリー、２．２５とが発生される。
Ｘスロープ・テーブル・エントリーは、１５−ビットのスロープ値を前の和に繰 返し加算することによってランニング和を累加することにより発生させられる。
各加算動作の後、累加された和の整数部（すなわち、８個のＭＳＢ）が記憶され る。このＸスロープ・テーブル・エントリーはこの記憶された値の１つおきのも のの差をとることによりて生成される。これらの値は選ばれたスロープ値に対す るＸスロープ・テーブル・エントリーとして記憶される。Ｘスロープ・テーブル ・エントリーを発生するアルゴリズムは、中間の介在値によって隔てられている 値相互間の差を記憶する。その理由はＸスロープ・テーブル・エントリーから絶 対または相対的セルを再構成するのに飽和を伴なう２重加算動作を使用するから である。この動作は並列的に２つの加算を行なうので、絶対または相対的セルを 再構成するためのアルゴリズムは、サンプルの１つおきのものの各相を別々に累 加する。このＸスロープ・テーブル・エントリーはこの２重累加動作が正しく効 率的に行なわれるように配列される。
Ｙスロープ・テーブル・エントリーを発生させるには、選ばれたスロープ値を上 記と同様に累加しその累加和の整数部を記憶する。しかし、Ｙスロープ・テーブ ル・エントリー中に記憶される差の値は、記憶サンプルの隣接するもの同士から 生成される。
！ｆＧ１８図は、プロセッサが絶対セルのデコートな実行する動作のシーケンス を示している。最初のステップ１８１０は、デコーディング・プロセスの残余の 期間中、よ、り効率良くアクセスするために、入力ＦＩＦＯ２３２を使ってセル ・テーブルからデータＲＡ　Ｍ　２２８へ値を転送することである。ステップ１ ８１２は、値Ａに相当するＸスロープ・テーブル・エントリーを、入力ＦＩＦＯ ２３４を使ってセル・テーブル・エントリーからデータＲＡ　Ｍ　２２８へ転送 することである。これは、セル・テーブル・エントリーを、下記するプロセスの “インナ・ループ中の急速アクセスに利用できるように行なわれる。ステップ１ ８１４は出力ＦＩＦＯ２３６を、そのセルの開始点に相当するその時の画像ビッ ト・マツプ中のアドレスに対して初期化する。ステップ１８１６は入力ＦＩＦＯ ２３４をＹスロープ・テーブル中の第１エントリーに対する点に初期化する。
次のステップ１８１８では、たとえばデータ・バス２４２中のＲ３（記号的に“ 値”という）レジスタを値（Ｃ，Ｃ）に、すなわちセル・テーブル記録から得ら れ上位８ビット位置と下位８ピッ１〜位置の双方に一定値Ｃをもつ１６−ビット ・ワードに、初期化する。ステップ１８２０では、他のレジスタたとえばｙカラ ン１〜と呼ぶレジスタＲ２をセル・テーブル・エントリーからの値Ｈに初期化す る。
ステップ１８２２は、プロセス中の“アウタ・ループ（ｏｕ−ｔｅｒ　１ｏｏｐ ）”、すなわち処理されるセルの各走査線に対して１回行なわれるループ、を始 める。先ず（ステップ１８２２）　、データＲＡ　Ｍ　２２Ｂ中のポインタ・レ ジスタの１個たとえばＤＲ２を、既にステップ１８工２でデータＲＡＭ２２８中 に転送され′Ｃいる、Ｘスロープ・テーブル中の第ｌエントリーに対する点に初 期化する。ステップ１８２４では、データ・バス回路２４２のループ・カウンタ ５１４（記号的には“ｃｎｔ　’という）を値Ｗ／２に初期化する。これは、セ ルの各水平線に対して発生されるビクセル値対の数である。約束として、このコ ート化システムは１線当り偶数個のビクセルを有するセルを発生するだけとする 。従つて、Ｗは常に偶数である。ステップ１８２６はレジスタ“値”中にある値 をＡ　Ｌ　Ｕ　２４４の出力レジスタ４１６にバスさせ、これはスロープ・テー ブルの説明で前述したように出力ビクセル値を累加するのに使用されるものであ る。ステップ１８２８はこのプロセスの“インナ・ループ”てあつて、詳細に下 記するが、セル線の水平線上における各ビクセル対に対して１回行なわれる。そ のセルに対してビクセル・データの１水平線の処理の後１次のステップ１８３０ では、“値”にＹスロープ・テーブル値を加算する。これは第１７Ａ図に関連し て前述したように、計算　値ツ値＋）（ＱＯ，ＱＯ）と等価である。ステップ１ ８３２は、出力ＰＩＦＯ２３６をセル中の次の水平線の開始ビクセル・アドレス に再初期化し、ステップ１８コ４は°ｙカウントの値を減少させる。テスト１８ ３６は、°ｙカウント°が０に到達したか、ステップ１８２２ヘループバツクし たか（もし上記が０に到達しなければ）或いはループを出た（Ｏに到達して）か 、どうかをチェックする。これで、１つの絶対セルの処理が完了する。
第１９図は第１８図のプロセスのインナ・ループ１８２８を実際のマイクロコー ド制御ワードまたは命令の形で示している。インナ・ループ１８２８は、ループ ・カウンタ５１４の制御下で交互に実行される２つの命令から成りている。
ここに掲示されている命令アドレスは例示目的だけのものであるが、下記するよ うに１条件付きのブランチ動作がマイクロコードＲＡＭとシーケンシング回路２ ２６によって行なわれるやり方のために、それらの番号は完全には任意的なもの ではない。
第１の命令（１）は、計算ＡＬＵ＝ＡＬＵ＋）”　ＤＲ２◆◆を行なう、ここに 、記号”ＤＲ２◆十はテーブル４に関連して前述した通りである。この計算は、 Ｘスロープ・テーブル・エントリーからの１対の値をＡＬＵ出力レジスタ４１６ 　（Ｘ線形関数値の累算器として使用されている）に加算し、またデータＲＡ　 Ｍ　２２８のポインタ・レジスタＤＲ２をスロープ・テーブル中の次の対をなす 値に対する点に自動増加させる。この命令は、また、ループ・カウンタな減少さ せ、次でマイクロコードＲＡＭとシーケンシング回路２２６を次のマイクロコー ト制御ワードである命令２をロードするような条件付けも行なう、命令２は１回 路２１０を制御してＡＬＵ出力レジスタ４１６中の値を出力ＰＩＦ０２３６を通 して送るようにし、こうしてＶＲＡＭ中に２つのビクセル値を書込む、この命令 ニ関して、ループ・カウンタ０条件を使用して条件付きブランチがセットされる 。もしこの条件が誤りであれば。
制御は命令ｌヘバスしてループが継続する。水平線のビクセル・データが完了す ると、ループ・カウンタは０になり、その条件は真であり、マイクロコード中シ ーケンサはアドレスのＬＳＢを強制的にＯにするようにさせられる。これにより て、命令０へのジャンプが起こり、従ってインナ・ループから出口へ出て行く。
これは２命令ループであり、かつループを一周するごとに２個のビクセル値が発 生されるので、このインナ・ループはｌピクセル値当りｌ命令の速度で実行され る。
−例として、命令サイクル時間が８０ｎｓで画像が２５６×２４０ピクセルを有 しプロセッサ２１０に休止状態が無いものとすれば、このインチ・ループの可能 最大実行時間（すなわち画像が１絶対セルで表わされるとすれば）０．３フィー ルド期間（約１７２００秒）である、アウタ（外部）ループのような、このシス テムの上記とは別のプロセスおよび第１６図の処理には更にデコード時間が加わ る。また、画像は通常は完全に一つの形のセルて構成されているものでないこと を想起されたい、相対的およびＤＰＣＭセルではデコードするのに絶対セルの場 合よりも長い時間を要することが理解されよう、しかし、この様な因子があフて も１通常は２フィールド期間未満で画像をデコードすることができる。２フィー ルド期間というデコード時間は所望のＴＶフレーム率３０分の１秒に相当するこ とに注意されたい。
第２０図は、プロセッサ２１０が相対的セルのデコートな実行する動作のシーケ ンスを示している。多くのステップは絶対セルのデコーディング・プロセスにお けるステップと同様なものであるが、幾つかの重要な相違点がある。この相対的 セルのデコーディング・プロセスでは。
双線形多項式Ａ、＋Ｂ、　十〇の値を発生させることの他に、この関数の値を前 の画像ビット・マツプの矩形領域から得られるビクセル値に加算する。こうして 得た和は１次にその時の画像ビット・マツプに書込まれる。更に、このビクセル 値は、前の画像のビット・マツプから直接取出されるのではなく、ビクセル補間 器２４６を使９てそれらのビクセル群から補間することにより得られる。
ピクセル補間器２４６は、パイプライン構成であるから、その出力値は入力値に 対し遅延する。この時間的遅延は、その時のおよびそれより前の画像セル中のビ クセルを通して行なわれる走査動作を複雑なものとする。その理由は入力および 出力ＦＩＦＯの歩調が揃っていないからである。この問題は、インナ・ループを ２つの同じ命令グループに分割することによって解決される。Ｗ／２回実行きれ る１つのインナ・ループ（絶対デコーディングの場合のように）の代りに、Ｎ１ 回実行されるものとＮ２回実行されるもの（但し、Ｎ１＋Ｎ２−ｗ／２）との２ つのインナ・ループがある。この値Ｎ１とＮ２は次のように予め計算される。す なわち、第１のインナ・ループの後入力ＦＩＦＯ２３２が前の画像ビット・マツ プにおける連続する次の水平線中の開始ビクセル位置に対する点に進められるよ うに、および第２のインナ・ループの後出力ＰＩＦＯ２３６がその時の画像ピッ Ｉ−・マツプにおけるその時のセルの連続する次の水平線の開始ビクセル位置に 対する点へ進められ得るように、計算される。
最後に、第９図について論議したように、２木のビクセル・データ走査線が前の 画像から読出されてその時のセルにおける１本のビクセル水平線を生成すること を想起されたい、ＶＲＡＭ２１６に対するアクセス回数を減らす、従ワてデコー ディング時間を減少させるために、第２０図のプロセスは、このプロセスのＹル ープを通じである時に使用される２木の線のうちの下側の線は、Ｙループを通じ て次に使用される２本の線のうちの上側の線と同じ線であるという事実を利用し ている。従って、ＶＲＡＭからこのデータを２回読出す代りに、このループを１ 周するごとに次のループ１周で使用するためにこのデータをデータＲＡ　Ｍ　２ ２Ｂ中の”ライン・バッファ”に記憶させる。
第２０図に示したプロセスは、セル・テーブル記録からデータＲＡ　Ｍ　２２８ に対して値を転送するステップ２０１０から始まる。ステップ２０１２は、その 時のセル・テーブル記録から得られる値ＡのＸスロープ・テーブル・エントリー を、ＶＲＡＭ２１６からデー９　ＲＡ　Ｍ　２２８　ヘ転送する。
これらの転送動作には入力ＦＩＦＯ２３２を使用する。ステップ２０１４．２０ １６および２０１８は、それぞれ、その時の画像ビット・マツプに対する点への 出力Ｆ！Ｆ０２３Ｂの初期化、前の画像ビット・マウブに対する点への入力ＦＩ ＦＯ２３２の初期化、その時のセル・テーブル記録からの値Ｂに相当するＹスロ ープ・テーブル・エントリーに対する点への入力ＦＩＦＯ２３４の初期化を行な うステップである。ステップ２０２０は、ΔＸとΔＹの小数部に等しい変位値で ビクセル補間器２４６を初期化する。このビクセル補間器は、前の画像の開始点 アドレスのＬＳＢが０であれば“同相（イン・フェーズ）″モードに初期化され 、そうでなければ“敲相（アウト・オブφフェーズ）″モードで働くようにセッ トされる。ステップ２０２２は、デコーディング・プロセスの残部で使用するた めにＷの値を２等分する。ステップ２０２４は２つのインチ・ループのカウント 値であるＮｌとＮ２の値を計算する（矩形枠２０２４では、この可変“位相”は 前の画像の開始点アドレスＬＳＢと同一値を持ワている）。ステップ２０２６は 、レジスタをセル・テーブル記録からのＨの値に初期化して、セル中の水平線を カウントするようにする。ステップ２０２８は、前の画像セルの１本の水平線を データＲＡ　Ｍ　２２ａ中の線バッファ中にロードし、ポインタ・レジスタＤＲ ＹとＤＲ２をその線バッファ中の第１の１６−ビット値に対する点にリセットす る。ステップ２０３０は、ビクセル補間器２４６のバイブラインを、最初の有効 な結果をそこから読出すことのできる点までロードする。たとえば、第９Ｂ図を 参照すれば、ステップ２０３０は命令サイクルＴ１乃至Ｔ、ｌを含んでいる。
ステップ２０３２はこのプロセスの“アウタ・ループの出発点である。先ず、（ ステップ２０３２）　、データＲＡＭ２２８中の１つのポインタ（例えばＤＲＯ ）を、Ｘスロープ・テーブル・エントリー中の第１の値に対する点に初期化する ０次に、その時のセル・テーブル記録からの複製（ジューブリケーテッド）定数 項である値（Ｃ％Ｃ）が、双線形関数Ｐ（ｘ、ｙ）の値を累加するのに使用され るＡ　Ｌ　Ｕ　２４４のＢ入力ラッチ４１２中にロートされる。ステップ２０３ ６、ｚ０３８および２０３９は、インナ・ループ命令を開始しＮ１回（ただし、 Ｎｌは０のこともある）実行する。ステップ２０４０は、次に入力ＦＩＦＯ２３ ２を前の画像からのセルにおける次の水平線の開始点に対する点にリセットする 。ステップ２０４２は線バッファ・ポインタ（ＤＲｌとＤＲ２）をこの線バッフ ァの開始点に対する点にリセットする。ステップ２０４４．２０４６および２０ ４８はインナ・ループ命令を開始しＮ２回実行する（ここに、Ｎ２は０のことも ある）。
ステップ２０５０では、出力ＰＩＦＯ２３５が使用したアドレス値を、その時の ピッ１−・マツプ用のセルの次の線における第１ビクセル位置に対する点に進め る。ステップ２０５２は、ビクセル補間器を通してもう１つの値の組（４ビクセ ル）をバスさせる。これらの値は、前の画像におけるセルの右端を少し越えた位 置を有するビクセルに相当し、線上の最後の補間結果を生成するのに使用される 。しかし、このステップは、また、ビクセル補間器に別の１対の結果を生じさせ る。この結果はステップ２０５２で読出され、簡単に破棄される。ステップ２０ ５４は゛ｙカウント°の値を減少させ、テスト２０５６では、そのセルのビクセ ル値の最終水平線の処理が完了したかどうかをチェックする。もし完了していれ ば、プロセッサはアウタ・ループへ出力し、そうでなければステップ２０３１で このループを継続する。
第２１図は、第２０図に示したプロセスのインナ・ループを示している。このル ープは４つの命令で構成されている。第１の命令（１）はＡ　Ｌ　Ｕ　２４４の Ｂ入力レジスタ４１２における値をある値”ＤＲＯ（すなわち、レジスタＤＲＯ に保持されているアドレス値を有するデータＲＡＭセル中の値）に加算する。こ の値はＸスロープ・テーブルから与えられる。またこの命令の期間中、ＤＲＯ中 に保持されているアドレス値は１だけ増分増加される。ＡＬＵ２４４のＢ入力レ ジスタ４１２は双線形関数Ａ、＋Ｂ、＋Ｃの値を累加するのに使用されているこ とを想起すべきである。命令ｌは、また入力ＦＩＦＯ２３２を使って１対のビク セル値を読出し、それをデータ・パルス回路２４２のレジスタＲＯ中にロートす る。これらのビクセル値は、ビクセル補間器に印加されて１対の補間ビクセル値 を発生させる４つのビクセルのうちの下側の対に相当する０次の命令２は、ＡＬ Ｕ出力値（命令ｌの結果）をＢ入力レジスタ４１２に戻して配置する。これは、 また５この値をビクセル補間器２４６の出力値に加算して、連続する２つのビク セルに対する。関数Ａ、＋Ｂ、＋Ｃ十前の画像の値を生成する。この対をなすピ クセル値は次の命令３で出力ＦＩＦＯ２３６を介してＶＲＡＭ２１６中に書込ま れる。その上、命令３は、レジスタＤＲＩに保持されているアドレス値を使って 、データＲＡ　Ｍ　２２８に保持された線バッファからの値（２ビクセル）をピ クセル補間器にロードする。これらのビクセルは補間器２４６に供給されている ４ビクセルのうちの上側の対に相当する。この命令はまたデータ・パス回路２４ ２のループ・カウンタ５１４を増分減少させる。最後に命令４は、補間器２４６ に対するピクセル値の下側の対である、レジスタＲＯ中の値をとりて、これをビ クセル補間器２４６とデータＲＡＭ２２８中の線バッファの双方にロードする（ レジスタＲ１中のアドレスを使つて）、ループ・カウンタを基礎とする条件付き ブランチ動作が０に到達すると、所要数のピクセル値が発生されるまてループ中 でこの命令が繰返されるようにする。
このインナ・ループは４つの命令サイクルで２ピクセル値を発生し、これは休止 状態が無いものとすれば。
２５６　ｘ２４０の画像の０．６フイールドの最大総経過時間に相当する（これ は、インナ・ループだけについてのもので、前述した他のものは無視している） 。
第２２図は、ＤＰＣＭセルのデコーディングに含まれている動作のシーケンスを 示す、ＤＰＣＭセル中の各ピクセル値は圧縮されたビデオ画像のデータ・セグメ ント中の１個の値Ｖでコート化される。この値Ｖは、その時の画像における可能 性のあるすべてのビクセル−ピクセル間の差を含んでいる値のテーブル（テーブ ルＤ）に対するインデクスをなしている。このテーブルＤはデータＲＡ　Ｍ　２ ２８に記憶されている。ＤＰＣＭセルの大部分のピクセル値は、テーブルＤから 得られる差のピクセル値をターゲット・ビクセルのすぐ左のピクセル値に加える ことにより、発生される。セルの左端のピクセル値はテーブルＤからの差のピク セル値を前の線の対応する値に加えることによりて発生される。セルの左上隅の ビクセルの“上にある”仮想ピクセルは一定値１２８を有するものと見なす。
ＤＰＣＭデコーディング・プロセスは、Ｖ　ＲＡ　Ｍ　２１６中のセル・テーブ ルからの値ｘ　ｐｏｓ％Ｙ　ＰＯＳ。
Ｈ，Ｗ、を入力ＦＩＦＯ２３２を介してデータＲＡ　Ｍ　２２８に転送する（ス テップ２２１Ｇ）ことによりて始まる６次に、出力ＰＩＦＯ２３６がその時のセ ルの左上隅のビクセルに相当するアドレス（Ｘ　ＰＯＳ、Ｙ　ＰＯ３）に対する 点へ、初期化される（ステップ２２１２）　、ステップ２２１４ではレジスタ、 たとえばＲ３（“最後の線”）が値１２８にセットされる。このレジスダ最後の 線９は、その時の線の第１ピクセルを発生させるときに使用するため、前の線の 第１ピクセル値を記憶するのに使用される。ステップ２２１６は、セル中の水平 線数を保持している。たとえばＲ２のようなレジスダｙカウント°をロステップ ２２１８はデータ・パス回路２４２のループ・カウンタ５１４にセル・テーブル 記録からの値Ｗをロードする。ステップ２２２０は値″ＤＲ２（すなわちテーブ ルＤからの値）を読出すレジスタＲ１中に統計的デコーダ２３０からの値Ｖ（す なわちテーブルＤに対するインデクス）をロードすることによって、水平線上の 第１ピクセルの値を計算し１次に計算“最後の線＝最後の線＋）１ＤＲ２″を行 なう０次に、インナ・ループが実行される（ステップ２！２２）　、最後に、出 力ＦＩＦＯがその時のビット・マツプの次の水平線の第１ピクセル値に対する点 にリセットされ（ステップ２２２４）　、レジスダｙカウント°は増分減少させ られてループが終了する（すなわち、ｙカウント−０のとき）までテストされる （ステップ１２２６．２２２８）　。
第２３図はＤＰＣＭデコーディング・プロセスのインチ・ループに対するマイク ロコード命令を示している。最初の命令２は、その時の累加値（ＡＬＵ出力レジ スタ４１６中の）を出力ＦＩＦＯ２３６を介しｒＶＲＡＭ２１６　に書込み、ま たこの値をデータ・パス回路２４２のレジスタＲ２中に記憶させる。このループ の最初の命令は、ループ・カウンタ５１４に保持されている値が０かどうかによ って、ループを出るかまたは継続する条件付きブランチを持っている０次の命令 ｌは、統計的デコーダ２３０を使りてＶ　ＲＡ　Ｍ　２１６からＶ値を読出して これをレジスタＲＯ中に記憶させる０次の命令３は、レジスタＲＯからのこの値 をデータＲＡＭ回路２２８のレジスタＲ２に転送する。このループの最後の命令 ４は、レジスタＲ１中の前のピクセル値を値”ＤＲ２（データＲＡ　Ｍ　２２８ 中のテーブルＤからの差の値である）に加算し、ループの一番上にブランチバッ クさせる。
ＤＰＣＭデータのデコートに使用されるこの命令シーケンスのインチ・ループは 飽和を伴う２重加算動作である。この命令シーケンスは、ＡＢＵＳとＢ　Ｂｕｓ の両バスの８個のＬＳＢ位置によフて運ばれるデータの１個のバイトについて動 作している。この飽和を伴なう２重加算動作は、実際の差の値ではなくテーブル Ｄから得られる近似的な差の値を使用することから生ずるどの様な誤った差の値 をも飽和させるために使用される。この形式の飽和加算法は、飽和を伴なう２重 加算動作においてＡ　Ｌ　Ｕ　２４４によりてのみ支持される。
このＤＰＣＭデコーディング命令シーケンスのインチ・ループは４つの命令ごと に１ピクセルを発生し、これは休止状態が無いとすれば、インナ・ループのみに ついて、２ｓａ　ｘ２４０の画像に対して１．２フイールドの最大総経過時間に 相当する。
これまでの、ビデオ信号プロセッサ２１０の内部回路、デコーディング・プロセ ス、およびインナ・ループの実際のマイクロコード命令に関する説明を利用すれ ば、当該専門家にとりて、完全なデコーディング・プロセスを構成するマイクロ コード命令シーケンスを作ることは古島な筈である。
上述したこの発明の実施例では、信号源２１２から供給される圧縮されたデータ はセル・テーブルの形式であるが、他の形式たとえば２進トリーの形でデータを 供給することも考えられる。その場合には、プロセッサ２１０は２進トリー・デ ータをセル・テーブル形式に変換するようにプログラムされることになろう。
ｎσ９Ｂ Ｆｉｔ；、　９Ｅ で ｉｎ；、ｕｓ Ｈθ、／４ Ｆｉｔ；、　／／’、４ 閏ｍ謹審報失 に−１−ｍ’ｍ　Ａｍ−ｍ−ｍ、　ＰＣＴ／ＵＳ　８Ｂ１０３８１８□□−一一 一 国際調査報告　ＰＣＴ／ｕｓ　８８１０３１３１８５Ａ　２５４９３

Claims (5)

    【特許請求の範囲】
  1. （１）ピクセル値を供給する入力手段と、第１と第２の補間縮小率の源と、 第１と第２の制御信号のそれぞれに応答して、中間の補間済ピクセル値を保持す る第１と第２のデータ記憶手段と、 上記入力手段と上記源と上記第１と第２のデータ記憶手段とに結合されており、 第１の値を持つ補間器制御信号に応答して、上記入力手段によって供給される２ つのピクセル値を上記第１の補間縮小率によって決まる割合いで組合わせて、上 記中間の補間済ピクセル値の１つを生成し、また、第２の値を持つ上記補間器制 御信号に応答して、上記中間の補間済ピクセル値の中の２つを上記第２の補間縮 小率によって決まる割合いで組合わせて、２次元的に補間されたピクセル値を生 成するピクセル値補間手段と、 上記第１と第２のデータ記憶手段と上記ピクセル値補間手段とに結合されており 、上記第１と第２の制御信号と上記補間器制御信号とを発生する制御手段と、を 含む、２次元ピクセル値補間器。
  2. （２）ｎを１水平線または１垂直列中のピクセルの数に対応する整数で、かつ、 長い次元を規定するものであるとして、２×ｎのピクセル値のマトリクスを供給 するステップと、 １次元補間器を交互に、 （Ａ）上記マトリクスからの一対のピクセル値であって、上記長い次元に直角な 方向に整列しているものを用いて、第１の補間係数に従って１次元補間を行わせ て、１次元補間値を生成させ、 （Ｂ）上記ステップ（Ａ）で生成された２つに最も新しい１次元補間値に対応す る一対の値を用いて、第２の補間係数に従って１次元補間を行わせて、２次元補 間値を生成させる、 ステップと、 を含む、２次元において補間されたピクセル値を生成する方法。
  3. （３）隣接する行中のピクセルに対応する対をなすピクセル値を連続的に供給す る手段と、 補間係数を変える手段を含む１次元補間器と、上記１次元補間器に結合されてお り、上記補間器によって生成された対をなす値を供給する手段であって、上記対 をなす値は、上記補間器によって供給される交番出力値と、さらに、１次元的に 補間されたピクセル値とに対応するものであるような手段と、 上記１次元補間器と、上記対をなすピクセル値を供給する手段と、上記対をなす 値を供給する手段とに結合されており、上記１次元補間器が、交互に、（ａ）上 記対をなすピクセル値を供給する手段からの一対のピクセル値を用いて、第１の 補間係数に従って、１次元的に補間されたピクセル値を生成し、（ｂ）上記対を なす値を供給する手段からの上記対をなす値の１つを用いて、第２の補間係数に 従って、２次元的に補間されたピクセル値を生成するようにする手段と、 を含む、２次元ピクセル補間器。
  4. （４）ピクセル値からなる隣接する水平線から対をなす垂直方向に整列したピク セル値を次々に供給する手段と、第１と第２の入力ポート及び出力ポートを有し 、信号を減算的に組合わせる第１の合成手段と、この第１の合成手段の出力ポー トに組合された被乗数入力ポートと、乗数入力ポートと、出力ポートとを有する 乗算器と、 この乗算器の出力ポートと、上記第１の合成手段の上記第１と第２の入力ボート の一方とにそれぞれ結合されている第１と第２の入力ポートを有する、信号を加 算的に組合わせる第２の合成手段と、 この第２の合成手段の出力ポートに結合されており、上記第２の合成手段によっ て生成された１つおきの和の対を同時に供給する手段と、 上記対をなす垂直方向に整列したピクセル値を供給する手段と、上記１つおきの 和の対を同時に供給する手段とに結合されており、上記第１の合成手段の第１と 第２の入力ポートに、上記対をなす垂直方向に整列したピクセル値と上記１つお きの和の対とを交互に供給する手段と、 上記第２の合成手段の出力ポートに結合されており、補間されたサンプルに対応 する和を選択する手段と、上記乗算器の乗数入力ポートに対し、水平縮小率と垂 直縮小率とにそれぞれ対応する乗数値を交互に供給する手段と、 を含む、２次元ピクセル補間器。
  5. （５）ピクセル値が対をなしてデータバス上に生じ、各対が画像線に沿って水平 方向に配置された２つの連続するピクセル値からなり、データバス上に生じるピ クセル値の１つおきの対が隣接する水平画像線相互間で交番し、ピクセル値の連 続する１つおきの対が画像中の垂直方向に整列したピクセルに対応するように構 成されており、上記垂直方向に整列したピクセル値を供給する手段が、上記デー タバスに結合されており、ピクセル値の１つおきの対を連続的に記憶する第１の レジスタ手段と、上記データバスに結合されており、ピクセル値の中間に位置す る対を連続的に記憶する第２のレジスタ手段と、 上記第１と第２のレジスタ手段に結合されており、上記第１と第２のレジスタ手 段に記憶されているピクセル値の各対のピクセル値の第１のものからなる対を連 続的に記憶する第３のレジスタ手段と、 上記第１と第２のレジスタ手段に結合されており、上記第１と第２のレジスタ手 段に記憶されているピクセル値の各対のピクセル値の第２のものからなる対を連 続的に記憶する第４のレジスタ手段と、 上記第３と第４のレジスタ手段に結合されており、上記第３と第４のレジスタ手 段からのピクセル値の対を交互に供給するマルチプレクサと、 を含む、請求の範囲（４）に記載の補間器。
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