KR100358610B1 - 랜덤액세스방식으로병렬처리기상에서분배하기전의분류순차데이터처리시스템 - Google Patents

Abstract

데이터 처리 시스템은 데이터를 처리하여 데이터 통신을 통제하는 제어수단을 통해 버스에 병렬로 연결되는 복수의 처리요소들을 구비하고 있다. 제어수단은 복수의 버퍼수단들을 포함하며, 각각의 버퍼 수단은 복수의 병렬 버퍼 세그먼트들을 포함한다. 제어수단은 각각의 버퍼수단의 버퍼 세그먼트들 중 하나를 각각의 처리요소에 선택적으로 접속시킨다. 이에 의해 목적지에 따라서 세그먼트에 앞선 데이터를 분류함으로써 요소상에서 임의의 방식으로 데이터 분배가 가능케 된다. 이 시스템은 영상 합성들에 있어 비디오 및 그래픽 데이터를 다루는데 특히 적합하다.

Description

처리시스템

발명분야

본 발명은 데이터 포트수단과, 순차 데이터를 처리하도록 동작하고 데이터 포트수단에 병렬로 연결되는 복수의 처리요소들과, 처리요소들과 데이터 포트 수단 사이에 연결되어 데이터 통신을 통제하기 위한 제어수단을 구비한 데이터 처리 시스템에 관한 것이다.

고속 데이터 처리의 병목현상들중의 하나가 메모리들과 CPU들 사이와 같은 별도의 처리부 유닛들 사이의 인터페이스이다. 이 인터페이스는 프로그램 명령들 및 데이터의 끊임없는 흐름을 전송할 책임이 있으므로, 처리 시스템 전체에서 필수적인 경로가 된다. 병렬 처리는 한편으론 속도를 증가시키지만 다른 한편으론 특정 데이터 처리 태스크에 따라서 데이터의 적절한 분배와 관련하여서는 시간 관리 문제들을 초래한다.

서두에서 제시된 바와 같이 병렬 구조(아키텍쳐)들을 지원하는 시스템으로서 미국 특허 제 5,103,311호가 공지되어 있다. 이 문헌은 모듈 및 계층적 구조에서 실시간 기준으로 비디오 샘플들을 처리하기 위한 프로세서 시스템을 개시하고 있다. 이 시스템은 복수의 처리요소들을 가진 적어도 하나의 모듈을 차례로 갖춘 적어도 하나의 처리기 유닛을 가지고 있다. 상기 요소들은 병렬로 동작하며 입력신호들을 모듈요소에 적절히 라우팅(경로지정) (routing)하고 처리요소로부터 출력신호들을 라우팅하기 위해 크로스바 스위치에 접속되어 있다. 크로스바 스위치의 각 스위치 포인트에는 바람직하게 동일 처리기 요소에서 동시 액세스 요구들에 의해 일어날 수 있는 충돌들을 해결하도록 레지스터가 설치되어 있다. 이 시스템의 모든 레벨들에서는 샘플 주파수 및 클록 주파수간의 고정된 관계가 있다.

서두에서 언급한 또 다른 타입의 시스템으로는 미국 특허 제 4,521,874호가 알려져 있으며, 상기 특허는 상호 접속 노드들에서 부가 메모리 소자들을 가진 상호 접속 크로스바 매트릭스에 관한 것이다. 메모리 소자들의 분포는 병렬처리기 구조의 동작 및 프로그래밍을 용이하게 한다. 소자마다의 기억 프로토콜은 통합, 즉 특정 데이터 항목이 판독시 메모리로부터 제거되어진 후 기능적으로 인접한 메모리 위치에서 기억된 데이터 항목의 재압축(re-compaction)에 기초한다. 이 데이터 재압축은 추가회로를 필요로 한다. 또한, 데이터 재압축은 명령의 실행과 다음 기록 명령의 실행 사이에서 추가 시간을 필요로 하므로, 동작속도의 상한도 설정한다. 따라서, 이 시스템은 실시간 기준으로 비디오 신호들을 처리하는데 적합하지 못하다.

발명의 목적

종래 기슬의 시스템들에서 각각의 처리요소는 제한된 시간 간격 동안에 크로스바 스위치를 거쳐 특정의 I/O 채널에 접속된다. 다음에 또 다른 처리요소가 동일 I/O 채널로 전환된다. 제 1 요소는 다른 요소(들)가 동일 채널에 의해서 서비스될 때까지 상기I/O 채널에 접속되기 위해 대기하여야만 한다. 공지의 시스템들은 비디오 처리에서와 같이 연속 데이터의 블럭들을 다루거나, 또는 실시간 보다 느린 속도로 데이터를 처리하는데 적합하다. 종래 시스템들은 임의의 방식 또는 랜덤 액세스 원리에 있어서 처리 요소들상에 분포된 데이터를 처리하는데 적합치 않다.

본 발명의 목적은 고속 처리 속도를 방해함이 없이 임의의 방식에서 데이터가 처리요소들상에 분배될 수 있는 병렬구조를 가진 데이터 처리 시스템을 제공하는 것이다.

발명의 개요

이를 위해 본 발명은 서두에서 한정하는 바와 같은 데이터 처리 시스템을 제공하는 것으로, 제어수단은 또 다른 복수의 버퍼 수단을 포함하며, 버퍼수단의 각각의 버퍼수단은 각각의 복수 병렬 버퍼 세그먼트들을 포함한다. 제어수단은 버퍼수단들의 각 수단내의 버퍼 세그먼트들 중 단일 세그먼트를 처리요소들의 각 처리요소에 선택적으로 연결하도록 동작한다.

제 1 및 제 2처리요소와 제 1 및 제 2 버퍼수단을 가진 아키텍쳐(구조)를 살펴보기로 한다. 제 1 처리요소가 제 1 버퍼 수단으로부터 제 2 버퍼수단으로 전환되고 제 2 처리요소가 제 1 버퍼수단에 접속될 때, 제 1 버퍼수단을 통하는 데이터 채널은 제 1 처리요소에 더 이상 가용하지 않는다. 이는 상기 종래 시스템들에서 일어난 것과 유사하다. 그러나 본 발명에서는 제 2 버퍼수단이 병렬버퍼 세그먼트들을 가지며, 이들 중 하나는 제 1 처리요소와의 통신과 관련되는 한 제 1 버퍼수단의 이전 역할을 담당하도록 제어된다. 그러므로 데이터 포트수단을 통해 공급된 데이터는 그의 목적지에 따라 앞서 분류된다.

사실상 데이터 포트수단은 버퍼수단들 각각에 위치되는 각각의 버퍼 세그먼트들의 집합의 상이한 것을 통해 매번 특정 처리요소와 통신하며, 동시에 버퍼 수단들 중 단일의 버퍼수단만이 특정의 처리요소에 접속될 수 있다. 본 발명의 아키텍쳐는 파이프라이닝에 의한 데이터의 비액세스와 처리요소들의 아이들링(idling)을 피한다. 본 발명의 시스템은 높은 모듈러 아키텍쳐(modular architecture)를 가능케 한다. 모듈러 아키텍쳐에 의해 처리요소들과 데이터 포트수단 간에 양방향 데이터 통신을 가능케 한다.

처리요소들의 수 M과 처리요소의 액세스 속도 V로 속도가 정해짐에 유의한다. 이때 아키텍쳐의 최대 평균 처리 능력이 M에 V를 곱한 MV이다. 요소들의 수가 증가함에 따라 비례적으로 처리능력이 증가한다.

제 1 실시예에 있어서, 시스템은 버퍼수단을 데이터 포트수단에 병렬로 접속하기 위한 버스를 포함하며, 제어수단은 버퍼 세그먼트들을 버스에 선택적으로 접속시키도록 동작한다. 따라서, 제어수단은 데이터 포트수단에서 버퍼 세그먼트들로의 데이터 경로와 버퍼 세그먼트들에서 처리요소들로의 데이터 경로를 통제한다. 제어수단은 예를 들어, 마이크로코드에 의해서 처리기 요소들과 버퍼 세그먼트들간의 상호 접속들의 스케줄링을 구현하는 제어기를 포함할 수 있다.

제 2 실시예에서, 시스템은 데이터 포트수단과 적어도 버퍼수단의 제 1 버퍼수단 및 제 2 버퍼수단 사이에서 각각 제 1 레이트 및 제 2 레이트로 순차 전송하기 위한 제 1 및 제 2 버스를 포함한다. 전송 레이트들의 차이는 처리요소들에 의한 데이터 처리에 대해 눈에 띄지 않는다.

제 1 버퍼수단의 버퍼 세그먼트들은 제 1 깊이를 갖는 것이 바람직하고, 제 2 버퍼수단의 버퍼 세그먼트들은 제 1 깊이와는 다른 제 2 깊이를 갖는 것이 바람직하다. 레이트들의 높은 것에 해당하는 데이터를 버퍼링하기 위한 버퍼 세그먼트들이 낮은 레이트 데이터에 대한 버퍼 세그먼트들 보다 단위 시간당 보다 많은 데이터 항목을 수신하여 제공해야 하기 때문에, 후자는 전자보다 적은 버퍼 용량을 필요로 한다.

제어수단은 예를 들어, 마이크로코드에 의해 처리 요소들과 버퍼 세그먼트들간과 버퍼 세그먼트들과 데이터 포트수단 간의 상호 접속들의 스케쥴링을 구현하는 제어기를 포함할 수 있다.

특정 실시예에서, 처리요소들 각각은 각각의 메모리 유닛, 예컨대, 랜덤 액세스 메모리(SRAM, DRAM)를 포함할 수 있다. 본 발명의 시스템은 고속 영상처리 및 랜덤 액세스 선택에 기인하는 임의의 픽셀 바이 픽셀(pixel-by-pixel) 배치에 있어서의 비디오 데이터와 그래픽 데이터와의 결합에 적합하다. 바람직하게, RAM(ramdom access nenory)은 래스터 스캔 영상 비디오 및/또는 그래픽 데이터를 다루기 위해 페이지 모드 DRAM을 포함한다. 분류 및 버퍼링 동작들은 시스템의 유저에게는 완전히 명백하다는 것과, 랜덤 액세스 동작이나 래스터 스캔 액세스 동작도 대기 상태들을 필요로 하지 않는다는 것을 유의한다.

버퍼수단 각각을 병렬 버퍼 세그먼트들로의 분할은 반복될 수 있으며, 즉 버퍼 세그먼트들 자체는 후속의 행 조직 레벨로 다시 분할될 수 있으므로, 그로써, 고속 데이터 라우팅을 위한 계층적 버퍼 세그먼트 아키텍쳐를 제공한다.

이후 본 발명의 보다 상세한 설명을 위해 첨부된 도면을 참조하여 설명하기로 한다.

제 1도 및 제 2도는 본 발명의 시스템의 실시예를 도시하는 블럭도이다.

제 3도 내지 제 7도는 본 발명의 시스템의 또다른 실시예를 도시하는 블럭도이다.

제 8도 내지 제 10도는 양방향 버퍼 세그먼트들의 예를 도시하는 도면이다.

도면을 통해 유사 또는 대응 특징들은 동일 참조부호로 표시된다.

상세한 실시예

제 1실시예

제 1도는 본 발명에 따른 데이터 처리 시스템(100)의 제 1 실시예이다.

이 실시예에서, 시스템(100)은 영상 처리 시스템부이다. 시스템(100)은 예컨대, 비디오 데이터의 전송을 위한 고속 I/O 버스(102)와, 예컨대, 그래픽 데이터의 전송을 위한 정상 속도 I/O 버스(104)를 구비하고 있다. 시스템(100)은 복수의 데이터 처리요소들(106, 108, 110, 112, 114)을 삽입하고 있다. 본 실시예에서, 처리요소(106-114)들 각각의 메모리, 바람직하게는 페이지 모드(page mode)를 가진 DRAM을 포함하고 있다. 제어 입력들 "A" 및 "E" 은 각각 "어드레스" 및 "인에이블 판독/기록"을 표시한다. 시스템(100)에는 또한 버스(102-104)와 메모리(106-114)간의 데이터 통신을 통제하는 제어수단(116)이 구비되어 있다.

영상처리에 관한 실시예와 관련하여, 기억용량 및 액세스 속도를 증대하도록(106-114)와 같은 몇개의 뱅크들로 RAM을 구성하는 것이 알려져 있다.

제어수단(116)은 복수의 버퍼수단(118, 120, 124, 126)과, 복수의 중간 병렬 버스(128)들과, 복수의 (디)멀티플렉서(130, 132, 134, 136, 138)들을 구비하고 있다. 버퍼수단(118-124)은 병렬로 I/O 버스(102)에 연결되고, 버퍼수단(126)은 I/O버스(104)에 접속되어 있다. 버퍼수단(118-126)들 각각은 중간 버스들(128) 각각에 연결되어 있다. (디)멀티플렉서(130-138)들 각각은 메모리(106-114)들의 각각과 모든 중간 버스(128)들에 접속되어 있다.

설명의 명확성을 위해, 제 2 도는 버퍼수단(118-126)들 중 하나를 보다 상세히 도시하고 있다. 버퍼수단(118-126)들은 기능적으로 동일하며, 버퍼수단(118-126) 각각은 또 다른 (디)멀티플렉서들의 각각의 쌍 사이에서 병렬로 정렬된 각각의 복수의 버퍼 세그먼트들을 포함한다. 제 2도의 버퍼수단은 I/O 버스(102)에 접속하기 위한 (디)멀티플렉서(202)와, 중간 버스(128)들 중 별개의 하나에 접속하기 위한 (디)멀티플렉서(204)와, (디)멀티플렉서(202, 204) 사이에 병렬로 배열된 복수의 버퍼 세스먼트(206, 208, 210, 121, 124)들을 포함하고 있다. 버퍼 세그먼트(206-214)들은 버스(102, 104)로부터 메모리(106-114)로, 또한 그 역으로 데이터 흐름을 처리하기 위하여 양방향일 수 있다.

(디)멀티플렉서(130, 132, 134, 136, 138, 202, 204)들은 제어기(도시안됨)에 의해 제어되며, 마이크로코드에 의해서 메모리(106-114)들과 버퍼수단(118-126)들의 버퍼 세그먼트(206-214)들 간과, 그리고 버퍼 세그먼트(206-214)들과 버스(102, 104)들 간의 상호 접속의 스케쥴링을 구현한다.

버스(102-104)로부터 메모리(106-114)로의 데이터 흐름이 있을 때, 버퍼수단(118-126)의 (디)멀티플렉서(202)들은 버스(102, 104)로부터 버퍼 세그먼트(206-214)들 중 적합한 하나로 안내하여, 데이터의 목적지에 따른 분류를 수행한다. (디)멀티플렉서(204) 및 (130-138)들은 버퍼 세그먼트들로부터의 데이터 스트림들을, 목적지들 각각에 대한, 즉 메모리(106-114)들 각각에 대한 데이터의 분류된 스트림들에 합치는데 이용된다. 내부 버스(128)들 각각은 버퍼 수단(118-126) 각각의 버퍼 수단내의 버퍼 세그먼트(206-214)들 중 특정의 하나와 메모리(106-114)들 중 각각의 하나 간에 데이터를 통신한다.

메모리(106-114)들의 소위 페이지 모드 DRAM들을 이용함으로써 바람직하게 성능이 향상된다. DRAM에서, 각셀의 액세스는 연관된 행(row) 어드레스와 열(column) 어드레스를 제공함으로써 성취된다. 어드레스 스트로브(address strobe)는 어드레스들 각각을 연속 디코딩하기 위한 DRAM의 내부 레지스터들로 래치한다. 두 행 어드레스 및 열 어드레스는 동일 입력 라인들을 공유하며, DRAM은 어느 어드레스들이 존재하는지를 식별하기 위해 2개의 구별 스트로브들을 필요로 한다. 이들 스트로브들은 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS)라고 하며, 이들의 상대 타이밍이 DRAM 동작을 통제한다. 페이지 모드를 가진 DRAM에 의해 행 어드레스의 오직 하나만의 적용으로 동일 행의 셀들중 어느 수의 셀들에 액세스가 가능케 된다. RAS를 유효화하면, 적절한 열 어드레스들을 스트로브인 시키므로써 연속적인 액세스가 달성된다. 따라서, RAS 사이클들은 단일 행의 셀들이 포함되는 한 회피된다. 여기서, CAS 회복시간과 동일행으로부터검색된 연속 데이터와 상이한 행으로부터 검색된 연속 데이터의 비율을 포함하는 DRAM의 사이클 시간만큼 성능이 제한된다.

제 2 실시예

제 3 도는 본 발명에 따른 제 2 실시예(300)의 블럭도이다. 제 1도 및 제 2도에 따라서 기술된 시스템(100)과 대조적으로, 시스템(300)은 (202, 204) 및 (130-138)과 같은 별도의 (디)멀티플렉서들을 이용하지 않는다. 대신에, 시스템(300)은 세그먼트된 버퍼 수단(302, 304, 306, 308, 310)을 구비하며, 각각의 세그먼트 버퍼 수단은 중간버스(128)들 각각과 I/O 버스(102 또는 104) 사이에 배열된다. 세그먼트 버퍼수단(302-310)들 각각은 액세스 제어 논리와 3상태 드라이버(도시안됨)를 포함한다. 또한, 시스템(300)은 중간버스(128)와 처리요소들(106-114)들 사이의 3상태 드라이버(312, 314, 316, 318, 및 320)를 이용하여 내부버스(128)들의 단락회로를 회피한다. 드라이버(312, 314, 316, 318, 및 320)와 세그먼트 버퍼수단(302, 304, 306, 308 및 310)들의 액세스 제어논리는 적절한 마이크로코드 프로그램을 가진 제어기(도시 안됨)를 통해 제어된다.

제 3 실시예

제 4도는 본 발명의 제 3실시예의 시스템(400)의 블럭도이다. 시스템(100, 300)은 또한 양방향 시스템들로서 동작될 수도 있다. 즉, 요소들(106-114)들로부터 버스(102, 104)들로 뿐만 아니라, 버스(102, 104)들로부터 처리요소들(106-114)(예, 메모리들)로 데이터가 전송될 수 있다. 따라서, 처리요소(106-114)들과 버스(102, 104)들은 데이터 원과 데이터의 목적지로서의 기능을 고려하여 상호 교환될 수 있다. 이는 시스템(400)에 의해 반영되며, 시스템(400)의 아키텍쳐는 대체로 제 3도의 시스템(300)의 것과 관련하여 반전된다. 이제, 세그먼트된 버퍼수단(302-310)들 중 특정의 세그먼트 버퍼수단에 의해서 처리요소(106-114)들 중 특정의 하나가 모든 내부 버스(128)들에 연결된다.

5개의 내부버스(128)들 중 4개는 복수의 양방향 3 상태 버스 드라이버(402)들을 통해 고속버스(102)에 연결되고, 제 5 내부버스는 정상 속도 버스(104)에 바로 연결된다. 버스(102)에 병렬 연결된 내부버스(128)들의 크기로 인하여, 드라이버(402)는 내부 버스들을 서로 단락되지 않게 한다. 드라이버들은 적절한 마이크로코드 프로그램을 가진 제어기(도시 안됨)에 의해 제어된다.

제 4 실시예

제 5도는 본 발명의 제 5실시예에 따른 시스템(500)을 도시한다. 시스템(500)의 아키텍쳐는 처리요소들(106-110)의 각각의 요소들과 버퍼수단(302-310)의 버퍼 세그먼트들의 각각의 세그먼트들 간의 동시 통신과 네트워크의 액티브 데이터와 경로들을 고려하여, 상술한 시스템(300,400)의 또 다른 변형예이다. 시스템(300, 400)의 내부 버스(128)들의 각각은 세그먼트 버퍼수단(302-310)에 위치한 병렬 버퍼 세그먼트들 중 단일 버퍼 세그먼트로부터 처리요소들(106-114)중 단일 처리요소로 데이터를 전달한다 (처리요소(106-114)가 예컨대, 메모리들일 때는 역으로 데이터를 전달한다). 그러므로, 상호 접속 구조의 재배열은 시스템(500)으로 되며, 세그먼트된 버퍼 수단(302-310)의 각각의 특정 하나에서, 각각의 버퍼 세그먼트는 이때 내부 버스(128)들 중 각각의 하나와 I/O 버스(102 또는 104) 간에 접속된다.

제 5 실시예

제 6도는 상술한 시스템(500)으로부터 또 다른 변형예인 본 발명에 따른 제 5 실시예의 시스템(600)이다. 버퍼수단들(302-310)의 서로 다른 버퍼수단들 상에서 분배되고, 중간 버스(128)들 중 동일 버스에 접속된 서로 병렬로 효과적으로 정렬된 약간의 또는 모든 세그먼트들을 병합함으로써 또 다른 최적화가 달성될 수 있다. 예를 들면, 버스(102)와 제 5도의 중간 버스(128)들의 상부 버스의 하나라고 가정하는 하나와의 사이에 접속된 버퍼 세그먼트들이 시스템(600)에서 단일 집합 버퍼 세그먼트(602)를 형성하도록 서로 병합된다. 유사하게, 제 5도의 중간 버스(128)들 중 하나의 버스와 또 다른 버스(102) 사이에 연결된 버퍼 세그먼트들은 (604)와 같이 또 다른 집합 버퍼 세그먼트를 형성하도록 병합된다. 버퍼들이 충분히 빠르면, 병합이 항상 가능하며, 이는 예컨대, 수 킬로바이트 정도의 비디오 환경에서, 작은 크기로 된 버퍼들에 대하여 일반적으로 적용된다. 이것은 고속의 SRAM 기술의 구현을 가능케 한다. (602)와 (604)와 같은 집합 버퍼 세그먼트들 각각은 다시 상술한 바와같은 액세스 제어 논리 및 3상태 출력 드라이버(도시 안됨)를 포함하는 타입이다.

제 6 실시예

상기 실시예에서, 버퍼수단(예컨대, 118-126)의 개개의 버퍼수단 당 버퍼 세그먼트(예컨대, 206-214)들의 수는 중간 버스(128)들의 수 또는 처리요소들(106-114)의 수와 같게 선택된다. 제 7도는 버퍼 세그먼트들의 수가 처리요소들의 수와같을 필요가 없음을 보여주는 제 6도의 시스템(600)에서와 같이 집합 버퍼 세그먼트들이 형성된 제 1도의 시스템(100)의 (디)멀티플렉서 접근을 병합한 하이브리드 아키텍쳐를 가진 시스템(700)의 일예이다. 시스템(700)에서, I/O 버스(102)는 제 1 버퍼 세그먼트(702) 및 제 1 (디)멀티플렉서(704)의 캐스케이드(종속접속)와 제 2 버퍼 세그먼트(706) 및 제 2(디)멀티플렉서(708)의 또 다른 캐스케이드를 통해 중간 버스(128)들에 연결된다. I/O 버스(102, 104) 사이의 데이터 흐름이 단방향인 경우에, (디)멀티플렉서(704, 708)는 멀티플렉싱 기능없이 동작한다.

양방향 버퍼세그먼트

양방향 버퍼 세그먼트들이 여러 가지 방법들로 구현될 수 있다. 제 8도는 제 1및 제 2의 3웨이 스위치(806, 808)들 사이에서 역병렬 방식으로 접속된 제 1의 단방향 버퍼(802) 및 제 2의 단방향 버퍼(804)를 포함하는 양방향 버퍼 세그먼트(800)의 예이다. 제 9도는 병렬 접속된 제 1의 단방향 버퍼(902) 및 제 2의 단방향 버퍼(904)를 포함하는 또 다른 양방향 버퍼 세그먼트(900)를 도시한다. 버퍼(902, 904)들은 액세스 제어 및 3상태 출력들을 가진다. 제 10도는 멀티플렉서(1004)와 디멀티플렉서(1006) 사이에 접속된 단일의 단방향 버퍼(1002)를 포함하는 또 다른 양방향 버퍼 세그먼트(1000)를 도시한다. 멀티플렉서(1004)는 버퍼(112)의 입력(1008)과 서로 접속되는 출력을 가진 2개의 3상태 드라이버들(도시안됨)로 대체 가능하고 디멀티플렉서(1006)는 버퍼(1002)의 출력(1010)과 서로 접속되는 출력들을 가진 2개의 3상태 드라이버들(도시안됨)로 대체 가능하다.

도면의 실시예에서, 처리요소(106-104)들은 예컨대, 멀티미디어 응용에서 컴퓨터 발생 그래픽 데이터와 비디오 데이터를 결합하기 위해 예컨대, 영상 처리 시스템에서 사용하기 위한 메모리일 수 있다. 본 발명은 처리요소들 모두를 메모리들로 할 필요가 없고, 처리요소들 모두를 기능적으로 일률적으로 할 필요는 없고, 용도가 화상 처리에 한정되지 않고, 특히 2개의 버스를 통해 공급된 데이터 처리에 한정되지 않는 다는 것이 당업자에게는 분명할 것이다. 처리 시스템은 상술한 몇몇 실시예에서와 같이 양방향일 필요는 없다.

예를 들면, 분배된 버퍼수단(118-126, 302-310) 및 국부적으로 병렬의 버퍼 세그먼트(206-214)들의 개념은 예컨대, 처리요소(106-114)들의 각각이 단일 포트로부터 중간 버스(128)들과 버퍼수단(118-126, 302-310)을 통해 수신된 데이터에서 계산들, 예컨대 다이아딕 연산(diadic operation)들을 실행하고, 그 결과를 그 밖의 중간 버스(128)들을 통해 또 다른 처리 수단에 공급하도록 동작하는 컴퓨터에 유리하게 사용될 수 있다. 이와 같은 시스템은 적어도 국부적으로 단 방향이다.

Claims (7)

1. 데이터 포트수단과,

   순차 데이터를 처리하도록 동작하며, 상기 데이터 포트수단에 병렬로 연결된 복수의 처리요소들과,

   상기 데이터 포트수단과 상기 처리요소들 사이에 연결되어 데이터 통신을 통제하기 위한 제어수단을 구비한 데이터 처리 시스템에 있어서,

   상기 제어수단은 복수의 버퍼수단을 더 포함하며, 각각의 버퍼수단은 복수의 병렬버퍼 세그먼트들을 포함하며,

   상기 제어수단은 각각의 상기 버퍼수단의 각각의 버퍼 세그먼트들 중 단일의 버퍼 세그먼트를 각각의 상기 처리요소들에 선택적으로 접속시키는 것을 특징으로 하는 데이터 처리 시스템.
2. 제 1 항에 있어서,

   상기 데이터 포트수단에 상기 버퍼수단을 병렬로 접속하기 위한 버스를 포함하며, 상기 제어수단은 상기 버퍼 세그먼트들을 상기 버스에 선택적으로 접속시키도록 동작하는, 데이터 처리 시스템.
3. 제 1항에 있어서,

   상기 데이터 포트수단과 적어도 상기 버퍼 수단의 제 1 버퍼 수단 및 제2 버퍼 수단 사이에서 각각 제 1 레이트와 제 2 레이트로 순차 데이터를 전송하기 위한 제 1 및 제 2 버스를 포함하는, 데이터 처리 시스템.
4. 제 3 항에 있어서,

   상기 제 1 버퍼 수단의 버퍼 세그먼트들은 제 1 깊이를 가지며, 상기 제 2 버퍼 수단의 버퍼 세그먼트들은 상기 제 1 깊이와는 다른 제 2 깊이를 가지는, 데이터 처리 시스템.
5. 제 1항에 있어서,

   상기 처리요소들 각각은 각각의 메모리 유닛을 포함하는, 데이터 처리 시스템.
6. 제 2 항에 있어서,

   각각의 메모리 유닛은 랜덤 액세스 메모리(RAM)를 포함하는 데이터 처리 시스템.
7. 제 4 항에 있어서,

   상기 랜덤 액세스 메모리는 페이지 모드 DRAM을 포함하는 데이터 처리 시스템.