JPH08508840A - ランダムアクセス方法において並列プロセッサに分配する前のシーケンシャルデータの分類 - Google Patents

Abstract

(57)【要約】 データ処理システムは、データの処理を行い、データ通信を管理する制御手段を経てバスに並列に結合された複数の処理素子を具える。前記制御手段は、複数のバッファ手段を具え、これらのバッファ手段の各々は、複数のバッファセグメントを含む。前記制御手段は、各々の前記バッファ手段におけるある１つの前記バッファセグメントを、各々の前記処理素子に選択的に接続する。これは、セグメント内のデータを予め宛て先に従って分類することによって、素子全体に任意の方法においてデータの分配を効果的に可能にする。本システムは、画像合成におけるビデオおよびグラフィックデータの処理に大変好適である。

Description

【発明の詳細な説明】 ランダムアクセス方法において並列プロセッサに分配する前のシーケンシャルデ ータの分類 技術分野 本発明は、データポート手段と、前記データポート手段と並列に結合されシー ケンシャルデータの処理を行う複数の処理素子と、前記処理素子および前記デー タポート手段の間に結合されデータ通信を管理する制御手段とを具えるデータ処 理システムに関するものである。 背景技術 高速データ処理のボトルネックのひとつは、メモリおよびＣＰＵ間のような別 個のデータ処理ユニット間のインタフェースである。このインタフェースは、プ ログラム命令およびデータの絶え間ない流れを伝送する責任がある、処理システ ム全体において欠くことのできない経路である。並列処理は、一方では速度を増 加させるが、他方では、特別なデータ処理タスクに依存するデータの適切な分配 に関しては時間管理の問題をもたらす恐れがある。 上述したような並列アーキテクチャをサポートするシステムは、米国特許明細 書第５１０３３１１号（ＰＨＮ１２３７６）により既知である。この文献は、モ ジュールによる階層的なアーキテクチャに基づいて、実時間におけるビデオ標本 を処理するプロセッサシステムを開示している。このシステムは、複数の処理素 子を有する少なくとも１つのモジュールを有する少なくとも１つの処理ユニット を有する。前記素子は、モジュールの素子への入力信号と素子からの出力信号と を適切に経路選択するクロスバスイッチに接続され、並列に動作する。好適には 、クロスバスイッチの各スイッチ位置にレジスタを設け、同一の処理素子への同 時のアクセス要求によって発生する恐れのある衝突を解決する。このシステムに おけるすべてのレベルにおける標本周波数とクロック周波数との間には、一定の 関係が存在する。 上述した形式の他のシステムは、米国特許明細書第４５２１８７４号により既 知であり、相互接続ノードにおいて追加のメモリ素子を有する相互接続クロスバ マトリックスに関係する。このメモリ素子の配列は、並列プロセッサ構造の動作 およびプログラミングを容易にする。素子ごとの記憶プロトコルは、圧密すなわ ち、読み出し時にメモリから個々のデータ記憶が取り除かれた後の機能的に隣接 したメモリ位置において格納されたデータ記憶の再圧縮に基づく。このデータ再 圧縮は、追加の回路網を必要とする。前回の読み出し命令の実行と次の書き込み 命令の実行との間に追加の時間が必要であることから、データ再圧縮は、動作速 度の上限も決定する。したがってこのシステムは、実時間基準のビデオ信号の処 理には適していない。 先行技術のシステムにおいて、各処理素子は、特定のＩ／Ｏチャネルにクロス バスイッチを経て限定された期間接続される。次に他の処理素子が、同じＩ／Ｏ チャネルに切り換えられる。第１の素子は、前記Ｉ／Ｏチャネルに接続されるの を、他の素子の同一のチャネルによる取り扱いが終了するまで待機しなければな らない。この既知のシステムは、ビデオ処理におけるような連続的なデータのブ ロックを処理するのに、または実時間より遅い速度におけるデータを処理するの に好適である。この先行技術のシステムは、任意の方法における、またはランダ ムアクセス原理における、処理素子全体に分配されたデータの処理には適合しな い。 本発明の目的は、高い処理速度を妨げることなく任意の方法において処理素子 全体にデータを分配することができる並列アーキテクチャを有するデータ処理装 置を提供することである。 発明の開示 この目的のために、本発明は、制御手段が複数のバッファ手段を具え、これら のバッファ手段の各々が複数の並列バッファセグメントを含むことを特徴とする 、上述したようなデータ処理システムを提供する。この制御手段が作用し、前記 バッファ手段の各々のバッファセグメントの１つを前記処理素子の各々に選択的 に接続する。 第１および第２処理素子と第１および第２バッファ手段を有するアーキテクチ ャを考える。第１処理素子が第１バッファ手段から第２バッファ手段に切り換え られ、第２処理素子が第１バッファ手段に接続された場合、第１バッファ手段を 通るデータチャネルを、第１処理素子に対して利用できない。これは、前記の先 行技術のシステムにおいても同様である。しかしながら本発明において、第２バ ッファ手段は、並列バッファセグメントを有し、これらのうちの一方は、第１処 理素子との通信が関係する限り、第１バッファ手段の予備の役割を引き継ぐよう に制御される。したがってデータポート手段を経て供給されるデータは、それら の宛て先に応じて予め分類される。 実際は、バッファ手段のある１つのみが一度に個々の処理素子に接続されるこ とができる一方、データポート手段は、特定の処理素子と通信するたびごとに各 々のバッファ手段において位置する各々のバッファセグメントの集合の異なった 一つによって通信する。本発明のアーキテクチャは、処理素子のアイドリングと 、パイプライン化によってデータにアクセス出来ないこととを回避する。本発明 のアーキテクチャは、より高度なモジュールアーキテクチャを許容する。このア ーキテクチャは、処理素子とデータポート手段との間の双方向データ通信を可能 にする。 速度は、処理素子の数Ｍと処理素子のアクセス速度Ｖとによって決定されるこ とに注意されたい。したがってアーキテクチャの最大平均処理能力比は、Ｍ掛け るＶでＭＶに等しい。素子の数が増加すると、処理能力比が比例して増加する。 第１の実施例において、本システムは、バッファ手段をデータポート手段に並 列に接続するバスを具え、制御手段が作用してバッファセグメントをバスに選択 的に接続する。したがって制御手段は、データポート手段からバッファセグメン トへのデータ経路とバッファセグメントから処理素子へのデータ経路の双方を管 理する。制御手段は、例えば、処理素子とバッファセグメントとの間の相互接続 のスケジューリングを行うマイクロコードを有するコントローラを含んでもよい 。 第２の実施例において、本システムは、データポート手段と、少なくともバッ ファ手段の第１のものおよびバッファ手段の第２のものとの間でシーケンシャル データを各々第１速度および第２速度で転送する第１および第２バスを具える。 転送速度の差は、処理素子によるデータの処理には現れない。 好適には第１バッファ手段のバッファセグメントは、第１の容量を有し、第２ バッファ手段のバッファセグメントは、第１の容量と異なる第２の容量を有する 。速い方の速度に対応するデータを緩衝記憶するバッファセグメントが、より低 い速度のデータ用のバッファセグメントより、単位時間あたりより多くのデータ 記憶を受けるとともに供給しなければならない場合、後者は、前者より少ないバ ッファ容量を必要とする。 制御手段は、例えば、処理素子およびバッファセグメント間の相互接続と、バ ッファセグメントおよびデータポート手段間の相互接続とのスケジューリングを 行うマイクロコードを有するコントローラを含んでもよい。 特定の実施例において、処理素子の各々は、各々のメモリユニット、例えばラ ンダムアクセスメモリ（ＳＲＡＭ、ＤＲＡＭ）を具えてもよい。本発明における システムは、高速画像処理や、ランダムアクセスな選択による任意の画素ずつの 配置におけるビデオデータとグラフィックスデータとの結合に好適である。好適 には、ランダムアクセスメモリは、ページモードＤＲＡＭを含み、ラスタスキャ ンイメージのビデオおよび／またはグラフィックスデータを処理する。分類およ び緩衝記憶動作は、システムの使用者に対して完全に明白であり、ランダムアク セスな動作もラスタスキャンアクセスな動作も待機状態を必要としないことに注 意されたい。 各々のバッファ手段の並列バッファセグメントへの分割は、繰り返すことがで きる。すなわち、バッファセグメントそれ自身を、次の低い構造レベルにおいて 再び分割し、高速データ経路選択のための階層的バッファセグメントアーキテク チャを提供することができる。 図面の簡単な説明 本発明を、例として、添付した図の参照と共に、より詳細に説明する。 図１および２は、本発明によるシステムの第１の例を示すブロック図である。 図３−７は、本発明によるシステムの他の例のブロック図である。 図８−１０は、双方向バッファセグメントの例である。 これらの図を通して、同様のまたは対応する特徴を、同じ参照符によって示す 。 発明を実施するための最良の形態 第１の例 図１は、本発明によるデータ処理システム１００の第１の例を示す。本例にお いてシステム１００は、画像処理システムの一部である。システム１００は、例 えばビデオデータの転送用の高速Ｉ／Ｏバス１０２と、例えばグラフィックスデ ータの転送用の標準速度Ｉ／Ｏバス１０４とを具える。システム１００には、複 数のデータ処理素子１０６、１０８、１１０、１１２および１１４を組み込む。 本例において、処理素子１０６−１１４の各々は、各々のメモリ、好適にはペー ジモードを有するＤＲＡＭを含む。制御入力端子″Ａ″および″Ｅ″は、″アド レス″および″読み出し／書き込み許可″を、各々示す。さらにシステム１００ は、バス１０２−１０４とメモリ１０６−１１４との間のデータ通信を管理する 制御手段１１６を具える。 画像処理に関係する本例に関して、ランダムアクセスメモリを１０６−１１４ のようないくつかのバンクに組み込み、記憶容量とアクセス速度とを増加させる ことは、既知である。バンクあたりの速度を、バンク切り換え技術を用いて低下 させることができる。 制御手段１１６は、複数のバッファ手段１１８、１２０、１２２、１２４およ び１２６と、複数の中間並列バス１２８と、複数の（デ）マルチプレクサ１３０ 、１３２、１３４、１３６および１３８とを具える。バッファ手段１１８−１２ ４を、Ｉ／Ｏバス１０２に並列に接続し、バッファ手段１２６を、Ｉ／Ｏバス１ ０４に接続する。バッファ手段１１８−１２６の各々を、中間バス１２８の各々 に結合する。（デ）マルチプレクサ１３０−１３８の各々を、メモリ１０６−１ １４の各々に接続するとともにすべての中間バス１２８に接続する。 明白にするために、図２は、バッファ手段１１８−１２６のある１つをより詳 細に示す。バッファ手段１１８−１２６は、機能的に同一なものであり、バッフ ァ手段１１８−１２６の各々は、他の（デ）マルチプレクサの各組の間に並列に 配置された複数のバッファセグメントを具える。図２のバッファ手段は、Ｉ／Ｏ バス１０２に接続する（デ）マルチプレクサ２０２と、中間バス１２８の各々と 接続する（デ）マルチプレクサ２０４と、（デ）マクチプレクサ２０２および２ ０４間に並列に配置された複数のバッファセグメント２０６、２０８、２１０、 １２１および２１４とを含む。バッファセグメント２０６−２１４を、バス１０ ２および１０４からメモリ１０６−１１４へのデータ流れ、およびその逆方向の データ流れを処理するために、双方向のものとすることができる。 （デ）マルチプレクサ１３０、１３２、１３４、１３６、１３８、２０２およ び２０４を、メモリ１０６−１１４とバッファ手段１１８−１２６内のバッファ セグメント２０６−２１４との間の相互接続と、バッファセグメント２０６−２ １４とバス１０２および１０４との間の相互接続とのスケジューリングを行うマ イクロコードを有するコントローラ（図示せず）によって制御する。 バス１０２−１０４からメモリ１０６−１１４へのデータ流れがある場合、バ ッファ手段１１８−１２６の（デ）マルチプレクサ２０２は、バス１０２および １０４からバッファセグメント２０６−２１４の適切な１つへデータを導く働き をし、したがってデータの宛て先に従った分類を行う。（デ）マルチプレクサ２ ０４および１３０−１３８を使用し、バッファセグメントからのデータストリー ムを各々の宛て先に、すなわち各々のメモリ１０６−１１４に分類されたデータ のストリームに合併する。各々の中間バス１２８は、各々のバッファ手段１１８ −１２６内のバッファセグメント２０６−２１４の特定の１つと、各々のメモリ １０６−１１４との間でデータを伝達する。 好適には、メモリ１０６−１１４にいわゆるページモードＤＲＡＭを使用する ことによって、能力を向上させる。ＤＲＡＭにおいて、各セルのアクセスは、関 連した行アドレスおよび列アドレスを供給することによって行われる。アドレス ストローブは、次のデコードのために各アドレスをＤＲＡＭの内部レジスタ内に ラッチする。行アドレスおよび列アドレスの双方は、同じ入力ラインを共有する ので、ＤＲＡＭは、どちらのアドレスが与えられているかを判別する２つの別個 のストローブを必要とする。これらのストローブは、行アドレスストローブ（Ｒ ＡＳ）および列アドレスストローブ（ＣＡＳ）と呼称され、これらの相対的なタ イミングがＤＲＡＭの動作を管理する。ページモードを持つＤＲＡＭは、行アド レスのただ１回の要求によって、同じ行のどのような数のセルへのアクセスも許 可する。ＲＡＳを有効に保つと、次のアクセスは、適切な列アドレスをストロー ビングインすることによって行われる。したがってＲＡＳの周期は、１つの行の セルが含まれる間は回避される。ここで性能は、ＣＡＳ復帰時間を含むＤＲＡＭ のサイクルタイムと、同じ行から検索された順次のデータと異なった行から検索 された順次のデータとの比とによって制限される。 第２の例 図３は、本発明によるシステム３００の第２の例のブロック図である。図１お よび２のもとに上述したシステム１００と異なって、システム３００は、２０２ 、２０４および１３０−１３８のような分離した（デ）マルチプレクサを使用し ない。代わりにシステム３００は、分割されたバッファ手段３０２、３０４、３ ０６、３０８および３１０を具え、これらの各々を、各々の中間バス１２８とＩ ／Ｏバス１０２または１０４との間に配置する。各々の分割バッファ手段は、ア クセス制御ロジックと三状態出力ドライバ（図示せず）とを含む。加えてシステ ム３００は、他の三状態ドライバ３１２、３１４、３１６、３１８および３２０ を、中間バス１２８と処理素子１０６−１１４との間に使用し、中間バス１２８ が短絡するのを防止する。ドライバ３１２、３１４、３１６、３１８および３２ ０と、分割バッファ手段３０２、３０４、３０６、３０８および３１０のアクセ ス制御ロジックとを、適切なマイクロコードプログラムを有するコントローラ（ 図示せず）によって制御する。 第３の例 図４は、本発明によるシステム４００の第３の例のブロック図である。システ ム１００および３００を、双方向システムとして動作させることもできる。すな わち、データを、バス１０２および１０４から処理素子１０６−１１４（例えば メモリ）に転送することができ、同様に素子１０６−１１４からバス１０２およ び１０４に転送することができる。したがって処理素子１０６−１１４とバス１ ０２および１０４とは、データ源およびデータの宛て先としてのそれらの機能に 関して交換することができる。このことはシステム４００によって反映され、そ のアーキテクチャは、図３のシステム３００のアーキテクチャに関して、大体に おいて逆である。ここで、各々の分割バッファ手段３０２−３１０は、処理素子 １０６−１１４の特定の１つをすべての中間バス１２８に結合する。 ５つの内部バス１２８のうちの４つを、高速バス１０２に複数の双方向三状態 バスドライバ４０２を介して結合し、５つめのバスを、通常速度バス１０４に直 接結合する。バス１０２に並列に結合された多数の中間バス１２８が存在するこ とから、ドライバ４０２は、中間バスが互いに短絡するのを防止するために必要 である。このドライバを、適切なマイクロコードプログラムを有するコントロー ラ（図示せず）によって制御する。 第４の例 図５は、本発明によるシステム５００の第４の例を示す。システム５００のア ーキテクチャは、ネットワークにおける能動的なデータ経路と、処理素子１０６ −１１０の各々とバッファ手段３０２−３１０のバッファセグメントの各々との 間の同時の通信とを考慮することによって、システム３００および４００をさら に発展させたものである。システム３００および４００における中間バス１２８ の各々は、分割バッファ手段３０２−３１０内に位置する並列バッファセグメン トのある１つから、処理素子１０６−１１４のある１つにデータを伝送する（そ して逆に素子１０６−１１４が、例えばメモリの場合も同様である）。したがっ て相互接続構造の再配置の結果システム５００となり、システム５００において は分割バッファ手段３０２−３１０の各々において、個々のバッファセグメント を、内部バス１２８の各々とＩ／Ｏバス１０２または１０４との間に接続する。 第５の例 図６は、上述したシステム５００をさらに発展させたものである本発明による システム６００の第５の例を示す。更なる最適化は、バッファ手段３０２−３１ ０の異なったものに分配され、中間バス１２８の同じものに接続されているので 互いに並列に有効に配置されたいくつかのまたはすべてのバッファセグメントを 合併することによって達成することができる。例えば、バス１０２と、図５にお ける中間バス１２８の上流の１つと仮定するある１つとの間に接続されたバッフ ァセグメントを、他の１つと合併し、システム６００における１つの集合バッフ ァセグメント６０２を形成する。同様に、図５におけるバス１０２と中間バス１ ２８の他の１つとの間に接続されたバッファセグメントを合併し、６０４のよう な集合バッファセグメントを形成する。このような合併は、バッファが十分に高 速な場合常に可能であり、これは例えば２、３キロバイトの大きさのビデオ環境 において、小さい容量のバッファに対して一般に正しい。これは、高速ＳＲＡＭ 技術を用いることを可能にする。６０２および６０４のような各々の集合バッフ ァセグメントは、上述したアクセス制御ロジックおよび三状態出力ドライバ（図 示せず）を含む形式のものとする。 第６の例 前記した例において、バッファ手段例えば１１８−１２６のひとつ当たりのバ ッファセグメント例えば２０６−２１４の数を、中間バス１２８の数または処理 素子１０６−１１４の数と等しく選択する。図７は、図１のシステム１００の（ デ）マルチプレクサのアプローチと、図６のシステム６００における集合バッフ ァセグメントの形成とを組み合わせた、ハイブリッドアーキテクチャによるシス テム７００の例を示し、バッファセグメントの数を処理素子の数と等しくする必 要はないことを示す。システム７００において、Ｉ／Ｏバス１０２を、中間バス １２８に、第１バッファセグメント７０２および第１（デ）マルチプレクサ７０ ４の縦続と、第２バッファセグメント７０６および第２（デ）マルチプレクサ７ ０６の他の縦続とによって接続する。Ｉ／Ｏバス１０２および１０４間のデータ 流れが単方向の場合、（デ）マルチプレクサ７０４および７０８は、多重化機能 を省くことができる。 双方向バッファセグメント 双方向バッファセグメントを、種々の方法において実現することができる。図 ８は、第１および第２三路スイッチ８０６および８０８間に逆並列方法において 接続された第１単方向バッファ８０２および第２単方向バッファ８０４を具える 双方向バッファセグメント８００の例を示す。図９は、並列に接続された第１単 方向バッファ９０２および第２単方向バッファ９０４を具える他の双方向バッフ ァセグメント９００を示す。バッファ９０２および９０４は、アクセス制御およ び三状態出力を有する。図１０は、マルチプレクサ１００４およびデマルチプレ クサ１００６間に接続された１つの単方向バッファ１００２を具える他の双方向 バッファセグメント１０００を示す。マルチプレクサ１００４を、互いに接続さ れるとともにバッファ１００２の入力端子１００８に接続された出力端子を有す る２つの三状態ドライバ（図示せず）に置き換えることができ、マルチプレクサ １００６を、互いに接続されるとともにバッファ１００２の出力端子１０１０に 接続された出力端子を有する２つの三状態ドライバ（図示せず）に置き換えるこ とができることに注意されたい。 産業上の利用可能性 図に示した例において、処理素子１０６−１１４を、例えば画像処理システム において使用され、例えばマルチメディア用途において、ビデオデータをコンピ ュータによって生成されたグラフィックスデータに結合するメモリとすることが できる。本発明は、処理素子のすべてをメモリとする必要はなく、処理素子のす べてを機能的に同様のものとする必要はなく、用途が画像処理に限定されず、特 に２つのバスを経て供給されるデータの処理に限定されないことは、当業者には 明らかであろう。処理システムを、上述したいくつかの例におけるような双方向 のものとする必要はない。 例えば、分割バッファ手段１１８−１２６、３０２−３１０と局所的に並列な バッファセグメント２０６−２１４との概念を、例えは、各々の処理素子１０６ −１１４が、単一のポートから中間バス１２８およびバッファ手段１１８−１２ ６、３０２−３１０を経て受けたデータに計算、例えばダイアディック演算を実 行し、その結果を他の処理手段に他の中間バス１２８を経て供給するコンピュー タにおいて、有利に使用することができる。このようなシステムは、少なくとも 局所的に単方向である。

Claims (1)

1. 【特許請求の範囲】 １． − データポート手段と、 − 前記データポート手段と並列に結合されシーケンシャルデータの処理を行 う複数の処理素子と、 − 前記データポート手段および前記処理素子の間に結合されデータ通信を管 理する制御手段とを具えるデータ処理システムにおいて、 − 前記制御手段が複数のバッファ手段を具え、これらのバッファ手段の各々 が複数のバッファセグメントを含み、 − 前記制御手段が前記バッファ手段の各々におけるバッファセグメントの１ つを前記処理素子の１つに選択的に接続するように作用することを特徴とするデ ータ処理システム。 ２． 請求項１に記載のデータ処理システムにおいて、前記バッファ手段を前記 データポート手段に並列に接続するバスを具え、前記制御手段が前記バッファセ グメントを前記バスに選択的に接続するように作用することを特徴とするデータ 処理システム。 ３． 請求項１に記載のデータ処理システムにおいて、前記データポート手段と 少なくとも前記バッファ手段の第１のものおよび前記バッファ手段の第２のもの との各々の間に、各々第１および第２速度でシーケンシャルデータを転送するた めの第１および第２バスを具えることを特徴とするデータ処理システム。 ４． 請求項３に記載のデータ処理システムにおいて、前記第１バッファのバッ ファセグメントが第１の容量を有し、前記第２バッファのバッファセグメントが 前記第１の容量と異なった第２の容量を有することを特徴とするデータ処理シス テム。 ５． 請求項１に記載のデータ処理システムにおいて、各々の前記処理素子がメ モリユニットを具えることを特徴とするデータ処理システム。 ６． 請求項２に記載のデータ処理システムにおいて、各々のメモリユニットが ランダムアクセスメモリを含むことを特徴とするデータ処理システム。 ７． 請求項４に記載のデータ処理システムにおいて、前記ランダムアクセスメ モリがページモードＤＲＡＭを含むことを特徴とするデータ処理システム。