JPH08320831A

JPH08320831A - データ記憶素子及びデータ記憶装置

Info

Publication number: JPH08320831A
Application number: JP7126239A
Authority: JP
Inventors: Haruo Kimura; 治雄木村; Atsuhiro Suga; 敦浩須賀; Hiroshi Okano; 廣岡野; Naoshi Higaki; 直志檜垣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-05-25
Filing date: 1995-05-25
Publication date: 1996-12-03

Abstract

(57)【要約】（修正有）【目的】アクセス時間が遅い記憶装置にデータを一時
的に保持するストアバッファのデータ記憶装置で、アク
セスの遅延を生せずストアバッファ数を増加可能で、設
計も容易なデータ記憶装置。【構成】セレクタ１５は、信号線１１を介して送られ
てくるデータと前段のデータ記憶素子のＳＴＢＤに保持
されているデータ１３の２つのデータのいずれか一方の
データをスイッチ１７に出力する。セレクタ１６は、信
号線１２を介して送られてくるストアアドレスと前段の
データ記憶素子のＳＴＢＡに保持されているストアアド
レス１４のいずれか一方のストアアドレスをスイッチ１
８に出力する。セレクタ１５，１６は、前段のデータ記
憶素子のＶａｌｉｄｂｉｔで制御され、スイッチ１
７，１８は自素子と後段のデータ記憶素子とのＶａｌｉ
ｄｂｉｔで制御される。ＣＯＭＰ１９は、ＳＴＢＡの
アドレスと信号線１２からのストアドレスが一致すれ
ば、ヒット信号２０を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ記憶装置に係わ
り、特にアクセス時間の遅い記憶装置に書き込むデータ
を一時的に格納するデータ記憶装置及それを構成するた
めのデータ記憶素子に関する。

【０００２】

【従来の技術】ＣＰＵと主メモリとの間にキャッシュメ
モリを設け、ストアスルー方式によりＣＰＵが主記憶装
置（以下、主メモリと記述）にデータを書き込むアーキ
テクチャを採用している計算機が知られている。このス
トアスルー方式は、キャッシュメモリにデータを書き込
むとき、主メモリにもそのデータを書き込む方式であ
る。

【０００３】ところで、最近、ＣＰＵの高速化が著し
く、システムのスループットを向上をさせる際、主メモ
リのアクセス速度の遅さがボトルネックとなっている。
このように、主メモリのアクセス時間が遅いために、Ｃ
ＰＵが主メモリへの書き込み待ち（ＷｒｉｔｅＳｔａ
ｌｌ）となってシステムのスループットが低下すること
を防止するために、ストアバッファを用意するのが一般
的となっている。

【０００４】この場合、ＣＰＵは主メモリに書き込むべ
きデータをストアバッファに書き込むだけで、次の処理
を実行することが可能となる。該ストアバッファに書き
込まれたデータは、ＣＰＵとは独立に、該ストアバッフ
ァから主メモリへ書き込まれる。

【０００５】図１１は、従来のストアスルー方式におい
て、ＣＰＵと主メモリ（ＭａｉｎＭｅｍｏｒｙ）１との
間に設けられるストアバッファの構成を示す図である。
同図において、８個のストアバッファＳＴＢ１〜ＳＴＢ
８が並列に設けられている。これらのストアバッファＳ
ＴＢ１〜ＳＴＢ８は、ＣＰＵ（不図示）が主メモリ１へ
書き込む（ストアする）データを、一時的に保持するた
めに用いられる。

【０００６】ＣＰＵが主メモリ１に書き込むデータは、
Ｉｎｐｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路２の制御
により、８個のストアバッファＳＴＢ１〜ＳＴＢ８の中
の現在、空いているいずれかのストアバッファＳＴＢｉ
（ｉ＝１〜８）に格納される。この空いているストアバ
ッファＳＴＢｉ（ｉ＝１〜８）に関する情報は、Ｏｕｔ
ｐｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路３からＩｎｐ
ｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路２に送られる。
ＣＰＵが主メモリ１に書き込むデータは、全てのストア
バッファＳＴＢ１〜ＳＴＢ８に入力され、Ｉｎｐｕｔ−
ＰｏｉｎｔＣｏｎｔｒｏｌ回路２から出力されるｓｔ
ｂ＿ｉｎｐｕｔ＿ｐｏｉｎｔ信号（ライトイネーブル信
号）がイネーブルとなっているストアバッファＳＴＢｉ
に格納される。

【０００７】これらストアバッファＳＴＢ１〜ＳＴＢ８
に格納されているデータは、セレクタ（Ｓｅｌｅｃｔｏ
ｒ）４に入力される。Ｏｕｔｐｕｔ−ＰｏｉｎｔＣｏ
ｎｔｒｏｌ回路３は、セレクタ４を制御して、ＣＰＵ１
が書き込んだデータを、その書き込み順にストアバッフ
ァＳＴＢｉからセレクタ４に出力させる。該セレクタ４
から出力されたデータは、ストアバッファＳＴＢ０に入
力・格納される。そして、このストアバッファＳＴＢ０
に格納されたデータは、メモリ制御ユニット（ＭＣＵ）
５により、主メモリ１１に書き込まれる。

【０００８】図１２は、このストアスルー方式のデータ
記憶装置の動作を説明するタイミングチャートである。
同図（ａ）はＣＰＵがストア命令の実行により主メモリ
１に書き込むデータ、同図（ｂ）のｏｐ＿ｓｔｖ信号は
ＣＰＵ１が実行したストア命令が有効であることを示す
信号であり、図中において”ＳＴＶ”（ＳＴｏｒｅＶａ
ｌｉｄ）で示す”ｖａｌｉｄ”の状態のときストア命令
が以後確実に実行されることを示す。このｏｐ＿ｓｔｖ
信号は、上記ｓｔｂ＿ｉｎｐｕｔ＿ｐｏｉｎｔ信号と特
には説明しない不図示の他の信号とを用いて生成され
る。

【０００９】また、同図（ｃ）に示すｓｔｂ＿ｉｎｐｕ
ｔ＿ｐｏｉｎｔ信号は、Ｉｎｐｕｔ−ＰｏｉｎｔＣｏ
ｎｔｒｏｌ回路３がストアバッファＳＴＢ０〜ＳＴＢ８
に出力するポインタ値ｉをしめしており、該Ｉｎｐｕｔ
−ＰｏｉｎｔＣｏｎｔｒｏｌ回路２は、このポインタ
値ｉが示すストアバッファＳＴＢｉにライトイネーブル
信号を出力する。ＣＰＵから送られてくるデータは、こ
のライトイネーブル信号が入力されるストアバッファＳ
ＴＢｉに格納される。

【００１０】また、同図（ｄ），（ｆ），（ｈ），
（ｊ）のｓｔｂ０＿ｖａｌｉｄ，ｓｔｂ１＿ｖａｌｉ
ｄ、ｓｔｂ２＿ｖａｌｉｄ、ｓｔｂ３＿ｖａｌｉｄは、
それぞれ、ストアバッファＳＴＢ０、ＳＴＢ１、ＳＴＢ
２、ＳＴＢ３にデータが格納されていることを示す信号
である。さらに、同図（ｅ），（ｇ），（ｉ），（ｋ）
のＳＴＢ０、ＳＴＢ１、ＳＴＢ２、ＳＴＢ３は、それぞ
れ、ストアバッファＳＴＢ０、ＳＴＢ１、ＳＴＢ２、Ｓ
ＴＢ３のデータの格納状態を示す。

【００１１】また、同図（ｌ）はＯｕｔｐｕｔ−Ｐｏｉ
ｎｔＣｏｎｔｒｏｌ回路１３からセレクタ４に出力さ
れるｓｔｂ＿ｏｎｐｕｔ＿ｐｏｉｎｔ信号のポインタ値
ｉ（このポインタ値ｉは、ストアバッファＳＴＢ０に選
択出力されるデータを保持しているストアバッファがＳ
ＴＢｉであることを示す）を、同図（ｍ）のＭＣＵ＿ｒ
ｅｑ＿ｖａｌｉｄ信号はＭＣＵ５からＯｕｔｐｕｔ−Ｐ
ｏｉｎｔＣｏｎｔｒｏｌ回路３に出力される主メモリ
１への書き込み許可信号を示す。そして、同図（ｍ）に
示すＭＣＵ＿ｒｅｑ＿ｖａｌｉｄ信号の状態”ｓｔｏｒ
ｅ”は、主メモリ１がデータ書き込み可能状態にあるこ
とを示す。さらに、同図（ｎ）のアドレス（ａｄｄｒｅ
ｓｓ）はＭＣＵ５から主メモリ１に出力されるストアデ
ータ（ＭＣＵ５がストア命令を実行することによって、
ＭＣＵ５から出力される主メモリ５に格納すべきデー
タ）の主メモリ１の書き込みアドレスを示す。

【００１２】次に、図１２のタイミングチャートを参照
して、ＣＰＵから送られてくるストアデータがストアバ
ッファＳＴＢ０からＳＴＢ４を介して主メモリ１に書き
込まれる動作を説明する。

【００１３】全てのストアバッファＳＴＢ０〜ＳＴＢ８
には、データが格納されていないものとする。このた
め、Ｉｎｐｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路２か
ら出力されるｓｔｂ＿ｉｎｐｕｔ＿ｐｏｉｎｔ信号は”
０”（ストアバッファＳＴＢ０に入力されるｓｔｂ＿ｉ
ｎｐｕｔ＿ｐｏｉｎｔ信号がアクティブ）となっている
（図１２（ｃ）参照）。また、Ｏｕｔｐｕｔ−Ｐｏｉｎ
ｔＣｏｎｔｒｏｌ回路３からセレクタ４に出力される
ｓｔｂ＿ｏｕｔｐｕｔ＿ｐｏｉｎｔ信号のポインタ値
も”０”となっている。

【００１４】この状態で、ＣＰＵでのストア命令の実行
により、主メモリのアドレスＡ０００にストアされるデ
ータ”ＡＡＡＡ”，アドレスＡ０１０にストアされるデ
ータ”ＢＢＢＢ”，アドレスＡ０２０にストアされるデ
ータ”ＣＣＣＣ”，アドレスＡ０３０にストアされるデ
ータ”ＤＤＤＤ”が、ＣＰＵから順次送られてきたもの
とする（図１２（ａ）参照）。この場合、Ｉｎｐｕｔ−
ＰｏｉｎｔＣｏｎｔｒｏｌ回路２から出力されている
ｓｔｂ＿ｉｎｐｕｔ＿ｐｏｉｎｔ信号のポインタ値が”
０”であるので、最初のストアデータ”ＡＡＡＡ”はス
トアバッファＳＴＢ０に格納される（図１２（ｅ）参
照）。また、このストアデータ”ＡＡＡＡ”の格納完了
前にｏｐ＿ｓｔｖ信号が”ＳＴＶ”となり、ＣＰＵ側に
このストア命令が、以後、確実に実行されることが通知
される。これにより、ＣＰＵは、ストアデータ”ＡＡＡ
Ａ”がストアバッファＳＴＢ０に格納される前に、次の
命令の実行の制御を開始することが可能になる。

【００１５】ストアバッファＳＴＢ０にストアデータ”
ＡＡＡＡ”が格納されると、ｓｔｂ０＿ｖａｌｉｄ信号
が”ｖａｌｉｄ”となり、ストアバッファＳＴＢ０にデ
ータが格納されていることが示される（図１２（ｄ）参
照）。また、これと同時にＩｎｐｕｔ−ＰｏｉｎｔＣ
ｏｎｔｒｏｌ回路２は、ｓｔｂ＿ｉｎｐｕｔ＿ｐｏｉｎ
ｔ信号のポインタ値を”０”から”１”に変更する（図
１２（ｃ）参照）。Ｉｎｐｕｔ−ＰｏｉｎｔＣｏｎｔ
ｒｏｌ回路２は、Ｏｕｔｐｕｔ−ＰｏｉｎｔＣｏｎｔｒ
ｏｌ回路３からストアバッファＳＴＢ０〜ＳＴＢ８の全
てが”空”である旨の信号を受け取ることにより、上記
ポインタ値を決定する。

【００１６】以後、同様にして、Ｉｎｐｕｔ−Ｐｏｉｎ
ｔＣｏｎｔｒｏｌ回路２の制御により、ストアデー
タ”ＢＢＢＢ”，”ＣＣＣＣ”，及び”ＤＤＤＤ”が、
それぞれストアバッファＳＴＢ１、ＳＴＢ２、ＳＴＢ３
に順次、格納されていく（図１２（ｇ）、（ｉ），
（ｋ）参照）。

【００１７】このようにして、ストアバッファＳＴＢ０
〜ＳＴＢ３に格納されたストアデータ”ＡＡＡＡ”、”
ＢＢＢＢ”，”ＣＣＣＣ”，及び”ＤＤＤＤ”は、Ｏｕ
ｔｐｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路３の制御に
より、ＭＣＵ５に送られ、該ＭＣＵ５により主メモリ１
に書き込まれる。すなわち、まず、ストアバッファＳＴ
Ｂ０に格納されたストアデータ”ＡＡＡＡ”がＭＣＵ５
に送られる。続いて、Ｏｕｔｐｕｔ−ＰｏｉｎｔＣｏ
ｎｔｒｏｌ回路３がＭＣＵ５から”ｓｔｏｒｅ”状態の
ＭＣＵ＿ｒｅｑ＿ｖａｌｉｄ信号を入力する毎に、セレ
クタ４に出力するｓｔｂ＿ｏｕｔｐｕｔ＿ｐｏｉｎｔ信
号のポインタ値を順次、”１”、”２”、”３”と変化
させて、ストアバッファＳＴＢ１、ＳＴＢ２、ＳＴＢ３
に格納されたストアデータ”ＢＢＢＢ”，”ＣＣＣ
Ｃ”，”ＤＤＤＤ”をセレクタ４を介してストアバッフ
ァＳＴＢ０にいったん格納させる。そして、ＭＣＵ５
が、ストアバッファＳＴＢ０に格納されたこれらのデー
タを、順次、主メモリ１に書き込む（図１２（ｌ）、
（ｍ），（ｎ）参照）。

【００１８】次に、図１３は、主メモリ１からＯｕｔｐ
ｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路１３に出力され
るＭＣＵ＿ｒｅｑ＿ｖａｌｉｄ信号が”ＰｏｒｔＢｕｓ
ｙ”であるときの上記ストアデータの書き込み動作を説
明するタイミングチャートである。同図（ａ）〜（ｎ）
に示す信号は、上述した図１２の（ａ）〜（ｎ）の信号
と同様である。

【００１９】この場合、図１３（ｍ）に示すように、Ｍ
ＣＵ＿ｒｅｑ＿ｖａｌｉｄ信号の状態が、主メモリへの
データ書き込みが現在不可能であることを示す”Ｐｏｒ
ｔＢｕｓｙ”となっている間、ストアバッファＳＴＢ０
に格納されているデータの主メモリ１への書き込みは待
たされる。そして、該ＭＣＵ＿ｒｅｑ＿ｖａｌｉｄ信号
の状態が”ＰｏｒｔＢｕｓｙ”から”ｓｔｏｒｅ”に変
化した後に、ストアバッファＳＴＢ０に格納されていた
ストアデータ”ＡＡＡＡ”が、ＭＣＵ１５により、主メ
モリ１のアドレス”Ａ０００”に書き込まれる。そし
て、続いて、ストアバッファＳＴＢ１、ＳＴＢ２、ＳＴ
Ｂ３に格納されていたストアデータ”ＢＢＢＢ”，”Ｃ
ＣＣＣ”，”ＤＤＤＤ”が、Ｏｕｔｐｕｔ−Ｐｏｉｎｔ
Ｃｏｎｔｒｏｌ回路３の制御により、セレクタ４を介
して順次、ストアバッファＳＴＢ０に格納され、ＭＣＵ
５を介して主メモリ１のアドレス”Ａ０１０”，”Ａ０
２０”，Ａ０３０”に書き込まれる。

【００２０】

【発明が解決しようとする課題】上述したように、従来
のストアスルー方式のデータ記憶装置は、複数のストア
バッファ（上記ストアバッファＳＴＢ０〜ＳＴＢ８が該
当）が並列に設けられた構成となっており、ＣＰＵから
送られてくるデータをどのバッファに入力すべきか制御
するための第一の制御回路（上記Ｉｎｐｕｔ−Ｐｏｉｎ
ｔＣｏｎｔｒｏｌ回路２が該当）が必要であった。ま
た、データが格納されているストアバッファの中から、
ＭＣＵ１５に接続されたストアバッファＳＴＢ０にデー
タを転送すべきストアバッファを選択する第二の制御回
路（上記Ｏｕｔｐｕｔ−ＰｏｉｎｔＣｏｎｔｒｏｌ回路
３が該当）も必要であっった。このため、データ記憶装
置の制御回路が複雑でかつ大きくならざるをえないとい
う欠点があった。

【００２１】また、上記第二の制御回路は、選択信号
（上記ｓｔｂ＿ｏｕｔｐｕｔ＿ｐｏｉｎｔ信号が該当）
を生成するためのデコーダの回路を含むので、ストアバ
ッファの数が増えると、該デコーダ部分でのゲートの段
数が増加し、ゲート遅延時間が大きくなる。このこと
は、該選択信号の生成・出力の遅延をもたらす。これ
は、ストアバッファからデータが選択読出しされる動作
速度が遅れてしまう原因となる。また、該デコーダ部分
の回路自体も複雑になる。このため、ストアバッファの
数をあまり多くすることができず、ストアバッファ部の
データ記憶容量が制限されてしまうという欠点があっ
た。

【００２２】また、さらに、上記第一及び第二の制御回
路の構成はストアバッファの数に依存するので、ストア
バッファの数が変化すると、それらの制御回路を改めて
設計し直さなければならなかった。このため、その設計
作業に多大な時間が費やされるという欠点があった。

【００２３】本発明は、ストアバッファの制御が容易な
データ記憶装置を実現することを目的とする。また、ス
トアバッファ数の変更にも柔軟に対応でき、該変更に伴
う設計作業も容易なるデータ記憶装置を実現することを
目的とする。また、さらに、データを書き込むべきスト
アバッファを選択する際の動作遅延が小さいデータ記憶
装置を実現することを目的とする。また、さらに、遅延
を考慮したストアバッファ数の制限が無く、ストアバッ
ファ数を任意の数だけ増加することが可能なデータ記憶
装置を実現することを目的とする。

【００２４】

【課題を解決するための手段】本発明のデータ記憶素子
（第一のデータ記憶素子）は、データの有無を示すバリ
ットビットが付随したデータを記憶するメモリセルと、
外部から入力される複数のデータを、自素子の後段に接
続される他のデータ記憶素子のメモリセルのバリットビ
ットの値に応じて選択出力するセレクタと、上記自素子
のメモリセルのバリットビットの値と、自素子の前段に
接続される他のデータ記憶素子のメモリセルのバリット
ビットの値とによって制御され、該セレクタから選択出
力されるデータを、上記自素子のメモリセルに入力する
スイッチと、を備えたことを特徴とする。

【００２５】本発明の他のデータ記憶素子（第二のデー
タ記憶素子）は、データの有無を示すバリットビットが
付随したデータを記憶するメモリセルと、外部から入力
される複数のデータを、自素子の後段に接続されるデー
タ記憶素子のメモリセルのバリットビットの値に応じて
選択出力するセレクタと、上記自素子のメモリセルのバ
リットビットの値と、自素子の前段に接続される他のデ
ータ記憶素子のメモリセルのバリットビットの値とによ
って制御され、該セレクタから選択出力されるデータ
を、上記自素子のメモリセルに入力するスイッチと、上
記自素子のメモリセルに記憶されているデータと上記セ
レクタに入力されるデータの一致を検出する検出手段
と、を備えたことを特徴とする。

【００２６】上記第一または第二のデータ記憶素子にお
いて、前記セレクタに入力される複数のデータは、例え
ば、ＣＰＵがその主記憶装置に書き込むべきデータと自
素子の後段に接続されるデータ記憶素子のメモリセルに
保持されているデータである。

【００２７】本発明のデータ記憶装置（第一のデータ記
憶装置）は、主記憶装置に書き込むデータを一時的に保
持するストアバッファを有するデータ記憶装置を前提と
し、データの有無を示すバリットビットが付随したスト
アバッファが直列接続（縦続接続）されたデータ記憶手
段と、各ストアバッファに付随するバリットビットによ
って、該データ記憶手段内での隣接するストアバッファ
間でのデータの移動を制御する制御信号を生成する制御
信号生成手段と、前記データ記憶手段内で隣接するスト
アバッファ間に設けられ、該制御信号生成手段によって
生成される制御信号によって該隣接するストアバッファ
間でのデータの移動を制御する制御手段と、を備えたこ
とを特徴とする。

【００２８】本発明の他のデータ記憶装置（第二のデー
タ記憶装置）は、主記憶装置に書き込むデータの格納ア
ドレスを一時的に保持するストアバッファを有するデー
タ記憶装置を前提とし、上記格納アドレスの記憶の有無
を示すバリットビットが付随したストアバッファが直列
接続されたデータ記憶手段と、各ストアバッファに付随
するバリットビットによって、該データ記憶手段内での
隣接するストアバッファ間での格納アドレスの移動を制
御する制御信号を生成する制御信号生成手段と、前記デ
ータ記憶手段内で隣接するストアバッファ間に設けら
れ、該制御信号生成手段によって生成される制御信号に
よって該隣接するストアバッファ間での隣接アドレスの
移動を制御する制御手段と、を備えたことを特徴とす
る。

【００２９】本発明のさらに他のデータ記憶装置（第三
のデータ記憶装置）は、主記憶装置に書き込むデータの
格納アドレスを一時的に保持するストアバッファを有す
るデータ記憶装置を前提とし、上記格納アドレスの記憶
の有無を示すバリットビットが付随したストアバッファ
が直列接続されたデータ記憶手段と、各ストアバッファ
に付随するバリットビットによって、該データ記憶手段
内でのストアバッファ間での格納アドレスの移動を制御
する制御信号を生成する制御信号生成手段と、前記デー
タ記憶手段内で隣接するストアバッファ間に設けられ、
該制御信号生成手段によって生成される制御信号によっ
て該隣接するストアバッファ間での格納アドレスの移動
を制御する制御手段と、主記憶装置に書き込むデータの
格納アドレスが入力されたとき、上記データ記憶手段内
にその格納アドレスと同一の格納アドレスが格納されて
いることを検出する検出手段と、を備えたことを特徴と
する。

【００３０】本発明のさらに他のデータ記憶装置（第四
のデータ記憶装置）は、主記憶装置に書き込むデータを
一時的に保持する第一のストアバッファと、該第一のス
トアバッファに保持されているデータの主記憶装置上の
書き込みアドレスを一時的に保持する第二のストアバッ
ファを有するデータ記憶装置を前提とし、バリットビッ
トが付随した第一のストアバッファが直列接続されたデ
ータ記憶手段と、バリットビットが付随した第二のスト
アバッファが直列接続されたアドレス記憶手段と、各第
一のストアバッファに付随するバリットビットによっ
て、上記データ記憶手段内での隣接する第一のストアバ
ッファ間でのデータの移動を制御する第一の制御信号を
生成する第一の制御信号生成手段と、各第二のストアバ
ッファに付随するバリットビットによって、上記第二の
データ記憶手段内での隣接する第二のストアバッファ間
でのアドレスの移動を制御する第二の制御信号を生成す
る第二の制御信号生成手段と、前記第一のデータ記憶手
段内で隣接する第一のストアバッファ間に設けられ、上
記第一の制御信号生成手段によって生成される第一の制
御信号によって該隣接する第一のストアバッファ間のデ
ータの移動を制御する第一の制御手段と、前記第二のデ
ータ記憶手段内で隣接する第二のストアバッファ間に設
けられ、上記第二の制御信号生成手段によって生成され
る第二の制御信号によって該隣接する第二のストアバッ
ファ間のアドレスの移動を制御する第二の制御手段と、
を備えたことを特徴とする。

【００３１】本発明のさらに他のデータ記憶装置（第五
のデータ記憶装置）は、主記憶装置に書き込むデータを
一時的に保持するストアバッファを有するデータ記憶装
置を前提とし、直列接続された複数のデータ保持用のス
トアバッファと、該ストアバッファにデータが格納され
ているか否かを示す、該ストアバッファに付随するバリ
ットビットと、隣接するストアバッファ間に設けられ、
データの入力先の第一のストアバッファから入力される
データまたはＣＰＵから送られてくる主記憶装置に書き
込むためのデータのいずれか一方を、該第一のストアバ
ッファのバリットビットの状態によって選択出力するセ
レクタと、該セレクタと上記第一のストアバッファの前
段に設けられた第二のストアバッファとの間に設けら
れ、該セレクタから入力されるデータを、上記第二のス
トアバッファのバリットビットと上記第二のストアバッ
ファの前段に設けられた第三のストアバッファのバリッ
トビットの状態に応じて、前記第二のストアバッファに
出力するスイッチと、を備えたことを特徴とする。

【００３２】本発明のさらに他のデータ記憶装置（第六
のデータ記憶装置）は、主記憶装置に書き込むデータを
一時的に保持するストアバッファを有するデータ記憶装
置を前提とし、アレイ状に配列された複数のデータ保持
用のストアバッファと、該ストアバッファにデータが格
納されているか否かを示す、該ストアバッファに付随す
るバリットビットと、隣接するストアバッファ間に設け
られ、データの入力先の第一のストアバッファから入力
されるデータまたはＣＰＵから送られてくる主記憶装置
に書き込むためのデータのいずれか一方を、該第一のス
トアバッファのバリットビットの状態によって選択出力
するセレクタと、該セレクタと上記第一のストアバッフ
ァの前段に設けられた第二のストアバッファとの間に設
けられ、該セレクタから入力されるデータを、上記第二
のストアバッファのバリットビットと上記第二のストア
バッファの前段に設けられた第三のストアバッファのバ
リットビットの状態に応じて、前記第二のストアバッフ
ァに出力するスイッチと、を備えたことを特徴とする。

【００３３】本発明のさらに他のデータ記憶装置（第七
のデータ記憶装置）は、主記憶装置に書き込むデータを
一時的に保持するデータストアバッファと、そのデータ
の該主記憶装置への書き込みアドレスを保持するアドレ
スストアバッファを有するデータ記憶装置を前提とし、
該データストアバッファが直列接続されたデータストア
バッファ部と、該アドレスストアバッファが直列接続さ
れたアドレスストアバッファ部と、該データストアバッ
ファにデータが格納されているか否かを示す該データス
トアバッファに付随する第一のバリットビットと、該ア
ドレスストアバッファにアドレスが格納されているか否
かを示す該アドレスストアバッファに付随する第二のバ
リットビットと、前記データスストアバッファ部内にお
いて隣接するデータストアバッファ間に設けられ、後段
の第一のデータストアバッファから入力されるデータま
たはＣＰＵから送られてくる主記憶装置に書き込むため
のデータのいずれか一方を選択出力する第一のセレクタ
と、前記データストアバッファ部内において該第一のセ
レクタと上記第一のデータストアバッファの前段の第二
のデータストアバッファとの間に設けられ、該第一のセ
レクタから出力されるデータを該第二のデータストアバ
ッファに出力するか否かを制御する第一のスイッチと、
前記アドレスストアバッファ部において隣接するアドレ
スストアバッファ間に設けられ、後段の第一のアドレス
ストアバッファからのアドレスまたはＣＰＵから送られ
てくる主記憶装置の書き込みアドレスのいずれか一方を
選択出力する第二のセレクタと、前記アドレスストアバ
ッファ部において該第二のセレクタと上記第一のアドレ
スストアバッファの前段の第二のアドレスストアバッフ
ァとの間に設けられ、該第二のセレクタから出力される
アドレスを該第二のアドレスストアバッファに出力する
か否かを制御する第二のスイッチと、前記第二のデータ
ストアバッファの第一のバリットビットと該第二のデー
タストアバッファの前段に設けられた第三のデータスト
アバッファの第一のバリットビットとから、前記第一の
スイッチのオン・オフを制御する第一の制御信号を生成
する第一の制御部と、前記第二のアドレスストアバッフ
ァの第二のバリットビットと該第二のアドレスストアバ
ッファの前段に設けられた第三のアドレスストアバッフ
ァの第二のバリットビットとから、前記第二のスイッチ
のオン・オフを制御する第二の制御信号を生成する第二
の制御部と、を備え、前記第一のセレクタは前記第一の
データストアバッファの第一のバリットビットによって
制御され、前記第二のセレクタは前記第一のアドレスス
トアバッファの第二のバリットビットによって制御され
ることを特徴とする。

【００３４】本発明のさらに他のデータ記憶装置（第八
のデータ記憶装置）は、主記憶装置に書き込むデータを
一時的に保持するデータストアバッファと、そのデータ
の該主記憶装置への書き込みアドレスを保持するアドレ
スストアバッファを有するデータ記憶装置を前提とし、
該データストアバッファがアレイ状に配列されたデータ
ストアバッファ部と、該アドレスストアバッファがアレ
イ状に配列されたアドレスストアバッファ部と、該デー
タストアバッファにデータが格納されているか否かを示
す該データストアバッファに付随する第一のバリットビ
ットと、該アドレスストアバッファにデータが格納され
ているか否かを示す該アドレスストアバッファに付随す
る第二のバリットビットと、前記データストアバッファ
部において隣接するデータストアバッファ間に設けら
れ、後段の第一のデータストアバッファから入力される
データまたはＣＰＵから送られてくる主記憶装置に書き
込むためのデータのいずれか一方を選択出力する第一の
セレクタと、前記データストアバッファ部において該第
一のセレクタと上記第一のデータストアバッファの前段
の第二のデータストアバッファとの間に設けられ、該第
一のセレクタから出力されるデータを該第二のデータス
トアバッファに出力するか否かを制御する第一のスイッ
チと、前記アドレスストアバッファ部において隣接する
アドレスストアバッファ間に設けられ、後段の第一のア
ドレスストアバッファからのアドレスまたはＣＰＵから
送られてくる主記憶装置の書き込みアドレスのいずれか
一方を選択出力する第二のセレクタと、前記アドレスス
トアバッファ部において該第二のセレクタと上記第一の
アドレスストアバッファの前段の第二のアドレスストア
バッファとの間に設けられ、該第二のセレクタから出力
されるデータを該第二のアドレスストアバッファに出力
するか否かを制御する第二のスイッチと、前記第二のデ
ータストアバッファの第一のバリットビットと該第二の
データストアバッファの前段に設けられた第三のデータ
ストアバッファの第一のバリットビットとから、前記第
一のスイッチのオン・オフを制御する第一の制御信号を
生成する第一の制御部と、前記第二のアドレスストアバ
ッファの第二のバリットビットと該第二のアドレススト
アバッファの前段に設けられた第三のアドレスストアバ
ッファの第二のバリットビットとから、前記第二のスイ
ッチのオン・オフを制御する第二の制御信号を生成する
第二の制御部と、を備え、前記第一のセレクタは前記第
一のデータストアバッファの第一のバリットビットによ
って制御され、前記第二のセレクタは前記第一のアドレ
スストアバッファの第二のバリットビットによって制御
されることを特徴とする。

【００３５】

【作用】前記第一のデータ記憶素子においては、セレク
タが、後段に接続されるデータ記憶素子のメモリセルの
バリットビットによって、該後段に接続されるデータ記
憶素子のメモリセルに保持されているデータ、または、
例えば、ＣＰＵまたは一次キャシュメモリ等から送られ
てくるデータのいずれか一方を、スイッチに出力する。
そして、該スイッチは、自素子のメモリセルのバリット
ビットの値と自素子の前段に接続される他のデータ記憶
素子のメモリセルのバリットビットの値に応じて、該セ
レクタから入力されるデータを、自素子のメモリセルに
入力させるか否かを制御する。

【００３６】したがって、この第一のデータ記憶素子を
縦続接続することにより、外部に制御回路を設けなくて
も、データのみを入力するだけで、自律的にデータの保
持及び移動を制御することができるＦＩＦＯ型のデータ
記憶装置を構成できる。したがって、ＦＩＦＯ型のデー
タ記憶装置を構成する基本セルに利用できる。

【００３７】また、前記第二のデータ記憶素子は、上記
第一のデータ記憶素子の作用に加え、検出手段が自素子
のメモリセルに記憶されているデータと上記セレクタに
入力されるデータとの一致を検出する。

【００３８】したがって、メモリセルにアドレスを記憶
することにより、アドレス保持部をＣＡＭ（Ｃｏｎｔｅ
ｎｔＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ：連想メ
モリ）により構成する場合、その基本セルに利用でき
る。

【００３９】前記第一のデータ記憶装置においては、制
御信号生成手段が、各ストアバッファに付随するバリッ
トビットの値によって、該データ記憶手段内で各ストア
バッファが保持する主記憶装置に書き込むべきデータを
隣接するストアバッファ間で移動する制御を行うための
制御信号を生成する。そして、制御手段が、この制御信
号によって上記隣接するストアバッファ間でのデータの
移動を制御する。

【００４０】したがって、外部に制御回路を設けなくて
も、第一のデータ記憶装置内部だけで、入力データのみ
を用いて、ストアバッファに対するデータの書き込み及
び隣接するストアバッファ間での該データの移動を、自
律的に制御することができる。このため、ＦＩＦＯ型の
データ記憶装置を簡単な回路構成により実現できる。

【００４１】第二のデータ記憶装置においては、主記憶
装置に書き込むデータの格納アドレスについて、上記第
一のデータ記憶装置と同様な作用・効果を得ることがで
きる。したがって、例えば、ＣＰＵと主記憶装置間、ま
たはキャシュメモリ間に設けられる、ストアスルーのプ
ロトコルを採用した複数のストアバッファから成るデー
タ記憶装置のアドレス格納部を簡単な回路構成により実
現できる。

【００４２】第三のデータ記憶装置においては、上記第
二のデータ記憶装置の作用に加え、検出手段が、外部か
ら主記憶装置に書き込むデータのアドレスが入力された
とき、データ記憶手段内にそのアドレスと同一のアドレ
スが格納されていれば、これを検出する。したがって、
例えば、ＣＰＵと主記憶装置間またはキャシュメモリ間
に設けられる、ストアスルーのプロトコルを採用した複
数のストアバッファから成るデータ記憶装置にアドレス
格納部として組み込むことにより、上記第二のデータ記
憶装置の効果に加え、ストア命令発行時のマージ処理を
高速に実現できる。

【００４３】第四のデータ記憶装置は、上記第一のデー
タ記憶装置と第二のデータ記憶装置の双方の作用・効果
を有する。したがって、例えば、方式でＣＰＵと主記憶
装置間またはキャシュメモリ間に設けられる、ストアス
ルーのプロトコルを採用した複数のストアバッファから
成るデータ記憶装置のようなデータとそのデータの主記
憶装置への書き込みアドレスとを対応付けて記憶するデ
ータ記憶装置を、簡単な回路構成で実現できる。

【００４４】第五のデータ記憶装置においては、隣接す
るストアバッファ間に設けられるセレクタとスイッチ
が、縦続接続された第一、第二、及び第三の各ストアバ
ッファに付随するバリットビットの状態によって、それ
らの縦続接続されたストアバッファ間でのデータの移動
を自律的に制御する。したがって、ストアバッファ数の
増減によるストアバッファへのデータ格納及びストアバ
ッファ間でのデータを高速に行え、ＣＰＵのストア命令
の実行を高速化できる。また、ストアバッファ、セレク
タ、及びスイッチから成るブロックを基本ブロックとし
て、これを縦続接続することにより任意の容量のデータ
記憶装置を構成できるので、ストアバッファ数の増減に
伴う回路変更にも柔軟に対応できる。また、所望のデー
タ容量のデータ記憶装置を短期間で設計することができ
る。

【００４５】第六のデータ記憶装置は、上記第五のデー
タ記憶装置と同様に、隣接するストアバッファ間に設け
られるセレクタとスイッチが、縦続接続された第一、第
二、及び第三の各ストアバッファに付随するバリットビ
ットの状態によって、それらの縦続接続されたストアバ
ッファ間でのデータの移動を自律的に制御する。したが
って、上記第五のデータ記憶装置と同様な効果が得られ
る任意のビット長のストアデータを格納可能なデータ記
憶装置を実現できる。

【００４６】第七のデータ記憶装置は、主記憶装置に書
き込むデータとその書き込みアドレスとを、それぞれ、
一組のデータストアバッファとアドレスストアバッファ
に格納する。そして、データストアバッファ間でのデー
タの移動は、上記第五のデータ記憶装置と同様にして、
該データバッファに付随する第一のバリットビットの値
によって制御される第一のセレクタと第一のスイッチと
によって、自律的に制御される。一方、アドレスストア
バッファ間でのアドレスの移動は、該アドレスバッファ
に付随する第二のバリットビットの値によって制御され
る第二のセレクタと第二のスイッチとによって、自律的
に制御される。

【００４７】したがって、例えば、ＣＰＵと主記憶装置
間またはキャシュメモリ間に設けられる、ストアスルー
のプロトコルを採用した複数のストアバッファから成る
データとそのデータの主記憶装置への書き込みアドレス
とを対応付けて記憶するデータ記憶装置を、簡単な回路
構成で実現できる。また、データストアバッファ、第一
のセレクタ、及び第一のスイッチから成る第一の基本ブ
ロックと、アドレスストアバッファ、第二のセレクタ、
及び第二のスイッチから成る第二の基本ブロックを、そ
れぞれ、縦続接続することによりデータ記憶装置を構成
できるので、データの記憶容量の増減にも柔軟に対応で
き、所望のデータ容量のデータ記憶装置を短期間で設計
することができる。

【００４８】第八のデータ記憶装置が、前記第七のデー
タ記憶装置と異なる所は、データスストアバッファ及び
アドレスストアバッファがアレイ状に配設されているこ
とである。

【００４９】したがって、第八のデータ記憶装置におい
ては、前記第七のデータ記憶装置の説明の所で述べたと
同様の作用・効果を有するデータ記憶装置を、任意のビ
ット長のデータを格納可能なデータ記憶装置として実現
できる。

【００５０】以上、述べたように、本発明のデータ記憶
装置は、基本ブロックであるデータ記憶素子を、規則的
に繰り返し配列することにより構成され、該基本ブロッ
ク内のメモリセルに付随するバリットビットによって、
ＦＩＦＯ型のデータ記憶装置を構成できる。このため、
該基本ブロックをマクロセルとして登録することによ
り、任意の記憶容量のＦＩＦＯ型のデータ記憶装置を簡
単に設計することができる。

【００５１】また、例えば、主記憶装置等のような外部
メモリへのデータ書き込みを蓄積するストアスルーのプ
ロトコルを採用したデータ記憶装置等に用いる場合、従
来のような入力データの格納または外部出力するデータ
を保持しているストアバッファを選択するための制御回
路を設ける必要がないので、ストアバッファ数の増加に
より、データの入力・出力の速度が遅延することはな
い。したがって、ストアバッファ数の増大に関する速度
遅延等の制限等を受けることなく、ストアバッファ数を
任意の数だけ増やすことができる。また、これにより、
ストアバッファ数の制限により、ＣＰＵが空きのストア
バッファが生ずるまでＣＰＵ実行を停止せざるをえない
状態を極力回避できる。

【００５２】また、アドレス格納用のストアバッファを
ＣＡＭにより構成することにより、ストアバッファ内に
あるデータおよびアドレスを、同一のアドレスをアクセ
スする後続のストア命令によるデータおよびアドレスに
置換するマージ処理を高速に実行することが可能にな
り、ストアバッファ部の大規模化に対しても高速動作を
保証することができる。

【００５３】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は、本発明の一実施例であるデータ記憶
素子の概略構成を示す図である。このデータ記憶素子
は、ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕ
ｔ）型のデータ記憶装置の基本セルとなるものである。

【００５４】同図において、ＳＴＢＤはＣＰＵからのス
トア命令のデータを保持するストアバッファ（データス
トアバッファ）であり、ＳＴＢＡは該ＳＴＢＤに保持さ
れるデータの主記憶装置（不図示）内でのストアアドレ
スを保持するストアバッファ（アドレスストアバッフ
ァ）である。上記ＳＴＢＤとＳＴＢＡは組となって用い
られる。

【００５５】Ｖａｌｉｄｂｉｔは、上記ＳＴＢＤとＳ
ＴＢＡにストアデータ及びそのストアアドレスが保持さ
れているときに”バリット”（Ｖａｌｉｄ）、保持され
ていないときに”インバリット”（Ｉｎｖａｌｉｄ）と
なる。

【００５６】信号線１１はＣＰＵから送られてくるデー
タの入力線である。信号線１２は該データの主記憶装置
内でのストアドレスの入力線である。セレクタ１５は、
上記信号線１１を介して送られてくるデータと前段のデ
ータ記憶素子のＳＴＢＤに保持されているデータ１３の
２つのデータを入力し、いずれか一方のデータをスイッ
チ１７に出力する。

【００５７】セレクタ１６は、上記信号線１２を介して
送られてくるストアアドレスと前段のデータ記憶素子の
ＳＴＢＡに保持されているストアドレス１４を入力し、
いずれか一方のストアドレスをスイッチ１８に出力す
る。

【００５８】上記セレクタ１５、１６は、前段のデータ
記憶素子のＶａｌｉｄｂｉｔによって制御され、スイ
ッチ１７、１８は自素子のＶａｌｉｄｂｉｔと後段の
データ記憶素子のＶａｌｉｄｂｉｔとによって制御さ
れる。

【００５９】ＣＯＭＰ（比較器）１９は、現在、ＳＴＢ
Ａに保持されているアドレスと信号線１２から入力され
るＣＰＵから送られてくるストアアドレスとを比較し、
両アドレスが一致すれば、ヒット信号２０を外部に出力
する。このヒット信号２０は、マージ処理などに用いら
れる。このマージ処理は、ＳＴＢＤ及びＳＴＢＡに格納
されているデータを、信号線１１及び信号線１２を介し
てＣＰＵから送られてくる、主記憶装置の同一アドレス
にアクセスする後続のストア命令のストアデータに置き
換える処理である。

【００６０】図２は、本発明の一実施例であるデータ記
憶装置の構成を示す図である。該データ記憶装置は、デ
ータを保持するＦＩＦＯ型のデータ記憶部とそのデータ
の格納アドレスを保持するアドレス保持部とにより構成
される。図２には、データ記憶部のみを示している。
尚、図２には図示していないアドレス保持部の構成・動
作は、該データ記憶部と同様なので、ここでは、データ
記憶部の構成・動作についてのみ説明する。

【００６１】図２において、ＳＴＢｎ−２、ＳＴＢｎ−
１、ＳＴＢｎ、ＳＴＢｎ、ＳＴＢｎ＋１、及びＳＴＢｎ
＋２は、データを記憶するストアバッファであり、図１
のＳＴＢＤに該当する。これらのストアバッファＳＴＢ
ｉ（ｉ＝・・・、ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，
・・・）には、バリットビット（Ｖａｌｉｄｂｉｔ）４
０が付随している。このバリットビット４０は、図１の
Ｖａｌｉｄｂｉｔに該当するものであり、これが付随
するストアバッファにデータが保持されているとき”バ
リット”、データが保持されていないとき”インバリッ
ト”の状態を示す値に設定される。また、これらのスト
アバッファＳＴＢｉは、その添字が小さい方が、主記憶
装置に近い位置に設けられる。

【００６２】ここで、第ｎ番目のストアバッファＳＴＢ
ｎに着目して説明する。ストアバッファＳＴＢｎとスト
アバッファＳＴＢｎ−１との間にはセレクタ２１および
スイッチ２２が設けられ、ストアバッファＳＴＢｎ＋１
とストアバッファＳＴＢｎとの間にはセレクタ２３およ
びスイッチ２４が設けられる。同様にストアバッファＳ
ＴＢｎ＋２とストアバッファＳＴＢｎ＋１との間にはセ
レクタ２５およびスイッチ２６が設けられる。

【００６３】（Ａ）ストアバッファＳＴＢｎのバリッ
トビット４０の状態によって、以下の信号が生成され
る。ｓｗ１ｎ：ｎ番目のストアバッファＳＴＢｎが”バリ
ット”かどうかによって生成される制御信号で、”バリ
ット”ならｎ番目のストアバッファＳＴＢｎとｎ＋１番
目のストアバッファＳＴＢｎ＋１の間のスイッチ２４を
オフにする。

【００６４】ｓｗ２ｎ：ｎ番目のストアバッファＳＴ
Ｂｎが”インバリット”か否かによって生成される制御
信号で、”インバリット”ならｎ＋１番目のストアバッ
ファＳＴＢｎ＋１とｎ＋２番目のストアバッファＳＴＢ
ｎ＋１の間のスイッチ２６をオンにする。

【００６５】（Ｂ）ストアバッファＳＴＢｎに付随す
るバリットビット４０は、さらに下記の３つの制御信号
ｓｅｌｎ，ｓｗ１ｎ，ｓｗ２ｎを生成する。ｓｗｌ＿ｎ：ストアバッファＳＴＢｎとストアバッファ
ＳＴＢｎ−１との間のセレクタ２１の選択動作を制御す
る信号であり、以下のような制御を行う。

【００６６】ストアバッファＳＴＢｎのバリットビッ
ト４０が”バリット”のときは、ストアバッファＳＴＢ
ｎから入力されるデータ３０を選択するストアバッファＳＴＢｎのバリットビット４０が”イ
ンバリット”のときは、信号線３１を介して入力される
ＣＰＵから出力されたデータ３１を選択する（説明）ストアバッファＳＴＢｎのバリットビット４０
が”バリット”のときは、ストアバッファＳＴＢｎに保
持されているデータを、主記憶装置により近い前段のス
トアバッファＳＴＢｎ−１に送らなければならない。し
たがって、ストアバッファＳＴＢｎのバリットビット４
０が”バリット”のときは、ストアバッファＳＴＢｎか
ら入力されるデータ３０を選択する。逆に、ストアバッ
ファＳＴＢｎのバリットビット４０が”インバリット”
のときは、ストアバッファＳＴＢｎ−１にはストアバッ
ファＳＴＢｎに保持されているデータ３０を送らず、Ｃ
ＰＵから出力されたデータ３１を選択するようにしてお
く。実際に，このデータ３１をストアバッファＳＴＢｎ
−１に送るかどうかは、ストアバッファＳＴＢｎ−１の
バリットビット４０によって決定されるｓｗｌｎ−１
と、ストアバッファＳＴＢｎ−２のバリットビット４０
によって決定されるｓｗ２ｎ−２とによって、スイッ
チ２２のオン・オフを制御して決める。

【００６７】（Ｃ）ｓｗｌｎ：ストアバッファＳＴＢ
ｎのバリットビット４０がバリットのとき、スイッチ２
４をオフにする（説明）これは、ストアバッファＳＴＢｎの内容が、ス
トアバッファＳＴＢｎ＋１に保持されているＣＰＵから
後に送られてきたデータの書き込みによって変更されな
いようにするためである。

【００６８】（Ｄ）ｓｗ２ｎ：ストアバッファＳＴＢ
ｎのバリットビット４０が”インバリット”のときは、
ストアバッファＳＴＢｎ＋１とストアバッファＳＴＢｎ
＋２との間のスイッチ２６をオフにする。（説明）この信号は、ＣＰＵからのデータをストアバッ
ファに格納する際、空の（データを保持していない）ス
トアバッファＳＴＢｉのうちで最も主記憶装置に近いス
トアバッファＳＴＢｉにのみデータを格納するためのも
のである。この信号が無い場合、ＣＰＵからのデータ
は、全てのストアバッファＳＴＢｉに格納されてしまう
ことになる。例えば、ストアバッファＳＴＢｎの前段の
ストアバッファＳＴＢｎ＋１が空きであるときに、該ス
トアバッファＳＴＢｎ＋１にＣＰＵからのデータを格納
しないようにするためには、スイッチ２６をオフにすれ
ばよい。それには、ストアバッファＳＴＢｎのバリット
ビット４０によって生成される制御信号ｓｗ２ｎによ
って制御すれば良い。同様に、スイッチ２４はストアバ
ッファＳＴＢｎ−１のバリットビット４０による制御信
号ｓｗ２ｎ−１によりストアバッファＳＴＢｎへの書
き込みを、スイッチ２２はストアバッファＳＴＢｎ−２
のバリットビット４０による制御信号ｓｗ２ｎ−２に
より、ストアバッファＳＴＢｎ−１への書き込みを制御
する。

【００６９】（Ｅ）ｓｗ１ｎとｓｗ２ｎ−１という
２つの信号間の制御は以下のようにする。ｓｗ１ｎがオフならばｓｗ２ｎ−１のオン・オ
フにかかわらずｓｗ１ｎによって，ストアバッファＳＴ
Ｂｎ＋１、ＳＴＢｎ間のスイッチ２４をオフにする。

【００７０】ｓｗ１ｎがオフでない（オンであ
る）場合、ｓｗ２ｎ−１がオフならばストアバッファ
ＳＴＢｎ＋１、ＳＴＢｎ間のスイッチ２４をオフ、ｓｗ
２ｎ−１がオンならばストアバッファＳＴＢｎ＋１、
ＳＴＢｎ間のスイッチ２４をオンにする。

【００７１】次に図３と図４のタイムチャートにより、
上記構成のデータ記憶部内のデータ移動の動作を説明す
る。以下の文中で用いる記号の説明をまず行う。図３
は、主記憶装置（ＭａｉｎＭｅｍｏｒｙ）５０付近の
上記データ記憶部の構成を説明する図である。

【００７２】ストアバッファＳＴＢ０は、主記憶装置５
０のデータバスＤａｔａＢｕｓ）５１に接続されてお
り、主記憶装置５０からそれへのアクセスが可能である
か否かなどの状態を示すＭａｉｎＭｅｍｏｒｙＳｔ
ａｔｅ信号５２を入力する。

【００７３】このストアバッファＳＴＢ０に後続して、
ストアバッファＳＴＢ１、ＳＴＢ２、・・・が設けられて
いる。ストアバッファＳＴＢ０、ＳＴＢ１間、ストアバ
ッファＳＴＢ１、ＳＴＢ２間の構成は、上述した図２の
構成と同様である。

【００７４】ストアバッファＳＴＢｉ（ｉ＝０，１，
２，・・・）のバリットビット４０は、以下の２つの制御
信号を生成する。ｓｗｉ１：ストアバッファＳＴＢｉとＳＴＢｉ＋１の
間にあるスイッチ６５、６８、７０、・・・のオン・オフ
を制御する信号ｓｗｉ＋１１：ストアバッファＳＴＢｉ＋１とＳＴＢ
ｉ＋２の間にあるスイッチ６８、７０・・・のオン・オフ
を制御する信号また、ストアバッファＳＴＢ１以降のストアバッファＳ
ＴＢｊ（ｊ＝１，２，・・・）は、更に、下記の信号を生
成する。

【００７５】ｓｅｌｊ：ストアバッファＳＴＢｊの前に
あるセレクタ６６，６９，７０・・・の選択動作を制御す
る制御信号。ストアバッファＳＴＢ０は、そのデータの
出力先が主記憶装置５０であるので、セレクタ選択信号
の生成は不要である。

【００７６】次に、図４のタイミングチャートに示す上
記以外の信号について説明する。図４（Ａ）の”ＣＰＵ
からのデータ”は、ＣＰＵがストア命令を実行すること
により、ＣＰＵから送られてくるデータ（ストアデー
タ）である。

【００７７】図４（Ｂ）のＭＭＡｃｃｅｓｓ信号は、
主記憶装置５０からストアバッファＳＴＢ０に出力され
るＭａｉｎＭｅｍｏｒｙＳｔａｔｅ信号５２の一部
であり、”ＡｃｓｅｓｓＷａｉｔ”と”Ａｃｓｅｓｓ
ｉｄｌｅＯＫ”の２種類の状態がある。”Ａｃｓｅ
ｓｓＷａｉｔ”はストアバッファＳＴＢ０に対して主
記憶装置５０がデータの書き込み可能でない状態にある
ことを通知するものであり、”Ａｃｓｅｓｓｉｄｌｅ
ＯＫ”は主記憶装置５０が次のデータを書き込み可能
な状態になったことを通知するものである。

【００７８】図４（Ｋ），（Ｍ），（Ｏ）のＳＴＢ０、
ＳＴＢ１、ＳＴＢ２は、それぞれ、ストアバッファＳＴ
Ｂ０、ＳＴＢ１、ＳＴＢ２内でのデータの移動状態を示
す。図４（Ｌ），（Ｎ），（Ｐ）のＶａｌｉｄｂｉｔ
は、それぞれ、ストアバッファＳＴＢ０、ＳＴＢ１、Ｓ
ＴＢ２のバリットビット４０の状態を示す。

【００７９】図４（Ｑ）のＷＥＮ（ＷｒｉｔｅＥｎａ
ｂｌｅ）信号は、ストアバッファＳＴＢ０のバリットビ
ット４０の状態によって生成される制御信号であり、ス
トアバッファＳＴＢｉ＋１（ｉ＝０，１，２，・・・）に
保持されているデータを前段のストアバッファＳＴＢｉ
に移動させる制御を行う。この信号は、ストアバッファ
ＳＴＢ０を除く、全てのストアバッファＳＴＢ１、ＳＴ
Ｂ２、・・・に入力される。そして、ストアバッファＳＴ
Ｂ０のバリットビット４０が”バリット”のとき”オ
ン”、インバリットのとき”オフ”となる。”オン”で
あれば、ストアバッファＳＴＢ１、ＳＴＢ２、・・・に保
持されているデータは、ストアバッファＳＴＢ０、ＳＴ
Ｂ１、・・・に順送りに移動される。

【００８０】図４（Ｒ）のＲＥＮ（ＲｅａｄＥｎａｂ
ｌｅ）信号は、主記憶装置５０からＳＴＢ０に出力され
る制御信号であり、ストアバッファＳＴＢ０に保持され
ているデータを、主記憶装置５０に書き込むために用い
られる。このＲＥＮ信号は、ＭＭＡｃｃｅｓｓ信号を
用いて生成され、主記憶装置５０がストアバッファＳＴ
Ｂ０に保持されているデータを読み込み可能となったと
きにイネーブルとなる。

【００８１】続いて、図３に示すデータ記憶部の動作
を、図４のタイムチャートを参照しながら説明する。（Ａ）全てのストアバッファＳＴＢ０、ＳＴＢ１、Ｓ
ＴＢ２、・・・が空のときのＣＰＵからの”ＡＡＡ”の書
き込みストアバッファＳＴＢ０のバリットビット４０が”
インバリット”であるからｓｗ１０によりスイッチ６
５がオンに設定される。（図４（Ｃ）参照）セレクタ６６は、ストアバッファＳＴＢ１のバリッ
トビット４０が”インバリット”であるからｓｅｌ１に
よって、信号線３１から入力されるＣＰＵからのデータ
を選択している。

【００８２】また、スイッチ６８はストアバッファ
ＳＴＢ１が”インバリット”であるから、ｓｗ１１に
よってオンになるように制御されるが（図４（Ｆ）参
照）、ストアバッファＳＴＢ０のバリットビット４０
が”インバリット”であることによって生成される制御
信号ｓｗ２０によって最終的に”オフ”に設定される
（図４（Ｄ）参照）。同様に、ストアバッファＳＴＢ
２，ＳＴＢ３（不図示），・・・の前段のスイッチ７０、
・・・は、それぞれｓｗ２１，ｓｗ２２（不図示），
・・・によって全て”オフ”に設定される（図４（Ｇ）参
照）。

【００８３】以上の結果、ＣＰＵからのストアデー
タ”ＡＡＡ”は、信号線３１、セレクタ６６、及びスイ
ッチ６５を介してストアバッファＳＴＢ０にのみ格納さ
れるように設定される。

【００８４】上記データ”ＡＡＡ”が、ストアバッ
ファＳＴＢ０に格納される（図４（Ｋ）参照）。このデ
ータ格納後、ストアバッファＳＴＢ０のバリットビット
４０が”バリット”となるのでｓｗ１０がオフ、ｓｗ
２０がオン制御信号を発生し、それぞれスイッチ６５
をオフ、６８をオンにする（図４（Ｃ），（Ｄ）参
照）。

【００８５】（Ｂ）主記憶装置５０への書き込み待ち
のときこの後、ストアバッファＳＴＢ０に保持されたデータ”
ＡＡＡ”を、主記憶装置５０に格納するためのアクセス
を開始するが、主記憶装置５０のアクセスは遅いので、
主記憶装置５０はＭＭＡｃｃｅｓｓ信号を”Access W
ait ”状態にしてストアバッファＳＴＢ０に出力する。
これにより、ストアバッファＳＴＢ０は、主記憶装置５
０への書き込み待ち状態となる（図４（Ｂ）参照）。（Ｃ）このように主記憶装置５０へのデータ書き込み
待ち状態にあるときに、次のデータ”ＢＢＢ”，”ＣＣ
Ｃ”，・・・が、信号線３１を介してＣＰＵから送られて
きたときまず、スイッチ６５は、ストアバッファＳＴＢ０の
バリットビット４０が”バリット”なので（図４（Ｌ）
参照）、ｓｗ１０によりオフに設定され（図４（Ｃ）
参照）、ストアバッファＳＴＢ０への書き込みは禁止さ
れる。

【００８６】ストアバッファＳＴＢ１のバリットビ
ット４０は”インバリット”であるので（図４（Ｍ）参
照）、ｓｗ１１によりスイッチ６８はオンに設定され
る（図４（Ｆ）参照）。またストアバッファＳＴＢ２の
バリットビット４０も”インバリット”であるので（図
４（Ｏ）参照）、ｓｗ２１によりスイッチ７０はオフ
に設定される（図４（Ｇ）参照）。

【００８７】ストアバッファＳＴＢ２のバリットビ
ットは”インバリット”であるので（図４（Ｐ）参
照）、ｓｅｌ２によりセレクタ６９は信号線３１を介し
て入力されるＣＰＵの出力データを選択する（図４
（Ｈ）参照）。

【００８８】以上により、ＣＰＵから送られてくる
データ”ＢＢＢ”は、信号線３１、セレクタ６９、及び
スイッチ６８を介してストアバッファＳＴＢ１にのみ格
納される（図４（Ｍ）参照）。

【００８９】この結果、ストアバッファＳＴＢ１の
バリットビット４０は”バリット”となり（図４（Ｎ）
参照）、ｓｗ１１によりスイッチ６８はオフに設定さ
れる（図４（Ｆ）参照）。また、ｓｗ２１によりスイ
ッチ７０はオンに設定される（図４（Ｇ）参照）。さら
に、ストアバッファＳＴＢ３のバリットビット４０は”
インバリット”であるからｓｅｌ３によりセレクタ６９
は信号線３１から入力されるＣＰＵの出力データを選
ぶ。

【００９０】以上により、ＣＰＵから送られてくる
データ”ＣＣＣ”は、信号線３１、セレクタ７１、及び
スイッチ７０を介してストアバッファＳＴＢ２にのみ格
納される（図４（Ｏ）参照）。

【００９１】（Ｄ）主記憶装置５０への書き込みが実
行されたとき主記憶装置５０へデータ”ＡＡＡ”の書き込みが完
了すると（図４（Ｋ）参照），主記憶装置５０は、ＭＭ
Access 信号を次のデータ書き込みが可能であることを
示す”Access Idle ＯＫ”状態に変化させる（図４
（Ｂ）参照）。また、ストアバッファＳＴＢ０に保持さ
れているデータを読み込み可能であることを示すＲＥＮ
（Read ENable)信号をストアバッファＳＴＢ０に返す
（図４（Ｋ）参照）。

【００９２】ストアバッファＳＴＢ０のバリットビ
ット４０は”インバリット”になるのでｓｗ１０によ
りスイッチ６５はオンになる（図４（Ｃ）参照）。ｓｗ２０はスイッチ６８をオフにするよう生成さ
れる。また、このとき、ストアバッファＳＴＢ１，ＳＴ
Ｂ２，・・・には、それぞれデータ”ＢＢＢ”，”ＣＣ
Ｃ”，・・・が格納されているので、ｓｗ１１、ｓｗ１
２によりスイッチ６８，７０，・・・はオフに設定され
る（図４（Ｆ）、（Ｉ）参照）。（Ｅ）ストアバッファＳＴＢ１、ＳＴＢ２・・・に保
持されているデータの移動ストアバッファＳＴＢ０が空になったことによりＷ
ＥＮが”イネーブル”になり（図４（Ｑ）参照）、スト
アバッファＳＴＢ１，ＳＴＢ２，・・・に格納されている
データ”ＢＢＢ”，”ＣＣＣ”，・・・は、ストアバッフ
ァＳＴＢ０，ＳＴＢ１，・・・に順送りに移動される（図
４（Ｋ）、（Ｍ），（Ｏ）参照）。このときｓｗ１
１，ｓｗ１２，・・・等の信号によってスイッチ６８，
７０，・・・はオフに設定されるように制御されるが、Ｗ
ＥＮ信号が発行された時はこの限りでなく、上記のスイ
ッチ６８、７０、・・・はオフからオンに変更されて、上
記ストアバッファＳＴＢ０，ＳＴＢ１，・・・へのデータ
の書き込み動作が可能となる（図４（Ｆ）、（Ｉ）参
照）。

【００９３】そして、ストアバッファＳＴＢ１に保
持されていたデータ”ＢＢＢ”がストアバッファＳＴＢ
０に格納されたことにより、ストアバッファＳＴＢ０の
バリットビット４０が再び”バリット”になり、ｓｗ１
０はオフ、ｓｗ２０はオンとなる。これと同時に、
ストアバッファＳＴＢ１，ＳＴＢ２，・・・へ送られるデ
ータの移動書き込み制御用のＷＥＮ信号は、ストアバッ
ファＳＴＢ０のバリットビット４０が”バリット”にな
ったことにより”イネーブル”でなくなり、次段のスト
アバッファへのデータの書き込みは出来なくなる（図４
（Ｑ）参照）。

【００９４】また、ストアバッファＳＴＢ１，ＳＴ
Ｂ２，・・・等のバリットビット４０も”バリット”にな
ったことにより、ｓｗ１０と同様に，ｓｗ１１，ｓ
ｗ１２，・・・はオフになる（図４（Ｆ），（Ｉ）参
照）。

【００９５】この後、ＲＥＮ信号がまだ”イネーブ
ル”であるので、ストアバッファＳＴＢ０に保持されて
いるデータ”ＢＢＢ”は、再び主記憶装置５０へ書き込
まれる（図４（Ｋ）参照）。この後、ＭＭ Access 信号
は再び”Access Wait ”状態となる（図４（Ｑ）参
照）。そして、以後、同様にして、ストアバッファＳＴ
Ｂ１、ＳＴＢ２のデータ”ＣＣＣ”，”ＤＤＤ”がスト
アバッファＳＴＢ０、ＳＴＢ１に移動して、主記憶装置
５０への書き込み動作が続けられる。

【００９６】次に，本発明をメモリセルアレイにより実
現した他の実施例について説明する。図５は、該メモリ
セルアレイのデータストア部の基本ブロックとなるデー
タ保持用のストアバッファセル（データストアバッファ
セル）８０の回路例である。

【００９７】同図に示すとおり、このデータストアバッ
ファセル（ＳＴＢＤｍｅｍｏｒｙｃｅｌｌ）８０は、
図２のセレクタ２３に該当するセレクタＳＥＬＤｎと、
図２のスイッチ２４に該当するスイッチＳＷｎを内蔵し
ているデータ保持用のメモリセル部ＳＴＢＤｎの２つに
より構成される。

【００９８】上記セレクタＳＥＬＤｎには、ＣＰＵから
出力されるデータと前段のデータ保持用メモリセル部Ｓ
ＴＢＤｎ＋１に保持されているデータが入力される。ま
た、上記前段のデータ保持用メモリセル部ＳＴＢＤｎ＋
１にデータが保持されているか否かを示すバリットビッ
トＶ_n+1も入力される。

【００９９】一方、データ保持用メモリセル部ＳＴＢＤ
ｎには、セレクタＳＥＬＤｎから出力されるデータと、
データ保持用メモリセル部ＳＴＢＤｎのバリットビット
Ｖ_nの反転ビット外１と前段のデータ保持用メモリ
セル部ＳＴＢＤｎ−１のバリ

【０１００】

【外１】

【０１０１】ットビットＶ_n-1との論理積外２が入
力される。

【０１０２】

【外２】

【０１０３】図６は、図５に示すデータストアバッファ
セル８０の詳細な回路構成を示す図である。セレクタＳ
ＥＬＤｎは、後段のデータ保持用メモリセル部ＳＴＢＤ
ｎ＋１のバリットビットＶ_n+1が入力されるインバータ
８１、該バリットビットＶ_n+1が制御信号として入力さ
れる第一及び第二のアナログスイッチ（トランスファー
ゲートまたはトランスミッションゲート）８２、８３と
から構成される。これらのアナログスイッチ８２、８３
は、例えば、ＣＭＯＳ論理のトランスファーゲートであ
り、ＰチャンネルのトランジスタとＮチャンネルのトラ
ンジスタが並列に接続された構成となっている。そし
て、この場合、アナログスイッチ８２は、インバータ８
１の出力であるバリットビットＶ_n+1の反転値がＮチャ
ンネルのトランジスタのゲートに、バリットビットＶ
_n+1が直接、Ｐチャンネルのトランジスタのゲートに入
力される。アナログスイッチ８３は、これとは逆に、イ
ンバータ８１の出力であるバリットビットＶ_n+1の反転
値がＰチャンネルのトランジスタのゲートに、バリット
ビットＶ_n+1が直接、Ｎチャンネルのトランジスタのゲ
ートに入力される。

【０１０４】アナログスイッチ８２には、データとして
ＣＰＵから送られてくるデータが入力される。一方、ア
ナログスイッチ８３には、データとして前段のデータ保
持用メモリセル部ＳＴＢＤｎ−１に保持されているデー
タが入力される。また、アナログスイッチ８２には、そ
の負論理の制御端子（ゲート）に上記バリットビットＶ
_n+1が、その正論理の制御端子（ゲート）に上記インバ
ータ８１の出力が入力される。一方、アナログスイッチ
８３には、その負論理の制御端子（ゲート）に上記イン
バータ８１の出力が、その正論理の制御端子（ゲート）
に上記バリットビットＶ_n+1が入力される。

【０１０５】以上の構成において、セレクタＳＥＬＤｎ
は、バリットビットＶ_n+1が”バリット”のときはアナ
ログスイッチ８３により前段のメモリセル部分ＳＴＢＤ
ｎ−１からの入力データを選択出力する。また、バリッ
トビットＶ_n+1が”インバリット”のときはアナログス
イッチ８２によりＣＰＵから送られてくるデータを選択
出力する。

【０１０６】このようにして、セレクタＳＥＬＤｎから
選択出力されるデータは、データ保持用メモリセル部Ｓ
ＴＢＤｎ内のトランジスタから成るスイッチＳＷＤｎの
データ入力端子に入力される。すなわち、バリットビッ
トＶ_n+1が”バリット”のときはアナログスイッチ８３
のほうがオンとなり、後段のデータ保持用メモリセル部
ＳＴＢＤｎ＋１に保持されているデータがスイッチＳＷ
Ｄｎのデータ入力端子に入力される。一方、バリットビ
ットＶ_n+1が”インバリットビット”のときは、ＣＰＵ
から送られてくるデータがスイッチＳＷＤｎのデータ入
力端子に入力される。

【０１０７】データ保持用メモリセル部ＳＴＢＤｎは、
上記スイッチＳＷＤｎとフリップフロップ８６、及びイ
ンバータ８７とから構成される。スイッチＳＷＤｎの制
御端子には前記データ保持用メモリセル部ＳＴＢＤｎの
バリットビットＶ_nの反転ビット外３と前段のデー
タ保持用メモリセル部ＳＴＢＤｎ−１のバリットビッ

【０１０８】

【外３】

【０１０９】トＶ_n-1との論理積外４が入力され
る。この結果、スイッチＳＷＤｎは、バ

【０１１０】

【外４】

【０１１１】リットビットＶ_n-1が”バリット”でかつ
バリットビットＶ_nが”インバリット”のときオンとな
る。このスイッチＳＷＤｎを介して入力されたデータ
は、フリップフロップ８６に入力・記憶される。該フリ
ップフロップ８６の出力はインバータ８７の入力となっ
ており、該フリップフロップ８６に記憶されたデータは
インバータ８７により反転されて前段のデータ保持用メ
モリセル部ＳＴＢＤｎ−１に出力される。

【０１１２】次に、図７は、前記図５に示すデータスト
アバッファセル８０と対応して設けられるアドレス保持
部の基本ブロックとなるストアバッファセル（アドレス
ストアバッファセル）９０の回路構成例を示す図であ
る。

【０１１３】このアドレスストアバッファセル（ＳＴＭ
Ａｍｅｍｏｒｙｃｅｌｌ）９０は、図５のセレク
タＳＥＬＤｎと同様な構成のセレクタＳＥＬＡｎとスイ
ッチを内蔵しているアドレスを保持するアドレス保持用
メモリセル部ＳＴＢＡｎの２つにより構成されている。
セレクタＳＥＬＡｎに入力されるデータ及びバリットビ
ットは、前記セレクタＳＥＬＤｎと同一である。一方、
アドレス保持用メモリセル部ＳＴＢＡｎが前記データ保
持用メモリセル部ＳＴＢＤｎと異なる点は、自己が保持
しているアドレスとＣＰＵから送られてくるアドレスと
の比較を行う機能を備えている点である。この比較結果
を外部に出力する信号線としてAddressmatch detect線
（ヒット検出線）が設けられている。また、ＣＰＵから
出力されるデータ以外にその反転データも入力される。

【０１１４】図８は、図７に示すアドレスストアバッフ
ァセル９０の回路構成を示す図である。セレクタＳＥＬ
Ａｎは、図６のセレクタＳＥＬＤｎと同様な構成となっ
ている。すなわち、インバータ８１、アナログスイッチ
８２、８３と同様なインバータ９１、アナログスイッチ
９２、９３から構成されている。

【０１１５】一方、アドレス保持用メモリセル部ＳＴＢ
Ａｎは、スイッチＳＷＡｎ，フリップフロップ９６、イ
ンバータ９７、及び４個のトランジスタ１０１、１０
２、１０３、１０４から構成されている。第一のトラン
ジスタ１０１の一方の端子はAddress match detect線
に、他方の端子は第二のトランジスタ１０２の一方の端
子に接続されている。また、この第二のトランジスタ１
０２の他方の端子は接地されている。さらに、第三のト
ランジスタ１０３の一方の端子はAddress match detect
線に、他方の端子は第四のトランジスタ１０４の一方の
端子に接続されている。また、この第四のトランジスタ
１０４の他方の端子は接地されている。

【０１１６】また、第一のトランジスタ１０１のゲート
にはＣＰＵから送られてくるアドレスが入力され、第二
のトランジスタ１０２のゲートにはフリップフロップ９
６に保持されているアドレスの反転アドレスが入力され
る。また、第三のフリップフロップ１０３のゲートには
ＣＰＵから送られてくるアドレスの反転データが入力さ
れ、第四のフリップフロップ１０４のゲートにはフリッ
プフロップ９６に保持されているアドレスが入力され
る。

【０１１７】例えば、上記４個のトランジスタ１０１〜
１０４がＮチャンネルのトランジスタの場合、ＣＰＵか
ら送られてくるアドレスが”１”（Ｈｉｇｈ）のときフ
リップフロップ９６に”１”（Ｈｉｇｈ）が保持されて
いればトランジスタ１０１と１０２が共にオンとなり、
Address match detect線は”０”（Ｌｏｗ）となる。逆
に、ＣＰＵから送られてくるアドレスが”０”（Ｌｏ
ｗ）のときフリップフロップ９６に”０”（Ｌｏｗ）が
保持されていればトランジスタ１０３と１０４が共にオ
ンとなり、Address match detect線は”０”（Ｌｏｗ）
となる。

【０１１８】このように、ＣＰＵから送られてくるアド
レスとフリップフロップ９６に保持されているアドレス
が一致すると、Address match detect線の出力は”０”
（Ｌｏｗ）となり、外部に上記一致が通知される。すな
わち、データストアバッファセル８０とアドレスストア
バッファセル９０との組み合わせにより、ＣＡＭ（Ｃｏ
ｎｔｅｎｔＡｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）の
メモリセルが構成される。

【０１１９】したがって、Address match detect線の電
位が０”（ＬＯＷ）”に落ちたことを検出することによ
り、データストアバッファ部内に、ＣＰＵから送られて
きたデータと同一のアドレスにストアされるべきデータ
が格納されていることを、直ちに検出できる。これによ
り、ストアバッファ内のデータを新たにＣＰＵから送ら
れてきたデータに置き換えるマージ処理を高速に実行す
ることができる。

【０１２０】図９は、図５と図７で示したデータストア
バッファセル（ＳＴＢＤｍｅｍｏｒｙｃｅｌｌ）８
０とアドレスストアバッファセル（ＳＴＢＡｍｅｍｏ
ｒｙｃｅｌｌ）９０を直列またはアレイ状に配設するこ
とにより構成したデータ記憶装置の一部を示すブロック
図である。

【０１２１】同図の中央部はアドレスストアバッファセ
ル９０を直列またはアレイ状に接続したＦＩＦＯ型のア
ドレス格納用のメモリセルアレイ（ＳＴＢＡｍｅｍｏ
ｒｙｃｅｌｌａｒｒａｙ）２１０であり、右端部はデ
ータストアバッファセル８０を直列に接続したＦＩＦＯ
型のデータ格納用のメモリセルアレイ（ＳＴＢＤｍｅｍ
ｏｒｙｃｅｌｌａｒｒａｙ）２２０である。また、
左端部はＳＴＢＡｍｅｍｏｒｙｃｅｌｌａｒｒａｙ
２１０及びＳＴＢＤｍｅｍｏｒｙｃｅｌｌａｒｒ
ａｙ２２０に入力される制御信号外５を生成する制
御部（Ｖ

【０１２２】

【外５】

【０１２３】ａｌｉｄｂｉｔｌｏｇｉｃ部）２３０
である。図９では、上記ＳＴＢＡｍｅｍｏｒｙｃｅ
ｌｌａｒｒａｙ２１０、ＳＴＢＤｍｅｍｏｒｙｃ
ｅｌｌａｒｒａｙ２２０、及び制御部２３０は、縦一列
のみ示されているが、これらは、記憶するストアデータ
のビット長及び該ストアデータの格納アドレスのビット
長に応じて複数並列に、すなわち、アレイ状に配列して
もよい。

【０１２４】制御部２３０は、バリットビットＶ_i（ｉ
＝・・・、ｎ−１，ｎ，ｎ＋１，・・・）とインバータ２３
１、及びアンドゲート２３２から成るバリットビット生
成セル２６０を基本ブロックとし、該バリットビット生
成セル２６０を縦続接続することによって構成されてい
る。該バリットビット生成セル２６０は、一組のアドレ
スストアバッファセル９０とデータストアバッファセル
８０に対応して設けられている。

【０１２５】バリットビットＶ_iは、対応するデータス
トアバッファセル８０のデータ保持用メモリセル部ＳＴ
ＢＤｉに保持されているデータの状態を示し、該データ
保持用メモリセル部ＳＴＢＤｉが空きのときには”イン
バリット”（”０”）、データを保持しているときに
は”バリット”（”１”）となる。

【０１２６】ここで、第ｎ番目の制御部２６０に着目し
て説明する。インバータ２３１は、バリットビットＶ_n
の値を入力し、これを反転してアンドゲート２３２の一
方の入力端子に出力する。アンドゲート２３２は、他方
の入力端子に前段の制御部２６０のバリットビットＶ
_n-1の値を入力する。この結果、アンドゲート２３２の
出力は制御信号外６となる。この制御信号外７
は、対応するアドレスス

【０１２７】

【外６】

【０１２８】

【外７】

【０１２９】トアバッファセル９０のアドレス保持用メ
モリセル部ＳＴＢＡｎとデータストアバッファセル８０
のデータ保持用メモリセル部ＳＴＢＤｎに入力される。
また、図９においてＳＴＢＡｍｅｍｏｒｙｃｅｌｌ
ａｒｒａｙ２１０から出力されるＳＴＢＡ_ihit 線
は、図８のAddress match detect線に該当する。図９で
は、３段分のメモリセルのみを示しているが、メモリセ
ルの数を増加することにより、所望のデータ容量のスト
アバッファを作成できる。

【０１３０】図１０は、図９にその一部を示したデータ
記憶装置全体のマクロブロック図である。valid bit lo
gic 部（バリットビット・ロジック部）３１０は、図９
の左端に示したバリットビットＶ_i（ｉ＝・・・、ｎ−
１，ｎ，ｎ＋１，・・・），インバータ２３１、及びアン
ドゲート２３２とから成る制御部２６０に該当し、外部
からＷｒｉｔｅｅｎａｂｌｅ信号（ライトイネーブ
ル信号）とＲｅａｄＥｎａｂｌｅ信号（リードイネ
ーブル信号）を入力する。これらの信号は、valid bit
logic 部（バリットビットロジック部）３１０内のバリ
ットビットＶ_iからその値を読み出すまたは変更する際
のタイミングを決定するタイミング信号であり、例え
ば、システムクロックから生成される。ＲｅａｄＥｎ
ａｂｌｅ信号は、バリットビットＶ_iの値を読み出すタ
イミングを、Ｗｒｉｔｅｅｎａｂｌｅ信号は、該バリ
ットビットＶ_iの値を変更するタイミングを決定する。
そして、アドレスストアバッファ部（ＳＴＢＡＭｅｍ
ｏｒｙｃｅｌｌａｒｒａｙ）３２０、データストア
バッファ部（ＳＴＢＤＭｅｍｏｒｙｃｅｌｌａｒ
ｒａｙ）３３０に前記制御信号外８を出力する。

【０１３１】

【外８】

【０１３２】アドレスストアバッファ部３２０はＣＰＵ
から送られてきたデータを保持する部分であり、図８で
示したＣＡＭ（Content Addressable Memory：連想メモ
リ）であるアドレスストアバッファセル９０を複数、縦
続またはアレイ状に配設することにより構成されてい
る。このアドレスストアバッファ部３２０は、ＣＰＵが
ストア命令を実行することによって送ってくる主記憶装
置に書き込むべきストアデータの書き込みアドレスを入
力する。また、内部にこの書き込みアドレスを反転する
回路を備えている。そして、内部のストアバッファＳＴ
ＢＡ０に保持されているストアデータの格納アドレスを
外部のメモリ（例えば、主記憶装置）に出力する。ま
た、ＣＰＵから入力されるストアデータの書き込みアド
レスが内部のストアバッファＳＴＢＡ_iのいずれかに保
持されているときは、Address matchdetect線の電位
を”０”に落とし、外部にアドレスヒットを通知する。

【０１３３】データストアバッファ部３３０は、ＣＰＵ
から送られてきたストアデータを保持する部分であり、
図６に示される複数のデータストアバッファセル８０
を、データの格納ビット長に応じて、、縦一列またはア
レイ状に配設することにより構成されている。このデー
タストアバッファ部３３０は、ＣＰＵから送られてくる
ストアデータを内部のストアバッファＳＴＢＤ０に蓄積
し、該ストアバッファＳＴＢＤ０に保持されているスト
アデータを、ＦＩＦＯ方式により外部のメモリ（例え
ば、主記憶装置）に出力する。

【０１３４】このような構成となっているため、アドレ
スストアバッファ部３２０の各アドレスストアバッファ
セル９０から出力されるAddress match detect線によ
り、データストアバッファ部３３０、アドレスストアバ
ッファ部３２０のデータストアバッファセル８０、アド
レスストアバッファセル９０に保持されているデータ及
びその主記憶装置５０への書き込みアドレスを、ＣＰＵ
から送られてくる後続のストアデータおよびそのストア
データのストアアドレスに置き換えるマージ処理を高速
に実行することが可能になる。また、アドレスストアバ
ッファ部３２０、データストアバッファ部３３０は、そ
れぞれ、アドレスストアバッファセル９０、データスス
トアバッファセル８０を縦続接続していくことにより構
成でき、アドレスストアバッファ部３２０、データスト
アバッファ部３３０内部でのアドレス及びデータの格納
・移動は、それぞれ、アドレスストアバッファセル９
０、データスストアバッファセル８０に付随するバリッ
トビットによって自律的に制御でき、該制御用に特別な
制御回路を設ける必要はない。したがって、ストアバッ
ファ数の増大にも容易に対応することができる。

【０１３５】また、制御部２６０、アドレスストアバッ
ファセル９０、データスストアバッファセル８０を個々
に一個のマクロセルとして登録することにより、また
は、制御部２６０、アドレスストアバッファセル９０、
データスストアバッファセル８０を一組として一個のマ
クロセルとして登録することにより、データ記憶装置の
設計最適化を容易かつ短期間で行うことができる。ま
た、図１０のデータ記憶装置全体を一個のマクロセルと
して登録するようにしてもよい。

【０１３６】尚、上記実施例では、データ記憶装置は、
ＣＰＵから直接送られてくる主記憶装置書き込み用のデ
ータを一時的に保持するストアバッファとして用いられ
ているが、本発明はこれに限定されることなく、ＣＰＵ
内の一次キャッシュメモリから二次キャッシュメモリに
転送されるデータ、さらには、さらに多段の階層構造の
キャシュメモリ間でのデータ転送の際に、該転送データ
を一時的に蓄積するストアバッファに用いられるデータ
記憶装置にも適用可能なものである。

【０１３７】

【発明の効果】以上、説明したように、本発明のデータ
記憶装置によれば、データまたはアドレスを保持するス
トアバッファに付随するバリットビットによって、デー
タまたはアドレスの流れを制御することができるので、
入力としてデータとアドレスのみしか必要としない。こ
のため、制御用の特別の回路を必要としない簡単な回路
構成のデータ記憶装置を実現できる。

【０１３８】さらに、データ記憶用のストアバッファセ
ルまたはアドレス記憶用のストアバッファセルを基本的
ブロックとし、これらを縦続接続する繰り返し構造を採
用しているので、該基本ブロックをマクロセルとして登
録することにより、任意の記憶容量のデータ記憶装置を
容易に設計することが可能になる。

【０１３９】また従来のように、データ格納用のストア
バッファ及び外部に出力するデータを保持しているスト
アバッファを選択するためのデコーダを設ける必要が無
くなるので、該選択のためのゲート遅延時間を短くでき
る。また、このため、ストアバッファ数の増大に伴う該
選択動作の速度低下をほとんど考慮する必要が無くなる
ので、ストアバッファ数の制限を解消することができ、
ストアバッファ数を任意の数だけ増やすことができる。
したがって、ＣＰＵがストア命令実行時に実行停止とな
る頻度を著しく減少できる。

【０１４０】さらに、ストアバッファ部の構成（ストア
バッファ数）の変更にも、ほとんど基本ブロックの配列
の変更のみで対処できるので、該変更にも柔軟に対応で
き、その変更作業の負担も軽減される。

【０１４１】また、アドレスを保持するストアバッファ
部を、ＣＡＭにより構成することにより、後続のストア
命令の実行によって送られてくるデータを、既にストア
バッファ内に保持されている同一ストアアドレスのデー
タに置き換えるマージ処理を高速に実行することが可能
となる。したがって、ストアバッファ部を大容量化して
も、システムの高速動作が保証される。

【図面の簡単な説明】

【図１】本発明の一実施例のデータ記憶装置を構成する
基本ブロックの概略構成を示す図である。

【図２】本発明の一実施例のデータ記憶装置の内部回路
の一部を示す図である。

【図３】本発明の一実施例のデータ記憶装置の主記憶装
置とのインターフェース部分の回路構成を示す図であ
る。

【図４】本発明の一実施例のデータ記憶装置の基本動作
を説明するタイムチャートである。

【図５】データストアバッファの構成例を示すブロック
図である。

【図６】上記データストアバッファの回路例を示す図で
ある。

【図７】アドレスストアバッファの構成例を示すブロッ
ク図である。

【図８】上記アドレスストアバッファの回路例を示す図
である。

【図９】上記データストアバッファと上記アドレススト
アバッファを用いたメモリセルアレイのブロック図であ
る。

【図１０】図９のメモリセルアレイをマクロセルとして
登録する場合の一例を示す図である。

【図１１】従来のストアバッファ部の構成を示す図であ
る。

【図１２】上記従来のストアバッファ部の動作の第一の
例を説明するタイムチャートである。

【図１３】上記従来のストアバッファ部の動作の第二の
例を説明するタイムチャートである。

【符号の説明】

１５、１６、２１、２３、２５、６６、６９、７１、Ｓ
ＥＬＤｎ、ＳＥＬＡｎセレクタ１７、１８、２２、２４、２６、６５、６８、７０、Ｓ
ＷＤｎ，ＳＷＡｎスイッチ１９比較器２０ヒット信号１１、１２、３１ＣＰＵからのデータ入力信号
線４０、Ｖ_n-2,Ｖ_n-1,Ｖ_n、Ｖ_n+1，Ｖ_n+2 バリ
ットビット８０データストアバ
ッファセル８１、８７、９１、９７、２３１インバータ８２、８３、９２、９３トランスファー
ゲート８６、９６フリップフロッ
プ９０アドレスストア
バッファセル１０１、１０２、１０３、１０４トランジスタ２１０、３２０ＳＴＢＡｍｅｍｏｒｙｃｅｌ
ｌａｒｒａｙ２２０、３３０ＳＴＢＤｍｅｍｏｒｙｃｅｌ
ｌａｒｒａｙ２３０，３１０Ｖａｌｉｄｂｉｔｌｏｇｉｃ
部２３２アンドゲート２６０制御部ＳＴＢＡ，ＳＴＢＤ、ＳＴＢｎ−２、ＳＴＢｎ−１、Ｓ
ＴＢｎＳＴＢｎ＋１，ＳＴＢｎ＋２、ＳＴＢ０ＳＴＢ１、Ｓ
ＴＢ２ストアバッファＳＴＢＡｎアドレス保持用メモリセル部ＳＴＢＤｎデータ保持用メモリセル部５０主記憶装置５１データバス５２メモリステート信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者岡野廣神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者檜垣直志神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】データの有無を示すバリットビットが付
随したデータを記憶するメモリセルと、外部から入力される複数のデータを、自素子の後段に接
続される他のデータ記憶素子のメモリセルのバリットビ
ットの値に応じて選択出力するセレクタと、上記自素子のメモリセルのバリットビットの値と、自素
子の前段に接続される他のデータ記憶素子のメモリセル
のバリットビットの値とによって制御され、該セレクタ
から選択出力されるデータを、上記自素子のメモリセル
に入力するスイッチと、を備えたことを特徴とするデータ記憶素子。
【請求項２】データの有無を示すバリットビットが付
随したデータを記憶するメモリセルと、外部から入力される複数のデータを、自素子の後段に接
続される他のデータ記憶素子のメモリセルのバリットビ
ットの値に応じて選択出力するセレクタと、上記自素子のメモリセルのバリットビットの値と、自素
子の前段に接続される他のデータ記憶素子のメモリセル
のバリットビットの値とによって制御され、該セレクタ
から選択出力されるデータを、上記自素子のメモリセル
に入力するスイッチと、上記自素子のメモリセルに記憶されているデータと上記
セレクタに入力されるデータとの一致を検出する検出手
段と、を備えたことを特徴とするデータ記憶素子。
【請求項３】前記セレクタに入力される複数のデータ
は、ＣＰＵがその主記憶装置に書き込むべきデータと、
自素子の後段に接続される他のデータ記憶素子のメモリ
セルに保持されているデータであること、を特徴とする請求項１または請求項２記載のデータ記憶
素子。
【請求項４】主記憶装置に書き込むデータを一時的に
保持するストアバッファを有するデータ記憶装置におい
て、データの有無を示すバリットビットが付随したストアバ
ッファが直列接続されたデータ記憶手段と、各ストアバッファに付随するバリットビットによって、
該データ記憶手段内での隣接するストアバッファ間での
データの移動を制御する制御信号を生成する制御信号生
成手段と、前記データ記憶手段内で隣接するストアバッファ間に設
けられ、該制御信号生成手段によって生成される制御信
号によって該隣接するストアバッファ間でのデータの移
動を制御する制御手段と、を備えたことを特徴とするデータ記憶装置。
【請求項５】主記憶装置に書き込むデータの格納アド
レスを一時的に保持するストアバッファを有するデータ
記憶装置において、上記格納アドレスの記憶の有無を示すバリットビットが
付随したストアバッファが直列接続されたデータ記憶手
段と、各ストアバッファに付随するバリットビットによって、
該データ記憶手段内での隣接するストアバッファ間での
格納アドレスの移動を制御する制御信号を生成する制御
信号生成手段と、前記データ記憶手段内で隣接するストアバッファ間に設
けられ、該制御信号生成手段によって生成される制御信
号によって該隣接するストアバッファ間での格納アドレ
スの移動を制御する制御手段と、を備えたことを特徴とするデータ記憶装置。
【請求項６】主記憶装置に書き込むデータの格納アド
レスを一時的に保持するストアバッファを有するデータ
記憶装置において、上記格納アドレスの記憶の有無を示すバリットビットが
付随したストアバッファが直列接続されたデータ記憶手
段と、各ストアバッファに付随するバリットビットによって、
該データ記憶手段内での隣接するストアバッファ間での
格納アドレスの移動を制御する制御信号を生成する制御
信号生成手段と、前記データ記憶手段内で隣接するストアバッファ間に設
けられ、該制御信号生成手段によって生成される制御信
号によって該隣接するストアバッファ間での格納アドレ
スの移動を制御する制御手段と、主記憶装置に書き込むデータの格納アドレスが入力され
たとき、上記データ記憶手段内にその格納アドレスと同
一の格納アドレスが格納されていることを検出する検出
手段と、を備えたことを特徴とするデータ記憶装置。
【請求項７】主記憶装置に書き込むデータを一時的に
保持する第一のストアバッファと、該第一のストアバッ
ファに保持されているデータの主記憶装置上の書き込み
アドレスを一時的に保持する第二のストアバッファを有
するデータ記憶装置において、バリットビットが付随した第一のストアバッファが直列
接続されたデータ記憶手段と、バリットビットが付随した第二のストアバッファが直列
接続されたアドレス記憶手段と、各第一のストアバッファに付随するバリットビットによ
って、上記データ記憶手段内での隣接する第一のストア
バッファ間でのデータの移動を制御する第一の制御信号
を生成する第一の制御信号生成手段と、各第二のストアバッファに付随するバリットビットによ
って、上記第二のデータ記憶手段内での隣接する第二の
ストアバッファ間でのアドレスの移動を制御する第二の
制御信号を生成する第二の制御信号生成手段と、前記第一のデータ記憶手段内で隣接する第一のストアバ
ッファ間に設けられ、上記第一の制御信号生成手段によ
って生成される第一の制御信号によって該隣接する第一
のストアバッファ間のデータの移動を制御する第一の制
御手段と、前記第二のデータ記憶手段内で隣接する第二のストアバ
ッファ間に設けられ、上記第二の制御信号生成手段によ
って生成される第二の制御信号によって該隣接する第二
のストアバッファ間のアドレスの移動を制御する第二の
制御手段と、を備えたことを特徴とするデータ記憶装置。
【請求項８】主記憶装置に書き込むデータを一時的に
保持するストアバッファを有するデータ記憶装置におい
て、直列接続された複数のデータ保持用のストアバッファ
と、該ストアバッファにデータが格納されているか否かを示
す、該ストアバッファに付随するバリットビットと、隣接するストアバッファ間に設けられ、データの入力先
の第一のストアバッファから入力されるデータまたはＣ
ＰＵから送られてくる主記憶装置に書き込むためのデー
タのいずれか一方を、該第一のストアバッファのバリッ
トビットの状態によって選択出力するセレクタと、該セレクタと上記第一のストアバッファの前段に設けら
れた第二のストアバッファとの間に設けられ、該セレク
タから入力されるデータを、上記第二のストアバッファ
のバリットビットと上記第二のストアバッファの前段に
設けられた第三のストアバッファのバリットビットとの
状態に応じて、前記第二のストアバッファに出力するス
イッチと、を備えたことを特徴とするデータ記憶装置。
【請求項９】主記憶装置に書き込むデータを一時的に
保持するストアバッファを有するデータ記憶装置におい
て、アレイ状に配列された複数のデータ保持用のストアバッ
ファと、該ストアバッファにデータが格納されているか否かを示
す、該ストアバッファに付随するバリットビットと、隣接するストアバッファ間に設けられ、データの入力先
の第一のストアバッファから入力されるデータまたはＣ
ＰＵから送られてくる主記憶装置に書き込むためのデー
タのいずれか一方を、該第一のストアバッファのバリッ
トビットの状態によって選択出力するセレクタと、該セレクタと上記第一のストアバッファの前段に設けら
れた第二のストアバッファとの間に設けられ、該セレク
タから入力されるデータを、上記第二のストアバッファ
のバリットビットと上記第二のストアバッファの前段に
設けられた第三のストアバッファのバリットビットとの
状態に応じて、前記第二のストアバッファに出力するス
イッチと、を備えたことを特徴とするデータ記憶装置。
【請求項１０】主記憶装置に書き込むデータを一時的
に保持するデータストアバッファと、そのデータの該主
記憶装置への書き込みアドレスを保持するアドレススト
アバッファを有するデータ記憶装置において、該データストアバッファが直列接続されたデータストア
バッファ部と、該アドレスストアバッファが直列接続されたアドレスス
トアバッファ部と、該データストアバッファにデータが格納されているか否
かを示す該データストアバッファに付随する第一のバリ
ットビットと、該アドレスストアバッファにアドレスが格納されている
か否かを示す該アドレスストアバッファに付随する第二
のバリットビットと、前記データストアバッファ部において隣接するデータス
トアバッファ間に設けられ、後段の第一のデータストア
バッファから入力されるデータまたはＣＰＵから送られ
てくる主記憶装置に書き込むためのデータのいずれか一
方を選択出力する第一のセレクタと、前記データストアバッファ部において該第一のセレクタ
と上記第一のデータストアバッファの前段の第二のデー
タストアバッファとの間に設けられ、該第一のセレクタ
から出力されるデータを該第二のデータストアバッファ
に出力するか否かを制御する第一のスイッチと、前記アドレスストアバッファ部内において隣接するアド
レスストアバッファ間に設けられ、後段の第一のアドレ
スストアバッファからのアドレスまたはＣＰＵから送ら
れてくる主記憶装置の書き込みアドレスのいずれか一方
を選択出力する第二のセレクタと、前記アドレスストアバッファ部内において該第二のセレ
クタと上記第一のアドレスストアバッファの前段の第二
のアドレスストアバッファとの間に設けられ、該第二の
セレクタから出力されるデータを該第二のアドレススト
アバッファに出力するか否かを制御する第二のスイッチ
と、前記第二のデータストアバッファの第一のバリットビッ
トと該第二のデータストアバッファの前段に設けられた
第三のデータストアバッファの第一のバリットビットと
から、前記第一のスイッチのオン・オフを制御する第一
の制御信号を生成する第一の制御部と、前記第二のアドレスストアバッファの第二のバリットビ
ットと該第二のアドレスストアバッファの前段に設けら
れた第三のアドレスストアバッファの第二のバリットビ
ットとから、前記第二のスイッチのオン・オフを制御す
る第二の制御信号を生成する第二の制御部と、を備え、前記第一のセレクタは前記第一のデータストアバッファ
の第一のバリットビットによって制御され、前記第二の
セレクタは前記第一のアドレスストアバッファの第二の
バリットビットによって制御されることを特徴とするデ
ータ記憶装置。
【請求項１１】主記憶装置に書き込むデータを一時的
に保持するデータストアバッファと、そのデータの該主
記憶装置への書き込みアドレスを保持するアドレススト
アバッファを有するデータ記憶装置において、該データストアバッファがアレイ状に配列されたデータ
ストアバッファ部と、該アドレスストアバッファがアレイ状に配列されたアド
レスストアバッファ部と、該データストアバッファにデータが格納されているか否
かを示す該データストアバッファに付随する第一のバリ
ットビットと、該アドレスストアバッファにデータが格納されているか
否かを示す該アドレスストアバッファに付随する第二の
バリットビットと、前記データスストアバッファ部内において隣接するデー
タストアバッファ間に設けられ、後段の第一のデータス
トアバッファから入力されるデータまたはＣＰＵから送
られてくる主記憶装置に書き込むためのデータのいずれ
か一方を選択出力する第一のセレクタと、前記データスストアバッファ部内において該第一のセレ
クタと上記第一のデータストアバッファの前段の第二の
データストアバッファとの間に設けられ、該第一のセレ
クタから出力されるデータを該第二のデータストアバッ
ファに出力するか否かを制御する第一のスイッチと、前記アドレスストアバッファ部内において隣接するアド
レスストアバッファ間に設けられ、後段の第一のアドレ
スストアバッファからのアドレスまたはＣＰＵから送ら
れてくる主記憶装置の書き込みアドレスのいずれか一方
を選択出力する第二のセレクタと、前記アドレスストアバッファ部内において該第二のセレ
クタと上記第一のアドレスストアバッファの前段の第二
のアドレスストアバッファとの間に設けられ、該第二の
セレクタから出力されるアドレスを該第二のアドレスス
トアバッファに出力するか否かを制御する第二のスイッ
チと、前記第二のデータストアバッファの第一のバリットビッ
トと該第二のデータストアバッファの前段に設けられた
第三のデータストアバッファの第一のバリットビットと
から、前記第一のスイッチのオン・オフを制御する第一
の制御信号を生成する第一の制御部と、前記第二のアドレスストアバッファの第二のバリットビ
ットと該第二のアドレスストアバッファの前段に設けら
れた第三のアドレスストアバッファの第二のバリットビ
ットとから、前記第二のスイッチのオン・オフを制御す
る第二の制御信号を生成する第二の制御部と、を備え、前記第一のセレクタは前記第一のデータストアバッファ
の第一のバリットビットによって制御され、前記第二の
セレクタは前記第一のアドレスストアバッファの第二の
バリットビットによって制御されることを特徴とするデ
ータ記憶装置。