JPS59135496A - 複数の表示装置を用いた連続画面表示装置 - Google Patents
複数の表示装置を用いた連続画面表示装置Info
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- JPS59135496A JPS59135496A JP58006486A JP648683A JPS59135496A JP S59135496 A JPS59135496 A JP S59135496A JP 58006486 A JP58006486 A JP 58006486A JP 648683 A JP648683 A JP 648683A JP S59135496 A JPS59135496 A JP S59135496A
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- Japan
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- data
- address
- raster
- memory
- pattern
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- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数表示装置を用いた連続画面の表示方法に
関し、特に上記複数の表示装置が相互に同期性を保って
、それぞれ独自に駆動されている場合の連続画面の表示
方法に関するものである。
関し、特に上記複数の表示装置が相互に同期性を保って
、それぞれ独自に駆動されている場合の連続画面の表示
方法に関するものである。
従来、例えばテレビゲーム機に於ては、ＣＲＴ表示装置
を１台たけ用い自動車ゲーム等に必要な画面を表示して
いたのであるが、１台の表示装置Ｌ１を用いるたけでは
、単に運転の巧拙を競うには不足はないけれどもプレイ
ヤによりダイナミックで、臨場感にハんだ感覚を与える
のに不十分であった。
を１台たけ用い自動車ゲーム等に必要な画面を表示して
いたのであるが、１台の表示装置Ｌ１を用いるたけでは
、単に運転の巧拙を競うには不足はないけれどもプレイ
ヤによりダイナミックで、臨場感にハんだ感覚を与える
のに不十分であった。
この発明は、上記従来の小情に艦みて複数のＣＲＴ表示
装置に連続画面を表示する方法と装置δを得ることを目
的とするものである。
装置に連続画面を表示する方法と装置δを得ることを目
的とするものである。
この発明は、複数のＣＲＴ表示装置をそれぞれ独自に駆
動し、メモリに収納された連続画面の画素データを各表
示装置に同期的に呼出すことによって、上記複数のＣＲ
Ｔ表示装置に連続画面を表示することを特徴とするもの
であって、以下図面に基づいて更に詳しく説明する。
動し、メモリに収納された連続画面の画素データを各表
示装置に同期的に呼出すことによって、上記複数のＣＲ
Ｔ表示装置に連続画面を表示することを特徴とするもの
であって、以下図面に基づいて更に詳しく説明する。
第１図はこの発明の原理を概略的に示したものであり、
独自の駆動装置を有する８つのＣＲＴ表示装置１ａ、ｌ
ｂ、、１ｃの画面ＡＸＢＸＣを連続的に配置しワイドな
連続画像を表示しようとするものである。
独自の駆動装置を有する８つのＣＲＴ表示装置１ａ、ｌ
ｂ、、１ｃの画面ＡＸＢＸＣを連続的に配置しワイドな
連続画像を表示しようとするものである。
この様にそれぞれ独自に駆動されているＣＲＴ表示装ｆ
ｆ１ｉａ、、 ｌ ｂ、 Ｉ Ｃを用いてその画面Ａ１
ＢＸＣに連続画像を表示さぜようとする時、従来技？・
１町では動く画像を表示することが困難となる。
ｆ１ｉａ、、 ｌ ｂ、 Ｉ Ｃを用いてその画面Ａ１
ＢＸＣに連続画像を表示さぜようとする時、従来技？・
１町では動く画像を表示することが困難となる。
そこでまずこの発明に於ては各ＣＲＴ表示装置１ａ。
ｌｂ、ｌｃは相互に同期させて駆動する。この様に同期
して駆動されている３つのＣＲＴ表示装置ｌａ、、ｌｂ
、ｌｃに対して、メモリＭ１から１１像データが与えら
れる。その手順はまずメモリＭ１には第１図（ａ）に示
す如く８つの画面ＡＢＣに連続的に表示される画像デー
タが、例えは水平方向、垂直方向に８×８の画素ブロッ
ク単位に付された一連のアドレスで収納されている。
して駆動されている３つのＣＲＴ表示装置ｌａ、、ｌｂ
、ｌｃに対して、メモリＭ１から１１像データが与えら
れる。その手順はまずメモリＭ１には第１図（ａ）に示
す如く８つの画面ＡＢＣに連続的に表示される画像デー
タが、例えは水平方向、垂直方向に８×８の画素ブロッ
ク単位に付された一連のアドレスで収納されている。
次にこの様にメモリＭ １に収納された画像データの中
から各画面の同じ位置Ｐａ、ｐｂ、ｐｃに表示されるべ
き３つの画素ブロックに属する画素データを読み出して
ラスタ−１唄次にそれぞれのＣＲＴ表示装置１況に分配
する。
から各画面の同じ位置Ｐａ、ｐｂ、ｐｃに表示されるべ
き３つの画素ブロックに属する画素データを読み出して
ラスタ−１唄次にそれぞれのＣＲＴ表示装置１況に分配
する。
すなわち、今山面Ａ、Ｂ、Ｃの同じ位ｉ＆Ｐａ、。
ＰｂｚＰｃ近辺に対応するメモＩＪＭ１に収納された画
素ブロックのアドレスｍａ、、ｍｂ、、ｍｃが第１図（
ｂ）に示す如（ｎ−（ｒ−１−ｋ）、ｒｌｍ （ｓ十ｋ
）、ｎ・（を十ｋ）（ｋ ： Ｑ、１，２ ・・）と
すると、まず、第１図（Ｃ）の如くにメモリＭ１のｎ−
（ｒ−１−Ｑ）、ｎ＝（Ｓ十〇）、ＩＩ・（１十〇 ）
のアドレスが指定される。
素ブロックのアドレスｍａ、、ｍｂ、、ｍｃが第１図（
ｂ）に示す如（ｎ−（ｒ−１−ｋ）、ｒｌｍ （ｓ十ｋ
）、ｎ・（を十ｋ）（ｋ ： Ｑ、１，２ ・・）と
すると、まず、第１図（Ｃ）の如くにメモリＭ１のｎ−
（ｒ−１−Ｑ）、ｎ＝（Ｓ十〇）、ＩＩ・（１十〇 ）
のアドレスが指定される。
各ＣＲＴ表示装置での表示はラスター順次であるから次
にこれら８つのブロックのラスターｌＯに属する画素が
同図（ｄ）に示す如くに、パラレルに８コずつｆｏ：ｎ
（ｒ＋０）Ａ’ｏ：ｎ（Ｓ＋０） ｌｏ：ｎ（ｔ＋ｏ）
の順にｉｔ出され、同図（ｅ）に示す如くにシリーズに
変換されて各画商に表示される。この手順をブロックご
とに繰り返すわけであり、従って次にｎ・（ｒ＋Ｂ、ｎ
−（ｓ＋ｌ）、ｎ ａ （を十ｔ ）のブロックが指定
され、ｌｏ：ｎ（ｒ＋１） ７？ｃ：ｎ（Ｓ＋１） ｌ
ｏ：ｎ（ｔ＋ｌ）の画素が画面ＡＢＣで表示される。■
ラスク分の主走査が終ると次に１．のラスタについて上
記と同様の走丘が行なわれ、更にｎ列のブロックについ
ての表示が終るとｎ＋ｉ列のブロックについて同様のこ
とが繰り返される。
にこれら８つのブロックのラスターｌＯに属する画素が
同図（ｄ）に示す如くに、パラレルに８コずつｆｏ：ｎ
（ｒ＋０）Ａ’ｏ：ｎ（Ｓ＋０） ｌｏ：ｎ（ｔ＋ｏ）
の順にｉｔ出され、同図（ｅ）に示す如くにシリーズに
変換されて各画商に表示される。この手順をブロックご
とに繰り返すわけであり、従って次にｎ・（ｒ＋Ｂ、ｎ
−（ｓ＋ｌ）、ｎ ａ （を十ｔ ）のブロックが指定
され、ｌｏ：ｎ（ｒ＋１） ７？ｃ：ｎ（Ｓ＋１） ｌ
ｏ：ｎ（ｔ＋ｌ）の画素が画面ＡＢＣで表示される。■
ラスク分の主走査が終ると次に１．のラスタについて上
記と同様の走丘が行なわれ、更にｎ列のブロックについ
ての表示が終るとｎ＋ｉ列のブロックについて同様のこ
とが繰り返される。
ここで各ＣＲＴ表示装置の走査速度とメモｌＪＭ１から
の３ブロツクずつの読み出しとの同期をとるためには、
各画面Ａ、ＢＸＣで１ブロックｌラスタ分の画素を表示
する時開にメモＩＪＭ１から８つのブロックの１ラスタ
分の画素データを読み出すことが必要となる。
の３ブロツクずつの読み出しとの同期をとるためには、
各画面Ａ、ＢＸＣで１ブロックｌラスタ分の画素を表示
する時開にメモＩＪＭ１から８つのブロックの１ラスタ
分の画素データを読み出すことが必要となる。
ところで」二連の方法はメモリΔ１、から呼出される画
素データが８ビツトのパラレクレになっているため、そ
れをシリアルな信号に変換する必要かあり、読み出して
から表示までに比較的長い時間を要する。従って、静止
画像や動きの遅い画像の処理には適しているが、動きが
早い画像の処理にはこの方法は適さない。また動きの早
い画像は画面の一部に表わされることが多いため、この
様に全画面についての画素を記憶させる方法はメモリ容
量の増大につながり不利である。そこで動きの早い画像
については第２図に示す如くに呼出し表示をする。
素データが８ビツトのパラレクレになっているため、そ
れをシリアルな信号に変換する必要かあり、読み出して
から表示までに比較的長い時間を要する。従って、静止
画像や動きの遅い画像の処理には適しているが、動きが
早い画像の処理にはこの方法は適さない。また動きの早
い画像は画面の一部に表わされることが多いため、この
様に全画面についての画素を記憶させる方法はメモリ容
量の増大につながり不利である。そこで動きの早い画像
については第２図に示す如くに呼出し表示をする。
マス、メモリＭ２ａには特定画像のパターンのみが収納
されている。このパターンは前述した如くの例えば８×
８コの画素ブロックの集合で４’Ｒ成さレテオリ、パタ
ーンの読み出しはこの画素ブロック単位に行なわれる。
されている。このパターンは前述した如くの例えば８×
８コの画素ブロックの集合で４’Ｒ成さレテオリ、パタ
ーンの読み出しはこの画素ブロック単位に行なわれる。
今、中央の画面Ｂのｔｂの位置に特定のパターンＱを表
示するために第２図（ｂ）の如くメモリＭ２ａの中の該
パターンＱを構成する特定のアドレスのブロックＸｏ、
Ｘ１が指定されたとすると、該ブロックから、第２図（
Ｃ）の如くラスク順次に１ｏＸｏ、ｚｏｘｌのそれぞれ
８画素のパラレルデータを得、そのデータをシリアルに
変換して同図（ｄ）の如く各画素にアドレスＡｈを（ｔ
Ｌで１本のラスク分ずつラインメモリＭｚｂに入力す
る。このとき、画面ＡとＣ及び画ＦｉｉＪＢのブロック
ＸＯｓ ｘｌ ＋こ対応しない位置については何も表示
する必要がないので、透明のデータが与えられて、同じ
くアドレスＡｌｌを付してラインメモリＭ２ｂに収納さ
れる。
示するために第２図（ｂ）の如くメモリＭ２ａの中の該
パターンＱを構成する特定のアドレスのブロックＸｏ、
Ｘ１が指定されたとすると、該ブロックから、第２図（
Ｃ）の如くラスク順次に１ｏＸｏ、ｚｏｘｌのそれぞれ
８画素のパラレルデータを得、そのデータをシリアルに
変換して同図（ｄ）の如く各画素にアドレスＡｈを（ｔ
Ｌで１本のラスク分ずつラインメモリＭｚｂに入力す
る。このとき、画面ＡとＣ及び画ＦｉｉＪＢのブロック
ＸＯｓ ｘｌ ＋こ対応しない位置については何も表示
する必要がないので、透明のデータが与えられて、同じ
くアドレスＡｌｌを付してラインメモリＭ２ｂに収納さ
れる。
更にこの様にラインメモリＭ２ｂに収納された画素デー
タを各画面の最初の画素から画素順次に読み出して、各
画面に分配して表示するわけである。
タを各画面の最初の画素から画素順次に読み出して、各
画面に分配して表示するわけである。
第３図は３つのＣＲＴ表示装置を用いてこの発明を実施
する回路の概略をブロック図として示したものである。
する回路の概略をブロック図として示したものである。
ＣＰＵＩ ０１は、プログラムシケーンスを順次発生す
るＦＲＯＭ１０２、及び処理に必要なデータを収納して
いるＲＡＭ１０Ｂを用いて、復数のＣＲＴで構成される
ワイドスクリーンへの画像の表示の制御を行なう。
るＦＲＯＭ１０２、及び処理に必要なデータを収納して
いるＲＡＭ１０Ｂを用いて、復数のＣＲＴで構成される
ワイドスクリーンへの画像の表示の制御を行なう。
ＣＲＴコントローラ１０６はこの回路全体のタイミング
をＣＰＵｌ０Ｉの指令に従って、１１４御するものであ
る。
をＣＰＵｌ０Ｉの指令に従って、１１４御するものであ
る。
次に第１画像処理回路■は静止画像あるいは移り功速度
が比較的遅い画像を処理する部分であり、ビデオＲＡＭ
１０８とパターンジェネレータ１０９が第１図のメモリ
Δ４１に相当する。この場合第１図で示した如くに、例
えは水平垂直方向の８×８の画素ブロックを単位として
すべての処理か行なわれる。
が比較的遅い画像を処理する部分であり、ビデオＲＡＭ
１０８とパターンジェネレータ１０９が第１図のメモリ
Δ４１に相当する。この場合第１図で示した如くに、例
えは水平垂直方向の８×８の画素ブロックを単位として
すべての処理か行なわれる。
マルチプレクサ及タイミング発生回路１０７はＣＰＵＩ
０１から送られてくるビデオＲＡＭアドレス、パター
ン選択データ及びカラー・データをビデオＲＡＭ１０８
に口き込む。そしてマルチプレクサ及タイミング発生回
路１０７で発生ｊるアドレス及び、ＣＲＴコントローラ
１０６から送られてくるビデオＲＡＭアドレスを用いて
、ビデオＲＡＭ１０８の指定された場Ｉツ１からパター
ンジェネレータ１０９のアドレスを読み出し、パターン
ジェネレータ１０９に記憶されている特定のパターンの
１ブロツクを読み出す。それと同時にビデオＲＡＭ１０
８の指定された場所からそのパターンブロックのカラー
を読み出し、これらのデータを分配回路１１０で８つの
ＣＲＴ表示装置に分配して次段のラッチ１１１ ａ−ｃ
Ｐ／Ｓ変換１１２ａ〜Ｃに送る。
０１から送られてくるビデオＲＡＭアドレス、パター
ン選択データ及びカラー・データをビデオＲＡＭ１０８
に口き込む。そしてマルチプレクサ及タイミング発生回
路１０７で発生ｊるアドレス及び、ＣＲＴコントローラ
１０６から送られてくるビデオＲＡＭアドレスを用いて
、ビデオＲＡＭ１０８の指定された場Ｉツ１からパター
ンジェネレータ１０９のアドレスを読み出し、パターン
ジェネレータ１０９に記憶されている特定のパターンの
１ブロツクを読み出す。それと同時にビデオＲＡＭ１０
８の指定された場所からそのパターンブロックのカラー
を読み出し、これらのデータを分配回路１１０で８つの
ＣＲＴ表示装置に分配して次段のラッチ１１１ ａ−ｃ
Ｐ／Ｓ変換１１２ａ〜Ｃに送る。
ラッチ１ｌｌａＸＰ／Ｓ変換器１１２ａ ；ラッチ１１
１ｂＸＰ／Ｓ変換器１１２ｂ；ラッチｌｌＩＣ。
１ｂＸＰ／Ｓ変換器１１２ｂ；ラッチｌｌＩＣ。
Ｐ／Ｓ変換器１１２Ｃにはそれぞれ画面Ａ、Ｂ。
Ｃの表示データが分配回路１１Ｏの制御によって、分配
されロードされる。
されロードされる。
ラッチ１ｌｌａ−１１１ｃはパラレルの色彩データを保
ｔｌし、Ｐ／Ｓ変換器１１２ａ〜１１２Ｃはパターンジ
ェネレータ１０９から送られてくる画像データをパラレ
ルからシリーズに変換して、次段のビデオコントローラ
１２８ａ、１２８ｂ。
ｔｌし、Ｐ／Ｓ変換器１１２ａ〜１１２Ｃはパターンジ
ェネレータ１０９から送られてくる画像データをパラレ
ルからシリーズに変換して、次段のビデオコントローラ
１２８ａ、１２８ｂ。
１２３Ｃに出力する。
第２画像処理部■は左右上下に比較的速い連瓜で動き、
かつ２つ以上のパターンが重なりあって表示される物体
映像の表示を制御する回路、すなわち、前記第２図に
於て、説明した動作を処理する回路であって、パターン
ブロックセレクタ１１４、パターンジェネレータ１１５
、カラージエネレータ１１７が前記メモリＭ２ａに相当
し、又ラスタＲＡＭ １２０が前記メモリＭ２ｂに相当
する。
かつ２つ以上のパターンが重なりあって表示される物体
映像の表示を制御する回路、すなわち、前記第２図に
於て、説明した動作を処理する回路であって、パターン
ブロックセレクタ１１４、パターンジェネレータ１１５
、カラージエネレータ１１７が前記メモリＭ２ａに相当
し、又ラスタＲＡＭ １２０が前記メモリＭ２ｂに相当
する。
パターンセレクトアドレス発生回路１１３はＣＰＵＩ
０１から送られてくるパターンセレクトアドレス、止血
方向初期アドレス及び該パターンセレクトアドレス発生
回路１１８で発生する水平方向アドレスをパターンブロ
ックセレクタ１１４に入力し、指定されたＦＲＯＭの中
から、パターンジェネレータ１１５、カラージェネレー
タ１１７の１ブロツクの中の１ラスクを指定するアドレ
スを読み出す。尚、パターンジェネレータ１１５にはパ
ターンデータが、カラージェネレータ１１７によって、
パターンジェネレータ１１５から１ブロツク内の１ラス
ク（８ドツト）のデータがＰ／Ｓ変換器１１６に送られ
、カラーデータもラッチ１１８にロードされる。すなわ
ち第２因（Ｃ）の７７０ＸＱ 、。
０１から送られてくるパターンセレクトアドレス、止血
方向初期アドレス及び該パターンセレクトアドレス発生
回路１１８で発生する水平方向アドレスをパターンブロ
ックセレクタ１１４に入力し、指定されたＦＲＯＭの中
から、パターンジェネレータ１１５、カラージェネレー
タ１１７の１ブロツクの中の１ラスクを指定するアドレ
スを読み出す。尚、パターンジェネレータ１１５にはパ
ターンデータが、カラージェネレータ１１７によって、
パターンジェネレータ１１５から１ブロツク内の１ラス
ク（８ドツト）のデータがＰ／Ｓ変換器１１６に送られ
、カラーデータもラッチ１１８にロードされる。すなわ
ち第２因（Ｃ）の７７０ＸＱ 、。
１０Ｘ１・・・・のそれぞれ８コずつのデータがＰ／Ｓ
変換器１以カラーデータがラッチに、ロードされる。
変換器１以カラーデータがラッチに、ロードされる。
Ｐ／Ｓ変換器１１６のデータはパラレルからシリーズに
変換されそのデータ及び、ラッチ１１８のデータはドツ
トごとにラスタＲＡＭ１２０に格納される （第２図（
ｄ））。ラスタＲＡＭアドレス＆Ｒ／Ｗタイミング発生
回路１１９はＣＰＵ １０１から送られてくる水平方向
アドレスを入力して、１）／Ｓ変換ｇ８１１６から送ら
れてくるドツトデータに同期して水平方向アドレスＡｌ
−１を発生ずる。
変換されそのデータ及び、ラッチ１１８のデータはドツ
トごとにラスタＲＡＭ１２０に格納される （第２図（
ｄ））。ラスタＲＡＭアドレス＆Ｒ／Ｗタイミング発生
回路１１９はＣＰＵ １０１から送られてくる水平方向
アドレスを入力して、１）／Ｓ変換ｇ８１１６から送ら
れてくるドツトデータに同期して水平方向アドレスＡｌ
−１を発生ずる。
ラスタＲＡＭ１２０の読み出しはラスクＲＡＭアドレス
＆Ｒ／Ｗタイミング発生回路１１９で水平方向アドレス
を発生し、該アドレスの特定ラスタの１ドツトごとのデ
ータを読み出している。（第２図（ｅ））該回路１１９
には後述する様に３進カウンタがあり、これによって同
期的に３０！ｉｌ向に画素データを力配器１２１を介し
て分配する様になっている。
＆Ｒ／Ｗタイミング発生回路１１９で水平方向アドレス
を発生し、該アドレスの特定ラスタの１ドツトごとのデ
ータを読み出している。（第２図（ｅ））該回路１１９
には後述する様に３進カウンタがあり、これによって同
期的に３０！ｉｌ向に画素データを力配器１２１を介し
て分配する様になっている。
ラッチ１２２ａ−１２２Ｃは分配器から送られてくるド
ツトごとのデータを一時保持し、そのデータをビデオコ
ントローラ１２８ａ、１２８ｂ。
ツトごとのデータを一時保持し、そのデータをビデオコ
ントローラ１２８ａ、１２８ｂ。
１２８Ｇに送る。
ビデオコントローラｌ ２８ａ、 １２８ｂ、 １２
８Ｃは上記２つの方法で入力されてくる画像信号によっ
て作られる画像が重なり合う場合に、その優先順位を決
定したり、パターンのカラー信号をＲ６Ｂ、Ｇ（Ｍ月へ
変換する等の作業を行ない、水平同期信号、垂直同期イ
ハ号、更に上記Ｒ，Ｂ、Ｇ侶号をＣＲＴ表示装置１ａ、
ｌｂＸ ｌｃに送る。
８Ｃは上記２つの方法で入力されてくる画像信号によっ
て作られる画像が重なり合う場合に、その優先順位を決
定したり、パターンのカラー信号をＲ６Ｂ、Ｇ（Ｍ月へ
変換する等の作業を行ない、水平同期信号、垂直同期イ
ハ号、更に上記Ｒ，Ｂ、Ｇ侶号をＣＲＴ表示装置１ａ、
ｌｂＸ ｌｃに送る。
第４図は上記第１処理部■を更に詳しく示したものであ
り、以下ビデオＲＡＭ１０８への画素データの書き込み
、読み出しについて説明する。尚第３図中、１２４と１
２５はこの回路をゲーム機に適用した場合の出力表示部
と、ハンドル２、クラッチ３、アクセル４、等を備えた
入力部である。
り、以下ビデオＲＡＭ１０８への画素データの書き込み
、読み出しについて説明する。尚第３図中、１２４と１
２５はこの回路をゲーム機に適用した場合の出力表示部
と、ハンドル２、クラッチ３、アクセル４、等を備えた
入力部である。
ビデオＲＡＭ １０８は３画面に必要なパターンを発生
させるのに必要な容量をもっており、表示ブランキング
時間にＣＰＵｌ０Ｉより送られてくる画像データ、及び
水平、垂直アドレスにより１画面づつパターン選択デー
タ、及びカラーデータを前述８×８の画素ブロック単位
で順次連続アドレスで書き込む。
させるのに必要な容量をもっており、表示ブランキング
時間にＣＰＵｌ０Ｉより送られてくる画像データ、及び
水平、垂直アドレスにより１画面づつパターン選択デー
タ、及びカラーデータを前述８×８の画素ブロック単位
で順次連続アドレスで書き込む。
マルチプレクサ１０７−７は以下の切換動作を行なう。
ずなわちビデオＲＡＭ１０８のアドレスにデータをｅ）
き込む際にはＣＰＵｌ０１より送られてくるアドレスデ
ータを、また読み出し時には水平方向アドレスカウンタ
１０７−２から後述の加算回ｂ″、’５１（Ｊ７−４を
介して得られる水平方向アドレス及びＣＲＴコントロー
ラ１０６より送られてくる垂直アドレスをビデオＲＡＭ
１０８に人力する切換を行なっている。尚上記ビデオ
ＲＡ Ｍ２Ｏ３の書き込み時に水平方間アドレスカウン
タ１０７−２の初期値をも書き込む。
き込む際にはＣＰＵｌ０１より送られてくるアドレスデ
ータを、また読み出し時には水平方向アドレスカウンタ
１０７−２から後述の加算回ｂ″、’５１（Ｊ７−４を
介して得られる水平方向アドレス及びＣＲＴコントロー
ラ１０６より送られてくる垂直アドレスをビデオＲＡＭ
１０８に人力する切換を行なっている。尚上記ビデオ
ＲＡ Ｍ２Ｏ３の書き込み時に水平方間アドレスカウン
タ１０７−２の初期値をも書き込む。
次に３つの画ｌｌ１ｉＡＢＣは同期された水平同期）々
ルスで動くために各画面のラスタは同時に走査し始める
。そこでビデオＲＡＭ１０８から画像データを読み出す
場合、垂直走査ごとの、ブランキング中に水平方向アド
レスをビデオＲＡＭ１０８から前記初期値を読み出し１
．ランフ１０７−１に保持せしめ、表示が始まる前に水
平方向アドレスカウ査が始まるとその初期値からカウン
トを囲始する様にする。このカウンタ１０７−２の値と
、ＣＲＴコントローラ１０６より送られてくる垂直アド
レスとでビデオＲＡＭ１０８の画素ブロックのアドレス
を指定する。この場合、前述の如（８つの画面の同じ位
！直に相当するＲＡＭ １０８内の８つのｉｉ！ｌＩ素
ブロックのアドレスをほぼ同時に指定する必要があり、
その方法について以下に説明する。
ルスで動くために各画面のラスタは同時に走査し始める
。そこでビデオＲＡＭ１０８から画像データを読み出す
場合、垂直走査ごとの、ブランキング中に水平方向アド
レスをビデオＲＡＭ１０８から前記初期値を読み出し１
．ランフ１０７−１に保持せしめ、表示が始まる前に水
平方向アドレスカウ査が始まるとその初期値からカウン
トを囲始する様にする。このカウンタ１０７−２の値と
、ＣＲＴコントローラ１０６より送られてくる垂直アド
レスとでビデオＲＡＭ１０８の画素ブロックのアドレス
を指定する。この場合、前述の如（８つの画面の同じ位
！直に相当するＲＡＭ １０８内の８つのｉｉ！ｌＩ素
ブロックのアドレスをほぼ同時に指定する必要があり、
その方法について以下に説明する。
ビデオＲＡＭ１０８には３画面分のパターン及びカラー
データの画素ブロックの一連のアドレスが収納されてい
るわけであるが、今、そのアドレスが例えば１０ビツト
で表示されているとし、その中の上位２ピントが画面の
切代わりを決定するアドレスであるとする。すなわちそ
の上位２ビツトが００の場合は画面Ａを、Ｏｌの場合は
画面Ｂを、１０の場合は画面Ｃのアドレスを示すといっ
た如くである。そして水平方向アドレスが１ブロック時
間ＴＯｓすなわち画面に１ブロック１ラスタ分の画素（
８画素）を表示する時間を８分割し素ブロックを読み出
すわけである。
データの画素ブロックの一連のアドレスが収納されてい
るわけであるが、今、そのアドレスが例えば１０ビツト
で表示されているとし、その中の上位２ピントが画面の
切代わりを決定するアドレスであるとする。すなわちそ
の上位２ビツトが００の場合は画面Ａを、Ｏｌの場合は
画面Ｂを、１０の場合は画面Ｃのアドレスを示すといっ
た如くである。そして水平方向アドレスが１ブロック時
間ＴＯｓすなわち画面に１ブロック１ラスタ分の画素（
８画素）を表示する時間を８分割し素ブロックを読み出
すわけである。
第５図を参考にして更に具体的に説明すると下位カウン
タ１０７−８にはｉｔ素表示時間に相当するクロックＣ
１が人力され、その２倍、４倍、からブロック信号ｓｂ
か、水平方向アドレスカラる。
タ１０７−８にはｉｔ素表示時間に相当するクロックＣ
１が人力され、その２倍、４倍、からブロック信号ｓｂ
か、水平方向アドレスカラる。
又該下位カウンタ１０７−８の出力３ピントの中上位２
ビットは１）ｕ述の００→０１→１０のビットを形成し
ているので、これを加算回路１０７−４に入力し、水平
方向アドレスカウンタ１０７−２の上位２ビツトに加算
する。かくして、加算ｌｕＩ′ｆＩ？１１０７−４から
各画面相当の８つのアドレスを１ブロック時間に得るこ
とかでき、その値と、ＣＲＴコントローラ１０６より出
力される垂直アドレスとによって指定されたビデオＲＡ
Ｍ１０８の特ｉ１位置に収納されているノくターンジェ
ネレータ１０９のアドレスとカラー信号が読み出さｉす
る。そして該アドレスに従ってノリーンジエネレータ１
０９から読み出されたノぐターン信号Ｃまう゛ノチｔｔ
ｏ−２ａ。
ビットは１）ｕ述の００→０１→１０のビットを形成し
ているので、これを加算回路１０７−４に入力し、水平
方向アドレスカウンタ１０７−２の上位２ビツトに加算
する。かくして、加算ｌｕＩ′ｆＩ？１１０７−４から
各画面相当の８つのアドレスを１ブロック時間に得るこ
とかでき、その値と、ＣＲＴコントローラ１０６より出
力される垂直アドレスとによって指定されたビデオＲＡ
Ｍ１０８の特ｉ１位置に収納されているノくターンジェ
ネレータ１０９のアドレスとカラー信号が読み出さｉす
る。そして該アドレスに従ってノリーンジエネレータ１
０９から読み出されたノぐターン信号Ｃまう゛ノチｔｔ
ｏ−２ａ。
１１０−２ｂ、１１０−２Ｃ１こ又ビデオＲＡＭ１０８
から読み出されたカラー信号Ｇま下Ｂ己う゛フチ１１０
−１ａ、 １１０−１ｂＸ １１０−１ｃｉこ以
下の如くにラッチされる。
から読み出されたカラー信号Ｇま下Ｂ己う゛フチ１１０
−１ａ、 １１０−１ｂＸ １１０−１ｃｉこ以
下の如くにラッチされる。
すなわち各ラッチは、前記下位カウンタ１０７−３の上
位２ビツトを１ハギ説したテ：ｌ−タ１０’ｌ−６（７
）出力である画面選択イ’ａ＠ＳＡ、ＳＢ、Ｓｃで＋１
ｉｔ１箱３されており、上記の様にしてノ々ターンジェ
ネレータ１０９から出力された／ Ｎ６タ一ン信号と、
ビデオＲＡＭ１０８から出力されたカラー信号を各１ｉ
ｌｆｆ１面に対応するランチに振り分けてロードＪ−る
わ番すである。
位２ビツトを１ハギ説したテ：ｌ−タ１０’ｌ−６（７
）出力である画面選択イ’ａ＠ＳＡ、ＳＢ、Ｓｃで＋１
ｉｔ１箱３されており、上記の様にしてノ々ターンジェ
ネレータ１０９から出力された／ Ｎ６タ一ン信号と、
ビデオＲＡＭ１０８から出力されたカラー信号を各１ｉ
ｌｆｆ１面に対応するランチに振り分けてロードＪ−る
わ番すである。
第６図は第２画像処理部■を更４こ詳しく表わしたもの
である。まず、ノ々ターンジェネレータ１１５ブロック
を単位として収納されており、特定のノ（ターン（例え
ばＡという文子）はそのプロ゛ンクをいくつか組合せる
ことによって得ることができる。
である。まず、ノ々ターンジェネレータ１１５ブロック
を単位として収納されており、特定のノ（ターン（例え
ばＡという文子）はそのプロ゛ンクをいくつか組合せる
ことによって得ることができる。
その組合せは該ジェネレータ１１５のアドレス）こよっ
て行ない得る様にノ々ターンプロ゛ンクセレクタ１１４
には該画素ブロックのアドレスが収納さｉしている。そ
してパターンセレクトアドレス１１８−１内の特定のパ
ターンセレクトアドレスが（、Ｐ ＵＩＯＩによって指
定されると特定のパターンをイア４成するパターンブロ
ックセレクタ１１４の複数のアドレスが指定され、第２
図（ａ）の如くのノリーンカくノ隘成されることになる
。
て行ない得る様にノ々ターンプロ゛ンクセレクタ１１４
には該画素ブロックのアドレスが収納さｉしている。そ
してパターンセレクトアドレス１１８−１内の特定のパ
ターンセレクトアドレスが（、Ｐ ＵＩＯＩによって指
定されると特定のパターンをイア４成するパターンブロ
ックセレクタ１１４の複数のアドレスが指定され、第２
図（ａ）の如くのノリーンカくノ隘成されることになる
。
更に詳しくは、パターンセレクトアドレス１１３−１に
表示しようとするパターンセレクトアドレスをＣＰＵｌ
０Ｉより入力し、又、表示ノくターンを読み出す前にＣ
ＰＵｌ０Ｉより水平垂直アドレス発生回路１１Ｂ−２に
パターンブロックセレクタ１１４の水平垂直方向アドレ
スを人力１．、その値でパターンジェネレータ１１５か
らパターンブロックの最初のラスタを選ぶ、その後に、
次のラスタを選ぶために次のラスタに相当する垂直アド
レスの偏差だけを加えてアドレス格納テンポラリメモリ
に格納して次のラスタデータを読み出す時にこの値を用
いる。これを１つのパターン全体のデータを読み出し終
るまでラスタごとに繰返す。又パターンブロックセレク
タ１１４に収納されているパターンの油類によって水平
アドレスの大きさが制御される。次にこの様にして決定
されたパターンについてのパターンジェネレータ１１５
の１つのブロックの中の特定のラスタパターンとカラー
ジェネレータ１１７からのラスタごとのカラーデータが
読み出される（第２図（Ｃ））。パターンデータはＰ／
Ｓ変換器１１６に、またカラーデータはランチ１１８に
ロードされる。Ｐ／Ｓ変換器１１６はパターンデータを
パラレルからシリーズに変換し、ドツト単位のデータを
下記のラスタＲＡＭ１２０−２．１２０−８に出力する
。
表示しようとするパターンセレクトアドレスをＣＰＵｌ
０Ｉより入力し、又、表示ノくターンを読み出す前にＣ
ＰＵｌ０Ｉより水平垂直アドレス発生回路１１Ｂ−２に
パターンブロックセレクタ１１４の水平垂直方向アドレ
スを人力１．、その値でパターンジェネレータ１１５か
らパターンブロックの最初のラスタを選ぶ、その後に、
次のラスタを選ぶために次のラスタに相当する垂直アド
レスの偏差だけを加えてアドレス格納テンポラリメモリ
に格納して次のラスタデータを読み出す時にこの値を用
いる。これを１つのパターン全体のデータを読み出し終
るまでラスタごとに繰返す。又パターンブロックセレク
タ１１４に収納されているパターンの油類によって水平
アドレスの大きさが制御される。次にこの様にして決定
されたパターンについてのパターンジェネレータ１１５
の１つのブロックの中の特定のラスタパターンとカラー
ジェネレータ１１７からのラスタごとのカラーデータが
読み出される（第２図（Ｃ））。パターンデータはＰ／
Ｓ変換器１１６に、またカラーデータはランチ１１８に
ロードされる。Ｐ／Ｓ変換器１１６はパターンデータを
パラレルからシリーズに変換し、ドツト単位のデータを
下記のラスタＲＡＭ１２０−２．１２０−８に出力する
。
奇数、偶数ドツトの切換を制御するドツト切換制御回路
、１１９−８は水平方向アドレスカウンタ１１９−４．
１１９−５の最下位ビット（ＬＳＢ）を入力して現在の
ドツトが奇数ドツトか偶数ドツトかを判定して前記ラッ
チ１１９−１．１１９−２を制御し、その制御に従って
ラッチ１１９−１は偶数ドツトのデータを、又ラッチ１
１９−２は奇数ドツトのデータをそれぞれラッチする。
、１１９−８は水平方向アドレスカウンタ１１９−４．
１１９−５の最下位ビット（ＬＳＢ）を入力して現在の
ドツトが奇数ドツトか偶数ドツトかを判定して前記ラッ
チ１１９−１．１１９−２を制御し、その制御に従って
ラッチ１１９−１は偶数ドツトのデータを、又ラッチ１
１９−２は奇数ドツトのデータをそれぞれラッチする。
ラスタＲＡＭ１２０−２．１２０−．８はラスタ単位の
画像データを収納するメモリであり偶数ラスタＲＡＭＬ
２０−２のデータを画面に呼出している時は奇数ラスタ
ＲＡＭ１２０−３にデータを招き込み、また逆に奇数ラ
スタＲＡＭ１２０−８のデータを画面に呼出している時
は、偶数ラスタにデータを書き込む様になっている。
画像データを収納するメモリであり偶数ラスタＲＡＭＬ
２０−２のデータを画面に呼出している時は奇数ラスタ
ＲＡＭ１２０−３にデータを招き込み、また逆に奇数ラ
スタＲＡＭ１２０−８のデータを画面に呼出している時
は、偶数ラスタにデータを書き込む様になっている。
更に該偶数ラスタＲＡＭ１２０−２は、偶数ラスタ偶数
ドツトＲＡＭ１２０−２ａと偶数ラスタ奇数ドツトＲＡ
Ｍ１２０−２ｂとよりなり、該曲数ラスタＲＡＭ１２０
−８は筒数ラスタ偶数ドツトＲＡ’Ｍ １２０−８ａと
奇数ラスタ奇数ドツトＲＡＭ１’２Ｏ−８ｂとよりなっ
ておりＲ／ Ｗ制御回路１２０−１から入力される偶数
ドツト信号Ｓｏ１奇数ドツト信号Ｓｅｓラスタ信号Ｓｒ
によって書き込み、読み出しの制御が行なわれる。水平
方向アドレスカウンタ１１９−４．１１９−５は、上記
の様にラスタＲＡＭ１２０−２．１２０−８に入力され
るデータに水平方向のアドレスＡｈを与えるものであっ
て、水平方向アドレスカウンタ１１９−４を例にとって
更に説明すると、奇数ラスタＲＡＭ１２０−８のデータ
を画面に表示している時間に、偶数ラスタＲＡＭ１２０
−２に書き込まれるデータに、ドツトごとにカウントア
ツプしながらアドレスを与える。この時２つの偶数ラス
タＲＡＭ１２０−２ａ、１２０−２ｂには同じアドレス
を与え、従って１ドツト時間（すなわち１ドツトの画素
が表示される時間）に２つのＲＡＭに同時に（）き込み
が出来て、時間の短縮を図ることができる。
ドツトＲＡＭ１２０−２ａと偶数ラスタ奇数ドツトＲＡ
Ｍ１２０−２ｂとよりなり、該曲数ラスタＲＡＭ１２０
−８は筒数ラスタ偶数ドツトＲＡ’Ｍ １２０−８ａと
奇数ラスタ奇数ドツトＲＡＭ１’２Ｏ−８ｂとよりなっ
ておりＲ／ Ｗ制御回路１２０−１から入力される偶数
ドツト信号Ｓｏ１奇数ドツト信号Ｓｅｓラスタ信号Ｓｒ
によって書き込み、読み出しの制御が行なわれる。水平
方向アドレスカウンタ１１９−４．１１９−５は、上記
の様にラスタＲＡＭ１２０−２．１２０−８に入力され
るデータに水平方向のアドレスＡｈを与えるものであっ
て、水平方向アドレスカウンタ１１９−４を例にとって
更に説明すると、奇数ラスタＲＡＭ１２０−８のデータ
を画面に表示している時間に、偶数ラスタＲＡＭ１２０
−２に書き込まれるデータに、ドツトごとにカウントア
ツプしながらアドレスを与える。この時２つの偶数ラス
タＲＡＭ１２０−２ａ、１２０−２ｂには同じアドレス
を与え、従って１ドツト時間（すなわち１ドツトの画素
が表示される時間）に２つのＲＡＭに同時に（）き込み
が出来て、時間の短縮を図ることができる。
更にラスタＲＡＭ１２０−２．１２０−８には全画面Ａ
ＢＣの１ラスタ分の画素データが偶数ドツトと奇数ドツ
トに振り分けられて、かつそれぞれのドツトにアドレス
Ａｈを付して第２図（ｄ）の如くに収納されるわけであ
るが、ラッチ１１９−１．１１９−２に収納されたパタ
ーンデータはＣＰＵ１０１によって指示があるとＲ／Ｗ
制御回路１２０−１がランチ１１９−１．１１９−２を
開いて正しい水平アドレス位ＩＩ″ｆに収納される。
ＢＣの１ラスタ分の画素データが偶数ドツトと奇数ドツ
トに振り分けられて、かつそれぞれのドツトにアドレス
Ａｈを付して第２図（ｄ）の如くに収納されるわけであ
るが、ラッチ１１９−１．１１９−２に収納されたパタ
ーンデータはＣＰＵ１０１によって指示があるとＲ／Ｗ
制御回路１２０−１がランチ１１９−１．１１９−２を
開いて正しい水平アドレス位ＩＩ″ｆに収納される。
ラスタＲＡＭ１２０−２．１２０−８からの読み出しは
第２図（ｄ）（ｅ）に示す如く、１ドツト時間に８ ｉ
ｉ！＋ｉ面の同じ位ｆｆ ｐａ Ｐｂ Ｐｃに表示すべ
き画素データが呼び出される。従って吉き込み時とは異
なって偶数及び奇数の水平方向アドレスカウンタには第
７図に示す如くの３進カウンタ２１を備え、第８図の如
く、１ドツト時間に００．０１．１０の２ビツトの出力
を該３進カウンタ２１から得る様にして画面の切り換え
を行なう。
第２図（ｄ）（ｅ）に示す如く、１ドツト時間に８ ｉ
ｉ！＋ｉ面の同じ位ｆｆ ｐａ Ｐｂ Ｐｃに表示すべ
き画素データが呼び出される。従って吉き込み時とは異
なって偶数及び奇数の水平方向アドレスカウンタには第
７図に示す如くの３進カウンタ２１を備え、第８図の如
く、１ドツト時間に００．０１．１０の２ビツトの出力
を該３進カウンタ２１から得る様にして画面の切り換え
を行なう。
尚、第７図に示した８進カウンタ２１の動作について、
若干の補足説明をする。まず、バイナリ−カウンタ２３
の出力の上位に３進カウンタの上位２ビツトを位置させ
る様にしておき、ラスタＲＡＭ１２０へのデータの書き
込み時にはパイナノーカウンタ２８にクロックｃ２を入
力し、バイナリ−カウンタ２３が、一画面分の画素数を
カウントするごとに８進カウンタ２１の出力が、ｏ。
若干の補足説明をする。まず、バイナリ−カウンタ２３
の出力の上位に３進カウンタの上位２ビツトを位置させ
る様にしておき、ラスタＲＡＭ１２０へのデータの書き
込み時にはパイナノーカウンタ２８にクロックｃ２を入
力し、バイナリ−カウンタ２３が、一画面分の画素数を
カウントするごとに８進カウンタ２１の出力が、ｏ。
→０１→１０に変化して画面の変更をする。次にラスタ
ＲＡＭ１２０からの読み出し時には、３進カウンタ２１
にクロックＣ２を入力し、■クロックが入力されるごと
にその出力を００−＋０１→１０と変化させて、１ドツ
ト時間に３つの画面の同じ位置Ｐ’ａＰ’ｌ） Ｐ’Ｃ
の水平方向アドレスＡｈ。
ＲＡＭ１２０からの読み出し時には、３進カウンタ２１
にクロックＣ２を入力し、■クロックが入力されるごと
にその出力を００−＋０１→１０と変化させて、１ドツ
ト時間に３つの画面の同じ位置Ｐ’ａＰ’ｌ） Ｐ’Ｃ
の水平方向アドレスＡｈ。
を００ Ａｈｏ （＝ ｌ”ａ ）、０１Ａｈｏ （−
Ｐ’ｂ ）、１０Ａｈｏ（＝Ｐｃ）の順に読み出す。更
に、８進カウンタ２１は３クロツク（すなわち１ドツト
時間）ごとに山上げパルスＰｆをバイナリカウンタ２３
に出方して、順次に水平方向７゛ドレスを更新し、０Ｏ
Ａｈ１（＝ Ｐａ八へ１Ａｈｌ（＝ Ｐ’ｂ）、１０Ａ
ｈｘ （＝ Ｐ’ｃ ）、−−＝ ００Ａｈ２（−Ｐａ
）、０１Ａｈｚ（−Ｐ’ｂ）、１０Ａｈｚ （＝ Ｐ’
ｃ ）の順で、メモリＭ２ｂから画素データを読み出す
。
Ｐ’ｂ ）、１０Ａｈｏ（＝Ｐｃ）の順に読み出す。更
に、８進カウンタ２１は３クロツク（すなわち１ドツト
時間）ごとに山上げパルスＰｆをバイナリカウンタ２３
に出方して、順次に水平方向７゛ドレスを更新し、０Ｏ
Ａｈ１（＝ Ｐａ八へ１Ａｈｌ（＝ Ｐ’ｂ）、１０Ａ
ｈｘ （＝ Ｐ’ｃ ）、−−＝ ００Ａｈ２（−Ｐａ
）、０１Ａｈｚ（−Ｐ’ｂ）、１０Ａｈｚ （＝ Ｐ’
ｃ ）の順で、メモリＭ２ｂから画素データを読み出す
。
ラスタＲＡＭ１２０−２ａ、１２０−２ｂ。
１２０−８ａ、１２０−８ｂ内では偶数ドツトと奇数ド
ツトに同じアドレスが与えられているのであるから、上
記の様に水平方向アドレスカウンタ１１９−４．１１９
−５から１つのアドレスが与えられると、偶数ドツトデ
ータと奇数ドツトデータが同時に読み出されて、偶数ド
ツトデータはマルチプレクサ１２１−６に、奇数ドツト
データはマルチプレクサ１２１−７に送られる。マルチ
プレクサ１２１−６は上述の様に入力される偶数ドツト
のデータについて１ラスタ時間ごとに偶数ラスタ、奇数
ラスタ。の切換えを行なっている。マルチプレクサ１２
１−７も奇数ドツトについて同様の働きをする。ラスタ
ＲＡＭ １２０−２．１２０−３から時分割的に読み出
されたドツトデータは、画面Ａ、Ｂ、Ｃ（７）選択信号
Ｓ′Ａｓ′Ｂｓ′ｃニよってラッチ１２１−８Ａ、ラッ
チ１２１−８Ｂ、ラッチ１２１−８ＣにランチされＡＸ
ＢＸＣに分配される。
ツトに同じアドレスが与えられているのであるから、上
記の様に水平方向アドレスカウンタ１１９−４．１１９
−５から１つのアドレスが与えられると、偶数ドツトデ
ータと奇数ドツトデータが同時に読み出されて、偶数ド
ツトデータはマルチプレクサ１２１−６に、奇数ドツト
データはマルチプレクサ１２１−７に送られる。マルチ
プレクサ１２１−６は上述の様に入力される偶数ドツト
のデータについて１ラスタ時間ごとに偶数ラスタ、奇数
ラスタ。の切換えを行なっている。マルチプレクサ１２
１−７も奇数ドツトについて同様の働きをする。ラスタ
ＲＡＭ １２０−２．１２０−３から時分割的に読み出
されたドツトデータは、画面Ａ、Ｂ、Ｃ（７）選択信号
Ｓ′Ａｓ′Ｂｓ′ｃニよってラッチ１２１−８Ａ、ラッ
チ１２１−８Ｂ、ラッチ１２１−８ＣにランチされＡＸ
ＢＸＣに分配される。
マルチプレクサ１２１−１は偶数ラスタＲＡＭ水平方向
アドレスカウンタ１１９−４の３進カウンタ２１の上記
画面を決定する２ビツトの出力を一方の人力とし、他方
を奇数ラスタＲＡＭ水平方向アドレスカウンタ１１９−
５の３進カウンタ２１の２ビツト出力を入力し、これを
ラスタ信号の下位ビットＲＯで偶数と奇数ラスタごとに
切換え、更にデコーダ１２１−２はマルチプレクサ１２
１−１の出力を入力し、画面選択信号ｓＡ ｓＢ Ｓｃ
を得ている。マルチプレクサ１２１−３ａ）３１１Ｃは
１ドツトごとに偶数ドツト、奇数ドツトの切換えを行な
ってランチ１２２ａ、１２２ｂ、１２２Ｃに画素データ
を入力している。ラッチ１２２ａ。
アドレスカウンタ１１９−４の３進カウンタ２１の上記
画面を決定する２ビツトの出力を一方の人力とし、他方
を奇数ラスタＲＡＭ水平方向アドレスカウンタ１１９−
５の３進カウンタ２１の２ビツト出力を入力し、これを
ラスタ信号の下位ビットＲＯで偶数と奇数ラスタごとに
切換え、更にデコーダ１２１−２はマルチプレクサ１２
１−１の出力を入力し、画面選択信号ｓＡ ｓＢ Ｓｃ
を得ている。マルチプレクサ１２１−３ａ）３１１Ｃは
１ドツトごとに偶数ドツト、奇数ドツトの切換えを行な
ってランチ１２２ａ、１２２ｂ、１２２Ｃに画素データ
を入力している。ラッチ１２２ａ。
１２２ｂ、１２２Ｃは時間差のある入力データに対して
同期化を行ない、３画面分のデータを同時にビデオコン
トローラ（ａ）（１））（Ｃ）に入力する。
同期化を行ない、３画面分のデータを同時にビデオコン
トローラ（ａ）（１））（Ｃ）に入力する。
第９因はこの発明をゲーム機に適用した場合のｃ ＲＴ
表示装置の配列状態を示すものである。同図（ａ）は単
にプレイヤーが座る位置、すなわち座変５のｌｉＪ面に
平面状に配列した場合を示すものであり、同図（ｂ）は
各画面Ａ、Ｂ、Ｃとプレイヤーの間の距離を等しくする
様に両側の画面ＡＸＣを中央の凹１面Ｂに対して、ハ字
状に開いた例を示す。同ｆｌａｔ １．ａ）の場名は、
プレイヤーの位置から１１ｉｌｌ■１１全体を見ると画
ザイドが非畠に見にくく、かつ平向（Ｂな感じしかプレ
イヤーに与えないのに幻し工、同図（ｂ）の如くすると
立体（Ｏにに１んた非γ１１に見やすい、従って、臨場
感に冨んだ画像を得る効果がある。
表示装置の配列状態を示すものである。同図（ａ）は単
にプレイヤーが座る位置、すなわち座変５のｌｉＪ面に
平面状に配列した場合を示すものであり、同図（ｂ）は
各画面Ａ、Ｂ、Ｃとプレイヤーの間の距離を等しくする
様に両側の画面ＡＸＣを中央の凹１面Ｂに対して、ハ字
状に開いた例を示す。同ｆｌａｔ １．ａ）の場名は、
プレイヤーの位置から１１ｉｌｌ■１１全体を見ると画
ザイドが非畠に見にくく、かつ平向（Ｂな感じしかプレ
イヤーに与えないのに幻し工、同図（ｂ）の如くすると
立体（Ｏにに１んた非γ１１に見やすい、従って、臨場
感に冨んだ画像を得る効果がある。
尚、第５図中、６はハーフミラ−であって、名画面の周
縁部をｌ″＞１いかくすために使用する。
縁部をｌ″＞１いかくすために使用する。
次にＣＩじｒ表示装置ＭＬの各両面の連続性をより良好
にするためには各画面を多少オーバースキャングするの
かよい。例えはオーバースキャンしない場合の０１Ｍ向
が第１０図（ａ）の如くである場合にはオーバースキャ
ンすることによって、同図（ｂ）の如く連続性を６：’
＋：保することができ、ハーフミラ−６を用いなくても
不自然なζ議じをプレイヤーに与えない。
にするためには各画面を多少オーバースキャングするの
かよい。例えはオーバースキャンしない場合の０１Ｍ向
が第１０図（ａ）の如くである場合にはオーバースキャ
ンすることによって、同図（ｂ）の如く連続性を６：’
＋：保することができ、ハーフミラ−６を用いなくても
不自然なζ議じをプレイヤーに与えない。
以上説明した様に、この発明は、それぞれ独自に駆動さ
れるＣ ＲＴ表示装置を用いてワイド画面を病成してい
るので、市販のＣＲＴ表示装置ｉ′ｌをそのまま用いて
臨場感に冨んだ画一を（、″ら成することができ、ゲー
ム機尋に用いることによってプレイヤーはよりダイナミ
ックなゲームを楽しむことができる効果を有する。
れるＣ ＲＴ表示装置を用いてワイド画面を病成してい
るので、市販のＣＲＴ表示装置ｉ′ｌをそのまま用いて
臨場感に冨んだ画一を（、″ら成することができ、ゲー
ム機尋に用いることによってプレイヤーはよりダイナミ
ックなゲームを楽しむことができる効果を有する。
第１図、第２図はこの発明の原理を示す概念図。
第３図はこの発明を実施する回路のブロック図、第４図
は、第１画像処理部の更に詳しいブロック図、第５図は
下位カウンタの出力を示すタイミングチャート、第６図
は第２画像処理の更に詳しいブロック図、第７図は８進
カウンタをバイナリ−カウンタの上位あるいは下位にそ
の接続を切換えるためのｌ略図、第８図は８進カウンタ
の入出力のタイミングチャートを示し、第９図はこの発
明の画面の構成の１例を示したものであり、第１０図は
画面Ｆ［の例を示したものである。 図中、 ｌａ、１ｂ、ＩＣ−＝ＣＲＴ表示装置、Ａ、Ｂ、Ｃ・・
画面。 （′０′ ゴコ］；フ オ９図 １ 牙１０図 （ａ） 手続補正書（自発） 昭和５８年ｆ月２θ日 特許庁 若 杉 相 夫 殿 １ 事件の表示 昭和５８ 年 特許 Ｉ第００６４８６号住 所
大阪府八尾市大字弓削８８０＠地氏 名（名称） 辰已
電子工業株式会社代表者 辰 巳 嘉 宏 ４、 代 理 人 〒５４０ ７、補正の対象 りｊ４１１１ｆａ−及び凶■ 補正の内容 には第１図（ａ）に示す如く８つの画面ＡＢＣに連続的
に表示される−」像データか、例えば水平方向、垂直方
向に８×８の画素ブロック単位に４＝Ｊされた一部のア
ドレス、すなわち、ａ−ｏｏ＝ａｏｚ、 ａＨ）〜ａＸ
Ｚ・・が連続したアドレスとなる様に収納されている。 次にこの様にメモリＭ１に収納された画像データの中か
ら各画面Ａ、Ｂ、Ｃの同じ位ｆｌｙｔＩ’ａ、Ｐｂ。 ＰＣに表示されるべき８つの画素ブロックに属する画素
データを読み出してラスクー１１「１次にそれぞれのＣ
ＲＴ表示装置に分配する。 すなわち、全画面Ａ、Ｂ、Ｃの同じ位ｆｔ Ｐ ａ ＊
ｐｂ、Ｐｃ近辺に対応するメモリＭ１の位％（ｍ ａ
。 ｍｂ、ｍＣに収納された面素ブロックのアドレスか第１
図（ｂ）に示す如＜ｎ−（ｒ＋ｋ）、ｎｏ（ｓ＋ｋ）、
ｎ−（ｔ＋ｋ）（ｋ：０、■、２−）とすると、ます、
第１図（ｃｌ （７，）如くにメモリＭｌのｎｏ（ｒ＋
ｏ）、ｎｏ（ｓ＋０）、Ｉｌや（ｔ＋０ ）のアドレス
が指定される。各ＣＩ（１’表示装置での表示はラスタ
ー順次であるかう次にこれら８つのブロックの最初のラ
スター１゜に属するｌＩ！ｌｌ素か同図（ｄｌに示す如
くに、パラレルに８コずつ、ｇｏ：ｎ（ｒ＋０）ｊ’０
：ｎ（８＋０）ｊ？ｏ：ｎ（１＋０ ）の順に読出され
、同図ｆｅ）に示す如くにシリーズに変換されて各商量
に表示される。この手順をブロックごとに繰り返すわけ
であり、従って次にＫが１つ進められたブロックｎ・（
ｒ＋１）、ｎ・（ｓ＋１ ）、ｎ、（ｔ−１−１）が指
定され、ｆｏ：ｎ（ｒ＋１）Ａｏ：ｎ・（８＋１）ＪＯ
：ｎｏ（ｔ＋１）の画素が画面ＡＢＣで表示される。１
ラスタ分の主走査が終ると次に１１のラスタについて上
記さ同様の走査が行なわれ、更にｎ行のブロックについ
ての表示か終るとｎ＋１行のブロックについて同様のこ
とか縁り返される。 ここで各ＣＲＴ表示装置の走査速度とメモリＭｌからの
８ブロツクずつの読み出しとの同期をとるためには、各
画面Ａ、Ｂ、Ｃで１ブロックｌラスタ分の画素を表示す
る時間にメモリＭ１から８つのブロックの１ラスタ分の
画素データを読み出すことが必要となる。 ところで上述の方法はメモリＭ１から呼出される画素デ
ータが８ビツトのパラレルになっているため、それをシ
リアルな信号に変換する必要があり、読み出してから表
示までに比較的長い時間を要する。従って、静止画像や
動きの遅い画像の処理には逸しているが、動きが早い画
像の処理にはこの方法は過さない。また動きの早い画像
は画面の一部に表わされることが多いため、この様に全
画面についての画素を記憶させる方法はメモリ客側の増
大につながり不利である。そこで動きの早い画像につい
ては第２図に示す如くに呼出し表示をする。 まず、メモリＭ２ａには特定画像のパターンのみが収納
されている。このパターンは前述した如くの例えば８Ｘ
８コの画素ブロックの集合で構成されており、パターン
の読み出しはこの画素ブロック単位に行なわれる。 今、中央の画面Ｂのｐｂの位置に特定のパターンＱを表
示するために第２図（ｔ）ｌの如くメモリＭ２ａの中の
該パターンｑを構成する特定のアドレスのフロックＸｏ
、Ｘｌが指定されたとすると、該ブロックから、第２図
（０）の如くラスタ順次にｌ ｏ ” ｏ ｔｌｏＸｌ
のそれぞれ８画素のパラレルデータ１４、そのデータを
シリアルに変長して同図（（１１の如く各１ｕｌｌ 素
にアドレスＡｌ−１を付して１本のラスク分ずつライン
メモリＭ２ｂにへカする。このとき、画面ＡとＣ及び１
ｆ１１面ＢのブロックＸｏ、Ｘ１に対応しない位１こつ
ぃては特定の画像を表示する必要がないので、透明のデ
ータが与えられて実際には何も川込まなけれは透明のデ
ータが与えられたと等価となる同じアドレスＡｈを付し
てラインメモリＭ２ｂに収納される。 更にこの様にラインメモリＭ２ｂに収納された画素デー
タを各画面の最初の画素がらｌＩ！ｌｌ素順次に読み出
して、各画面に分配して表示するわけである。 ’ｆ（Ｓ ８ ｒｙ、ＩはＢつのＣＲＴ表示装置を用い
てこの発明を実施する回路の概略をブロック図として示
したものである。 ＣＰＵ１０１は、プログラムシヶーンスを角口次発生ず
るＰＩ（ＯＭＩＱ２、及び処理に必要なデータを収納し
ているＲＡＭ １６ Ｂを用いて、複数のＣＲＴで構成
されるワイドスクリーンへの画像の表示の制御を行なう
。 ＣＲＴコントローラ１０６はこの回路全体のタイミング
をＣＰ［Ｊｌ ０１の指令に従って、制御するものであ
る。 次に第１画像処理回路■は静止画像あるいは移動速度が
比較的遅い画像を処理する部分であり、ビデオＲＡＭ１
０８とパターンジェネレータ１０９が第１図のメモリＭ
１に相当する。この場合パターンデータに関しては１４
１図で示した如くに、例えば水平垂直方向の８×８の画
素ブロックを単位としてすべての処理が行なわれる。 マルチプレクサ＆タイミング発生回路１０７はＣＰＵ１
ｇ１がら送られてくるビデオＲＡ Ｍ ｔＦ込アドレス
ａＷ、パターン選択データｄｐ、及びカラー・データａ
ＣをビデオＲＡＭ１０８に書き込むここでビデオＲＡＭ
書込アドレスａＷは、前述の如く、−ａのアドレスであ
り、例えば、水平方向に２００ｆｉｌのブロックを用い
るとすると、１し、１ａｏｏを０１ａＯＺを１９９．ａ
ｌｏを２ｏＯ，ａｌｚを２９９の如くにアドレスを付す
ことになる。そしてマルチプレクサ＆タイミンク発生回
路１０７で発生ずる水平方向読出しアドレスａＲｈ及び
、ＣＲＴコントローラ１０６から込られてくる垂直方向
続出しアドレスａＲｖを用いて、ビデオＲＡ Ｒｕ２Ｏ
３の指定された場所からパターンジェネレータ１０９の
アドレスを読み出し、パターンジェネレータ１０９に記
憶されている特定のパターンの１ブロツクを読み出す。 ここで水平方向続出しアドレスａＲｈは例えば前述した
如く、画面Ａ、Ｂ。 Ｃの同じ位置、例えは第１図のＰａ、Ｐｂ、Ｐｃの位Ｉ
イの画素データが同時に読み出さなけれはならないので
、下達するごとく連続的とはならない。 以上の様にしてブロックの指定があった後にＣＲＴコン
トローラからのラスタアドレス信号ａｒによってラスタ
ごとの画像信号が読出される。パターンデータの松出し
と同時にビデオＲＡＭ１０８の指定された場所からその
パターンブロックのカラーをｔｏ’ｖみ出し、これらの
データを分配回路１１０で８つ１７）ＣＲＴ表示装置り
に分へして次段のラッチ１１１ ａ 〜ｃ、Ｐ ／Ｓ変
換１１’２ａ〜ｃに送る。 ラッテ１１１ａ〜１１１ｃはパラレルのカラーデータｄ
ｃを保持し、またＰ ／ Ｓ変換器１１２ａ〜１１２ｃ
はパターンジェネレータ１０９がら送られてくるパター
ンデータｄｐをパラレルからシリーズに変換して、上記
ラッチに保持されたカラーデータに同ル＋ｊさせて（同
一アドレスのパターンデータｄｐとカラーデータｄｃと
を同時ｌこ）次段のビデオコントローラ１２８ａ、１２
８ｂ。 １２３ｃに出力する。 第２画像処理部■は比較的速い速度で動き、かつ２つ以
上のパターンが■なりあって表示される物体、映像の表
示を制御する回路、すなわち、前記第２図に於て、説明
した動作を処理する回路であって、パターンブロックセ
レクタ１１４．パターンジェネレータ１１５．カラージ
ェネレータ１１７が前記メモリに１２ａに相当し、又ラ
スタ丸部４１２０が前記メモリＭ２ｂに相当する。 パターンセレクトアドレス発生回路１１３はＣＰＵ１０
１から送られてくるパターンセレクトアドレスＡＰｓｓ
垂直方向初期アドレスＡｐｖｏ及び該パターンセレクト
アドレス発生回路１１３で発生する水平方向パターンア
ドレスＡｐｈをパターンブロックセレクタ１１４に入力
し、パターンジェネレータ１１５．カラージェネレータ
１１７の１ブロツクを指定するアドレス（Ａｂ）を読み
出す。 尚、パターンジェネレータ１１５にはパターンデータが
、カラージェネレータｉ１７にはカラーデータが記憶さ
れている。パターンブロックセレクタ１１４から送られ
てくるパターンブロック読出しアドレスＡｌ）及びパタ
ーンセレクトアドレス発生回路１１Ｂから送られてくる
ラスタアドレスＡｐによって、パターンジェネレータ１
１５がら１２０ツク内の１ラスク（８ドツト）のデータ
がＰ／Ｓ岐倹器１１６に送られ、カラーデータもラッチ
１１８にロードされる。すなゎぢ第２図（Ｃ＊））ｌｃ
？’ｏ 。 １ｏＸｌ・・・のそれぞれ８コ丁っのパターンデータＩ
Ｊｐがｐ７ｓｇｌ＞器１１６に又、カラーデータＬＪｃ
がラスタ１１８に、ロードされる。Ｐ ／ Ｓ 吸ｐ器
１１６のパターンデータＤｐはパラレルからシリーズに
変換されそのデータＤｐ及び、ラッチ１１８のカラーデ
ータＤｏはドツトごとにラスタＲＡ Ｍ１２０に格納さ
れる（第２図（ｄ））。ラスクＲＡＭアドレス＆Ｒ／Ｗ
タイミング発生回路１１９にはＣＰＵ１ｏ１から送られ
てくる水平方向初期アドレスＡｈｏ （あるパターンが
、中央の両面ＢのＰ′ｂ点付近に表示されると仮定する
と、そのパターン表示する水平方向の基準アドレス）が
へカされており、またＰ ／ Ｓ変換器１１６がら送ら
れてくるパターンデータＤｐ及びラッチ１１８からのカ
ラーデータＤｃに同期して水平方向アドレスＡｈを発生
する。このアドレスＡｈｏ及びＡ ｈ ニ従って、ラス
タＲＡＭ１２０の水平位置にドツトデータ（パターン及
びカラーデータ）を正しく１″込む。 ラスタＲＡＭ １２０がらのドツトデータの読み出しは
ラスクＲＡＭアドレス＆Ｒ／Ｗタイミング発生回路１１
９で水平方向アドレスＡｈを発生し、該アドレスの特定
ラスタの１ドツトごとのデータを読み出している（第２
図（ｅ））。該回路１１９には後述する様に８進カウン
タがあり、これによって同期的に８１１！ｉ１面に画素
データを分配器１２１を介して分配する様になっている
。 ラッチ１２２ａ〜１２２Ｃは分配器から送られて（るド
ツトごとのデータを一時保持し、そのデータをビデオコ
ントローラ１２８ａ、１２８’ｏ＋１２３０に送る。 ビデオコントローラ１２８ａ、１２３ｂ、１２８ｃは上
記２つの方法で入力されてくる画（象４１号によって作
られる画像が重なり合う場合に、その優先順位を決定し
たり、カラー信号をＲ，Ｇ、Ｇ信号へ変換する等の作業
を行ない、水平開Ｊｕ１４Ｍ号、垂直向期伯号、更に上
記Ｊ Ｇ、ｌ（ハリ−をＣＲ１表示装置１ａ、１ｂ、１
ｃに送る。尚第８因中、１２４と１２５はこの回路をゲ
ーム機に適用した場合の出力表示部と、ハンドル２．ク
ラッチ８゜アクセル４２等を備えた入力部である。 第４図は上記第ｌ処理部ｌを更に詳しく示したものであ
り、以下ビデオｉｔＡＭ１０８への画素データの書き込
み、読み出しについて説明する。 ビデオＲＡＭ Ｉ Ｑ ８は８画面に必要なパターンを
発生させるのに必要な各側をもっており、表示ブランキ
ング時間にＣＰＵ１ｏ１より送られてくるビデオＲＡ
Ｍ書込アドレスａＷにより１画面（１柿類の画面）づつ
パターン選択データ、及びカラーデータを順次連続アド
レスで書き込む。 マルチプレクサ１０７−７は以下の切換動作を行なう。 すなわちビデオＲＡＭＩＱ３のアドレスにデータを招き
込む際にはＣＰＴＩＪＩＯＩより送られてくる書込みア
ドレスデータａＷを、また読み出し時には水平方向アド
レスカウンタ１０７−２から後述の加算回路１０７−４
を介して得られる水平方間読出しアドレスａＲｈ及びＣ
ＲＴコントローラ１０６より送られてくる垂直方向読出
しアドレスａＲｖをビデオＲＡＭ１０８に入力する切換
を行なっている。尚上記ビデオＩζＡＭ１０８の書き込
み時に水平方向アドレスカウンタ１０７−２（７）初期
値ａＲｈｏをも同時に書き込んでおく。 ビデオＲＡＭＩＱ３からｉＩ！′ｉｌ像データを読み出
す場合、垂直走査ごとの、ブランキング中にビデオＲＡ
ＭＩＱ８から前記初期値ａＲｈ Ｏを読み出し、ランチ
１０７−１に保持せしめ、表示か始まる前に水平方向ア
ドレスカウンタ１０７−２にその初期値ａＲｈｏをロー
ドし、ラスタの定食が始まるとその初期値からカウント
を開始する様にする。このカウンタ１０７−２の値を加
算回路１０７−４を介して得られる値、すなわち水平方
向続出アドレスａＲｈと、Ｃｌ２−Ｔコントローラ１０
６より送られてくる垂直方向読出しアドレスａＲｖとで
ビデオＲＡＭ１０８の画素ブロックのアドレスを指定す
る。この場合、前述の如く８つの画面の同じ位置に相当
するＲＡＭ １０８内の８つの画素ブロックのアドレス
をほぼ同時に指定する必要があり、その方法について以
下に説明する。 ビデオＲＡｌｉ１０８にはＡＢＣの３画面分のパターン
の一連のアドレス及びカラーデータの画集ブロックが収
納されているわけであるか、今、そのアドレスか例えば
１０ビットで表示されているとし、その中の上位２ビツ
トが画面の切代わりを決定するアドレスであるとする。 すなわちその上位２ビツトが００の場合は画面Ａを、０
１の場合は画面Ｂを、１０の場合は画ｉｆ＋１ｃのアド
レスを示すといった如くである。そして水平方向アドレ
スが１ブロック時間１゛ｏ、すなわぢ１画面に１ブロッ
ク１ラスタ分の画素（８ｉｉ！４１．ｌを表示するに要
する時間を８分割した時間に上記上位２ビツトを前記３
つの状態に更新して、１フロック時間′ｒＯに各画面に
表示すべきｌＩ！Ｉｌ素ブロックを読み出すわけである
。 第５図を参考にして更に具体的に説明すると下位カウン
タ１０７−８にはｌｔｉ！ＩＩ素表示時間に相当するク
ロックＣ１か入力され、その２倍Ｃ２０，４倍Ｃ２１，
８倍Ｃ２２の周期の３ビツトの出力かなされている。 該カウンタ１０７−８が入力の８個のクロックＣＩをカ
ウントする（時刻ｔｏ）と、上記８ビツトの出力Ｃ２０
，Ｃ２１，Ｃ２２が入力されているアンドゲート１０７
”５からフロック信号ｓｂが、水平方向アドレスカウン
タ１０７−２に入力される。カウンタ１０７−２からは
ブロック信号ｓｂのカウント数か出力されるのであるか
らその出力が各画素ブロックに伺される水平方向の連続
アドレスとなる。 又該下位カウンタ１０７−８の出力８ビツトの中」−位
２ヒツトは１ブロック時間′Ｉ゛０内に前述の００→０
１→１０のビットを形成しているので、これを加算回路
１０７−４に入力し、水平方向アドレスカウンタ１０７
−２の上位２ビツトに加算する。かくして、部所回路１
０７−４から各ｉｉ！１１面の同じ位置に相当する８つ
のアドレスを１ブロック時間に得ることができる。その
値と、ＣＲＴコントローラ１０６より出力される垂直ア
ドレスとによって指定されたビデオＲＡＭＩＱ８の特定
位置に収納されているパターンジェネレータ１０９のパ
ターンアドレスａｐとカラーデータｄｃか読み出される
。そして該アドレス及びＣＲ１コントローラ１０６から
送られてくるラスタ・アドレスａｒに従ってパターンジ
ェネレータ１０９から読み出されたパターンデータｄｐ
はラッチ１１〇−２ａ、１１０−２ｂ、１１０−２ｃに
又該アドレスに従ってビデオＲＡＭＩＱ３からＭｌシみ
出されたカラーデータｄＣは下記ラッチ１１０−１ａ。 １１０−１ｂ、１１０−１ｃに以下の如くにラッチされ
る。 すなわち各ラッチは、前記下位カウンタ１０７−８の上
位２ビツトを解読したデコーダ１０７−６の出力である
ｉｉ！ＩＩ向選択信号ＳＡＩ ＳＢｒ ＳＯで制御され
ており、上記の様にしてパターンジェネレータ１０９か
ら出力されたパターンデータｄｐと、ビデオＲＡＭ１０
８から出力されたカラーデータｄｃを各画面に対応する
ラッチに振り分けてロードするわけである。 第６図は第２画像処理部Ｂを更に詳しく表わしたもので
ある。まず、パターンジェネレータ１１５にはパターン
を構成するための多数の要素（例えは、第２図（′ｂ）
ｘｏ、Ｘｌに示す如くの）が、８×８コの画素ブロック
を単位として収納されており、特定のパターン（例えば
Ａという文字）はそのフロックをいくつか組合せること
によって得ることができる。その組合せは該ジェネレー
タ１１５のアドレスによって行ない得る様にパターンブ
ロックセレクタ１１４には該画素ブロックのアドレスが
収納されている。そしてパターンセレクトアドレスラッ
チｔｔａ−ｉ内の特定のパターンセレクトアドレスがＣ
ＰＬＪＩＯＩによって指定されると特定のパターンを構
成するパターンブロックセレクタ１１４の複数のアドレ
スが指定され、第２図（ａｌの如くのパターンか形成さ
れることになる。 更に詳しくは、まずパターンセレクトアドレスラッチ１
１Ｂ−１に表示しようとするパターン（例えばＡという
文字のアドレス）のパターンセレクトアドレスＡｐｓを
ＣＩ）ＵＩＯＩより入力し、又、表示パターンを読み出
す前にＣＰＵｌ０Ｉより水平垂直アドレス発生回路１１
Ｂ−２にパターンブロックセレクタ１１４の組直方向初
期アドレスＡｐｖＯを入力し、ておく。 次にこの値を基準にしてパターンセレクトアドレスラッ
チ１１ Ｂ−１にラッチされているパターンセレクトア
ドレスＡｐｓ、アドレス発生回路ｌｌ５−２で発生ずる
水平及び垂偵方向アドレスＡｐｈ。 ＡｐＶでパターンフロックセレクタ１１４からパターン
ブロックアドレスＡｂを発生させる。更にこの様にして
決定されたパターンについてのパターンジェネレータ１
１５の１つのブロックの中の特定のラスタのパターンデ
ータＤｐとカラージェネレータ１１７からのラスタごと
のカラーデータｌ）ｃがアドレス発生回路１１Ｂ−！−
２で発生するラスタアドレスＡｒ（ここでラスタアドレ
スＡｒは、水平方向アドレスＡｐｓの下位３ビツト）に
従って読み出される（第２図（Ｃ））。この読出し操作
を１つのパターン全体のデータを読出し終るまでラスタ
ごとに紋返えし、パターンデータｌＪｐはＰ／Ｓ変換器
１１６に、またカラーデータＤｃはラッチ１１８にロー
ドされる。 ここでテンポラリメモリ１１８−８を用いて、各ラスタ
のデータＤｐ、Ｄｃの続出しタイミングを図り、また垂
直方向の拡大Ｍｌ？、ｉ小を行なっているが、この発明
の主旨とは直接関係ないので絆しい説明は１略する。１
１６はパターンデータをパラレルからシリーズに変換し
、ドツト単位のデータをラッチ１１９−１ ・１１９＝
２を介して下記のラスタＲＡｂｓ１２ｏ−２−１２０−
ｓａｃ出力する。ここで水平方向の拡大縮小を行なうた
めに同じドツトの重複読出しあるいは間引読出しが行な
われるが、この発明の主旨とは直接関連ないので詳しい
ｆｓ、”ＪＪは省略する。 奇数、偶数ドツトの切換を制御するドツト切換制御回路
１１９−８は水平方向アドレスカウンタ１１９−４．１
１９−５の最下位ビット（ＬＳＢ）を入力してそのアド
レスＡｈが奇数アドレスか１す１数アドレスかを判定し
て前記ラッチ１１９−１゜１１９−２’ｃ制御し、その
制御に１１ってラッチ１１９−１ｉま偶数ドツト（アド
レス）のデータを、又ラッチ１１９−２は奇数ドツト（
アドレス）のデータを、それぞれラッチする。 ラスタＲＡＭ１２０−２，１２０−８はラスタ単位の画
像データを収納するメモリであり偶数ラスタＲＡＭ１２
０−２のデータを画面に呼出している時は有数ラスタＲ
ＡＭ１２０ Ｂにデータをト、き込み、また逆に奇数
ラスタＲＡＭ ｌ ２０− Ｂのデータを画面に呼出し
ている時は、偶牧ラスタにデータを書き込む様になって
いる。 更に該偶数ラスタＲＡＭ１２０−２は、偶数ドツトＲＡ
Ｍ１２０−２ａと奇数ドツトＲＡ Ｍ １２０−２ｂと
よりなり、該奇数ラスタＩＬＡＭ １２０−８も偶数ド
ツトＲＡＭ１２０−８ａと奇数ドツトＲＡＭ１２０−８
ｂとより構成されておりＲ／Ｗ制御回路１２０−１から
入力される偶数ドツト信号Ｓａ、奇数ドツト信号Ｓｂ、
ラスタ信号Ｓｒによって引き込み、読み出しの制御が行
なわれる。 水平方向アドレスカウンタ１１９−４，１１９−５は、
上記の様にラスタＲＡＭ１２０−２Ｔ１２０−８に入力
されるデータに水平方向のアドレスＡｈ（Ａｈａ、、Ａ
ｈｂ）を与えるものであって、水平方向アドレスカウン
タ１１９−４を例にとって更に説明すると、まず上記の
如くにして、ラスタラムに収納される特定のパターンが
画面ＡＢＣのとの位置ＩＣ表示されるべきかを決定する
水平方向初期アドレスＡｈｏがＣＰＵ ｌから入力され
る。この状態で奇数ラスタＲＡＭ１２０−８のデータを
画面に表示している時間に、ｆ１Ｂ数ラスクＲＡ Ｍｌ
、２０−２に藷き込まれるデータに、ドツトごとに水平
方向初期アドレスＡｈｏよりカウントアツプしながら水
平方向Ｐ４ ＆にアドレスＡｈａを与え、ラッチ１１９
−１，１１９−２からドツトごとのパターン及Ｏカラー
データＤｐ、Ｄｃにアドレスを与えてイＰ）数ラスタラ
ム１２０−２ａ、１２０−２ｂに収納するわりであり、
従って何も１１１き込まれなかった部分にはミ９価的に
透明のデータか与えられたことになる。この時２つのイ
１す、数ラスタＲＡＭＩ ２０−２ａ、１２０−２ｂに
入力されるパターンデータＪ）ｐには同じアドレスを与
える様になっており、従って１ドツト時間（すなわち１
ドツトのト１ム・−か表示される時間）に２つのＲＡ
Ｍに同時にｈき込みが出来て、招込みに東する肋間の短
（１［１を図ることができる。 更にラスタＲＡＭＩ ２０−２，１２０−８には上記の
如く全画面ＡＢＣの１ラスタ分のｆ＋！ｎ 素データが
偶数ドツトと奇数ドツトに振り分けられて、かつそれぞ
れのドツトに水平方向アドレスＡｂを付して第２図（ｄ
ｌの如くに収納されるわけであるが、ラッチ１１９−１
．１１９−２に収納されたパターンデータＤｐ及びカラ
ーデータＤＣはＣＰＵ１０１によって指示かあるとＲ／
ＷＩＩ、ｌＩ＆１１回路１２０−１がラッチ１１９−１
．１１９−２を１Ｆｊいて正しい水平アドレス位置に収
納される。 ラスク技ＡＭ１２０−２，１２０−８からの読み出しは
第２図（ｄＸｅ）に示す如く、１ドツト峙間に−タが呼
び出される。 従って偶数及び奇数の水平方向アドレスカウンタには第
７図に示す如くの８遍カウンタ２１を備え、第８図の如
く、１ドツト時ｍｌて０．０１，１０の２ビツトの出力
を該３進カウンタ２１から得る様にして画面の切り換え
を行なう。 尚、第７図に示した３進カウンタ２１の動作について、
若干の補足説明をする。まず、バイナリ−カウンタ２８
の出力の上位に３進カウンタの上位２ビツトを位置させ
る様にしておき、ラスタＲＡＭ１２０へのデータの督き
込み峙にはバイナリ−カウンタ２８にクロックＣ２を入
力し、ノイイナノーカウンタ２８が、一画面分の画素数
をカウントするごとに３進カウンタ２１の出力力≦、０
０→０１→１０に変化して画面の変更をする。次（こラ
スタＲＡＭ１２０からの読み出し特番こに！、８ａカウ
ンタ２１にクロックＣ２を入力し、１クロ゛ンクが入力
されるごとにその出力をＯＯ→０１→１０と変化させて
、１ドツト時間ｔｏに３つの画ｌｌ１１（７）同じ位ｊ
ｆ’ｉ Ｐ′ａ Ｐ′ｂＰｃの水平方向アトＬ／ スＡ
ｈＯをｊ） □ Ａｈｏ（−Ｐ’ａ ）、０１ Ａｈｏ
（＝Ｐ ｂ）、ｌ Ｑ ＡｈＯ（−Ｐ′ｃ）のＩＩＰ目
こ読み出す。更に、３進カウンタ２１は３クロツク（す
なわち１ドツト時間ｔｏ）ごとに桁上げパルスＰｆを７
マイナリカウンタ２３（こ出力して、１ｌｌｉ’−１次
に水平方向アドレスを史新し、００Ａｈｌ（＝Ｐ’ａ）
、ＱＩＡｈｌ（＝ｉ’ｂ）、ｌ Ｑ Ａｈｌ（＝Ｐ Ｃ
）、−・−−−−００Ａｈ２（＝Ｐａ）、０１ Ａｈ２
（＝Ｐ ｂ）、ｌ Ｑ Ａｈ２（−Ｉ’ｃ）の１中“↓
で、ラスタＲＡＭ１２０から画素データを読み出す。 ラスタＲＡＭ１２０−２ａ、１２０−２ｂ。 １２０−８ａ、１２０−８ｂ内では（１）数ド゛ントと
奇数ドツトに同じアドレスが与えられているのであるか
ら、上記の様に水平方向アドレスカウンタ１１９−４，
１１９−５から１つのアドレスか与えられると、偶数ド
ツトデータと奇数ドツトデータが同時に読み出されて、
（門数ドツトデータはマルチプレクサ１２１−６に、奇
数ドツトデータはマルチプレクサ１２１−７に送られる
。マルチプレクサ１２１−６は上述の様に入力される偶
数ドツトのデータについて１ラスタ時間ごとに偶数ラス
タ、奇数ラスタの切換えをラスタアドレスＡｒに従って
行なっておりまたマルチプレクサ１２１−７も奇数ドツ
トについて同様の働きをする。ラスタＲＡＭ１２０−２
，１２０−８から時分割的に読み出されたドツトデータ
は、画面Ａ、Ｂ、Ｃ）Ｓ択（ｉｔ 号Ｓ Ａ Ｓ Ｂ
Ｓ Ｃ！ ＋Ｃよッテラツチ１２１−８ａ。 ラッチ１２１−８ｂ、ラッチ１２１−（Ｃにラッチされ
両面Ａ、Ｂ、Ｃに表示されるべきデータに分配される。 マルチプレクサ１２１−１は偶数ラスタＲＡλ４水平方
向アドレスカウンタ１１９−４の３進カウンタ２１の上
記ｉｉ！ｌｉ面を決定する２ビツトの出力を−・方の入
力とし、他方を％ｊ数ラうスＲＡ Ｍ水平方向アドレス
カウンタ１１９−５の８進カウンタ２１の２ビツト出力
を入力し、これをラスクアドレスＡＩ＝の偶数と石Ｉ数
うスクことに切損え、史にテコーダ１２１−２はマルチ
プレクサ１２１−１の出力を入力し、画面選択イｉ号Ｓ
ＡＳ′ＢＳ′ｃを化ている。マルーＦ−７’レクサｌ
２１−８ａ、 ８ ｂ、 ８ ｃＬＬ１ドツトことに偶
数ドツト、奇数ドツトの切長えを行なってラッチ１２２
ａｌ １２２ｂ、１２２Ｃに画素データを入力している
。ラッチ１２２ ａ 。 １２２ｂ、１２２ｃは時間差のある入力データに対して
同ル］化を行ない、３１面ｌ〕のデータ）：１１ｈＪ
ｌ塙にビデオコントローラ（ａ）（ｂｌＨに入力する。 第９図はこの発明をゲーム様に適用した場合のＣＲ１表
示装面の配列状態を示すものである。同図（ａ）は単に
プレイヤーが座る位１ｉ１すなわち座席５の前面に平面
状に配列した場合を示すものであり、同図（ｂｌは各ｉ
Ｉ！１１面Ａ、Ｂ、Ｃとプレイヤーの間の距離を等しく
する緑に両側の画面Ａ、Ｃを中火の画面Ｂに対して、ハ
字状に開いた例を示す。同図（ａ）の場合は、プレイヤ
ーの位置から画面全体を見ると画サイドが非常に見にく
く、かつ平ｍＩ的な感じしかプレイヤーに与えないのに
対して、同図（１））の如くすると立体感に富んだ非常
に見やすい、従って、臨場感に富んだ画像を得る効果が
ある。 尚、第９図中、６はハーフミラ−であって、各両面の周
縁部を覆いかくすために使用する。 次にＣＲＴ表示装置の各画面の連続性をより良好にする
ためには各画面を多少オーバースキャングするのがよい
。例えはオーバースキャンしない場合の画面が第１０図
（ａ）の如くである場合にはオーバースキャンす′名こ
とによって、同図（ｂｌの如く連続性を確保することが
でき、ハーフミラ−６を用いなくても不自然な感じをプ
レイヤーに与えない。 以上は主として３つの画面に跨って１つの絵柄を表示す
る場合の説明であるが、この発明は複数のＣＲＴ表示装
置の画面にそれぞれ独立した画像であって、かつ、その
組み合せで、１つ才とまつた状況や概念を表現する柱な
場合にも当然に適用できる。 テレビゲームに例えれば、８つの画面の左の画■１に洋
上の空母から戦闘機が発進する状形を、右の画面には陸
上の基地から戦闘板が発進する状形を、中央の画面にそ
の両者の交戦の状形をそれぞれ独立した画像として表示
する様な場合である。 以上説明した様に、この発明は、それぞれ独自に駆動さ
れるＣＲＴ表示装置を用いてワイド１ｉｕｉ ｈを構成
しているので、市販のＣＲＴ表示装置をそのまま用いて
臨場感に富んだ画面を構成することができ、ゲーム機等
に用いることによってプレイヤーはよりダイナミックな
ゲームを楽しむごとができる効果を有する。 ４、図面の簡単な説明 第１図、第２図はこの発明の原理を示す概念図。 第３図はこの発明を実施する回路のブロック図、第４図
は、第１画像処理部の更に詳しいブロック図、第５図は
下位カウンタの出力を示すタイミングチャート、第６図
は第２画像処理の史に詳しいブロック図、第７図は８進
カウンタを７（イナリーカウンタの上位あるいは下位に
その接続を切挾えるための回路図、第８図は８進カウン
タの入出力のタイミングチャートを示し、第９図はこの
発明の画面の構成の１例を示したものであり、第１０図
は画面調整の例を示したものである。 図中、 ｌａ、ｌｂ、１０．、、ＣＲＴ表示装置、Ａ、Ｂ、Ｃ・
・・画面。 手続補正酊（自発） 昭和５９年１月７３日 特許庁長官 殿 １、事件の表示 昭和５８年特許願第００６４８６号 ２、発明の名称 複数の表示装置を用いた連続画面表示方法及び装置８、
補正をする者 事件との関係 出願人 住 所 大阪府八尾市大字弓削８３０番地名 称 辰
巳電子工業株式会社 代表者 辰 巳 扁 宏 別紙通シ明＃１書を補正し、図面を追加する。 ■、明細書５頁以下を補正した昭和５８年５月２０日付
自発手続補正瞥２６頁７行と８行との間に次記の記述を
挿入します。 「尚、以上では複数のＣＲＴ表示装置の画面が横に並べ
られる場合の説明であるが、本発明は、第１１図（ａ）
（ｂ）、第１２図に示す如くに複数のＯＲＴ表示装置が
縦に並べられる場合にも当然に適用できる。」 ２、上記手続補正書２７頁６行目に「・・・に示したも
のである。Ｊとあるのを「・・・示し、第１１図、第１
２図はそれぞれこの発明の画面構成の他の実施例を示す
ものである。」とする。 第１１図（ａ） 第１１図（ｂ）第１２
図
は、第１画像処理部の更に詳しいブロック図、第５図は
下位カウンタの出力を示すタイミングチャート、第６図
は第２画像処理の更に詳しいブロック図、第７図は８進
カウンタをバイナリ−カウンタの上位あるいは下位にそ
の接続を切換えるためのｌ略図、第８図は８進カウンタ
の入出力のタイミングチャートを示し、第９図はこの発
明の画面の構成の１例を示したものであり、第１０図は
画面Ｆ［の例を示したものである。 図中、 ｌａ、１ｂ、ＩＣ−＝ＣＲＴ表示装置、Ａ、Ｂ、Ｃ・・
画面。 （′０′ ゴコ］；フ オ９図 １ 牙１０図 （ａ） 手続補正書（自発） 昭和５８年ｆ月２θ日 特許庁 若 杉 相 夫 殿 １ 事件の表示 昭和５８ 年 特許 Ｉ第００６４８６号住 所
大阪府八尾市大字弓削８８０＠地氏 名（名称） 辰已
電子工業株式会社代表者 辰 巳 嘉 宏 ４、 代 理 人 〒５４０ ７、補正の対象 りｊ４１１１ｆａ−及び凶■ 補正の内容 には第１図（ａ）に示す如く８つの画面ＡＢＣに連続的
に表示される−」像データか、例えば水平方向、垂直方
向に８×８の画素ブロック単位に４＝Ｊされた一部のア
ドレス、すなわち、ａ−ｏｏ＝ａｏｚ、 ａＨ）〜ａＸ
Ｚ・・が連続したアドレスとなる様に収納されている。 次にこの様にメモリＭ１に収納された画像データの中か
ら各画面Ａ、Ｂ、Ｃの同じ位ｆｌｙｔＩ’ａ、Ｐｂ。 ＰＣに表示されるべき８つの画素ブロックに属する画素
データを読み出してラスクー１１「１次にそれぞれのＣ
ＲＴ表示装置に分配する。 すなわち、全画面Ａ、Ｂ、Ｃの同じ位ｆｔ Ｐ ａ ＊
ｐｂ、Ｐｃ近辺に対応するメモリＭ１の位％（ｍ ａ
。 ｍｂ、ｍＣに収納された面素ブロックのアドレスか第１
図（ｂ）に示す如＜ｎ−（ｒ＋ｋ）、ｎｏ（ｓ＋ｋ）、
ｎ−（ｔ＋ｋ）（ｋ：０、■、２−）とすると、ます、
第１図（ｃｌ （７，）如くにメモリＭｌのｎｏ（ｒ＋
ｏ）、ｎｏ（ｓ＋０）、Ｉｌや（ｔ＋０ ）のアドレス
が指定される。各ＣＩ（１’表示装置での表示はラスタ
ー順次であるかう次にこれら８つのブロックの最初のラ
スター１゜に属するｌＩ！ｌｌ素か同図（ｄｌに示す如
くに、パラレルに８コずつ、ｇｏ：ｎ（ｒ＋０）ｊ’０
：ｎ（８＋０）ｊ？ｏ：ｎ（１＋０ ）の順に読出され
、同図ｆｅ）に示す如くにシリーズに変換されて各商量
に表示される。この手順をブロックごとに繰り返すわけ
であり、従って次にＫが１つ進められたブロックｎ・（
ｒ＋１）、ｎ・（ｓ＋１ ）、ｎ、（ｔ−１−１）が指
定され、ｆｏ：ｎ（ｒ＋１）Ａｏ：ｎ・（８＋１）ＪＯ
：ｎｏ（ｔ＋１）の画素が画面ＡＢＣで表示される。１
ラスタ分の主走査が終ると次に１１のラスタについて上
記さ同様の走査が行なわれ、更にｎ行のブロックについ
ての表示か終るとｎ＋１行のブロックについて同様のこ
とか縁り返される。 ここで各ＣＲＴ表示装置の走査速度とメモリＭｌからの
８ブロツクずつの読み出しとの同期をとるためには、各
画面Ａ、Ｂ、Ｃで１ブロックｌラスタ分の画素を表示す
る時間にメモリＭ１から８つのブロックの１ラスタ分の
画素データを読み出すことが必要となる。 ところで上述の方法はメモリＭ１から呼出される画素デ
ータが８ビツトのパラレルになっているため、それをシ
リアルな信号に変換する必要があり、読み出してから表
示までに比較的長い時間を要する。従って、静止画像や
動きの遅い画像の処理には逸しているが、動きが早い画
像の処理にはこの方法は過さない。また動きの早い画像
は画面の一部に表わされることが多いため、この様に全
画面についての画素を記憶させる方法はメモリ客側の増
大につながり不利である。そこで動きの早い画像につい
ては第２図に示す如くに呼出し表示をする。 まず、メモリＭ２ａには特定画像のパターンのみが収納
されている。このパターンは前述した如くの例えば８Ｘ
８コの画素ブロックの集合で構成されており、パターン
の読み出しはこの画素ブロック単位に行なわれる。 今、中央の画面Ｂのｐｂの位置に特定のパターンＱを表
示するために第２図（ｔ）ｌの如くメモリＭ２ａの中の
該パターンｑを構成する特定のアドレスのフロックＸｏ
、Ｘｌが指定されたとすると、該ブロックから、第２図
（０）の如くラスタ順次にｌ ｏ ” ｏ ｔｌｏＸｌ
のそれぞれ８画素のパラレルデータ１４、そのデータを
シリアルに変長して同図（（１１の如く各１ｕｌｌ 素
にアドレスＡｌ−１を付して１本のラスク分ずつライン
メモリＭ２ｂにへカする。このとき、画面ＡとＣ及び１
ｆ１１面ＢのブロックＸｏ、Ｘ１に対応しない位１こつ
ぃては特定の画像を表示する必要がないので、透明のデ
ータが与えられて実際には何も川込まなけれは透明のデ
ータが与えられたと等価となる同じアドレスＡｈを付し
てラインメモリＭ２ｂに収納される。 更にこの様にラインメモリＭ２ｂに収納された画素デー
タを各画面の最初の画素がらｌＩ！ｌｌ素順次に読み出
して、各画面に分配して表示するわけである。 ’ｆ（Ｓ ８ ｒｙ、ＩはＢつのＣＲＴ表示装置を用い
てこの発明を実施する回路の概略をブロック図として示
したものである。 ＣＰＵ１０１は、プログラムシヶーンスを角口次発生ず
るＰＩ（ＯＭＩＱ２、及び処理に必要なデータを収納し
ているＲＡＭ １６ Ｂを用いて、複数のＣＲＴで構成
されるワイドスクリーンへの画像の表示の制御を行なう
。 ＣＲＴコントローラ１０６はこの回路全体のタイミング
をＣＰ［Ｊｌ ０１の指令に従って、制御するものであ
る。 次に第１画像処理回路■は静止画像あるいは移動速度が
比較的遅い画像を処理する部分であり、ビデオＲＡＭ１
０８とパターンジェネレータ１０９が第１図のメモリＭ
１に相当する。この場合パターンデータに関しては１４
１図で示した如くに、例えば水平垂直方向の８×８の画
素ブロックを単位としてすべての処理が行なわれる。 マルチプレクサ＆タイミング発生回路１０７はＣＰＵ１
ｇ１がら送られてくるビデオＲＡ Ｍ ｔＦ込アドレス
ａＷ、パターン選択データｄｐ、及びカラー・データａ
ＣをビデオＲＡＭ１０８に書き込むここでビデオＲＡＭ
書込アドレスａＷは、前述の如く、−ａのアドレスであ
り、例えば、水平方向に２００ｆｉｌのブロックを用い
るとすると、１し、１ａｏｏを０１ａＯＺを１９９．ａ
ｌｏを２ｏＯ，ａｌｚを２９９の如くにアドレスを付す
ことになる。そしてマルチプレクサ＆タイミンク発生回
路１０７で発生ずる水平方向読出しアドレスａＲｈ及び
、ＣＲＴコントローラ１０６から込られてくる垂直方向
続出しアドレスａＲｖを用いて、ビデオＲＡ Ｒｕ２Ｏ
３の指定された場所からパターンジェネレータ１０９の
アドレスを読み出し、パターンジェネレータ１０９に記
憶されている特定のパターンの１ブロツクを読み出す。 ここで水平方向続出しアドレスａＲｈは例えば前述した
如く、画面Ａ、Ｂ。 Ｃの同じ位置、例えは第１図のＰａ、Ｐｂ、Ｐｃの位Ｉ
イの画素データが同時に読み出さなけれはならないので
、下達するごとく連続的とはならない。 以上の様にしてブロックの指定があった後にＣＲＴコン
トローラからのラスタアドレス信号ａｒによってラスタ
ごとの画像信号が読出される。パターンデータの松出し
と同時にビデオＲＡＭ１０８の指定された場所からその
パターンブロックのカラーをｔｏ’ｖみ出し、これらの
データを分配回路１１０で８つ１７）ＣＲＴ表示装置り
に分へして次段のラッチ１１１ ａ 〜ｃ、Ｐ ／Ｓ変
換１１’２ａ〜ｃに送る。 ラッテ１１１ａ〜１１１ｃはパラレルのカラーデータｄ
ｃを保持し、またＰ ／ Ｓ変換器１１２ａ〜１１２ｃ
はパターンジェネレータ１０９がら送られてくるパター
ンデータｄｐをパラレルからシリーズに変換して、上記
ラッチに保持されたカラーデータに同ル＋ｊさせて（同
一アドレスのパターンデータｄｐとカラーデータｄｃと
を同時ｌこ）次段のビデオコントローラ１２８ａ、１２
８ｂ。 １２３ｃに出力する。 第２画像処理部■は比較的速い速度で動き、かつ２つ以
上のパターンが■なりあって表示される物体、映像の表
示を制御する回路、すなわち、前記第２図に於て、説明
した動作を処理する回路であって、パターンブロックセ
レクタ１１４．パターンジェネレータ１１５．カラージ
ェネレータ１１７が前記メモリに１２ａに相当し、又ラ
スタ丸部４１２０が前記メモリＭ２ｂに相当する。 パターンセレクトアドレス発生回路１１３はＣＰＵ１０
１から送られてくるパターンセレクトアドレスＡＰｓｓ
垂直方向初期アドレスＡｐｖｏ及び該パターンセレクト
アドレス発生回路１１３で発生する水平方向パターンア
ドレスＡｐｈをパターンブロックセレクタ１１４に入力
し、パターンジェネレータ１１５．カラージェネレータ
１１７の１ブロツクを指定するアドレス（Ａｂ）を読み
出す。 尚、パターンジェネレータ１１５にはパターンデータが
、カラージェネレータｉ１７にはカラーデータが記憶さ
れている。パターンブロックセレクタ１１４から送られ
てくるパターンブロック読出しアドレスＡｌ）及びパタ
ーンセレクトアドレス発生回路１１Ｂから送られてくる
ラスタアドレスＡｐによって、パターンジェネレータ１
１５がら１２０ツク内の１ラスク（８ドツト）のデータ
がＰ／Ｓ岐倹器１１６に送られ、カラーデータもラッチ
１１８にロードされる。すなゎぢ第２図（Ｃ＊））ｌｃ
？’ｏ 。 １ｏＸｌ・・・のそれぞれ８コ丁っのパターンデータＩ
Ｊｐがｐ７ｓｇｌ＞器１１６に又、カラーデータＬＪｃ
がラスタ１１８に、ロードされる。Ｐ ／ Ｓ 吸ｐ器
１１６のパターンデータＤｐはパラレルからシリーズに
変換されそのデータＤｐ及び、ラッチ１１８のカラーデ
ータＤｏはドツトごとにラスタＲＡ Ｍ１２０に格納さ
れる（第２図（ｄ））。ラスクＲＡＭアドレス＆Ｒ／Ｗ
タイミング発生回路１１９にはＣＰＵ１ｏ１から送られ
てくる水平方向初期アドレスＡｈｏ （あるパターンが
、中央の両面ＢのＰ′ｂ点付近に表示されると仮定する
と、そのパターン表示する水平方向の基準アドレス）が
へカされており、またＰ ／ Ｓ変換器１１６がら送ら
れてくるパターンデータＤｐ及びラッチ１１８からのカ
ラーデータＤｃに同期して水平方向アドレスＡｈを発生
する。このアドレスＡｈｏ及びＡ ｈ ニ従って、ラス
タＲＡＭ１２０の水平位置にドツトデータ（パターン及
びカラーデータ）を正しく１″込む。 ラスタＲＡＭ １２０がらのドツトデータの読み出しは
ラスクＲＡＭアドレス＆Ｒ／Ｗタイミング発生回路１１
９で水平方向アドレスＡｈを発生し、該アドレスの特定
ラスタの１ドツトごとのデータを読み出している（第２
図（ｅ））。該回路１１９には後述する様に８進カウン
タがあり、これによって同期的に８１１！ｉ１面に画素
データを分配器１２１を介して分配する様になっている
。 ラッチ１２２ａ〜１２２Ｃは分配器から送られて（るド
ツトごとのデータを一時保持し、そのデータをビデオコ
ントローラ１２８ａ、１２８’ｏ＋１２３０に送る。 ビデオコントローラ１２８ａ、１２３ｂ、１２８ｃは上
記２つの方法で入力されてくる画（象４１号によって作
られる画像が重なり合う場合に、その優先順位を決定し
たり、カラー信号をＲ，Ｇ、Ｇ信号へ変換する等の作業
を行ない、水平開Ｊｕ１４Ｍ号、垂直向期伯号、更に上
記Ｊ Ｇ、ｌ（ハリ−をＣＲ１表示装置１ａ、１ｂ、１
ｃに送る。尚第８因中、１２４と１２５はこの回路をゲ
ーム機に適用した場合の出力表示部と、ハンドル２．ク
ラッチ８゜アクセル４２等を備えた入力部である。 第４図は上記第ｌ処理部ｌを更に詳しく示したものであ
り、以下ビデオｉｔＡＭ１０８への画素データの書き込
み、読み出しについて説明する。 ビデオＲＡＭ Ｉ Ｑ ８は８画面に必要なパターンを
発生させるのに必要な各側をもっており、表示ブランキ
ング時間にＣＰＵ１ｏ１より送られてくるビデオＲＡ
Ｍ書込アドレスａＷにより１画面（１柿類の画面）づつ
パターン選択データ、及びカラーデータを順次連続アド
レスで書き込む。 マルチプレクサ１０７−７は以下の切換動作を行なう。 すなわちビデオＲＡＭＩＱ３のアドレスにデータを招き
込む際にはＣＰＴＩＪＩＯＩより送られてくる書込みア
ドレスデータａＷを、また読み出し時には水平方向アド
レスカウンタ１０７−２から後述の加算回路１０７−４
を介して得られる水平方間読出しアドレスａＲｈ及びＣ
ＲＴコントローラ１０６より送られてくる垂直方向読出
しアドレスａＲｖをビデオＲＡＭ１０８に入力する切換
を行なっている。尚上記ビデオＩζＡＭ１０８の書き込
み時に水平方向アドレスカウンタ１０７−２（７）初期
値ａＲｈｏをも同時に書き込んでおく。 ビデオＲＡＭＩＱ３からｉＩ！′ｉｌ像データを読み出
す場合、垂直走査ごとの、ブランキング中にビデオＲＡ
ＭＩＱ８から前記初期値ａＲｈ Ｏを読み出し、ランチ
１０７−１に保持せしめ、表示か始まる前に水平方向ア
ドレスカウンタ１０７−２にその初期値ａＲｈｏをロー
ドし、ラスタの定食が始まるとその初期値からカウント
を開始する様にする。このカウンタ１０７−２の値を加
算回路１０７−４を介して得られる値、すなわち水平方
向続出アドレスａＲｈと、Ｃｌ２−Ｔコントローラ１０
６より送られてくる垂直方向読出しアドレスａＲｖとで
ビデオＲＡＭ１０８の画素ブロックのアドレスを指定す
る。この場合、前述の如く８つの画面の同じ位置に相当
するＲＡＭ １０８内の８つの画素ブロックのアドレス
をほぼ同時に指定する必要があり、その方法について以
下に説明する。 ビデオＲＡｌｉ１０８にはＡＢＣの３画面分のパターン
の一連のアドレス及びカラーデータの画集ブロックが収
納されているわけであるか、今、そのアドレスか例えば
１０ビットで表示されているとし、その中の上位２ビツ
トが画面の切代わりを決定するアドレスであるとする。 すなわちその上位２ビツトが００の場合は画面Ａを、０
１の場合は画面Ｂを、１０の場合は画ｉｆ＋１ｃのアド
レスを示すといった如くである。そして水平方向アドレ
スが１ブロック時間１゛ｏ、すなわぢ１画面に１ブロッ
ク１ラスタ分の画素（８ｉｉ！４１．ｌを表示するに要
する時間を８分割した時間に上記上位２ビツトを前記３
つの状態に更新して、１フロック時間′ｒＯに各画面に
表示すべきｌＩ！Ｉｌ素ブロックを読み出すわけである
。 第５図を参考にして更に具体的に説明すると下位カウン
タ１０７−８にはｌｔｉ！ＩＩ素表示時間に相当するク
ロックＣ１か入力され、その２倍Ｃ２０，４倍Ｃ２１，
８倍Ｃ２２の周期の３ビツトの出力かなされている。 該カウンタ１０７−８が入力の８個のクロックＣＩをカ
ウントする（時刻ｔｏ）と、上記８ビツトの出力Ｃ２０
，Ｃ２１，Ｃ２２が入力されているアンドゲート１０７
”５からフロック信号ｓｂが、水平方向アドレスカウン
タ１０７−２に入力される。カウンタ１０７−２からは
ブロック信号ｓｂのカウント数か出力されるのであるか
らその出力が各画素ブロックに伺される水平方向の連続
アドレスとなる。 又該下位カウンタ１０７−８の出力８ビツトの中」−位
２ヒツトは１ブロック時間′Ｉ゛０内に前述の００→０
１→１０のビットを形成しているので、これを加算回路
１０７−４に入力し、水平方向アドレスカウンタ１０７
−２の上位２ビツトに加算する。かくして、部所回路１
０７−４から各ｉｉ！１１面の同じ位置に相当する８つ
のアドレスを１ブロック時間に得ることができる。その
値と、ＣＲＴコントローラ１０６より出力される垂直ア
ドレスとによって指定されたビデオＲＡＭＩＱ８の特定
位置に収納されているパターンジェネレータ１０９のパ
ターンアドレスａｐとカラーデータｄｃか読み出される
。そして該アドレス及びＣＲ１コントローラ１０６から
送られてくるラスタ・アドレスａｒに従ってパターンジ
ェネレータ１０９から読み出されたパターンデータｄｐ
はラッチ１１〇−２ａ、１１０−２ｂ、１１０−２ｃに
又該アドレスに従ってビデオＲＡＭＩＱ３からＭｌシみ
出されたカラーデータｄＣは下記ラッチ１１０−１ａ。 １１０−１ｂ、１１０−１ｃに以下の如くにラッチされ
る。 すなわち各ラッチは、前記下位カウンタ１０７−８の上
位２ビツトを解読したデコーダ１０７−６の出力である
ｉｉ！ＩＩ向選択信号ＳＡＩ ＳＢｒ ＳＯで制御され
ており、上記の様にしてパターンジェネレータ１０９か
ら出力されたパターンデータｄｐと、ビデオＲＡＭ１０
８から出力されたカラーデータｄｃを各画面に対応する
ラッチに振り分けてロードするわけである。 第６図は第２画像処理部Ｂを更に詳しく表わしたもので
ある。まず、パターンジェネレータ１１５にはパターン
を構成するための多数の要素（例えは、第２図（′ｂ）
ｘｏ、Ｘｌに示す如くの）が、８×８コの画素ブロック
を単位として収納されており、特定のパターン（例えば
Ａという文字）はそのフロックをいくつか組合せること
によって得ることができる。その組合せは該ジェネレー
タ１１５のアドレスによって行ない得る様にパターンブ
ロックセレクタ１１４には該画素ブロックのアドレスが
収納されている。そしてパターンセレクトアドレスラッ
チｔｔａ−ｉ内の特定のパターンセレクトアドレスがＣ
ＰＬＪＩＯＩによって指定されると特定のパターンを構
成するパターンブロックセレクタ１１４の複数のアドレ
スが指定され、第２図（ａｌの如くのパターンか形成さ
れることになる。 更に詳しくは、まずパターンセレクトアドレスラッチ１
１Ｂ−１に表示しようとするパターン（例えばＡという
文字のアドレス）のパターンセレクトアドレスＡｐｓを
ＣＩ）ＵＩＯＩより入力し、又、表示パターンを読み出
す前にＣＰＵｌ０Ｉより水平垂直アドレス発生回路１１
Ｂ−２にパターンブロックセレクタ１１４の組直方向初
期アドレスＡｐｖＯを入力し、ておく。 次にこの値を基準にしてパターンセレクトアドレスラッ
チ１１ Ｂ−１にラッチされているパターンセレクトア
ドレスＡｐｓ、アドレス発生回路ｌｌ５−２で発生ずる
水平及び垂偵方向アドレスＡｐｈ。 ＡｐＶでパターンフロックセレクタ１１４からパターン
ブロックアドレスＡｂを発生させる。更にこの様にして
決定されたパターンについてのパターンジェネレータ１
１５の１つのブロックの中の特定のラスタのパターンデ
ータＤｐとカラージェネレータ１１７からのラスタごと
のカラーデータｌ）ｃがアドレス発生回路１１Ｂ−！−
２で発生するラスタアドレスＡｒ（ここでラスタアドレ
スＡｒは、水平方向アドレスＡｐｓの下位３ビツト）に
従って読み出される（第２図（Ｃ））。この読出し操作
を１つのパターン全体のデータを読出し終るまでラスタ
ごとに紋返えし、パターンデータｌＪｐはＰ／Ｓ変換器
１１６に、またカラーデータＤｃはラッチ１１８にロー
ドされる。 ここでテンポラリメモリ１１８−８を用いて、各ラスタ
のデータＤｐ、Ｄｃの続出しタイミングを図り、また垂
直方向の拡大Ｍｌ？、ｉ小を行なっているが、この発明
の主旨とは直接関係ないので絆しい説明は１略する。１
１６はパターンデータをパラレルからシリーズに変換し
、ドツト単位のデータをラッチ１１９−１ ・１１９＝
２を介して下記のラスタＲＡｂｓ１２ｏ−２−１２０−
ｓａｃ出力する。ここで水平方向の拡大縮小を行なうた
めに同じドツトの重複読出しあるいは間引読出しが行な
われるが、この発明の主旨とは直接関連ないので詳しい
ｆｓ、”ＪＪは省略する。 奇数、偶数ドツトの切換を制御するドツト切換制御回路
１１９−８は水平方向アドレスカウンタ１１９−４．１
１９−５の最下位ビット（ＬＳＢ）を入力してそのアド
レスＡｈが奇数アドレスか１す１数アドレスかを判定し
て前記ラッチ１１９−１゜１１９−２’ｃ制御し、その
制御に１１ってラッチ１１９−１ｉま偶数ドツト（アド
レス）のデータを、又ラッチ１１９−２は奇数ドツト（
アドレス）のデータを、それぞれラッチする。 ラスタＲＡＭ１２０−２，１２０−８はラスタ単位の画
像データを収納するメモリであり偶数ラスタＲＡＭ１２
０−２のデータを画面に呼出している時は有数ラスタＲ
ＡＭ１２０ Ｂにデータをト、き込み、また逆に奇数
ラスタＲＡＭ ｌ ２０− Ｂのデータを画面に呼出し
ている時は、偶牧ラスタにデータを書き込む様になって
いる。 更に該偶数ラスタＲＡＭ１２０−２は、偶数ドツトＲＡ
Ｍ１２０−２ａと奇数ドツトＲＡ Ｍ １２０−２ｂと
よりなり、該奇数ラスタＩＬＡＭ １２０−８も偶数ド
ツトＲＡＭ１２０−８ａと奇数ドツトＲＡＭ１２０−８
ｂとより構成されておりＲ／Ｗ制御回路１２０−１から
入力される偶数ドツト信号Ｓａ、奇数ドツト信号Ｓｂ、
ラスタ信号Ｓｒによって引き込み、読み出しの制御が行
なわれる。 水平方向アドレスカウンタ１１９−４，１１９−５は、
上記の様にラスタＲＡＭ１２０−２Ｔ１２０−８に入力
されるデータに水平方向のアドレスＡｈ（Ａｈａ、、Ａ
ｈｂ）を与えるものであって、水平方向アドレスカウン
タ１１９−４を例にとって更に説明すると、まず上記の
如くにして、ラスタラムに収納される特定のパターンが
画面ＡＢＣのとの位置ＩＣ表示されるべきかを決定する
水平方向初期アドレスＡｈｏがＣＰＵ ｌから入力され
る。この状態で奇数ラスタＲＡＭ１２０−８のデータを
画面に表示している時間に、ｆ１Ｂ数ラスクＲＡ Ｍｌ
、２０−２に藷き込まれるデータに、ドツトごとに水平
方向初期アドレスＡｈｏよりカウントアツプしながら水
平方向Ｐ４ ＆にアドレスＡｈａを与え、ラッチ１１９
−１，１１９−２からドツトごとのパターン及Ｏカラー
データＤｐ、Ｄｃにアドレスを与えてイＰ）数ラスタラ
ム１２０−２ａ、１２０−２ｂに収納するわりであり、
従って何も１１１き込まれなかった部分にはミ９価的に
透明のデータか与えられたことになる。この時２つのイ
１す、数ラスタＲＡＭＩ ２０−２ａ、１２０−２ｂに
入力されるパターンデータＪ）ｐには同じアドレスを与
える様になっており、従って１ドツト時間（すなわち１
ドツトのト１ム・−か表示される時間）に２つのＲＡ
Ｍに同時にｈき込みが出来て、招込みに東する肋間の短
（１［１を図ることができる。 更にラスタＲＡＭＩ ２０−２，１２０−８には上記の
如く全画面ＡＢＣの１ラスタ分のｆ＋！ｎ 素データが
偶数ドツトと奇数ドツトに振り分けられて、かつそれぞ
れのドツトに水平方向アドレスＡｂを付して第２図（ｄ
ｌの如くに収納されるわけであるが、ラッチ１１９−１
．１１９−２に収納されたパターンデータＤｐ及びカラ
ーデータＤＣはＣＰＵ１０１によって指示かあるとＲ／
ＷＩＩ、ｌＩ＆１１回路１２０−１がラッチ１１９−１
．１１９−２を１Ｆｊいて正しい水平アドレス位置に収
納される。 ラスク技ＡＭ１２０−２，１２０−８からの読み出しは
第２図（ｄＸｅ）に示す如く、１ドツト峙間に−タが呼
び出される。 従って偶数及び奇数の水平方向アドレスカウンタには第
７図に示す如くの８遍カウンタ２１を備え、第８図の如
く、１ドツト時ｍｌて０．０１，１０の２ビツトの出力
を該３進カウンタ２１から得る様にして画面の切り換え
を行なう。 尚、第７図に示した３進カウンタ２１の動作について、
若干の補足説明をする。まず、バイナリ−カウンタ２８
の出力の上位に３進カウンタの上位２ビツトを位置させ
る様にしておき、ラスタＲＡＭ１２０へのデータの督き
込み峙にはバイナリ−カウンタ２８にクロックＣ２を入
力し、ノイイナノーカウンタ２８が、一画面分の画素数
をカウントするごとに３進カウンタ２１の出力力≦、０
０→０１→１０に変化して画面の変更をする。次（こラ
スタＲＡＭ１２０からの読み出し特番こに！、８ａカウ
ンタ２１にクロックＣ２を入力し、１クロ゛ンクが入力
されるごとにその出力をＯＯ→０１→１０と変化させて
、１ドツト時間ｔｏに３つの画ｌｌ１１（７）同じ位ｊ
ｆ’ｉ Ｐ′ａ Ｐ′ｂＰｃの水平方向アトＬ／ スＡ
ｈＯをｊ） □ Ａｈｏ（−Ｐ’ａ ）、０１ Ａｈｏ
（＝Ｐ ｂ）、ｌ Ｑ ＡｈＯ（−Ｐ′ｃ）のＩＩＰ目
こ読み出す。更に、３進カウンタ２１は３クロツク（す
なわち１ドツト時間ｔｏ）ごとに桁上げパルスＰｆを７
マイナリカウンタ２３（こ出力して、１ｌｌｉ’−１次
に水平方向アドレスを史新し、００Ａｈｌ（＝Ｐ’ａ）
、ＱＩＡｈｌ（＝ｉ’ｂ）、ｌ Ｑ Ａｈｌ（＝Ｐ Ｃ
）、−・−−−−００Ａｈ２（＝Ｐａ）、０１ Ａｈ２
（＝Ｐ ｂ）、ｌ Ｑ Ａｈ２（−Ｉ’ｃ）の１中“↓
で、ラスタＲＡＭ１２０から画素データを読み出す。 ラスタＲＡＭ１２０−２ａ、１２０−２ｂ。 １２０−８ａ、１２０−８ｂ内では（１）数ド゛ントと
奇数ドツトに同じアドレスが与えられているのであるか
ら、上記の様に水平方向アドレスカウンタ１１９−４，
１１９−５から１つのアドレスか与えられると、偶数ド
ツトデータと奇数ドツトデータが同時に読み出されて、
（門数ドツトデータはマルチプレクサ１２１−６に、奇
数ドツトデータはマルチプレクサ１２１−７に送られる
。マルチプレクサ１２１−６は上述の様に入力される偶
数ドツトのデータについて１ラスタ時間ごとに偶数ラス
タ、奇数ラスタの切換えをラスタアドレスＡｒに従って
行なっておりまたマルチプレクサ１２１−７も奇数ドツ
トについて同様の働きをする。ラスタＲＡＭ１２０−２
，１２０−８から時分割的に読み出されたドツトデータ
は、画面Ａ、Ｂ、Ｃ）Ｓ択（ｉｔ 号Ｓ Ａ Ｓ Ｂ
Ｓ Ｃ！ ＋Ｃよッテラツチ１２１−８ａ。 ラッチ１２１−８ｂ、ラッチ１２１−（Ｃにラッチされ
両面Ａ、Ｂ、Ｃに表示されるべきデータに分配される。 マルチプレクサ１２１−１は偶数ラスタＲＡλ４水平方
向アドレスカウンタ１１９−４の３進カウンタ２１の上
記ｉｉ！ｌｉ面を決定する２ビツトの出力を−・方の入
力とし、他方を％ｊ数ラうスＲＡ Ｍ水平方向アドレス
カウンタ１１９−５の８進カウンタ２１の２ビツト出力
を入力し、これをラスクアドレスＡＩ＝の偶数と石Ｉ数
うスクことに切損え、史にテコーダ１２１−２はマルチ
プレクサ１２１−１の出力を入力し、画面選択イｉ号Ｓ
ＡＳ′ＢＳ′ｃを化ている。マルーＦ−７’レクサｌ
２１−８ａ、 ８ ｂ、 ８ ｃＬＬ１ドツトことに偶
数ドツト、奇数ドツトの切長えを行なってラッチ１２２
ａｌ １２２ｂ、１２２Ｃに画素データを入力している
。ラッチ１２２ ａ 。 １２２ｂ、１２２ｃは時間差のある入力データに対して
同ル］化を行ない、３１面ｌ〕のデータ）：１１ｈＪ
ｌ塙にビデオコントローラ（ａ）（ｂｌＨに入力する。 第９図はこの発明をゲーム様に適用した場合のＣＲ１表
示装面の配列状態を示すものである。同図（ａ）は単に
プレイヤーが座る位１ｉ１すなわち座席５の前面に平面
状に配列した場合を示すものであり、同図（ｂｌは各ｉ
Ｉ！１１面Ａ、Ｂ、Ｃとプレイヤーの間の距離を等しく
する緑に両側の画面Ａ、Ｃを中火の画面Ｂに対して、ハ
字状に開いた例を示す。同図（ａ）の場合は、プレイヤ
ーの位置から画面全体を見ると画サイドが非常に見にく
く、かつ平ｍＩ的な感じしかプレイヤーに与えないのに
対して、同図（１））の如くすると立体感に富んだ非常
に見やすい、従って、臨場感に富んだ画像を得る効果が
ある。 尚、第９図中、６はハーフミラ−であって、各両面の周
縁部を覆いかくすために使用する。 次にＣＲＴ表示装置の各画面の連続性をより良好にする
ためには各画面を多少オーバースキャングするのがよい
。例えはオーバースキャンしない場合の画面が第１０図
（ａ）の如くである場合にはオーバースキャンす′名こ
とによって、同図（ｂｌの如く連続性を確保することが
でき、ハーフミラ−６を用いなくても不自然な感じをプ
レイヤーに与えない。 以上は主として３つの画面に跨って１つの絵柄を表示す
る場合の説明であるが、この発明は複数のＣＲＴ表示装
置の画面にそれぞれ独立した画像であって、かつ、その
組み合せで、１つ才とまつた状況や概念を表現する柱な
場合にも当然に適用できる。 テレビゲームに例えれば、８つの画面の左の画■１に洋
上の空母から戦闘機が発進する状形を、右の画面には陸
上の基地から戦闘板が発進する状形を、中央の画面にそ
の両者の交戦の状形をそれぞれ独立した画像として表示
する様な場合である。 以上説明した様に、この発明は、それぞれ独自に駆動さ
れるＣＲＴ表示装置を用いてワイド１ｉｕｉ ｈを構成
しているので、市販のＣＲＴ表示装置をそのまま用いて
臨場感に富んだ画面を構成することができ、ゲーム機等
に用いることによってプレイヤーはよりダイナミックな
ゲームを楽しむごとができる効果を有する。 ４、図面の簡単な説明 第１図、第２図はこの発明の原理を示す概念図。 第３図はこの発明を実施する回路のブロック図、第４図
は、第１画像処理部の更に詳しいブロック図、第５図は
下位カウンタの出力を示すタイミングチャート、第６図
は第２画像処理の史に詳しいブロック図、第７図は８進
カウンタを７（イナリーカウンタの上位あるいは下位に
その接続を切挾えるための回路図、第８図は８進カウン
タの入出力のタイミングチャートを示し、第９図はこの
発明の画面の構成の１例を示したものであり、第１０図
は画面調整の例を示したものである。 図中、 ｌａ、ｌｂ、１０．、、ＣＲＴ表示装置、Ａ、Ｂ、Ｃ・
・・画面。 手続補正酊（自発） 昭和５９年１月７３日 特許庁長官 殿 １、事件の表示 昭和５８年特許願第００６４８６号 ２、発明の名称 複数の表示装置を用いた連続画面表示方法及び装置８、
補正をする者 事件との関係 出願人 住 所 大阪府八尾市大字弓削８３０番地名 称 辰
巳電子工業株式会社 代表者 辰 巳 扁 宏 別紙通シ明＃１書を補正し、図面を追加する。 ■、明細書５頁以下を補正した昭和５８年５月２０日付
自発手続補正瞥２６頁７行と８行との間に次記の記述を
挿入します。 「尚、以上では複数のＣＲＴ表示装置の画面が横に並べ
られる場合の説明であるが、本発明は、第１１図（ａ）
（ｂ）、第１２図に示す如くに複数のＯＲＴ表示装置が
縦に並べられる場合にも当然に適用できる。」 ２、上記手続補正書２７頁６行目に「・・・に示したも
のである。Ｊとあるのを「・・・示し、第１１図、第１
２図はそれぞれこの発明の画面構成の他の実施例を示す
ものである。」とする。 第１１図（ａ） 第１１図（ｂ）第１２
図
Claims (1)
- 【特許請求の範囲】 ０）複数のＣＲＴ表示装置をそれぞれ独自に駆動し、メ
モリに収納された連続画面の画素データーを各表示装置
に同期的に呼出すことによって、上記複数のＣＲＴ表示
装置に連続画面を表示することを特徴とする複数の表示
装置を用いた連続画面表示方法。 （２）画像データを画素ブロック単位にアドレスを付し
てメモリーに収納しておき、複数の表示装置の同一位置
に表示されるべき画素ブロックを上記メモリーから課出
し、ラスター順次に各表示装置に分配する特許請求の範
囲第１項に記載の複数の表示装置を用いた連続画面表示
方法。 （３）画素ブロック単位にアドレスを付して第１のメモ
リーに収納された画像データを複数の画面の同一位置に
表示されるべき画素単位にかつラスター順次に並べ替え
て第２のメモリーに収納した役名表示装置に分配する特
許請求の範囲第１項に記載の複数の表示装置を用いた連
続画面表示方法。 １４）偶数ラスタに属する画素データを収納する偶数ラ
スタメモリと奇数ラスタに属する両系データを収納する
奇数ラスタメモリとを備えた第２のメモリを用い、該奇
数、偶数の２つのメモリに対しての吉き込み、銑み出し
を交互に行う特許請求の範囲第３項に記載のイ夏数の表
示装ｆｉＷを用いた連続画面表示方法。 （５）［山数ドツトの画素データを収納する偶数ドツト
メモリと１５〕数ドツトの画素データを収納するｔｒｉ
ｋ＆ドツトメモリを備えた上記偶数、及び、奇数のラ
スタメモリを用い偶数トントメモリと６１数ドツトメモ
リに同時に書き込みん８み出しするｑ？ｆ、ｉ’ＦΔ；
ｊ求の範囲第４項に記載の侵数の表示装置を用いた連続
画面表が方法。 （６）複数の表示装置を、その両面が平凹又は多角面を
形成する様に配設し、該複数の表示装置を同期的に駆動
させ、全体として１つの連続画面を表示する様に制御す
ることを特徴とする複数の表示装置を用いた連続画面表
示装置。 （７）３台のＣＲＴ表示装置を中央の１つに対して、両
側にハ字状に開いて配設した特許請求の範囲第６項に記
載の連続画面表示装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006486A JPS59135496A (ja) | 1983-01-17 | 1983-01-17 | 複数の表示装置を用いた連続画面表示装置 |
| GB08313626A GB2123656B (en) | 1982-06-09 | 1983-05-17 | A method and an apparatus for displaying a unified picture on crt screens of multiple displaying devices |
| US06/495,663 US4760388A (en) | 1982-06-09 | 1983-05-18 | Method and an apparatus for displaying a unified picture on CRT screens of multiple displaying devices |
| AU15398/83A AU554743B2 (en) | 1982-06-09 | 1983-06-06 | Controlling multiple cathode ray tubes |
| FR838309466A FR2528604B1 (fr) | 1982-06-09 | 1983-06-08 | Procede et appareil pour afficher une image coordonnee sur les ecrans de plusieurs dispositifs d'affichage |
| DE19833320689 DE3320689A1 (de) | 1982-06-09 | 1983-06-08 | Verfahren und vorrichtung zur anzeige eines einheitlichen bildes auf bildschirmen einer mehrfachanzeigevorrichtung |
| CA000429910A CA1232093A (en) | 1982-06-09 | 1983-06-08 | Method and an apparatus for displaying a unified picture on crt screens of multiple displaying devices |
| NL8302054A NL8302054A (nl) | 1982-06-09 | 1983-06-09 | Werkwijze voor het weergeven van een uit een geheel bestaand beeld op kathodestraalbuisschermen van een aantal weergeefinrichtingen en een inrichting voor het toepassen van deze werkwijze. |
| AU62491/86A AU590328B2 (en) | 1982-06-09 | 1986-09-08 | An apparatus for displaying a composite picture on CRT screens of multiple devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006486A JPS59135496A (ja) | 1983-01-17 | 1983-01-17 | 複数の表示装置を用いた連続画面表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135496A true JPS59135496A (ja) | 1984-08-03 |
| JPH0454957B2 JPH0454957B2 (ja) | 1992-09-01 |
Family
ID=11639802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006486A Granted JPS59135496A (ja) | 1982-06-09 | 1983-01-17 | 複数の表示装置を用いた連続画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135496A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986005407A1 (en) * | 1985-03-11 | 1986-09-25 | Sigma Enterprises, Incorporated | Slot machine |
| WO1986006912A1 (en) * | 1985-05-08 | 1986-11-20 | Kabushikikaisha Ai Esu Esu | Method and apparatus for simultaneously displaying plurality of characters and graphic data on multi-screen display on terminal side in communications system |
| JPS62269989A (ja) * | 1986-02-13 | 1987-11-24 | 株式会社日立製作所 | 表示制御装置 |
| JPS6388975A (ja) * | 1986-10-01 | 1988-04-20 | Pioneer Electronic Corp | 映像処理回路 |
| JPS63100492A (ja) * | 1986-10-17 | 1988-05-02 | 株式会社 日立メデイコ | 画像ワ−クステ−シヨン |
Citations (5)
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| JPS5459835A (en) * | 1977-10-21 | 1979-05-14 | Hitachi Ltd | Display unit |
| JPS5581389A (en) * | 1978-12-15 | 1980-06-19 | Tokyo Shibaura Electric Co | Display controlling unit |
| JPS5616186A (en) * | 1979-07-17 | 1981-02-16 | Sanyo Electric Co | Data indication system |
-
1983
- 1983-01-17 JP JP58006486A patent/JPS59135496A/ja active Granted
Patent Citations (5)
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| JPS63100492A (ja) * | 1986-10-17 | 1988-05-02 | 株式会社 日立メデイコ | 画像ワ−クステ−シヨン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454957B2 (ja) | 1992-09-01 |
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