JPH0454957B2

JPH0454957B2 -

Info

Publication number: JPH0454957B2
Application number: JP58006486A
Authority: JP
Inventors: Yoshihiro Tatsumi; Masaaki Nagafune; Takao Shimizu
Original assignee: Tatsumi Denshi Kogyo KK
Current assignee: Tatsumi Denshi Kogyo KK
Priority date: 1983-01-17
Filing date: 1983-01-17
Publication date: 1992-09-01
Also published as: JPS59135496A

Description

【発明の詳細な説明】この発明は複数の表示装置を用いた連続画面の
表示方法に関し、特に上記複数の表示装置が相互
に同期性を保つて、それぞれ独自に駆動されてい
る場合の連続画面の表示方法に関するものであ
る。

従来、例えばテレビゲーム機に於ては、CRT
表示装置を１台だけ用い自動車ゲーム等に必要な
画面を表示していたのであるが、１台の表示装置
を用いるだけでは、単に運転の巧拙を競うには不
足はないけれどもプレイヤによりダイナミツク
で、臨場感に富んだ感覚を与えるのに不充分であ
つた。

そこで、特開昭55−81389号公報、特開昭56−
16186号公報に開示するような複数画面を用いて
１つの画像を表示する装置を用いることが試みら
れている。

上記各公報に記載の複数画面の表示装置では、
イメージキヤラクタの前段にリフレツシユメモリ
を備えて、該リフレツシユメモリに複数画面分の
画像データ収納しておいて、時分割的に該リフレ
ツシユメモリより所定の表示装置に表示されるべ
き画像データを読み出して、それぞれの表示装置
に分配するようにしている。

すなわち、上記構成では、１つのリフレツシユ
メモリに複数画面分の画像データを書き込んでお
き、その後、各表示装置に分配するという方法を
採つている。しかも、このときの書き込みは複数
の画像（ドツト）の集合体であるイメージキヤラ
クタ内の画素ブロツクにアドレスを付しておい
て、該アドレスを書き込むようにしている。すな
わち、ある画像あるいは文字を、その画像あるい
は文字の一部をなす画素ブロツクの集合体として
扱われるのであつて、画素（ドツト）単位で扱わ
れているのではない。従つて、全画面を構成する
のに画素単位で処理するよりは、少ない情報量を
処理すれば足りるので、リフレツシユメモリの容
量が少なくてすみ、また、処理時間も短くてよい
ことになる。

しかしながら、画面の内容が時間的に変化す
る、いわゆる動画像をこの方法で表示しようとす
ると、画像を上記画素ブロツク単位に扱つたので
はその像の動きは充分に表現できない。そこで、
動画像を表示しようとすると、画素（ドツト）単
位の処理が必要となるが、画素単位のリフレツシ
ユメモリを用いると、その容量が膨大になり、し
かも早い処理速度が要求されるところからコスト
面でのデメリツトが大きくなる。

更に、実開昭53−20515号公報に開示する構成
では、全画面分の画像データを収納したメモリか
ら、各表示装置のラスタごとの画像データを順次
読み出して、各表示装置に対応するリフレツシユ
メモリに分配するようにしている。

この公報に記載の従来例では、複数画面分の画
像データを作る迄の経過については、何等触れら
れていないうえ、上記のように複数画面分の画像
データを収納するメモリの上に、各画面に対応す
るメモリも持つ必要があり、製品価格を押し上げ
る欠点がある。

この発明は上記従来の事情に鑑みて提案された
ものであつて、動画像を迅速に、かつ、安価に処
理できる方法と装置を提供することを目的とする
ものである。

上記目的を達成するためにこの発明は以下の手
段を採用している。すなわち、図１に示すように
複数の表示装置をそれぞれ独自に駆動し、メモリ
に収納された連続画面の画素データを各表示装置
に同期的に呼出すことによつて、上記複数の表示
装置に連続画面を表示する複数の表示装置を用い
た連続画面表示装置において、画素ブロツク単位
にアドレスを付して第１のメモリーに収納された
特定の形状を表す画像データを、複数の表示装置
の所定の位置に表示されるべき画素単位にかつラ
スター順次に並べ替えて第２のメモリーに収納し
た後各表示装置に分配することによつて動画像を
表示するようにしたものである。

上記構成によると、図１に示すように、まず、
メモリM_2aには特定画像のパターンのみが収納さ
れている。このパターンは例えば８×８コの画素
ブロツクの集合で構成されており、パターンの読
み出しはこの画素ブロツク単位に行われる。尚、
このメモリM_2aには上記したように特定画像のパ
ターン（当然該パターンは多くの場合複数であ
る）のみが収納されているのであつて、複数画面
分の容量を持つているのではない。

今、中央の画面ＢのP′bの位置に特定のパター
ンＱを表示するために第１図ｂの如くメモリM_2a
の中の該パターンＱを構成する特定のアドレスの
ブロツクX₀，X₁が指定されたとすると、該ブロ
ツクから、第１図ｃの如くラスタ順次にl₀X₀，l₀
X₁のそれぞれ８画素のパラレルデータを得、そ
のデータをシリアルに変換して同図ｄの如く各画
素にアドレスAhを付して１本のラスタ分ずつラ
インメモリM_2bに入力する。このとき、画面Ａと
Ｃ及び画面ＢのブロツクX₀，X₁に対応しない位
置については何も表示する必要がないので、透明
のデータが与えられて、同じくアドレスAhを付
してラインメモリM_2bに収納される。

更に、このようにラインメモリM_2bに収納され
た画素データを各画面の最初の画素から画素順次
に読み出して、各画面に分配して表示するわけで
ある。

第２図は３つのCRT表示装置を用いてこの発
明を実施する回路の概略をブロツク図として示し
たものである。尚、第２図中、１２４と１２５は
この回路をゲーム機に適用した場合の出力表示部
と、ハンドル２、クラツチ３、アクセル４を備え
た入力部である。

CPU１０１はプログラムシーケンスを順次発
生するPROM１０２、及び処理に必要なデータ
を収納しているRAM１０３を用いて、複数の
CRTで構成されるワイドスクリーンへの画像の
表示の制御を行う。

CRTコントローラ１０６はこの回路全体のタ
イミングをCPU１０１の指令に従つて、制御す
るものである。

次に第１画像処理回路は静止画像あるいは移
動速度が比較的遅い画像を処理する部分である
が、この部分の構成は例えば、特開昭55−81389
号で公知であるで簡単に説明する。

この場合、例えば水平垂直方向８×８の画素ブ
ロツクを単位としてすべての処理が行われる。

マルチプレクサ＆タイミング発生回路１０７は
CPU１０１から送られてくるビデオRAM書込ア
ドレスaw、パターン選択データdp、及びカラ
ー・データdcをビデオRAM１０８に書き込むこ
こでビデオRAM書込アドレスawは、前述の如
く、一連のアドレスであり、例えば、水平方向に
200個のブロツクを用いるとすると、第１図ａ０
０を０、ａ０Ｚを199、ａ１０を200、ａ１Ｚを
299の如くにアドレスを付すことになる。そして
マルチプレクサ＆タイミング発生回路１０７で発
生する水平方向読出しアドレスaRh及び、CRT
コントローラ１０６から送られてくる垂直方向読
出しアドレスaRvを用いて、ビデオRAM１０８
の指定された場所からパターンジエネレータ１０
９のアドレスを読み出し、パターンジエネレータ
１０９に記憶されている特定のパターンの１ブロ
ツクを読み出す。ここで水平方向の読出しアドレ
スaRhは例えば前述した如く、画面Ａ，Ｂ，Ｃの
同じ位置、例えば第１図のPa，Pb，Pcの位置の
画素データが同時に読み出さなければならないの
で、下述するごとく連続的とはならない。以上の
様にしてブロツクの指定があつた後にCRTコン
トローラからのラスタアドレス信号arによつてラ
スタごとの画像信号が読出される。パターンデー
タの読出しと同時にビデオRAM１０８の指定さ
れた場所からそのパターンブロツクのカラーを読
み出し、これらのデータを分配回路１１０で３つ
のCRT表示装置に分配して次段のラツチ１１１
ａ〜cP／Ｓ変換１１２ａ〜ｃに送る。

ラツチ１１１ａ〜１１１ｃはパラレルのカラー
データdcを保持し、またＰ／Ｓ変換器１１２ａ
〜１１２ｃはパターンジエネレータ１０９から送
られてくるパターンデータdpをパラレルからシ
リーズに変換して、上記ラツチに保持されたカラ
ーデータに同期させて（同一アドレスのパターン
データdpとカラーデータdcとを同時に）次段の
ビデオコントローラ１２３ａ，１２３ｂ，１２３
ｃに出力する。

第２画像処理部は比較的速い速度で動き、か
つ２つ以上のパターンが重なりあつて表示される
物体、映像の表示を制御する回路、すなわち、前
記第１図に於いて、説明した動作を処理する回路
であつて、パターンブロツクセレクタ１１４、パ
ターンジエネレータ１１５、カラージエネレータ
１１７が前記メモリM2aに相当し、又ラスタ
RAM１２０が前記メモリM2bに相当する。

パターンセレクトアドレス発生回路１１３は
CPU１０１から送られてくるパターンセレクト
アドレスAps，垂直方向初期アドレスApvo及び、
該パターンセレクトアドレス発生回路１１３で発
生する水平方向パターンアドレスAphをパターン
ブロツクセレクタ１１４に入力し、パターンジエ
ネレータ１１５、カラージエネレータ１１７の１
ブロツクを指定するアドレス（Ab）を読み出す。
尚、パターンジエネレータ１１５にはパターンデ
ータが、カラージエネレータ１１７にはカラーデ
ータが記憶されている。パターンブロツクセレク
タ１１４から送られてくるパターンブロツク読出
しアドレスAb及びパターンセレクトアドレス発
生回路１１３から送られてくるラスタアドレス
Arによつて、パターンジエネレータ１１５から
１ブロツク内の１ラスタ（８ドツト）のデータが
Ｐ／Ｓ変換器１１６に送られ、カラーデータもラ
ツチ１１８にロードされる。すなわち、第１図ｃ
のl₀X₀，l₀X₁……のそれぞれ８コずつのパターン
データDpがＰ／Ｓ変換器１１６に又、カラーデ
ータDcがラツチ１１８にロードされる。Ｐ／Ｓ
変換器１１６のパターンデータDpはパラレルか
らシリーズに変換され、そのデータDp及びラツ
チ１１８のカラーデータDcはドツトごとにラス
タRAM１２０に格納される（第１図ｄ）。ラス
タRAMアドレス＆Ｒ／Ｗタイミング発生回路１
１９にはCPU１０１から送られてくる水平方向
初期アドレスAho（あるパターンが中央の画面Ｂ
のp′b点付近に表示されると仮定すると、そのパ
ターン表示する水平方向の基準アドレス）が入力
されており、またＰ／Ｓ変換器１１６から送られ
てくるパターンデータDp及びラツチ１１８から
のカラーデータDcに同期して水平方向アドレス
Ahを発生する。このアドレスAho及びAhに従つ
て、ラスタRAM１２０の水平位置にドツトデー
タ（パターン及びカラーデータ）を正しく書込
む。

ラスタRAM１２０からのドツトデータの読み
出しはラスタRAMアドレス＆Ｒ／Ｗタイミング
発生回路１１９で水平方向アドレスAhを発生し、
該アドレスの特定ラスタの１ドツトごとのデータ
を読み出している（第１図ｅ）。該回路１１９に
は後述する様に３進カウンタがあり、これによつ
て同期的に３画面に画素データを分配器１２１を
介して分配する様になつている。

ラツチ１１２ａ／１１２ｃは分配器から送られ
てくるドツトごとのデータを一時保持し、そのデ
ータをビデオコントローラ１２３ａ，１２３ｂ，
１２３ｃに送る。

ビデオコントローラ１２３ａ，１２３ｂ，１２
３ｃは上記２つの方法で入力されてくる画像信号
によつて作られる画像が重なり合う場合に、その
優先順位を決定したり、カラー信号Ｒ，Ｇ，Ｇ信
号へ変換する等の作業を行い、水平同期信号、垂
直同期信号、更に上記Ｒ，Ｇ，Ｇ信号をCRT表
示装置１ａ，１ｂ，１ｃに送る。尚、第３図中、
１２４と１２５はこの回路をゲーム機に適用した
場合の出力表示部と、ハンドル２、クラツチ３、
アクセル４等を備えた入力部である。

第３図は第２画像処理部を更に詳しく表した
ものである。まず、パターンジエネレータ１１５
にはパターンを構成するための多数の要素（例え
ば、第１図bX₀，X₁に示す如くの）が８×８コの
画素ブロツクを単位として収納されており、特定
のパターン（例えばＡという文字）はそのブロツ
クをいくつか組合わせることによつて得ることが
できる。その組合せは該ジエネレータ１１５のア
ドレスによつて行い得る様にパターンブロツクセ
レクタ１１４には、該画素ブロツクのアドレスが
収納されている。そしてパターンセレクトアドレ
スラツチ１１３−１内の特定のパターンセレクト
アドレスがCPU１０１によつて指定されると、
特定のパターンを構成するパターンブロツクセレ
クタ１１４の複数のアドレスが指定され、第１図
ａの如くのパターンが形成されることになる。

尚、上記パターンブロツクセレクタ１１４は特
定のパターン（一般的には複数）を収納している
ROMであつて、その容量はここに使用されてい
る複数画面分の容量を持つ必要はない。

更に詳しくは、まずパターンセレクトアドレス
ラツチ１１３−１に表示しようとするパターン
（例えばＡという文字のアドレス）のパターンセ
レクトアドレスApsをCPU１０１より入力し、
又、表示パターンを読み出す前にCPU１０１よ
り水平垂直アドレス発生回路１１３−２にパター
ンブロツクセレクタ１１４の垂直方向初期アドレ
スApvoを入力しておく。

次にこの値を基準にしてパターンセレクトアド
レスラツチ１１３−１にラツチされているパター
ンセレクトアドレスAps、アドレス発生回路１１
３−２で発生する水平及び垂直方向アドレス
Aph、Apvでパターンブロツクセレクタ１１４か
らパターンブロツクセレクタ１１４からパターン
ブロツクアドレスAbを発生させる。更にこの様
にして決定されたパターンについてのパターンジ
エネレータ１１５の１つのブロツクの中の特定の
ラスタのパターンデータDpとカラージエネレー
タ１１７からのラスタごとのカラーデータDcが
アドレス発生回路１１３−２で発生するラスタア
ドレスAr（ここでラスタアドレスArは水平方向
アドレスApsの下位３ビツト）に従つて読み出さ
れる（第１図ｃ）。この読出し操作を１つのパタ
ーン全体のデータを読出し終わるまでラスタごと
に繰返し、パターンデータDpはＰ／Ｓ変換器１
１６に、またカラーデータDcはラツチ１１８に
ロードされる。

ここでテンポラリメモリ１１３−３を用いて、
各ラスタのデータDp，Dcの読み出しタイミング
を図り、また垂直方向の拡大縮小を行つている
が、この発明の趣旨とは直接関係ないので詳しい
説明は省略する。１１６はパターンデータをパラ
レルからシリーズに変換し、ドツト単位のデータ
をラツチ１１９−１，１１９−２を介して下記の
ラスタRAM１２０−２，１２０−３に出力す
る。ここで、水平方向の拡大縮小を行うための同
じドツトの重複読出しあるいは間引読出しが行わ
れるが、この発明の趣旨とは直接関連ないので詳
しい説明は省略する。

奇数、偶数ドツトの切換を制御するドツト切換
制御回路１１９−３は水平方向アドレスカウンタ
１１９−４，１１９−５の最下位ビツト（LSB）
を入力して、そのアドレスAhが奇数アドレスか
偶数アドレスかを判定して前記ラツチ１１９−
１，１１９−２を制御し、その制御に従つてラツ
チ１１９−１は偶数ドツト（アドレス）のデータ
を、又ラツチ１１９−２は奇数ドツト（アドレ
ス）のデータをそれぞれラツチする。

ラスタRAM１２０−２，１２０−３はラスタ
単位の画像データを収納するメモリであり、偶数
ラスタ１２０−２のデータを画面に呼出している
時は、奇数ラスタRAM１２０−３にデータを書
き込み、また逆に奇数ラスタRAM１２０−３の
データを画面に呼出している時は、偶数ラスタに
データを書き込む様になつている。

更に該偶数ラスタRAM１２０−２は、偶数ド
ツトRAM１２０−２ａと奇数ドツトRAM１２
０−２ｂとよりなり、該奇数ラスタRAM１２０
−３も偶数ドツトRAM１２０−３ａと奇数ドツ
トRAM１２０−３ｂとより構成されており、
Ｒ／Ｗ制御回路１２０−１から入力される議鵜数
ドツト信号Sa、奇数ドツト信号Sb、ラスタ信号
Srによつて書き込み、読み出しの制御が行われ
る。

水平方向アドレスカウンタ１１９−４，１１９
−５は上記の様にラスタRAM１２０−２，１２
０−３に入力されるデータに水平方向のアドレス
Ah（Aha，Ahb）を与えるものであつて、水平方
向アドレスカウンタ１１９−４を例にとつて更に
説明すると、まず上記の如くにして、ラスタラム
に収納される特定のパターンが画面ABCのどの
位置に表示されるべきかを決定する水平方向初期
アドレスAh₀がCPU１から入力される。この状態
で奇数ラスタRAM１２０−３のデータを画面に
表示している時間に、偶数ラスタRAM１２０−
２に書き込まれるデータに、ドツトごとに水平方
向初期アドレスAh₀よりカウントアツプしながら
水平方向偶数アドレスAhaを与え、ラツチ１１９
−１，１１９−２からドツトごとのパターン及び
カラーデータDp，Dcにアドレスを与えて偶数ラ
スタラム１２０−２ａ，１２０−２ｂに収納する
わけであり、従つて何も書き込まれなかつた部分
には等価的に透明のデータが与えられたことにな
る。この時２つの偶数ラスタRAM１２０−２
ａ，１２０−２ｂに入力されるパターンデータ
Dpには同じアドレスを与える様になつており、
従つて１ドツト時間（すなわち１ドツトの画素が
表示される時間）に２つのRAMに同時に書き込
みが出来て、書き込みに要する時間の短縮を図る
ことができる。

更にラスタRAM１２０−２，１２０−３には
上記の如く全画面ABCの１ラスタ分の画素デー
タが偶数ドツトと奇数ドツトに振り分けられて、
かつそれぞれのドツトに水平方向アドレスAhを
付して第１図ｄの如くに収納されるわけである
が、ラツチ１１９−１，１１９−２に収納された
パターンデータDp及びカラーデータDcはCPU１
０１によつて指示あると、Ｒ／Ｗ制御回路１２０
−１がラツチ１１９−１，１１９−２を開いて正
しい水平アドレス位置に収納される。

ラスタRAM１２０−２，１２０−３からの読
み出しは第１図ｄ，ｅに示す如く、１ドツト時間
に３画面の同じ位置P′aP′bP′cに表示すべき画素
データが呼び出される。

従つて偶数及び奇数の水平方向アドレスカウン
タには第４図に示す如くの３進カウンタ２１を備
え、第５図の如く、１ドツト時間に00，01，10の
２ビツトの出力を該３進カウンタ２１から得る様
にして画面の切り換えを行う。

尚、第４図に示した３進カウンタ２１の動作に
ついて、若干の補足説明をする。まず、バイナリ
ーカウンタ２３の出力の上位に３進カウンタの上
位２ビツトを位置させる様にしておき、ラスタ
RAM１２０へのデータの書き込み時にはバイナ
リーカウンタ２３にクロツクC₂を入力し、バイ
ナリーカウンタ２３が一画面分の画素数をカウン
トするごとに３進カウンタ２１の出力が00→01→
10に変化して画面の変更をする。次にラスタ
RAM１２０からの読み出し時には、３進カウン
タ２１にクロツクC₂を入力し、１クロツクが入
力されるごとにその出力を00→01→10と変化させ
て、１ドツト時間toに３つの画面の同じ位置
P′aP′bP′cの水平方向アドレスAh₀を00Ah₀（＝
P′a），01Ah₀（＝P′b），10Ah₀（＝P′c）の順に読
み出す。更に、３進カウンタ２１は３クロツク
（すなわち１ドツト時間to）ごとに桁上げパルス
Pfをバイナリーカウンタ２３に出力して、順次
水平方向アドレスを更新し、00Ah₁（＝P′a），
01Ah₁（＝P′b），10Ah₁（＝P′c），……00Ah₂（＝
P′a），01Ah₂（＝P′b），10Ah₂（＝P′c）の順で、
ラスタRAM１２０から画素データを読み出す。

ラスタRAM１２０−２ａ，１２０−２ｂ，１
２０−３ａ，１２０−３ｂ内では偶数ドツトと奇
数ドツトに同じアドレスが与えられているのであ
るから、上記の様に水平方向アドレスカウンタ１
１９−４，１１９−５から１つのアドレスが与え
られると、偶数ドツトデータと奇数ドツトデータ
が同時に読み出されて、偶数ドツトデータはマル
チプレクサ１２１−６６に、奇数ドツトデータは
マルチプレクサ１２１−７に送られる。マルチプ
レクサ１２１−６は上述の様に入力される偶数ド
ツトのデータについて１ラスタ時間ごとに偶数ラ
スタ、奇数ラスタの切換えをラスタアドレスAr
に従つて行つており、またマルチプレクサ１２１
−７も奇数ドツトについて同様の働きをする。ラ
スタRAM１２０−２，１２０−３から時分割的
に読み出されたドツトデータは、画面Ａ，Ｂ，Ｃ
の選択信号S′_A，S′_B，S′_Cによつてラツチ１２１−
３ａ，ラツチ１２１−３ｂ，ラツチ１２１−３ｃ
にラツチされ、画面Ａ，Ｂ，Ｃに表示されるべき
データに分配される。

マルチプレクサ１２１−１は偶数ラスタRAM
水平アドレスカウンタ１１９−４の３進カウンタ
２１の上記画面を決定する２ビツトの出力を一方
の入力とし、他方を奇数ラスタRAM水平方向ア
ドレスカウンタ１１９−５の３進カウンタ２１の
２ビツト出力を入力し、これをラスタアドレス
Arの偶数と奇数ラスタごとに切換え、更にデコ
ーダ１２１−２はマルチプレクサ１２１−１の出
力を入力し、画面選択信号S′_A，S′_B，S′_Cを得てい
る。マルチプレクサ１２１−８ａ，8b，8cは１
ドツトごとに偶数ドツト、奇数ドツトの切換えを
行つてラツチ１２２ａ，１２２ｂ，１２２ｃに画
素データを入力している。ラツチ１２２ａ，１２
２ｂ，１２２ｃは時間差のある入力データに対し
て同期化を行い、３画面分のデータを同時にビデ
オコントローラａ，ｂ，ｃに入力する。

第６図はこの発明をゲーム機に適用した場合の
CRT表示装置の配列状態を示すものである。同
図ａは単にプレイヤーが座る位置、すなわち座席
５の前面に平面状に配列した場合を示すものであ
り、同図ｂは各画面Ａ，Ｂ，Ｃとプレイヤーの間
の距離を等しくする様に両側の画面Ａ，Ｃを中央
の画面Ｂに対して、ハ字状に開いた例を示す。同
図ａの場合は、プレイヤーの位置から画面全体を
見ると画面サイドが非常に見にくく、かつ平面的
な感じしかプレイヤーに与えないのに対して、同
図ｂの如くにすると立体感に富んだ非常に見やす
い、従つて臨場感に富んだ画像を得る効果があ
る。尚、第９図中、６はハーフミラーであつて、
各画面の周縁部を覆いかくすために使用する。

次にCRT表示装置の各画面の連続性をより良
好にするためには各画面を多少オーバースキンニ
ングするのがよい。例えば、オーバースキヤンし
ない場合の画面が第７図ａの如くである場合に
は、オーバースキヤンすることによつて同図ｂの
如く連続性を確保することができ、ハーフミラー
６を用いなくても不自然な感じをプレイヤーに与
えない。

以上は主として３つの画面に跨つて１つの絵柄
を表示する場合の説明であるが、この発明は複数
のCRT表示装置の画面にそれぞれ独立した画像
であつて、かつ、その組合せで１つまとまつた情
況や概念を表現する様な場合にも当然に適用でき
る。

テレビゲームに例えれば、３つの画面の左の画
面に洋上の空母から戦闘機が発進する状影を、右
の画面には陸上の基地から戦闘機が発進する状影
を、中央の画面にはその両者の交戦の状影をそれ
ぞれ独立した画像として表示する様な場合であ
る。

以上説明したようにこの発明は、複数の全画面
に対応する動画像の全画像データを一旦リフレツ
シユメモリ灯に収納しないで表示することができ
るので、大容量高速のメモリを必要とせず、コス
トメリツトが大きくなる。

【図面の簡単な説明】

第１図はこの発明の原理を示す概念図、第２図
はこの発明を実施例する回路のブロツク図、第３
図は第２画像処理の更に詳しいブロツク図、第４
図は３進カウンタをバイナリーカウンタの上位あ
るいは下位にその接続を切換えるための回路図、
第５図は３進カウンタの入出力のタイミングチヤ
ートを示し、第６図はこの発明の画面の構成の１
例を示したものであり、第７図は画面調整の例を
示したものである。図中、１ａ，１ｂ，１ｃ……CRT表示装置、
Ａ，Ｂ，Ｃ……画面。

Claims

【特許請求の範囲】１複数の表示装置をそれぞれ独自に駆動し、メ
モリに収納された連続画面の画素データを各表示
装置に同期的に呼出すことによつて、上記複数の
表示装置に連続画面を表示する複数の表示装置を
用いた連続画面表示装置において、画素ブロツク単位にアドレスを付して第１のメ
モリーに収納された特定の形状を表す画像データ
を、複数の表示装置の画面の所定の位置に表示さ
れるべき画素単位にかつラスター順次に並べ替え
て第２のメモリーに収納した後各表示装置に分配
することによつて動画像を表示することを特徴と
する複数の表示装置を用いた連続画面表示装置。２偶数ラスタに属する画素データを収納する偶
数ラスタメモリと奇数ラスタに属する画素データ
を収納する奇数ラスタメモリとを備えた第２のメ
モリを用い、該奇数、偶数の２つのメモリに対し
ての書き込み、読み出しを交互に行う特許請求の
範囲第１項に記載の複数の表示装置を用いた連続
画面表示装置。３偶数ドツトの画素データを収納する偶数ドツ
トメモリと奇数ドツトの画素データを収納する奇
数ドツトメモリを用い、偶数ドツトメモリと奇数
ドツトメモリに同時に書き込み読み出しする特許
請求の範囲第２項に記載の複数の表示装置を用い
た連続画面表示装置。