JPH04316089A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパラレル表示データをシ
リアルデータに変換して表示・出力する表示制御装置に
関するものである。

【０００２】

【従来の技術】図２２はビデオメモリに記憶された表示
データをシリアルに変換し、それを表示する表示制御装
置の従来例を説明するための図である。この図２２では
、表示装置８５がラスタ・スキャン方式のＣＲＴディス
プレイの場合で示している。

【０００３】ラスタ・スキャン方式による表示の場合は
、走査ビームをＣＲＴ画面の左から右へ走査しながら１
画素ずつ表示し、画面の右端に達した時に表示なしに左
端にビームを戻し、これを繰り返すことにより１ライン
ずつ上から下へと表示している。図２３は、このビーム
走査の様子を模式的に示した図である。図２３において
、実線は表示しながらのビーム走査を示し、点線は表示
しない状態でのビーム走査を示している。

【０００４】図２９は、図２２に示すタイミング・ジェ
ネレータ部８２で発生する同期信号のタイミング・チャ
ートである。図２３におけるビームの左右方向の走査の
タイミングは、水平同期信号（ＨＳＹＮＣ）を基準とし
ており、ビームの走査位置が画面の最下部に達したら、
表示なしで画面の最上部に走査を戻し、これを繰り返す
。この上下方向の走査のタイミングは、垂直同期信号（
ＶＳＹＮＣ）を基準としている。また、点線で表わす表
示しない状態では、ＢＬＡＮＫ信号がアクティブとなっ
ている。

【０００５】図２２において、ビデオＲＡＭ部８４に記
憶されているパラレル表示データが読み出されてバレル
・シフタ部８６に入力される。このバレル・シフタ部８
６でシフトされて出力されたパラレル表示データは、パ
ラレル・シリアル変換部８１によりシリアルデータに変
換された後、ビデオ信号発生部８３によりビデオ信号に
変換されて表示装置８５に表示される。タイミング・ジ
ェネレータ部８２は、ビデオＲＡＭ部８４のアドレス信
号、バレル・シフタ部８６のシフトクロック、パラレル
・シリアル変換部８１のクロック信号及び水平、垂直同
期信号等の各種タイミング信号を出力している。

【０００６】いま、ビデオＲＡＭ部８４より読み出され
た表示データの表示領域が、表示装置８５の表示領域よ
り大きい場合、ビデオＲＡＭ部８４のどの部分を表示す
るかを指定して表示装置８５に表示させることができる
。この場合、画像の上下方向に対しては、タイミング・
ジェネレータ部８２からビデオＲＡＭ部８４へ出力され
る読み出しアドレスを変更することで容易に対応できる
。また、ビデオＲＡＭ部８４における表示データが、１
つのアドレスに８画素ずつ格納されているとすると、画
面の左右方向に対しては、例えば８画素単位であれば、
上下方向と同様に、ビデオＲＡＭ部８４の読み出しアド
レスを変更することで容易に対応できる。

【０００７】しかし、ビデオＲＡＭ部８４に記憶されて
いる８画素の途中から表示を開始する場合、即ち、８画
素単位で表示アドレスを変更できない場合は、前述のよ
うに簡単に処理できなくなる。このような場合は、従来
は図２２に示すように、ビデオＲＡＭ部８４とパラレル
・シリアル変換部８１の間に、バレル・シフタ部８６を
追加して対応している。このバレル・シフタ部８６は、
このような８画素の途中からの表示開始がなければ必要
でない部分である。以下、このような８画素単位でない
場合の表示位置制御について説明する。

【０００８】なお、以下の説明において、表示位置の指
定を指定データ（ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩ
ＦＴ０）で行ない、（ＳＨＩＦＴ２，ＳＨＩＦＴ１，Ｓ
ＨＩＦＴ０）＝（０，０，０　）は、ビデオＲＡＭ部８
４に記憶される８画素の先頭から読み出して表示するこ
とをを意味し、（０，０，１）はビデオＲＡＭ部８４に
記憶されている８画素の２番目の画素からの表示を意味
し、（０，１，０　）は８画素の３番目の画素からの表
示、以下同様にして、（１，１，１　）は８画素の８番
目、つまりそのアドレスの最後の画素からの表示の８通
りの指定ができるものとする。

【０００９】図２４は、タイミング・ジェネレータ部８
２の回路構成を示すブロック図である。

【００１０】同図から明らかなように、クロック発生回
路２４０から出力されるパラレル・シリアル変換部８１
の基準となるクロック（ｃｌｏｃｋ）　を基に、３ビッ
トバイナリカウンタ２４２とＡＮＤ回路２４３により８
クロックに１回のパルスを発生し、ＬＯＡＤ信号として
、パラレル・シリアル変換部８１とバレル・シフタ部８
６へ出力する。

【００１１】図２５は、バレル・シフタ部８６の回路構
成を示すブロック図で、表示位置の指定データ（ＳＨＩ
ＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）により、ビデオ
ＲＡＭ部８４からの８画素の表示データをシフタ２５１
でシフトし、そのデータを前述のＬＯＡＤ信号でラッチ
回路２５２にラッチする。また、表示位置の指定データ
（ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）により
、シフタ２５１の出力データ（ｏｕｔ０〜７　）とラッ
チ回路２５２の出力データ（ＯＵＴ０〜７　）とを合成
して、パラレル・シリアル変換部８１のパラレル入力（
Ｄ０〜Ｄ７）　として出力する。

【００１２】図２７は表示位置の指定データ（ＳＨＩＦ
Ｔ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）に応じたシフタ２
５１におけるシフトの仕方を示す図である。

【００１３】図２８は表示位置の指定データ（ＳＨＩＦ
Ｔ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）によるシフタ２５
１とラッチ回路２５２の出力の合成の仕方を示す図であ
る。

【００１４】図２６はパラレル・シリアル変換部８１の
回路構成を示す回路図で、シリアル出力２２１がロウレ
ベルの場合には非表示であり、かつパラレル入力データ
２２２がロウレベルの時に非表示になることを仮定して
いる。

【００１５】このパラレル・シリアル変換部８１では、
図２４のタイミング・ジェネレータ部８２で作られた８
クロックに１回のパルス（ＬＯＡＤ）信号でバレル・シ
フタ部８６からのパラレル入力データ２２２をフリップ
フロップ２６０〜２６７にラッチし、クロック（ＣＯＣ
Ｋ）信号に同期して順次シリアル出力２２１として出力
している。但し、ＢＬＡＮＫ信号がハイレベルの時、即
ち、図２３の点線の部分に対応する非表示期間（ブラン
キング期間）では、シリアル出力２２１はロウレベルと
なり、表示装置８５が非表示状態となる。図３０〜図３
３は、これらの動作を説明するためのタイミングチャー
トである。

【００１６】図５はビデオＲＡＭ部８４における１行分
の表示データの内容を示す図である。

【００１７】いま表示位置の指定が、（ＳＨＩＦＴ２，
ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，０，０　）の時
は、アドレス（Ｓ＋０）番地の先頭の画素“ａ”から表
示を開始し、アドレス（Ｅ＋０）番地の最後の画素であ
る“Ｐ”までを１行として表示するものとする。指定デ
ータが（ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）
＝（０，０，１　）の時は（Ｓ＋０）番地の“ｂ”から
表示を開始し、（Ｅ＋１）番地の“Ｑ”までを１行とし
て表示する。これは前述の指定データが（０，０，０　
）の場合と比べて、１画素だけ右に移動された表示とな
る。同様に、指定データが（ＳＨＩＦＴ２，ＳＨＩＦＴ
１，ＳＨＩＦＴ０）＝（０，１，０　）の時は、（０，
０，０　）に比べ２画素右に移動した表示となり、アド
レス（Ｓ＋０）番地の“ｃ”から表示を開始し、（Ｅ＋
１）番地の“Ｒ”までを１行として表示する。また、（
ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）が（０，
１，１　）〜（１，１，１　）の時も同様である。

【００１８】図３０は、指定データが（ＳＨＩＦＴ２，
ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，０，０　）の時
、行の表示開始の部分のタイミングを示すタイミングチ
ャートである。

【００１９】ビデオＲＡＭ部８４からの表示データのア
ドレス（Ｓ＋０）番地の内容“ａｂｃｄｅｆｇｈ”は、
バレル・シフタ部８６のシフタ２５１でのシフトを要し
ない（図２７参照）ので、図３０で示す通り、シフタ２
５１出力は“ａｂｃｄｅｆｇｈ”となる。これにより、
最初のＬＯＡＤ信号３００で、このシフタ２５１の出力
の”ａｂｃｄｅｆｇｈ”はバレル・シフタ部８６内のラ
ッチ回路２５２にラッチされる。次に同様にして、ビデ
オＲＡＭ部８４からアドレス（Ｓ＋１）番地の内容“ｉ
ｊｋｌｍｎｏｐ”が出力され、シフタ２５１の出力は“
ｉｊｋｌｍｎｏｐ”となる。バレル・シフタ部８６は、
通常このシフタ２５１の出力“ｉｊｋｌｍｎｏｐ”とラ
ッチ回路２５２の出力“ａｂｃｄｅｆｇｈ”とを合成す
るが、（ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）
＝（０，０，０　）の時は、全てラッチ回路２５２の出
力データを採用する（図２５及び図２８参照）ので、図
３０で示す通り、パラレル・シリアル変換部８１のパラ
レル入力は“ａｂｃｄｅｆｇｈ”となる。

【００２０】従って、２番目のＬＯＡＤ信号３０１で、
このデータ“ａｂｃｄｅｆｇｈ”はパラレル・シリアル
変換部８１でフリップフロップ２６０〜２６７にラッチ
され、かつＢＬＡＮＫ信号がロウレベルとなるので、シ
リアル出力２２１からは“ａ”“ｂ”“ｃ”…“ｈ”の
順に出力されて表示される。同様に、３番目のＬＯＡＤ
信号３０２により“ｉｊｋｌｍｎｏｐ”がパラレル・シ
リアル変換部８１にラッチされ、シリアル出力２２１か
らは、“ｈ”の出力の後、“ｉ”“ｊ”“ｋ”…“ｐ”
の順に出力されて表示される。

【００２１】図３２は、指定データが（ＳＨＩＦＴ２，
ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，０，０　）での
行の表示の最後の部分のタイミングを示すタイミングチ
ャートで、図３０と同様に、ビデオＲＡＭ部８４からの
表示データは、シフトされることなくそのままパラレル
・シリアル変換部８１に送られ、“Ｉ”“Ｊ”“Ｋ”…
“Ｐ”を表示した後、タイミングＴ３２０でＢＬＡＮＫ
信号がハイレベルとなるので、シリアル出力２２１はロ
ウレベルとなり１行の表示を完了する。

【００２２】次に表示開始の指示が（ＳＨＩＦＴ２，Ｓ
ＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，１，０　）の時を
考える。図３１は、指示データが（ＳＨＩＦＴ２，ＳＨ
ＩＦＴ１，ＳＨＩＦＴ０）＝（０，１，０　）時の行の
表示開始の部分のタイミングを示すタイミングチャート
である。

【００２３】ビデオＲＡＭ部８４からの表示データのア
ドレス（Ｓ＋０）番地の内容“ａｂｃｄｅｆｇｈ”は、
バレル・シフタ部８６へ送られ、内部のシフタ２５１で
（ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０
，１，０　）に対応してシフトが行なわれ（図２７参照
）、図３１に示す通りシフタ２５１の出力は“ｃｄｅｆ
ｇｈａｂ”となる。そして、最初のＬＯＡＤ信号３１０
で、このシフタ２５１の出力の“ｃｄｅｆｇｈａｂ”は
バレル・シフタ部８６内のラッチ回路２５２にラッチさ
れる。これと同時に、ビデオＲＡＭ部８４からは、アド
レス（Ｓ＋１）番地の内容“ｉｊｋｌｍｎｏｐ”が出力
され、シフタ２５１の出力は“ｋｌｍｎｏｐｉｊ”とな
る。バレル・シフタ部８６は、このシフタ２５１の出力
“ｋｌｍｎｏｐｉｊ”とラッチ回路２５２の出力”ｃｄ
ｅｆｇｈａｂ”とを合成するが、（ＳＨＩＦＴ２，ＳＨ
ＩＦＴ１，ＳＨＩＦＴ０）＝（０，１，０　）の時は、
左６画素はラッチ回路２５２の出力、右２画素はシフタ
２５１の出力をそれぞれ採用する（図２５及び図２８参
照）ので、図３１で示す通り、パラレル・シリアル変換
部８１のパラレル入力は”ｃｄｅｆｇｈｉｊ”となる。

【００２４】従って、２番目のＬＯＡＤ信号３１１で、
このデータ“ｃｄｅｆｇｈｉｊ”はパラレル・シリアル
変換部８１のフリップフロップ２６０〜２６７にラッチ
され、かつＢＬＡＮＫ信号がロウレベルとなるので、シ
リアル出力２２１からは、“ｃ”“ｄ”“ｅ”…“ｊ”
の順に出力されて表示される。同様に、３番目のＬＯＡ
Ｄ信号３１２では、“ｋｌｍｎｏｐｑｒ”がパラレル・
シリアル変換部８１のフリップフロップ２６０〜２６７
にラッチされる。 そして、シフトクロック（ＣＬＯＣＫ）　に同期してシ
リアル出力２２１からは、“ｊ”の出力の後、“ｋ”“
ｌ”“ｍ”“ｎ”…“ｒ”の順に出力されて表示される
。

【００２５】図３３は、指定データが（ＳＨＩＦＴ２，
ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，１，０　）の時
の行の表示の最後の部分のタイミングを示すタイミング
チャートで、図３０と同様に、ビデオＲＡＭ部８４から
の表示データは、シフト・合成されて、パラレル・シリ
アル変換部８１に送られ、“Ｋ”“Ｌ”“Ｍ”“Ｎ”…
“Ｒ”が表示される。この後、ＢＬＡＮＫ信号がハイレ
ベルとなるので、シリアル出力２２１はロウレベルとな
り、１行の表示を完了する。このように、指定データ（
ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，
１，０　）の時は（０，０，０　）の時に比べ、ビデオ
ＲＡＭ部８４のアドレスに記憶されている１行の表示デ
ータを２画素だけ右に移動して表示したことになる。

【００２６】

【発明が解決しようとする課題】しかしながら、上述し
たようにして８画素単位（１アドレス単位）でなく、１
アドレスデータ（８画素）の途中から表示できるように
すると、それを必要としない場合に比べ、前述したバレ
ル・シフタ部８６が必要となり、回路規模が大きくなる
という欠点があった。特にバレル・シフタ部８６の内部
に設けられたシフタ２５１やラッチ回路２５２は、その
扱う画素数或いはビデオＲＡＭ部８４の１アドレスのビ
ット数を増加すると、その回路規模が急激に増大し、そ
のコスト及び占有面積は無視できないものとなる。

【００２７】本発明は上記従来例に鑑みてなされたもの
で、パラレル・シリアル変換部にラッチするデータとそ
のタイミングを変更することにより、従来のような回路
規模の増大なしに、任意の位置からの表示ができるよう
にした表示制御装置を提供することを目的とする。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に本発明の表示制御装置は以下の様な構成からなる。即
ち、表示データをシリアル信号に変換して表示する表示
制御装置であって、１行分の表示データの表示開始位置
を画素単位で指定する指定情報を入力する手段と、表示
のための水平及び垂直同期信号に加え、非表示信号を発
生する同期信号発生手段と、前記指定情報及び前記非表
示信号とに応じてマスク信号を発生するマスク信号発生
手段と、前記マスク信号発生手段より出力されるマスク
信号及び前記指定情報に応じて表示データをラッチして
、パラレル信号よりシリアル信号に変換する変換手段と
、前記シリアル信号をビデオ信号に変換して表示する表
示手段とを有する。

【００２９】

【作用】以上の構成において、１行分の表示データの表
示開始位置を画素単位で指定する指定情報を入力すると
ともに、同期信号発生手段より、表示のための水平及び
垂直同期信号に加え、非表示信号を発生する。そして、
その指定情報及びその非表示信号とに応じてマスク信号
を発生し、そのマスク信号と指定情報とに応じて表示デ
ータをラッチしてパラレル信号よりシリアル信号に変換
し、そのシリアル信号をビデオ信号に変換して表示する
。

【００３０】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【００３１】図１は本実施例の表示制御装置の概略構成
を示すブロック図である。

【００３２】同図において、１はパラレル・シリアル変
換部で、ビデオＲＡＭ部４より読み出されたパラレル表
示データ３２を入力し、シリアル信号に変換してビデオ
信号発生部３に出力している。２は各部のタイミング信
号を発生するタイミング・ジェネレータ部、３はビデオ
信号発生部で、パラレル・シリアル変換部１よりのシリ
アル出力３１と、タイミング・ジェネレータ部２の同期
信号とから表示装置５に対するビデオ信号を出力してい
る。４は表示データを記憶するビデオＲＡＭ部、５はＣ
ＲＴ等の表示装置である。

【００３３】図２は本実施例のタイミング・ジェネレー
タ部２の回路構成を示す図である。このタイミング・ジ
ェネレータ部２は、クロック発生回路２１より出力され
、パラレル・シリアル変換部１の基準クロックとなるク
ロック（ＣＬＯＣＫ）　信号を基に、３ビットバイナリ
カウンタ２２と、ＥＸＯＲ（排他的論理和）ゲート２３
とＡＮＤゲート２４とにより８クロックに１回のパルス
を発生している。このパルス信号はＬＯＡＤ信号として
パラレル・シリアル変換部１へ出力されるが、前述の従
来例とは異なり、ＥＸＯＲゲート２３及びＡＮＤゲート
２４により表示位置の指定データ（ＳＨＩＦＴ２，ＳＨ
ＩＦＴ１，ＳＨＩＦＴ０）により、その出力タイミング
を変化させている。

【００３４】即ち、表示位置の指定データ（ＳＨＩＦＴ
２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）が（０，０，０　）
の時は、３ビット・バイナリ・カウンタ２２の出力（Ｑ
０，Ｑ１，Ｑ２）　が“７”の時にＬＯＡＤ信号を発生
し、表示位置の指定データが（０，０，１　）の時は、
カウンタ２２の出力が“６”の時ＬＯＡＤ信号を発生す
る。以下同様にして、表示位置の指定データが（１，１
，１　）の時は、カウンタ２２の出力が“０”の時にＬ
ＯＡＤ信号が出力される。

【００３５】図４は、図２の同期信号発生回路２５より
出力されるＢＬＡＮＫ信号と、表示位置の指定データ（
ＳＨＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）とによる
ＭＡＳＫ信号の出力状態を示す図である。但し、図４に
示すＢＬＡＮＫ’信号は、ＢＬＡＮＫ信号より８クロッ
ク分だけ前にずれた信号である。

【００３６】また図３は、パラレル・シリアル変換部１
の回路構成を示すブロック図で、パラレル入力３２はビ
デオＲＡＭ部４から直接供給され、図２２の従来例に示
すようなバレル・シフタ部８６から供給されるものでは
ない。

【００３７】図６は、表示位置指定データ（ＳＨＩＦＴ
２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）が（０，０，０　）
の時の、行の表示開始の部分のタイミングを示すタイミ
ング・チャートである。

【００３８】最初のＬＯＡＤ信号６１では、ＢＬＡＮＫ
’信号とＢＬＡＮＫ信号は共にハイレベルなので、表示
位置の指定に係らず、図２及び図４に示すようにＭＡＳ
Ｋ信号は全てロウレベルとなる。

【００３９】これにより、図３に示すパラレル・シリア
ル変換部１のフリップフロップ４０〜４７は全てロウレ
ベルのデータをラッチし、これによりシリアル出力３１
もロウレベルとなり、非表示状態となる。

【００４０】次に２番目のＬＯＡＤ信号６２では、ＢＬ
ＡＮＫ’信号がロウレベルでＢＬＡＮＫ信号がハイレベ
ル、かつ表示位置の指定データが（０，０，０）なので
、図２及び図４に示すように、ＭＡＳＫ信号は全てハイ
レベルとなる。従ってこの場合、ビデオＲＡＭ部４から
の表示データの（Ｓ＋０）番地の内容“ａｂｃｄｅｆｇ
ｈ”は、そのままパラレル・シリアル変換部１のフリッ
プフロップ４０〜４７にラッチされる。このラッチと同
時にＢＬＡＮＫ信号がロウレベルとなるので、ＢＬＡＮ
Ｋ信号がロウレベルになるのと同時に、シリアル出力３
１からは、“ａ”“ｂ”“ｃ”…“ｈ”の順に画素デー
タが出力される。そして、３番目以降のＬＯＡＤ信号で
は、ＢＬＡＮＫ’信号とＢＬＡＮＫ信号が共にロウレベ
ルなので、表示位置の指定に係らず図２及び図４に示す
通り、ＭＡＳＫ信号は全てハイレベルとなる。これによ
り、パラレル・シリアル変換部１では、ビデオＲＡＭ部
４からの表示データをそのままラッチし、シリアル信号
に変換して出力し続ける。

【００４１】図１４は、表示位置指定データが（ＳＨＩ
ＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）＝（０，０，０
　）である時、行の表示の最後の部分の動作タイミング
を示すタイミング・チャートである。

【００４２】図１４において、最初のＬＯＡＤ信号１４
０では、ＢＬＡＮＫ’信号とＢＬＡＮＫ信号が共にロウ
レベルで、図６の３番目以降のＬＯＡＤ信号の出力時の
動作と同じである。即ち、このタイミングでは、アドレ
ス（Ｅ＋０）番地の内容“ＩＪＫＬＭＮＯＰ”（図５参
照）をラッチする。次に、２番目のＬＯＡＤ信号１４１
では、ＢＬＡＮＫ’信号がハイレベルで、ＢＬＡＮＫ信
号がロウレベル、かつ表示位置の指定が（０，０，０　
）なので、図２及び図４に示す通り、ＭＡＳＫ信号は全
てロウレベルとなる。従って、ビデオＲＡＭ部４から読
み出されたアドレス（Ｅ＋１）番地の内容“ＱＲＳＴＵ
ＶＷＸ”のシリアル・パラレル変換部１への入力は、全
てマスクされる。これにより、パラレル・シリアル変換
部１のフリップフロップ４０〜４７は全てロウレベルを
ラッチする。こうして図１４に示すように、ＢＬＡＮＫ
信号がハイレベルとなるタイミングで、シリアル出力３
１がロウレベルとなり、非表示状態となる。

【００４３】次に、表示開始位置の指定が（０，０，１
　）の時を考える。図７は、表示位置指定データ（ＳＨ
ＩＦＴ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）が（０，０，
１　）の行の表示開始の部分のタイミングを示すタイミ
ングチャートである。

【００４４】最初のＬＯＡＤ信号７１では、ＢＬＡＮＫ
’信号とＢＬＡＮＫ信号が共にハイレベルなので、表示
位置の指定データに関係なく、図２及び図４より明らか
なように、ＭＡＳＫ信号は全てロウレベルとなって非表
示状態となる。但し、ここでは、ＬＯＡＤ信号のタイミ
ングが前述の図６の場合に比べて、１クロック（ＣＬＯ
ＣＫ）　早く出力されることに注意する必要がある。

【００４５】２番目のＬＯＡＤ信号７２では、ＢＬＡＮ
Ｋ’信号がロウレベルでＢＬＡＮＫ信号がハイレベル、
かつ表示位置の指定が（０，０，１　）なので、図２及
び図４に示すように、ＭＡＳＫ信号はＭＡＳＫ７だけが
ロウレベルとなる。従って、ビデオＲＡＭ部４からの表
示データの（Ｓ＋０）番地の内容“ａｂｃｄｅｆｇｈ”
の“ｂｃｄｅｆｇｈ”だけがパラレル・シリアル変換部
１のフリップフロップ４０〜４６にラッチされる。そし
て、Ｄ７に対応するフリップフロップ４７にはロウレベ
ルのデータがラッチされる。次に、これらがラッチされ
た１クロック後に、このロウレベルのデータがシリアル
出力３１として出力されて、非表示状態が保持される。 その後ＢＬＡＮＫ信号がロウレベルとなるので、ＢＬＡ
ＮＫ信号がロウレベルになると同時にシリアル出力３１
からは、“ｂ”“ｃ”“ｄ”…“ｈ”の順に出力される
。次に３番目以降のＬＯＡＤ信号では、ＢＬＡＮＫ’信
号とＢＬＡＮＫ信号が共にロウレベルになるので、表示
位置の指定データに関係なく、図２及び図４に示す通り
ＭＡＳＫ信号は全てハイレベルとなる。これにより、パ
ラレル・シリアル変換部１では、ビデオＲＡＭ部４から
の表示データ３２をそのままフリップフロップ４０〜４
７にラッチし、シリアル出力３１を出力し続ける。

【００４６】図１５は、表示位置指定データ（ＳＨＩＦ
Ｔ２，ＳＨＩＦＴ１，ＳＨＩＦＴ０）が（０，０，１　
）の場合の、行表示の最後の部分のタイミングを示すタ
イミングチャートである。

【００４７】同図において、最初のＬＯＡＤ信号１５０
では、ＢＬＡＮＫ’信号とＢＬＡＮＫ信号が共にロウレ
ベルで、図１４における３番目以降のＬＯＡＤ信号の出
力タイミングの動作と同じで、アドレス（Ｅ＋０）番地
の内容“ＩＪＫＬＭＮＯＰ”をラッチする。

【００４８】図１５の２番目のＬＯＡＤ信号１５１では
、ＢＬＡＮＫ’信号がハイレベルでＢＬＡＮＫ信号がロ
ウレベル、かつ表示位置の指定データが（０，０，１　
）なので、図２及び図４に示す通り、ＭＡＳＫ信号はＭ
ＡＳＫ７だけハイレベルとなる。従って、ビデオＲＡＭ
部４からの読み出されたアドレス（Ｅ＋１）番地の内容
である表示データ３２の“ＱＲＳＴＵＶＷＸ”は、画素
“Ｑ”だけがフリップフロップ４７にラッチされ、他は
マスクされる。これにより、図１５に示すように、この
ラッチタイミングの１クロック後に、この“Ｑ”が出力
され、同時にＢＬＡＮＫ信号がハイレベルとなる。この
タイミングでシリアル出力３１がロウレベルとなり、非
表示状態となる。このようにして、前述の図６及び図１
４の場合より、行表示データの１画素だけ右に移動した
画像が表示されることになる。

【００４９】このように表示位置の指定データが（０，
０，１　）の時は、図７に示すように、図６の指定デー
タが（０，０，０　）の場合より１クロック早くパラレ
ル・シリアル変換部１のラッチが行なわれる。そして、
表示開始時には、それに対応してビット７の１画素だけ
をマスクし、その画素に対応する１クロックの間は非表
示としている。次に、ＢＬＡＮＫ信号がロウレベルにな
ると同時に、パラレル・シリアル変換部１により１画素
だけずらした形で画素データの出力を開始している。次
に図１５の表示終了時には、ビット７の１画素だけをフ
リップフロップ４７にラッチし、その１クロック分の間
はＢＬＡＮＫ信号をロウレベルにして表示状態を保ち、
ＢＬＡＮＫ信号がハイレベルになると同時に非表示状態
に入っている。

【００５０】図８〜図１３は、他の表示開始位置の指定
データの時の、行の表示開始タイミングを示すタイミン
グチャートで、図１６〜図２１は、他の表示開始位置の
指定データの時の、行の表示の最後のタイミングを示す
タイミングチャートである。これらの図からわかる通り
、図６及び図１４の表示位置指定データが（０，０，０
　）の場合に比べ、指定データで指示された画素の右方
向の移動量（Ｎ）に対応したＮクロック分早くＬＯＡＤ
信号が出力される。図８〜図１３に示すように、表示開
始タイミングでは、２回目のＬＯＡＤ信号の出力後Ｎク
ロック分の非表示区間を設け、ＢＬＡＮＫ信号がロウレ
ベルになると同時に、Ｎ画素だけずらした形で表示を開
始している。そして、図１６〜図２１に示す１行の最後
のＬＯＡＤ信号のタイミングではＮ画素だけをフリップ
フロップにラッチし、Ｎクロック分の画素を表示した後
、ＢＬＡＮＫ信号がハイレベルになると同時に非表示状
態に入っている。

【００５１】以上は、説明を簡単にするため、表示装置
５がモノクロームつまり、ある表示画素に対して表示状
態か非表示状態の２通りしかないものについて述べたが
、例えば表示装置５がカラーディスプレイの場合には、
パラレル・シリアル変換部１に、図３に示したシフト・
レジスタを複数用意して多値データをラッチしてシフト
できるようにすればよい。例えば、８色のカラーの場合
は、ＲＧＢ各１ビットで１画素を表わせるので、３個の
シフトレジスタが必要となる。更に、ＲＧＢ各８ビット
で１表示画素を表わすような表示装置の場合には、２４
個のシフトレジスタが必要である。

【００５２】従来例では、このようにシフトレジスタを
増加すると、それに対応してバレルシフタ部のシフタと
ラッチを増加させる必要があり、回路規模はそれだけ増
大していた。しかし、この実施例によれば、必要最小源
のシフトレジスタだけ増やせばよい。

【００５３】以上説明したように本実施例によれば、ビ
デオメモリのアドレスのどのビットから表示するかの指
示に従って、パラレル・シリアル変換部にＬＯＡＤ信号
とＭＡＳＫ信号を出力することにより、従来のような回
路規模の増大なしに、任意の画素位置から表示すること
ができる。これは特に、諧調表示やカラー表示など、パ
ラレル・シリアル変換部のシフトレジスタが増大する場
合に絶大な効果が得られる。

【００５４】

【発明の効果】以上説明したように本発明によれば、パ
ラレル・シリアル変換部にラッチするデータとそのタイ
ミングを変更することにより、従来のような回路規模の
増大なしに、任意の位置からの表示ができる効果がある
。

【図面の簡単な説明】

【図１】本実施例の表示制御装置の概略構成を示すブロ
ック図である。

【図２】本実施例の表示制御装置のタイミング・ジェネ
レータ部の回路構成を示すブロック図である。

【図３】本実施例の表示制御装置のパラレル・シリアル
変換部の回路図である。

【図４】本実施例の表示制御装置のタイミング・ジェネ
レータ部に入力される表示位置指定データと、このタイ
ミング・ジェネレータ部より出力されるマスク信号とＢ
ＬＡＮＫ信号及びＢＬＡＮＫ’信号とを説明するための
図である。

【図５】ビデオＲＡＭ部に格納されている表示データの
状態を示す説明図である。

【図６】〜

【図１３】本実施例の表示制御装置における行の表示開
始タイミングを示すタイミング図である。

【図１４】〜

【図２１】本実施例の表示制御装置における行の最後の
表示タイミングを示すタイミング図である。

【図２２】従来例の表示制御装置の概略構成を示すブロ
ック図である。

【図２３】一般的なラスタ・スキャン方式ＣＲＴの走査
を説明するための図である。

【図２４】従来例の表示制御装置のタイミング・ジェネ
レータ部の構成を示すブロック図である。

【図２５】従来例の表示制御装置のバレル・シフタ部の
構成を示すブロック図である。

【図２６】従来例の表示制御装置のパラレル・シリアル
変換部の回路図である。

【図２７】従来例の表示制御装置のバレル・シフタ部の
シフタよりの出力を説明するための図である。

【図２８】従来例の表示制御装置のバレル・シフタ部の
ラッチ回路よりの出力を説明するための図である。

【図２９】タイミングジェネレータ部より出力される同
期信号のタイミング図である。

【図３０】

【図３１】

【図３２】

【図３３】従来例の表示制御装置の動作のタイミング図
である。

【符号の説明】

１　　パラレル・シリアル変換部 ２　　タイミング・ジェネレータ部 ３　　ビデオ信号発生部 ４　　ビデオＲＡＭ部 ５　　表示装置 ２１　　クロック発生回路 ２２　　３ビットバイナリカウンタ ２５　　同期信号発生回路 ３１　　シリアル出力 ３２　　パラレル表示データ ４０〜４７　　フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　表示データをシリアル信号に変換して
   表示する表示制御装置であって、１行分の表示データの
   表示開始位置を画素単位で指定する指定情報を入力する
   手段と、表示のための水平及び垂直同期信号に加え、非
   表示信号を発生する同期信号発生手段と、前記指定情報
   及び前記非表示信号とに応じてマスク信号を発生するマ
   スク信号発生手段と、前記マスク信号発生手段より出力
   されるマスク信号と前記指定情報とに応じて表示データ
   をラッチして、パラレル信号よりシリアル信号に変換す
   る変換手段と、前記シリアル信号をビデオ信号に変換し
   て表示する表示手段と、を有することを特徴とする表示
   制御装置。
2. 【請求項２】　　前記変換手段におけるラッチ信号は、
   前記指定情報に応じてその出力タイミングが変化するよ
   うにしたことを特徴とする請求項１に記載の表示制御装
   置。