JPH04311221A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示データをパラレルか
らシリアルデータの変換して表示する表示制御装置に関
するものである。

【０００２】

【従来の技術】図４はビデオＲＡＭ部４４に記憶された
パラレルの表示データをシリアルデータに変換し、それ
を表示装置４５に表示する表示制御装置の従来例を示す
図である。ここでは、表示装置４５がラスタ・スキャン
方式のＣＲＴディスプレイの場合について説明する。ラ
スタスキャン方式の場合、ビームをディスプレイ画面の
左から右へ走査しながら１画素ずつ表示し、画面の右端
に達した時は表示することなく画面の左端に戻り、これ
を繰り返して１ラインずつ上から下へと表示していく。 図５は、この様子を模式的に示したものである。図５に
おいて、実線は表示しながらのビームの走査を示し、点
線は表示しない状態でのビーム走査を示している。

【０００３】図８は、タイミング・ジェネレータ部４２
より出力される同期信号のタイミングを示すタイミング
・チヤートである。図５における左右方向の走査タイミ
ングは、この水平同期信号（ＨＳＹＮＣ）を基準として
いる。ビームの走査が画面の最下部に達したら、表示な
しで画面の最上部に走査を戻し、これを繰り返す。この
上下方向の走査のタイミングは、垂直同期信号（ＶＳＹ
ＮＣ）を基準としている。また、点線で表わす表示しな
い状態では、ＢＬＡＮＫ信号がアクティブとなっている
。

【０００４】図６と図７は、それぞれラッチできる表示
データが８画素の場合のパラレル・シリアル変換部４１
と、それに対応するタイミング・ジェネレータ部４２の
回路構成を示す図である。また、図９はパラレル・シリ
アル変換部４１の動作を説明するためのタイミング・チ
ャートである。

【０００５】タイミング・ジェネレータ部４２は、図６
から明らかなように、パラレル・シリアル変換部４１の
基準となるクロック（ＣＬＯＣＫ）　を基に、８クロッ
クに１回のパルスを発生し、ＬＯＡＤ信号としてパラレ
ル・シリアル変換部４１に出力している。図６の３個の
フリップ・フロップ６１〜６３は、３ビットのバイナリ
・カウンタを構成している。同期信号発生回路６４は、
表示装置４５で要求される同期信号を発生する。

【０００６】図７でシリアル出力７１がロウレベルの場
合に非表示であること、かつパラレル入力データ７２は
ロウレベルで非表示であると仮定している。いま、ＬＯ
ＡＤ信号がハイレベルになると、ＣＬＯＣＫ信号により
パラレル入力７２はそれぞれのフリップ・フロップ７３
〜８０にラッチされ、ＢＬＡＮＫ信号（＝シリアル・デ
ータ・マスク）８１がロウレベルであれば、シリアル出
力７１にフリップフロップ８０にラッチされたＤ０の内
容が出力される。

【０００７】またＬＯＡＤ信号がロウレベルになると、
フリップフロップ７３〜８０にラッチされたパラレルデ
ータがＣＬＯＣＫ信号によりシフトされ、ＢＬＡＮＫ信
号８１がロウレベルであれば、シリアル出力７１にＤ１
，Ｄ２，Ｄ３，…の順に各ビットが出力される。但し、
ＢＬＡＮＫ信号８１がハイレベルとなると、ＬＯＡＤ信
号、ＣＬＯＣＫ信号の状態にかかわらず、シリアル出力
７１はロウレベルとなり、非表示状態となる。

【０００８】

【発明が解決しようとする課題】近年、表示装置の高解
像度化等により、表示されるデータ量が増大するにつれ
て、ＣＬＯＣＫ信号の周波数が高周波になってきている
。しかし上述した従来例では、ＢＬＡＮＫ信号はＣＬＯ
ＣＫ信号と同期していなければならないため、高速のＣ
ＬＯＣＫ信号にＢＬＡＮＫ信号を同期させるのが困難に
なるという問題があった。

【０００９】本発明は上述従来例に鑑みてなされたもの
で、パラレル表示データがマスクされている時に、パラ
レル・シリアル変換して出力されるパラレル入力データ
をマスクして、シリアル出力に非表示データを出力する
ことにより、このマスク信号とシリアル信号との同期を
容易にした表示制御装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明の表示制御装置は以下の様な構成からなる。即
ち、表示データをパラレルデータからシリアルデータに
変換して表示する表示制御装置であって、複数画素から
なるパラレルデータをラッチしてシリアル信号に変換す
るパラレル・シリアル変換手段と、前記パラレル・シリ
アル変換手段への入力データをマスク信号によりマスク
するマスク手段と、前記パラレル・シリアル変換手段へ
前記パラレルデータをロードするロード信号と、前記マ
スク信号とを出力するタイミング信号発生手段とを備え
る。

【００１１】

【作用】以上の構成において、複数画素からなるパラレ
ルデータをラッチしてシリアル信号に変換するパラレル
・シリアル変換手段への入力データをマスクするマスク
信号と、パラレル・シリアル変換手段へパラレルデータ
をロードするロード信号はタイミング信号発生手段より
出力され、このパラレル・シリアル変換手段はパラレル
データが、そのマスク信号によりマスクされている時は
、非表示データをシリアルで出力するように動作する。

【００１２】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【００１３】図１は本実施例の表示制御回路の概略構成
を示すブロック図である。

【００１４】図１において、１はパラレル・シリアル変
換部で、ビデオＲＡＭ部４よりのパラレルデータをシリ
アル信号に変換している。２は各部のタイミング信号を
発生するタイミング・ジェネレータ部、３はパラレル・
シリアル変換部１のシリアル出力と、タイミング・ジェ
ネレータ部２の同期信号とから表示装置５へのビデオ信
号を発生するビデオ信号発生部、４は表示データを記憶
するビデオＲＡＭ部、５はＣＲＴ等の表示装置である。

【００１５】この実施例では、前述の従来例と同様に、
ラッチされる表示データが８画素としたときの、パラレ
ル・シリアル変換部１の回路構成を図２に示す。また、
図３は、このパラレル・シリアル変換部１の動作を説明
するためのタイミング・チャートである。

【００１６】タイミング・ジェネレータ部２は、従来例
と同様に、パラレル・シリアル変換部１の基準となるク
ロック信号（ＣＬＯＣＫ）　を基に、８クロックに１回
のパルス（ＬＯＡＤ）信号を発生する。前述の従来例と
同様に、図２において、シリアル出力２２がロウレベル
の場合は非表示であり、かつパラレル入力データ２１が
ロウレベルのとき非表示であるとを仮定している。ＢＬ
ＡＮＫ信号２３がロウレベルの時に、ＬＯＡＤ信号がハ
イレベルになると、ＣＬＯＣＫ信号によりパラレル入力
２１はフリップ・フロップ２４〜３１にラッチされる。 これによりシリアル出力２２には、フリップフロップ３
１にラッチされたＤ０の内容が出力される。また、ＬＯ
ＡＤ信号がロウレベルになると、フリップフロップ２４
〜３１にラッチされているパラレルデータがＣＬＯＣＫ
信号によりシフトされ、シリアル出力２２にＤ１，Ｄ２
，Ｄ３，…，Ｄ７の順に各ビットが出力される。

【００１７】更に、ＢＬＡＮＫ信号２３がハイレベルの
時には、パラレル入力データ２１がマスクされてフリッ
プフロップ２４〜３１にラッチされないので、タイミン
グ・ジェネレータ部２からのＬＯＡＤ信号がロウレベル
になると、全てのフリップ・フロップ２４〜３１にロウ
レベルのデータがラッチされるので、シリアル出力２２
はロウレベルのデータを出力し続ける。従って、表示装
置５は非表示状態となる。図３におけるＬＯＡＤ信号の
破線の部分は、ＢＬＡＮＫ信号２３がハイレベルになる
ことによりパラレル入力データ２１がマスクされた部分
を示し、図２で前述したようにパラレル・シリアル変換
部１で、全てロウレベルのデータがフリップフロップ２
４〜３１にラッチされる。

【００１８】このように本実施例では、ＢＬＡＮＫ信号
２３がハイレベルの時に、シリアル・パラレル変換部１
に入力するパラレルデータをマスクし、そのシリアル出
力を非表示データとすることにより、ＢＬＡＮＫ信号と
クロック信号との同期を容易にすることができる。前述
の８画素のデータをラッチするパラレル・シリアル変換
部１の場合には、ＢＬＡＮＫ信号２３の発生は、ＣＬＯ
ＣＫ信号の８分の１のタイミングに同期させればよく、
更に１６画素をラッチしてパラレル・シリアル変換を行
う場合には、ＣＬＯＣＫ信号の１６分の１のタイミング
に同期させればよく、ＢＬＡＮＫ信号２３を発生する余
裕が増える。

【００１９】以上、説明を簡単にするため、表示装置５
がモノクロ、つまり、ある表示画素に対して表示状態か
非表示状態の２通りしか取りえない場合で説明したが、
表示装置５がカラーディスプレイの場合には、パラレル
・シリアル変換部１に、図２に示したシフト・レジスタ
を複数用意すればよい。例えば、８色のカラー画像デー
タの場合は、ＲＧＢ各１ビットで１表示画素を表わせる
ので、３個のシフト・レジスタが必要で、更にＲＧＢの
各８ビットで１表示画素を表わすような表示装置の場合
には、２４個のシフト・レジスタが必要である。

【００２０】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また本発明はシステム或は装置にプログラ
ムを供給することによって達成される場合にも適用でき
ることは言うまでもない。

【００２１】以上説明したように本実施例によれば、Ｂ
ＬＡＮＫ信号は、ＣＬＯＣＫ信号を分周したＬＯＡＤ信
号に同期して、パラレル・データをマスクすればよいの
で、ＣＬＯＣＫ信号に同期させなければならない従来例
に比べて、ＢＬＡＮＫ信号の発生が容易となるという効
果がある。

【００２２】

【発明の効果】以上説明したように本発明によれば、パ
ラレル表示データがマスクされている時に、パラレル・
シリアル変換して出力されるパラレル入力データをマス
クして、シリアル出力に非表示データを出力することに
より、このマスク信号とシリアル信号との同期を容易に
できる効果がある。

【図面の簡単な説明】

【図１】本実施例の表示制御装置の概略構成を示すブロ
ック図である。

【図２】本実施例のパラレル・シリアル変換部の構成を
示す回路図である。

【図３】本実施例のタイミング信号の動作タイミング図
である。

【図４】従来例の表示制御装置の構成を示すブロック図
である。

【図５】一般的な表示装置のラスタ・スキャン方式ＣＲ
Ｔの走査の説明図である。

【図６】従来例のタイミング・ジェネレータ部の回路図
である。

【図７】従来例のパラレル・シリアル変換部の回路図で
ある。

【図８】一般的な表示装置における同期信号のタイミン
グ図である。

【図９】従来例の表示制御装置の動作タイミング図であ
る。

【符号の説明】

１　　パラレル・シリアル変換部 ２　　タイミング・ジェネレータ部 ３　　ビデオ信号発生部 ４　　ビデオＲＡＭ部 ５　　表示装置 ２１　　パラレル入力 ２２　　シリアル出力 ２３　　ＢＬＡＮＫ信号 ２４〜３１　　フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　表示データをパラレルデータからシリ
   アルデータに変換して表示する表示制御装置であって、
   複数画素からなるパラレルデータをラッチしてシリアル
   信号に変換するパラレル・シリアル変換手段と、前記パ
   ラレル・シリアル変換手段への入力データをマスク信号
   によりマスクするマスク手段と、前記パラレル・シリア
   ル変換手段へ前記パラレルデータをロードするロード信
   号と、前記マスク信号とを出力するタイミング信号発生
   手段とを備え、前記パラレル・シリアル変換手段は前記
   パラレルデータが前記マスク手段によりマスクされてい
   る時は、非表示データをシリアルで出力するようにした
   ことを特徴とする表示制御装置。