JPH0573004A

JPH0573004A - 画像表示装置

Info

Publication number: JPH0573004A
Application number: JP3263187A
Authority: JP
Inventors: Minoru Usui; 実臼井; Koji Yamagishi; 浩二山岸; Ken Yoshino; 研吉野; Hideki Mori; 秀樹森
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-09-13
Filing date: 1991-09-13
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】単純マトリクスで高い駆動マージンと高画質
を得る。【構成】画像表示装置２の表示制御回路５１は液晶パ
ネル２０の上側液晶パネル２１Ａの表示データを制御す
るものであり、表示制御回路５２は下側液晶パネル２１
Ｂの表示データを制御するものであって、ＲＡＭ−Ａ７
３（ＲＡＭ−Ｃ８３）には前回フレームの表示データ、
ＲＡＭ−Ｂ７４（ＲＡＭ−Ｄ８４）には今回フレームの
表示データが書込まれる。ＲＡＭ−Ａ７３とＲＡＭ−Ｃ
８３に記憶された表示データから上側液晶パネル２１Ａ
の表示データを作成し、ＲＡＭ−Ｃ８３とＲＡＭ−Ｄ８
４に記憶された表示データから下側液晶パネル２１Ｂの
表示データを作成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶プロジェクタ、液
晶テレビ等に用いられる比較的大画面の画像表示装置に
関し、特に、ＳＴＮなどの単純マトリクス液晶を用いた
画像表示装置に関する。

【０００２】

【従来の技術】テレビ画面の表示では、高解像度、高階
調性、高速応答、高コントラストなどの高性能で高品質
の表示機能が要求される。表示方式としてはＴＮ（Twis
ted Nematic）形、ＳＴＮ（Supertmwisted Nematic）形
などが用いられ、駆動方式としてはＴＦＴ（Thin Film
Transistor）を用いたアクティブマトリクス駆動と単純
マトリクス駆動が採用されている。

【０００３】

【発明が解決しようとする課題】ところで、液晶表示装
置には上記単純マトリクス方式とＴＦＴ方式があり、画
質も応答速度もＴＦＴの方が優れているといわれてい
る。すなわち、単純マトリクスは、 i)累積応答性の影響で応答時間が遅い、 ii)高デューティのためマージンが小さくなりコントラ
ストが低い、という欠点がある。特に、液晶の応答性は遅く、ＳＴＮ
を採用するとコントラストは向上するものの更に応答性
が悪くなる。また、このような従来の液晶表示装置にあ
っては、液晶のデューティが大きい程マージンが高くな
る条件下において、走査線電極の数を増やすと駆動マー
ジンが足りなくなるという問題点があった。そこで本発
明は、単純マトリクスで高い駆動マージンと高画質を実
現することが可能な画像表示装置を提供することを目的
としている。

【０００４】

【課題を解決するための手段】本発明は、上記目的達成
のため、２群に分割された液晶表示パネルを有する画像
表示装置であって、第１群の前回フレームの表示データ
を記憶する第１のメモリと、第１群の今回フレームの表
示データを記憶する第２のメモリと、第２群の前回フレ
ームの表示データを記憶する第３のメモリと、第２群の
今回フレームの表示データを記憶する第４のメモリとを
有し、前記第１及び第２のメモリの出力から前記第１群
の表示データを作成し、前記第３及び第４のメモリの出
力から前記第２群の表示データを作成するようにする。

【０００５】

【作用】本発明では、メモリが第１群の前回フレームの
表示データを記憶する第１のメモリと、第１群の今回フ
レームの表示データを記憶する第２のメモリと、第２群
の前回フレームの表示データを記憶する第３のメモリ
と、第２群の今回フレームの表示データを記憶する第４
のメモリの４つのブロックに分けられ、そのうちの２つ
のメモリの前回フレームと今回フレームのデータが比較
されてその変化に応じた画面表示が行われる。従って、
上記各出力を使用することによって応答速度を高めつつ
デューティを大幅に減少させることができ、液晶の駆動
マージンを向上させることができる。

【０００６】

【実施例】以下、図１〜図１４を参照して実施例を説明
する。図１〜図１４は画像表示装置の一実施例を示す図
であり、本実施例は画像表示装置を１つの光源からの光
をＲ（赤）成分、Ｇ（緑）成分、Ｂ（青）成分の３つの
光に分解して、それぞれ対応する３つの液晶表示モジュ
ールに照射させ、各液晶表示モジュールにＲ，Ｇ，Ｂの
３色に分解されて表示された画像を反射および透過によ
り合成して１つの投影レンズでスクリーンに拡大投影す
る液晶プロジェクタに適用した例である。

【０００７】図１は液晶プロジェクタ１の全体構成図で
ある。図１において、液晶プロジェクタ１は、Ｒ，Ｇ，
Ｂの３色に分解されて入力された映像信号をＲ，Ｇ，Ｂ
用３枚の液晶パネルに表示させる画像表示装置２と、
Ｒ，Ｇ，Ｂ用液晶パネルに表示された画像を光源からの
光を基に反射及び透過により合成して１つ投影レンズで
スクリーン３に拡大投影する光学系４を備えている。

【０００８】上記画像表示装置２は、各種タイミング信
号を発生しこれらタイミング信号を各回路に供給するタ
イミング制御回路１１と、映像信号源からの映像信号を
サンプリングクロックΦｓを基に所定ビット（例えば、
５ビット）のディジタル信号に変換するＡ／Ｄ変換器１
２と、タイミング制御回路１１からのコントロール信号
によりＲ，Ｇ，Ｂ表示信号毎に表示制御を行うＲ表示制
御部１３、Ｇ表示制御部１４、Ｂ表示制御部１５と、Ｒ
表示制御部１３、Ｇ表示制御部１４、Ｂ表示制御部１５
の出力によりＲ，Ｇ，Ｂの液晶パネルを駆動するＲ液晶
表示装置１６、Ｇ液晶表示装置１７、Ｂ液晶表示装置１
８を備えている。上記画像表示装置２についての詳細な
説明は図８で後述する。

【０００９】図２は液晶表示装置１６，１７，１８のブ
ロック構成図であり、Ｒ，Ｇ，Ｂの３系統同一回路で構
成されるため、Ｒ液晶表示装置１６を代表して示す。図
２に示すように、Ｒ液晶表示装置１６は、上下分割され
た液晶パネル２０、上側の液晶パネル２０Ａを駆動する
走査側駆動回路２１、下側の液晶パネル２０Ｂを駆動す
る走査側駆動回路２２、Ｒ表示制御部１３の出力により
階調表示駆動する信号側駆動回路２３，２４を備えてい
る。

【００１０】Ｒ液晶駆動装置１６は、上限走査側駆動回
路２１，２２から液晶パネル２０の上下走査線電極に走
査信号を印加し、信号側駆動回路２３，２４から液晶パ
ネル２０の信号線電極に映像信号を印加して、両信号線
電極の交差する液晶画素の駆動を制御している。Ｒ表示
制御部１３から出力された階調信号データが１Ｈの間液
晶に供給されるが、まず信号側駆動回路２３，２４によ
ってパルス幅（ＰＷＭ）に変換される。１６種類のパル
ス幅をもった信号のいずれか１つずつが、信号駆動回路
２３，２４内で作成され、これによって選択されている
走査線電極中の各画素の濃淡を決定する。以上の動作
は、走査線電極の選択が切り替えられるたびに繰り返さ
れる。

【００１１】以下、本実施例の説明をするにあたり、説
明の便宜上、先ず技術的特徴点を簡単に述べる。フレーム周波数を速くする。画像表示装置では１画面全部を走査する期間を１フレー
ムといい、映像信号の１フィールドで１画面を表示する
からそのサイクル（フレーム周波数）は１／６０Ｓであ
る。上記画像表示装置２は、液晶パネル２０を１／６０
Ｓの間に４回走査することによって１画面を４回表示
し、２４０Ｈｚとしている。これを実現するために、本
実施例では表示制御部１３，１４，１５に４つのフレー
ムメモリ（ＲＡＭ−Ａ，ＲＡＭ−Ｂ，ＲＡＭＣ，ＲＡＭ
−Ｄ）を設け、一旦メモリに入れたデータを所定のタイ
ミングで４回読出すようにしている。なお、映像信号の
２フィールドのこともフレームと言い、本明細書では
「フレーム」という語を液晶パネルの１走査の意味と映
像信号の２フィールドの意味の両方に使っているので注
意されたい。

【００１２】上下分割パネルを用いる。前記図２に示すように、上下分割液晶パネル２０を駆動
する液晶駆動装置１６の走査側駆動回路を走査側駆動回
路２１と走査側駆動回路２２とに分割し、同時に上側液
晶パネル２０Ａの走査線電極と下側液晶パネル２０Ｂの
走査線電極を選択する。すなわち、液晶のデューテイが
大きい程マージンが高くなる条件下において、走査線電
極の数を増やすとマージンが足りなくなる状況が生じて
いたが、このような操作をすることによってデューティ
を半減させることができ、１走査の選択時間は２倍にな
る。ところが、上記のように同時に表示させるために
は、例えばＸ１のデータとＸ２４１のデータとが同時に
得られなくてはならないので少なくとも何れか一方のデ
ータはメモリから読出す必要がある。本実施例では、こ
のメモリを前記ＲＡＭ−Ａ，ＲＡＭ−Ｂ，ＲＡＭ−Ｃ，
ＲＡＭ−Ｄを使用することにより実現する。

【００１３】ＲＯＭテーブルを用いて階調信号の変換
を行う。図３に示すように液晶パネル２０上のある画素が、ある
フレームで階調信号が「２」であった場合、次のフレー
ムでこれが「１０」になったとしても液晶の応答速度が
小さいので「２」から「１０」にはゆっくりと追随する
ことになる。これを輝度としてとらえてみると図４の実
線に示すように階調信号の「１０」が４回続いても
「２」の輝度が「１０」の輝度になるのに応答遅れが生
じる。

【００１４】そこで、本願は図３の破線に示すようにか
かる場合には上記「１０」を、「１６」にデータ変換す
ることによって図４の破線に示すように応答速度を大幅
に高めるようにしている。また、同様に次のフレームで
「３」になったときはこの「３」を「０」に変換するこ
とによって立下りの応答速度を向上させている。

【００１５】上記階調信号の変換を行うためにＲＯＭに
前回のフレームと今回のフレームの値をテーブル化した
ＲＯＭテーブルを設け、ＲＯＭテーブルを参照して階調
信号の変換を行いスピードアップを図るようにする。例
えば、前回フレームが「０」、今回フレームが「０」の
ときはテーブルデータ「０」、前回フレームが「２」、
今回フレームが「１０」のときはテーブルデータ「１
５」とする。このように、映像信号の表示データ（階調
信号）をそのまま液晶パネルに与えるのではなくＲＯＭ
テーブルを用いて変形して与えるようにするものであ
る。

【００１６】また、今回フレームが「１０」のときＲＯ
Ｍテーブルにより「１５」が与えられた場合、その次の
フレームが「１０」のときは前回フレームが「１０」、
今回フレームが「１０」ということであるからＲＯＭテ
ーブルから例えば「１０」が読出される。この場合、次
のフレームで「１０」が続く限り、ＲＯＭテーブルから
は「１０」が読出され、データは「１０」に収束する。

【００１７】また、単に応答速度を上げるだけでよいも
のとすると、前回の値よりも大きければ最大値を、小さ
ければ最小値を与えるようにすれば追随性は良くなるが
反動（オーバシュート、アンダーシュート）が生じる。
そこで実際には予めシミュレーション等により最適値を
求め、これをＲＯＭテーブルに格納しておく。また、温
度によっても最適値は異なるので、温度に応じた複数の
ＲＯＭテーブルを用意するようにしてもよい。

【００１８】階調信号を分解し４回に分けて階調を実
現する。これにより（以下に詳述する）駆動系の伝送ビット数を
下げることができるようになるが、先ず伝送ビット数を
下げるメリットについて述べる。例えば、Ａ／Ｄ変換器
１２で得られる階調信号が５bitである場合には０００
００〜１１１１１までの３２階調である。この場合、図
１に示す表示制御部１３，１４，１５内部のシフトレジ
スタ（後述）は５bitで動作させなければならず、メモ
リのアクセスも１画素について５bitで行わなければな
らない。しかし、液晶駆動装置１６，１７，１８につい
ては配線の数を削減するために３bitで動作させたいと
いう要望がある。そこで以下に説明するように４回に分
けて階調を実現することによって液晶駆動装置における
ビット数を例えば５bitから３bitに下げる。

【００１９】すなわち、上記で述べたように１画素を
４回表示して２４０Ｈｚとしている。これは同じデータ
を４回表示するということである。例えば、従来であれ
ば図５(ａ)(ｂ)に示すように１画面が１／６０でデータ
が「５」であったものを、図５(ｃ)に示すように１画面
を４回に分けて４分割した夫々に「５」を表示するよう
にしている。すなわち、５bitで０００００〜１１１１
１の３２階調で表わす代わりに、本願は１画面を４回に
分けて各々を３bitで表わす（図５(ｄ)参照）。そし
て、例えば元の５bitのデータが「０」のときは図５
(ｅ)に示すように３bitのデータを４回に分けた各々を
「０」「０」「０」「０」で表せばよく、また、元の５
bitデータが「３１」のときは図５(ｆ)に示すように３b
itのデータを４回に分けた各々を「７」「７」「７」
「７」と表示すればよい。このように液晶は印加した電
圧の実効値に依存して動作するから４回に分けても平均
すれば同様の結果を得ることができる。つまり、３bit
では０〜７までの８階調しか得られないが、これを４回
に分けることによって８階調を４つの組合せで表現する
ことができ、３bit×４で２８階調が実現できる。

【００２０】以上のことを図６に示す波形図を用いて具
体的に説明する。図６において、同図中実線は６０Ｈｚ
時の階調信号波形を示し、破線は本願における２４０Ｈ
ｚ時の信号波形を示している。

【００２１】図６（ａ）に示すように階調信号波形が
「１」であれば本願も同様に「１」でよいが（図６
（ｂ）参照）、図６（ｃ）に示すように階調信号波形が
「２０」である場合にはこれを４回に分けて「５」
「５」「５」「５」とすれば５×４＝２０で幅（すなわ
ち、階調）としては５bitの場合の「２０」と同じにな
る（図６（ｄ）参照）。同様に、図６（ｅ）に示すよう
に階調信号波形が「２１」の場合にはこれを「６」
「５」「５」「５」と４回に分ければ「２１」となる
（図６（ｆ）参照）。また、階調信号波形が「３１（ｆ
ｕｌｌ）」のときは図６（ｇ）に示すように「７」
「７」「７」「７」とすれば７×４で「２８」となる。
従って、従来例では３２階調を表現するのに５bit必要
であったが、本願では波形を分割することによって３bi
t×４で２８階調を表現することができる。なお、５bit
のときは０〜３１までの階調表現ができるが、３bitの
ときは０〜２８までしか表現できないので、データが２
８，２９，３０，３１のときは全てｆｕｌｌ（図６
（ｇ））とするようにしている。

【００２２】走査電極を２本ずつ駆動する。図７に示すように走査線が４８０本あるとすると１フィ
ールドには２４０本となる。ＣＲＴの場合は飛び越し走
査を行って最初に奇数ライン１，３，５，７…の表示を
して次のフィールドに偶数ライン２，４，６…の表示を
しているが、液晶の場合はデューティが高いと動作マー
ジン（電圧駆動比）が下がってしまうので走査線の飛び
越しは避けたい。そこで本来であれば１，３，５，７と
表示するフィールドのときに図７ａ.に示すようにライ
ン１のときにライン２、ライン３のときにライン４、ラ
イン５のときにライン６も同時に表示し、次のフィール
ドのときには組み合せを変えて同図ｂ.に示すようにラ
イン２のときにライン３、ライン４のときにはライン５
としている。これは信号側とは無関係に液晶駆動側によ
って動作され、例えば前記図２に示すように本来走査さ
れないライン２（Ｘ２）のところをライン１（Ｘ１）と
一緒にオンし、次のフレームではライン３（Ｘ３）とラ
イン４（Ｘ４）を一緒にオンするようにする。

【００２３】図８〜図１４は上記基本的な考え方に基づ
く画像表示装置の一実施例を示す図である。先ず、構成
を説明する。図８は画像表示装置２のブロック構成図で
あり、Ｒ（赤），Ｇ（緑），Ｂ（青）の３系統同一回路
で構成され、ここでは３系統あるうちのある１つの系統
（例えば、Ｒ）についての回路（すなわち、タイミング
制御回路１１、Ａ／Ｄ変換器１２、Ｒ表示制御部１３及
びＲ液晶表示装置１６）が代表して示されている。この
図において、画像表示装置２は、各種タイミング信号を
発生しこれを基にコントロール信号を生成するタイミン
グ制御回路１１、タイミング制御回路１１からのコント
ロール信号により表示制御を行う表示制御回路５１，５
２、表示制御回路５１の出力により階調表示駆動をする
信号側駆動回路５１，５２、所定のタイミング信号に基
づいて液晶パネル２０を駆動する走査側駆動回路２１，
２２を備えている。ここで、制御系である上記タイミン
グ制御回路１１、表示制御回路５１は５bit動作であ
り、駆動系の信号側駆動回路２３，２４及び走査側駆動
回路２１，２２は３bit動作である。

【００２４】タイミング制御回路１１は、垂直同期信号
ΦｖをカウントするＶカウンタ６２、Ｖカウンタ６２の
出力を基にタイミングをとりながら各種垂直タイミング
用クロックを生成するタイミング発生回路６３（動作タ
イミングは図１１参照）、電圧制御発振器（ＯＳＣ）６
４、位相比較器６５及びＨカウンタ６６からなり水平同
期信号Φ_HとＯＳＣ６４出力を分周した信号の位相を比
較しロックするＰＬＬ回路６７、ＰＬＬ回路６７のＨカ
ウンタ６６の出力を基にタイミングをとりながら各種水
平タイミング用クロックを生成するタイミング発生回路
６８、タイミング発生回路６３，６８の出力に基づいて
各種コントロール信号を作成する制御回路６９により構
成されている。

【００２５】Ａ／Ｄ変換器１２の出力は液晶パネル２０
の上側を制御する表示制御回路５１と下側を制御する表
示制御回路５２に夫々入力され、制御回路６９で作成さ
れたＤ／Ｄコントロール信号も上記表示制御回路５１，
５２に夫々供給される。上記表示制御回路５１のハード
的構成は上記表示制御回路５２と同一であるが、各内部
回路の動作タイミングは異なっている。

【００２６】上記表示制御回路５１は、タイミング制御
回路１１からのＤ／Ｄコントロール信号をデコードして
後述するＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４，ＳＯＭ（Se
rialOut Memory）−Ａ７５，ＳＯＭ−Ｂ７６の書込動作
を可能にするライトイネーブル信号ＷＥＡ，ＷＥＢ，読
出しパルスＲＳ（図１１参照）を出力するＯＰデコーダ
（operation decoder）７１と、５bitのディジタル信号
に変換されたビデオデータ（例えば、Ｒ（赤）のデータ
ＲＤ）を１走査線分（１Ｈ分）蓄えるシフトレジスタ
（ＳＩＭ（Serial In Memory）−Ａ）７２と、シフトレ
ジスタ（ＳＩＭ−Ａ）７２に蓄えられた１ＨのデータＲ
Ｄを図１１に示すライトイネーブルＷＥＡのタイミング
で順次書込むフレームメモリ（ＲＡＭ−Ａ）７３と、シ
フトレジスタ（ＳＩＭ−Ａ）７２に蓄えられた１Ｈのデ
ータＲＤを図１１に示すライトイネーブルＷＥＢのタイ
ミングで順次書込むフレームメモリ（ＲＡＭ−Ｂ）７４
と、ＲＡＭ−Ａ７３に書き込まれたビデオデータを読出
しパルスＲＳのタイミングで同一行を一度に読み出して
蓄えるパラレルシリアル変換動作を行うシフトレジスタ
（ＳＯＭ−Ａ）７５と、ＲＡＭ−Ｂ７４に書き込まれた
ビデオデータを読出しパルスＲＳのタイミングで同一行
を一度に読み出して蓄えるパラレルシリアル変換動作を
行うシフトレジスタ（ＳＯＭ−Ｂ）７６と、図９に示す
ＲＯＭテーブル１００を記憶するとともに、ＳＯＭ−Ａ
７５及びＳＯＭ−Ｂ７６に蓄えられたデータをＲＯＭア
ドレスとして前回フレームのデータと今回フレームのデ
ータを順次比較しＲＯＭテーブル１００に基づくデータ
変換値を信号側駆動回路５５に出力するＲＯＭ７７とに
より構成されている。

【００２７】同様に、上記表示制御回路５２は、タイミ
ング制御回路１１からのＤ／Ｄコントロール信号をデコ
ードして後述するＲＡＭ−Ｃ８３，ＲＡＭ−Ｄ８４，Ｓ
ＯＭ−Ｃ８５，ＳＯＭ−Ｄ８６の書込動作を可能にする
ライトイネーブル信号ＷＥＣ，ＷＥＤ，読出しパルスＲ
Ｓ（図１１参照）を出力するＯＰデコーダ８１と５bit
のディジタル信号に変換されたビデオデータ（例えば、
Ｒ（赤）のデータＲＤ）を１走査線分（１Ｈ分）蓄える
シフトレジスタ（ＳＩＭ−Ｃ）８２と、シフトレジスタ
（ＳＩＭ−Ｂ）８２に蓄えられた１ＨのデータＲＤを図
１１に示すライトイネーブルＷＥＣのタイミングで順次
書込むフレームメモリ（ＲＡＭ−Ｃ）８３と、シフトレ
ジスタ（ＳＩＭ−Ｂ）８２に蓄えられた１ＨのデータＲ
Ｄを図１１に示すライトイネーブルＷＥＤのタイミング
で順次書込むフレームメモリ（ＲＡＭ−Ｄ）８４とＲＡ
Ｍ−Ｃ８３に書き込まれたビデオデータを読出しパルス
ＲＳのタイミングで同一行を一度に読み出して蓄えるパ
ラレルシリアル変換動作を行うシフトレジスタ（ＳＯＭ
−Ｃ）８５と、ＲＡＭ−Ｄ８４に書き込まれたビデオデ
ータを読出しパルスＲＳのタイミングで同一行を一度に
読み出して蓄えるパラレルシリアル変換動作を行うシフ
トレジスタ（ＳＯＭ−Ａ）８６と、前記ＲＯＭテーブル
１００を記憶するとともに、ＳＯＭ−Ｃ８５及びＳＯＭ
−Ｄ８６に蓄えられたデータをＲＯＭアドレスとして前
回フレームのデータと今回フレームのデータを順次比較
しＲＯＭテーブル１００に基づくデータ変換値を信号側
駆動回路５６に出力するＲＯＭ８７とにより構成されて
いる。

【００２８】ここで、本実施例では液晶パネル２０の画
素数が１ラインに７３６ドットあるものとすると上記シ
フトレジスタ（ＳＩＭ−Ａ）７２，（ＳＩＭ−Ｂ）８２
は、７３６段のシフトレジスタとなる。このＳＩＭ−Ａ
７２，ＳＩＭ−Ｂ８２に蓄えられたデータがフレームメ
モリのＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４，ＲＡＭ−Ｃ８
３，ＲＡＭ−Ｄ８４に入力されることになる。この場合
の動作は後述する（図１０、図１１参照）。

【００２９】表示制御回路５１のＲＯＭ７７の内容によ
りデータ処理されたデータは信号側駆動回路２３に出力
され、表示制御回路５２のＲＯＭ８７の内容によりデー
タ処理されたデータは信号側駆動回路２４に出力され
る。上記信号側駆動回路２３，２４は、上記表示制御回
路５１，５２から出力されたデータに基づいて３bitで
階調表現を行う（前記表示制御回路５１，５２内部では
階調表現するbit数は５bit（３２階調）である）。

【００３０】また、走査側駆動回路２１は後述する図１
２に示すタイミングで液晶パネル２０を駆動する。

【００３１】また、液晶パネル２０は、図２に示すよう
に画素数が７３６画素であり走査線電極数が×１〜×２
４０，×２４１〜×４８０のものがＲ，Ｇ，Ｂ用に３枚
使用される。この場合の投影表示の画素数は、（表示の画素数）＝４８０×７３６×３となり、データ量としてはデータ量＝（表示の画素数）×５bit となる。また、デューティは、デューティー＝１／４８０×２（上下分割しているた
め） ×２（走査電極を２ライン選択するため）＝１／１２０となる。

【００３２】図９はＲＯＭ７７，８２に記憶されたＲＯ
Ｍテーブル１００の構成を示す図である。図９において
ＲＯＭテーブル１００は、前記図３及び図４で説明した
階調信号の変換の考え方と、前記図５及び図６で説明
した階調信号の分解の考え方の両方の考え方に従って
作成されたテーブルであり以下のような特徴を有する。

【００３３】すなわち、前記階調信号の変換を行う観
点からは、図９に示すようにＲＯＭテーブル１００の縦
方向に前回フレームにおける５bitの階調信号を示す０
〜３１を、また、横方向に今回フレームにおける５bit
の階調信号を示す０〜３１をとり、前回フレーム０〜３
１と今回フレーム０〜３１とでテーブル化された各テー
ブル値には３bitを４回に分けてデータ変換値０〜７
（３bitであるから７が最大値となる）を格納する。こ
のデータ変換値は、前回フレームと今回フレームのフレ
ーム間の動きを基に応答速度ができるだけ高くなるよう
に設定した階調信号データであり、予めシミュレーショ
ン等により最適値が算出されて格納される。本実施例で
は、以下に述べる理由によりこのデータ変換値は３bit
のデータとして格納される。例えば、前回フレームが
「２」、今回フレームが「１５」（何れも５bit情報）
のときはＲＯＭテーブル１００から３bitの最大値であ
る「７」が読出され、このＲＯＭテーブル１００から読
み出されたデータ変換値「７」を用いることによって応
答速度を向上させることができる。

【００３４】一方、前記階調信号の分解を行う観点か
らは、図９に示すように１画面を４回に分けることによ
って３bit表現されたその回の各々に前記データ変換値
０〜７を設けるようにする。従って、５bitでアクセス
されたＲＯＭテーブル１００からは３bit×４のデータ
が読出されることになり、後段の駆動系を３bitで動作
させることが可能になる。

【００３５】例えば、図９に示すように前回フレームが
「２」、今回フレームが「１５」のときはテーブル値は
「７７７７」であるから１回目は３bitのデータ変換値
「７」が、２回目は「７」が、３回目は「７」が、４回
目は「７」が夫々読出される。また、前回フレームが
「１５」で今回フレームも「１５」のときは「４４４
３」であるから１回目は３bitのデータ変換値「４」、
２回目は「４」、３回目は「４」、４回目は「３」が夫
々読み出される。

【００３６】このように、上記ＲＯＭテーブル１００を
用いることにより階調信号の変換と分解とを同時に実現
することができ、階調信号の変換による応答速度の向上
と階調信号の分解による駆動系の伝送ビット数の削減と
いう相反する目的を同時に達成することができる。

【００３７】次に、本実施例の動作を説明する。全体動作先ず、タイミング制御回路１１では、ビデオ信号から作
成された水平同期信号Φ_Hと、ＯＳＣ６４及びＨカウン
タ６６により分周した信号をＰＬＬ回路６７により位
相、周波数をロックさせる。分周回路を構成するＨカウ
ンタ６６の出力はタイミング発生回路６８に入力され、
タイミング発生回路６８はＨ（水平）用の各種タイミン
グ用クロック等を作成する。また、垂直同期信号Φｖは
Ｖカウンタ６２に入力され、Ｖカウンタ６２でＨカウン
タ６６のカウント出力を基にビデオ信号からのΦｖと同
期をとりながらＨの数をカウントし、タイミング発生回
路６３でＶ（垂直）内の各種タイミング用クロック等を
作成する。

【００３８】一方、Ｒ，Ｇ，Ｂのビデオ信号はＡ／Ｄ変
換器１２により５bitのディジタル信号に変換されて表
示制御回路５１，５２のＳＩＭ−Ａ７２，ＳＩＭ−Ｂ８
２に出力される。表示制御回路５１，５２では、Ａ／Ｄ
されたビデオ信号Ｒ（赤）のデータＲＤを１Ｈ分ＳＩＭ
−Ａ７２に蓄え、ＳＩＭ−Ａ７２に蓄えられたデータは
Ａ・ＢフィールドのデータとしてライトイネーブルＷＥ
Ａ（図１１）のタイミングでＲＡＭ−Ａ７３に順次書き
込まれる。同様に、Ｃ・Ｄフィールドのデータはライト
イネーブルＷＥＢ（図１１）のタイミングでＲＡＭ−Ｂ
７４に順次書き込まれる。ＲＡＭ−Ａ７３，ＲＡＭ−Ｂ
７４に書き込まれたビデオデータは読出しパルスＲＳ
（図１１）により同一行が一度に各々ＳＯＭ−Ａ７５，
ＳＯＭ−Ｂ７６に読み出され、ＳＯＭ−Ａ７５，ＳＯＭ
−Ｂ７６のデータをＲＯＭのアドレスとして、ＲＯＭ７
７により前回フレームのデータと今回フレームのデータ
を順次比較する。そして、同一画素に表示するデータを
比較してＲＯＭ７７に記憶されたＲＯＭテーブル１００
の内容に従ってデータ変換処理されたデータを信号側駆
動回路２３に送り出す。ここで、本画像表示装置２はフ
レーム周波数２４０Ｈｚ／上下分割であるから、１／２
Ｈ期間内に１ライン分のデータを読出し、信号側駆動回
路２３を通して液晶パネル５４に表示する。下画面も同
様の手順で表示し、Ｇ・Ｂに対してＲと同様に表示制御
する。

【００３９】表示制御回路５１，５２における動作Ａ／Ｄ変換されたビデオ信号Ｒのデータの１Ｈ分がＳＩ
Ｍ−Ａ７２，ＳＩＭ−Ｂ８２に蓄えられ、この１Ｈ分の
データがフレームメモリＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７
４，ＲＡＭ−Ｃ８３，ＲＡＭ−Ｄ８４に書き込まれる
が、この場合の動作を図１０及び図１１を用いて説明す
る。

【００４０】図１０はフィールドｆ₁〜ｆ₈のうちのｆ₅
を例にとった場合のＲＡＭ−Ａ〜ＲＡＭ−Ｄの書込み動
作を説明するための図であり、図１１はフィールドｆ₅
〜ｆ₈における各部の詳細な動作タイミングを示すタイ
ミングチャートである。

【００４１】図１１に示すように、先ず、フィールドｆ
₅において上半分のデータ（Ｈ１〜Ｈ１２０）がライト
イネーブルＷＥＡによってＲＡＭ−Ａ７３に書込まれ、
フィールドｆ₅の下半分のデータ（Ｈ１２１〜Ｈ２４
０）がライトイネーブルＷＥＣによってＲＡＭ−Ｃ８３
に書込まれる。その後、フィールドｆ₆になるとまた上
半分のデータがライトイネーブルＷＥＡによってＲＡＭ
−Ａ７３に書込まれ、下半分のデータがライトイネーブ
ルＷＥＣによってＲＡＭ−Ｃ８３に書込まれる。そし
て、フィールドｆ₇になると上半分のデータがライトイ
ネーブルＷＥＢによってＲＡＭ−Ｂ７４に書込まれ、下
半分のデータがライトイネーブルＷＥＤによってＲＡＭ
−Ｄ８４に書込まれる。その後、フィールドｆ₈になる
とまた上半分のデータがライトイネーブルＷＥＢによっ
てＲＡＭ−Ｂ７４に書込まれ、下半分のデータがライト
イネーブルＷＥＣによってＲＡＭ−Ｃ８４に書込まれ
る。従って、表示制御装置５２は、図１１に示すＳＩＣ
Ａによってフィールドｆ₅Ｈ１のデータがＳＩＭ−Ａ７
２に取込まれ、ＳＩＣＢによってフィールドｆ₅Ｈ１２
１のデータがＳＩＭ−Ｂ８２に取込まれる。このよう
に、ＳＩＣ−Ａ７２，ＳＩＣ−Ｂ８２には１Ｈかかって
個々にデータが取込まれるが、フレームメモリ（ここで
は、ＲＡＭ−Ａ７３，ＲＡＭ−Ｃ８３）にはラッチクロ
ックで１ライン毎に書込まれる。同様に、次のフレーム
でフレームメモリ（ＲＡＭ−Ｂ７４，ＲＡＭ−Ｄ８４）
に１ライン毎にデータが書込まれる。

【００４２】しかして、図１０に示すようにフィールド
ｆ₂のタイミングではｆ₂のデータをフレームメモリにラ
イトし（ｆ₂Ｗ）、ｆ₃のタイミングではｆ₃のデータを
フレームメモリにライトする（ｆ₃Ｗ）。以下、同様に
ｆ₈のタイミングではｆ₈のデータをライトする（ｆ
₈Ｗ）。

【００４３】この場合、フィールドｆ₅のタイミングに
着目して説明すると、ｆ₅のタイミングになってｆ₂のデ
ータのリード（ｆ₂Ｒ）を４回行う。ｆ₂Ｒの１回につい
てのフレームメモリとの関係は図１０の拡大部に示さ
れ、この図に示すようにフィールドｆ₅のｆ₂Ｒの１回で
は、ＲＡＭ−Ａ７３からｆ₂上側データ（Ｈ１ＲＨ２
ＲＨ３Ｒ〜Ｈ１２０Ｒ）が、ＲＡＭ−Ｂ７４からｆ₄
上側データ（Ｈ１ＲＨ２ＲＨ３Ｒ〜Ｈ１２０Ｒ）
が、ＲＡＭ−Ｃ８３からｆ₂下側データ（Ｈ２４０Ｒ
Ｈ２３９Ｒ〜Ｈ１２１Ｒ）が、ＲＡＭ−Ｄ８４からｆ₄
下側データ（Ｈ２４０ＲＨ２３９Ｒ〜Ｈ１２１Ｒ）が
それぞれ読み出される（ここで、Ｈは各水平数を表
す）。また、ｆ₂Ｒの他の回及び他のフィールドにあっ
ても同様にしてフレームメモリから前回画面用上半分、
今回画面用上半分、前回画面用上半分、今回画面用下半
分のデータが読出される。ここで、ＲＡＭ−Ｃ８３，Ｒ
ＡＭ−Ｄ８４から下側データを読み出す際に、Ｈ２４０
からＨ１２１に向けて逆方向で読み出す理由については
後述する。

【００４４】前述したように、シフトレジスタ（ＳＩＭ
−Ａ）７２には１Ｈ分７３６ドットのデータが入力さ
れ、ＳＩＭ−Ａ７２に蓄えられた７３６のデータでＲＡ
Ｍ−Ａ７３，ＲＡＭ−Ｂ７４がアクセスされる。ＲＡＭ
−Ａ７３，ＲＡＭ−Ｂ７４から７３６×５bitのデータ
が読み出され、これらのデータがＳＯＭ−Ａ８５，ＳＯ
Ｍ−Ｂ８６に出力される。ＳＯＭ−Ａ８５，ＳＯＭ−Ｂ
８６はＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４から読み出す７
３６×５bitデータを、読出しパルスＲＳ（図１１）に
より同一行が一度に並ぶパラレル−シリアル変換のよう
にして読み出し、読出した７３６×５bitのデータでＲ
ＯＭ７７をアクセスする。ここで、５bitが７３６回ア
クセスされ、これは１／２Ｈの間に行われる。すなわ
ち、前記フレーム周波数を速くするために１画面を４
回表示し２４０Ｈｚとしているので、本来であれば１／
４Ｈでアクセスしなければならないが、本実施例では上
側の表示制御回路５１と下側の表示制御回路５２で分担
（２分割）しているから１／２Ｈで７３６回アクセスす
ることになる。また、ＳＯＭ−Ｂ８６についても全く同
様である。

【００４５】ここで、ＲＡＭ−Ａ７３の内容とＲＡＭ−
Ｂ７４の内容とは１フレームずれているので、例えば前
述の場合ではフィールドｆ₅とフィールドｆ₇の内容を２
入力としてＲＯＭ７７をアクセスする。５bitデータで
アクセスされたＲＯＭ７７からはデータ変換された３bi
tのデータが読出されて信号側駆動回路２３に出力され
ているので、液晶パネル５４の駆動系は全て３bitで動
作させることができる（図１２参照）。従って、図１０
(a)に示すようにｆ₂のデータをフレームメモリに入れ
て、このｆ₂のデータを比較するためには次のフレーム
の同じ位置のデータが必要であるからｆ₄のデータをフ
レームメモリに入れてこれらｆ₂とｆ₄のデータをｆ₅の
ときに比較することになる。このために表示はフレーム
遅れになる。以上を実現するために本実施例の画像表示
装置２は、フレームメモリを４ブロック、すなわちＲＡ
Ｍ−Ａ７３，ＲＡＭ−Ｂ７４，ＲＡＭ−Ｃ８３，ＲＡＭ
−Ｄ８４を有するように構成している。

【００４６】前記図１２で説明したように、液晶パネル
２０を駆動する液晶駆動系を全て３bitで動作させるこ
とができるので回路規模を大幅に減少させることができ
る。この場合、Ｒ，Ｇ，Ｂ３系統あるそれぞれを３bit
動作させることができ、しかも、３bitで動作させなが
ら５bit分の情報量を得ることができる。

【００４７】液晶駆動系における動作図１３は走査側駆動回路２１，２２の駆動波形を示す波
形図である。本実施例では前記走査電極を２本ずつ駆
動する（図７参照）ために、図１３に示すように１フィ
ールド（ｆ₁）ではライン２（Ｘ２）とライン３（Ｘ
３）、ライン４（Ｘ４）とライン５（Ｘ５）、また、次
の２フィールド（ｆ₂）、ライン３（Ｘ３）とライン４
（Ｘ４）というように組合せがずれるようにしている。
これにより、液晶の駆動マージンを上げるようにしてい
る。

【００４８】また、この実施例では、液晶パネル２０を
交流駆動するために、走査線電極の１選択期間毎に駆動
波形を反転させる手法をとっている。また、本実施例で
は、上下分割された液晶パネル２０を走査する際に、図
１４ａに示すように上側液晶パネル２０Ａと下側液晶パ
ネル２０Ｂを両方とも準方向に走査するのではなく、同
図ｂに示すように、下側液晶パネル２０Ｂは逆方向に走
査するようにしている。このように駆動することによっ
て上側液晶パネル２０Ａと下側液晶パネル２０Ｂのつな
がり目の線を目立たないようにすることができる。この
ために、表示制御回路５２のＲＡＭ−Ｃ８３，ＲＡＭ−
Ｄ８４からデータを読み出す際に、図１０に示すように
Ｈ２４０からＨ１２１へ向けて逆向きに読み出している
のである。

【００４９】以上説明したように、本実施例の画像表示
装置２の表示制御回路５１は、５bitのビデオデータを
１走査線分（１Ｈ分）蓄えるＳＩＭ−Ａ７２と、ＳＩＭ
−Ａ７２に蓄えられた１ＨのデータＷＥＡのタイミング
で順次書込むＲＡＭ−Ａ７３と、シフトレジスタ（ＳＩ
Ｍ−Ａ）７２に蓄えられた１ＨのデータＷＥＢのタイミ
ングで順次書込むＲＡＭ−Ｂ７４と、ＲＡＭ−Ａ７３に
書き込まれたデータを読出しパルスＲＳのタイミングで
同一行を一度に読み出して蓄えるＳＯＭ−Ａ７５と、Ｒ
ＡＭ−Ｂ７４に書き込まれたデータを読出しパルスＲＳ
のタイミングで同一行を一度に読み出して蓄えるＳＯＭ
−Ｂ７６と、ＲＯＭテーブル１００を記憶するととも
に、ＳＯＭ−Ａ７５及びＳＯＭ−Ｂ７６に蓄えられたデ
ータをＲＯＭアドレスとして前回フレームのデータと今
回フレームのデータを順次比較しＲＯＭテーブル１００
に基づくデータ変換値を信号側駆動回路５５に出力する
ＲＯＭ７７とを設け、ＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７
４，ＲＡＭ−Ｃ８３及びＲＡＭ−Ｄ８４の出力から表示
データを作成するようにしているので、上下分割液晶パ
ネル２０を使用可能にするとともに走査線電極を２ライ
ン選択可能にしてデューティを１／４に減少させること
ができ、液晶の駆動マージンを上げることができる。ま
た、前回フレームと今回フレームのデータを比較しその
変化に応じて表示データを作成しているので、応答速度
を大幅に高めることができる。

【００５０】なお、本実施例では画像表示装置を例えば
ＳＴＮを用いた液晶プロジェクタに適用した例である
が、勿論これには限定されず、メモリを使用するもので
あれば全ての装置に適用可能であることは言うまでもな
い。

【００５１】また、画像表示装置の制御ビット数やＲＯ
Ｍテーブルのビット数は前述した実施例に限られるもの
ではなく任意のものが使用可能である。

【００５２】また、上記画像表示装置や液晶パネル等を
構成する回路や画素数、種類などは前述した実施例に限
られないことは言うまでもない。

【００５３】

【発明の効果】本発明によれば、各メモリ出力を使用す
ることによって応答速度の向上を図りながらデューティ
を大幅に減少させることができ、液晶の駆動マージンを
向上させることができる。

【図面の簡単な説明】

【図１】液晶プロジェクタの全体構成図である。

【図２】画像表示装置の液晶表示装置のブロック構成図
である。

【図３】画像表示装置の階調信号の変換を説明するため
の波形図である。

【図４】画像表示装置の階調信号の応答速度を説明する
ための波形図である。

【図５】画像表示装置の階調信号の分解を説明するため
の図である。

【図６】画像表示装置の階調信号の分解を説明するため
の波形図である。

【図７】画像表示装置の走査電極を２本づつ駆動するこ
とを説明するための図である。

【図８】画像表示装置のブロック構成図である。

【図９】画像表示装置のＲＯＭテーブルの構造を示す図
である。

【図１０】画像表示装置の動作を説明するための波形図
である。

【図１１】画像表示装置の動作を説明するための波形図
である。

【図１２】画像表示装置の駆動系の伝送ビット数が削減
されることを示す図である。

【図１３】画像表示装置の液晶駆動回路の動作を説明す
るための波形図である。

【図１４】画像表示装置の走査電極の駆動方法を説明す
るための図である。

【符号の説明】

１液晶プロジェクタ２画像表示装置１１タイミング制御回路１２Ａ／Ｄ変換器１３，１４，１５表示制御部１６，１７，１８液晶表示装置２０液晶パネル２０Ａ上側の液晶パネル２０Ｂ下側の液晶パネル２１，２２走査側駆動回路２３，２４信号側駆動回路５１，５２表示制御回路７１ＯＰデコーダ７２，８２シフトレジスタ（ＳＩＭ−Ａ，ＳＩＭ−
Ｂ）７３，７４，８３，８４フレームメモリ（ＲＡＭ−
Ａ，ＲＡＭ−Ｂ，ＲＡＭ−Ｃ，ＲＡＭ−Ｄ）７５，７６，８５，８６シフトレジスタ（ＳＯＭ−
Ａ，ＳＯＭ−Ｂ，ＳＯＭ−Ｃ，ＳＯＭ−Ｄ）７７，７８ＲＯＭ１００ＲＯＭテーブル

フロントページの続き (72)発明者森秀樹東京都東大和市桜が丘２丁目229番カシオ計算機株式会社東京事業所内

Claims

【特許請求の範囲】

【請求項１】２群に分割された液晶パネルを有する画
像表示装置であって、第１群の前回フレームの表示データを記憶する第１のメ
モリと、第１群の今回フレームの表示データを記憶する
第２のメモリと、第２群の前回フレームの表示データを
記憶する第３のメモリと、第２群の今回フレームの表示
データを記憶する第４のメモリとを有し、前記第１及び第２のメモリの出力から前記第１群の表示
データを作成し、前記第３及び第４のメモリの出力から
前記第２群の表示データを作成することを特徴とする画
像表示装置。