JPH11202837A - 液晶表示装置およびその駆動回路 - Google Patents
液晶表示装置およびその駆動回路Info
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- JPH11202837A JPH11202837A JP356598A JP356598A JPH11202837A JP H11202837 A JPH11202837 A JP H11202837A JP 356598 A JP356598 A JP 356598A JP 356598 A JP356598 A JP 356598A JP H11202837 A JPH11202837 A JP H11202837A
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Abstract
(57)【要約】
【課題】 映像信号の有効期間から割り出される画素数
が、ＬＣＤパネルの画素数に満たないとき、画面の周縁
枠部分にはブランキング期間のペデスタル信号がそのま
ま表示されるが、画質調整を行ったとき、その影響を受
けてペデスタル信号のレベルが変動する。 【解決手段】 ＬＣＤ表示システムの駆動回路におい
て、ゲイン調整、ブライト調整、ガンマ調整およびリミ
ット調整等の種々の画質調整を行うドライバＩＣ１３の
最後段に、ブランキング期間の表示レベルを一定レベル
に固定する黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂを
配置し、ＬＣＤパネルに表示されるブランキング期間の
表示レベルを、画質調整のレベルによらず、常に一定の
レベルに固定するとともに、その固定する範囲を１ドッ
ト単位で制御する。
が、ＬＣＤパネルの画素数に満たないとき、画面の周縁
枠部分にはブランキング期間のペデスタル信号がそのま
ま表示されるが、画質調整を行ったとき、その影響を受
けてペデスタル信号のレベルが変動する。 【解決手段】 ＬＣＤ表示システムの駆動回路におい
て、ゲイン調整、ブライト調整、ガンマ調整およびリミ
ット調整等の種々の画質調整を行うドライバＩＣ１３の
最後段に、ブランキング期間の表示レベルを一定レベル
に固定する黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂを
配置し、ＬＣＤパネルに表示されるブランキング期間の
表示レベルを、画質調整のレベルによらず、常に一定の
レベルに固定するとともに、その固定する範囲を１ドッ
ト単位で制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（以
下、ＬＣＤ(Liquid Crystal Display)と称す）およびそ
の駆動回路に関し、特に行列状に２次元配置された複数
個の液晶セル（画素）を画素単位で順次選択するアクテ
ィブマトリクス型ＬＣＤおよびその駆動回路に関する。
下、ＬＣＤ(Liquid Crystal Display)と称す）およびそ
の駆動回路に関し、特に行列状に２次元配置された複数
個の液晶セル（画素）を画素単位で順次選択するアクテ
ィブマトリクス型ＬＣＤおよびその駆動回路に関する。
【０００２】
【従来の技術】ＬＣＤパネルにおいて、表示しようとす
る映像信号の有効期間から割り出される画素数が、ＬＣ
Ｄパネルの画素数に満たないとき、映像が表示されない
画素には、ブランキング信号がそのまま表示させること
になる。これは、ＬＣＤパネルにパネル自信のフォーマ
ットと異なるフォーマットの信号を表示させるために、
スキャンコンバータ等で画素数変換を行った映像信号を
表示させようとしたときに起こり得る問題である。
る映像信号の有効期間から割り出される画素数が、ＬＣ
Ｄパネルの画素数に満たないとき、映像が表示されない
画素には、ブランキング信号がそのまま表示させること
になる。これは、ＬＣＤパネルにパネル自信のフォーマ
ットと異なるフォーマットの信号を表示させるために、
スキャンコンバータ等で画素数変換を行った映像信号を
表示させようとしたときに起こり得る問題である。
【０００３】何故なら、スキャンコンバータでフォーマ
ット変換をする際に、その補間演算を簡略化するため
に、フォーマットの変換比を簡単な整数比に設定するこ
とが多いからである。例えば、８００ｄｏｔ×６００ｄ
ｏｔのＳＶＧＡ(Super Video Graphics Array)のフォー
マットを、１０２４ｄｏｔ×７６８ｄｏｔのＸＧＡ(eXt
ended Graphics Array) のフォーマットに変更する場合
に、変換比が４：５に設定され、１０００ｄｏｔ×７５
０ｄｏｔに変換される。
ット変換をする際に、その補間演算を簡略化するため
に、フォーマットの変換比を簡単な整数比に設定するこ
とが多いからである。例えば、８００ｄｏｔ×６００ｄ
ｏｔのＳＶＧＡ(Super Video Graphics Array)のフォー
マットを、１０２４ｄｏｔ×７６８ｄｏｔのＸＧＡ(eXt
ended Graphics Array) のフォーマットに変更する場合
に、変換比が４：５に設定され、１０００ｄｏｔ×７５
０ｄｏｔに変換される。
【０００４】このように、１０００ｄｏｔ×７５０ｄｏ
ｔにフォーマット変換された映像信号を、１０２４ｄｏ
ｔ×７６８ｄｏｔの画素数を持つＬＣＤパネルに表示さ
せると、図１３に示すように、画面の左右に１２ｄｏｔ
ずつ、上下に９ｄｏｔずつ映像信号が足りないところが
できる。このとき、画面の周縁枠部分には、ブランキン
グ期間のペデスタル信号がそのまま表示されることにな
る。
ｔにフォーマット変換された映像信号を、１０２４ｄｏ
ｔ×７６８ｄｏｔの画素数を持つＬＣＤパネルに表示さ
せると、図１３に示すように、画面の左右に１２ｄｏｔ
ずつ、上下に９ｄｏｔずつ映像信号が足りないところが
できる。このとき、画面の周縁枠部分には、ブランキン
グ期間のペデスタル信号がそのまま表示されることにな
る。
【０００５】
【発明が解決しようとする課題】ところが、ＬＣＤパネ
ルに表示されてしまうペデスタル信号のレベルは、信号
処理系においてブライト、ゲイン、ガンマ、リミッタ等
の画質調整を行うと、その調整に連動して変動してしま
う。そうなると、この映像信号をプロジェクタでプロジ
ェクションしたときに、これらの調整に応じて映像の周
りが一緒に明るくなったり、暗くなったりしてしまう。
これは、見た目として、好ましくないことになる。
ルに表示されてしまうペデスタル信号のレベルは、信号
処理系においてブライト、ゲイン、ガンマ、リミッタ等
の画質調整を行うと、その調整に連動して変動してしま
う。そうなると、この映像信号をプロジェクタでプロジ
ェクションしたときに、これらの調整に応じて映像の周
りが一緒に明るくなったり、暗くなったりしてしまう。
これは、見た目として、好ましくないことになる。
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ＬＣＤパネルに表示
されるブランキング期間のペデスタル信号のレベルが、
ブライト、ゲイン、ガンマ、リミッタ等の画質調整に影
響されないようにしたＬＣＤおよびその駆動回路を提供
することにある。
であり、その目的とするところは、ＬＣＤパネルに表示
されるブランキング期間のペデスタル信号のレベルが、
ブライト、ゲイン、ガンマ、リミッタ等の画質調整に影
響されないようにしたＬＣＤおよびその駆動回路を提供
することにある。
【０００７】
【課題を解決するための手段】本発明によるＬＣＤおよ
びその駆動回路は、入力される映像信号に対して各種の
画質調整を行う信号処理系を有し、この信号処理系を経
た映像信号に基づいてＬＣＤパネル（表示部）を駆動す
るものであって、映像信号の有効期間から割り出される
画素数が、ＬＣＤパネルの画素数に満たないとき、その
ＬＣＤパネルに表示されるブランキング期間の表示レベ
ルを一定レベルに固定する枠処理ブロックを信号処理系
の最後段に有する構成となっている。
びその駆動回路は、入力される映像信号に対して各種の
画質調整を行う信号処理系を有し、この信号処理系を経
た映像信号に基づいてＬＣＤパネル（表示部）を駆動す
るものであって、映像信号の有効期間から割り出される
画素数が、ＬＣＤパネルの画素数に満たないとき、その
ＬＣＤパネルに表示されるブランキング期間の表示レベ
ルを一定レベルに固定する枠処理ブロックを信号処理系
の最後段に有する構成となっている。
【０００８】上記構成のＬＣＤおよびその駆動回路にお
いて、ゲイン調整、ブライト調整、ガンマ調整およびリ
ミット調整等の画質調整を行う信号処理系の最後段に、
ブランキング期間の表示レベルを一定レベルに固定する
枠処理ブロックを置くことで、枠の表示レベルが他のい
かなる信号処理の結果にも影響されることはない。した
がって、種々の画質調整を行ったとしても、枠の表示レ
ベルがその調整に連動して変動することなく常に一定レ
ベル（例えば、絶対的な黒レベル）に固定される。
いて、ゲイン調整、ブライト調整、ガンマ調整およびリ
ミット調整等の画質調整を行う信号処理系の最後段に、
ブランキング期間の表示レベルを一定レベルに固定する
枠処理ブロックを置くことで、枠の表示レベルが他のい
かなる信号処理の結果にも影響されることはない。した
がって、種々の画質調整を行ったとしても、枠の表示レ
ベルがその調整に連動して変動することなく常に一定レ
ベル（例えば、絶対的な黒レベル）に固定される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
て図面を参照しつつ詳細に説明する。
【００１０】図１は、本発明に係るＬＣＤ表示システム
の基本構成の概略を示すブロック図である。図１におい
て、本システムの全てのタイミング制御は、タイミング
ジェネレータ１１が行う。すなわち、タイミングジェネ
レータ１１は、入力される水平同期信号ｈｄおよび垂直
同期信号ｖｄを基に、マスタークロックｍｃｌｋや各種
のタイミングパルスを生成し、これらを各ブロックに供
給することによってタイミング制御を行う。
の基本構成の概略を示すブロック図である。図１におい
て、本システムの全てのタイミング制御は、タイミング
ジェネレータ１１が行う。すなわち、タイミングジェネ
レータ１１は、入力される水平同期信号ｈｄおよび垂直
同期信号ｖｄを基に、マスタークロックｍｃｌｋや各種
のタイミングパルスを生成し、これらを各ブロックに供
給することによってタイミング制御を行う。
【００１１】Ｒ（赤），Ｇ（緑），Ｂ（青）のアナログ
映像信号（Ｒ‐ｉｎ，Ｇ‐ｉｎ，Ｂ‐ｉｎ）は、Ａ／Ｄ
コンバータ１２Ｒ，１２Ｇ，１２ＢでＡ／Ｄ変換され、
かつ１：２でデマルチプレクスされた後、８ｂｉｔ×２
のデジタルデータとしてドライバＩＣ１３に入力され
る。ドライバＩＣ１３では、入力されたデジタルデータ
に対して、ゲイン調整、ブライト調整、ガンマ調整、リ
ミッタ調整等の信号処理を１０ｂｉｔで行う。このドラ
イバＩＣ１３の内部の具体的な構成については後述す
る。
映像信号（Ｒ‐ｉｎ，Ｇ‐ｉｎ，Ｂ‐ｉｎ）は、Ａ／Ｄ
コンバータ１２Ｒ，１２Ｇ，１２ＢでＡ／Ｄ変換され、
かつ１：２でデマルチプレクスされた後、８ｂｉｔ×２
のデジタルデータとしてドライバＩＣ１３に入力され
る。ドライバＩＣ１３では、入力されたデジタルデータ
に対して、ゲイン調整、ブライト調整、ガンマ調整、リ
ミッタ調整等の信号処理を１０ｂｉｔで行う。このドラ
イバＩＣ１３の内部の具体的な構成については後述す
る。
【００１２】ドライバＩＣ１３からは、内部演算処理お
よび各種の信号処理が行われた後、Ｒ，Ｇ，Ｂの各色ご
とに１０ビット×２のデジタルデータが出力される。こ
れらのデジタルデータは、Ｄ／Ａコンバータ１４Ｒ，１
４Ｇ，１４Ｂでマルチプレクスされ、かつＤ／Ａ変換さ
れることにより、Ｒ，Ｇ，Ｂのアナログ映像信号として
出力される。
よび各種の信号処理が行われた後、Ｒ，Ｇ，Ｂの各色ご
とに１０ビット×２のデジタルデータが出力される。こ
れらのデジタルデータは、Ｄ／Ａコンバータ１４Ｒ，１
４Ｇ，１４Ｂでマルチプレクスされ、かつＤ／Ａ変換さ
れることにより、Ｒ，Ｇ，Ｂのアナログ映像信号として
出力される。
【００１３】Ｒ，Ｇ，Ｂのアナログ映像信号は、アナロ
グドライバ１５Ｒ，１５Ｇ，１５Ｂで増幅および反転処
理が行われるとともに、ＬＣＤパネル１６Ｒ，１６Ｇ，
１６Ｂに表示できる形態に処理され、さらにサンプル／
ホールド処理が行われた後、ＬＣＤパネル１６Ｒ，１６
Ｇ，１６Ｂに入力されることにより映像を表示する。こ
こで、特に限定しないが、アナログドライバ１５Ｒ，１
５Ｇ，１５Ｂの出力のチャネル数を６本、ＬＣＤパネル
１６Ｒ，１６Ｇ，１６Ｂの信号線の本数を６本として説
明する。
グドライバ１５Ｒ，１５Ｇ，１５Ｂで増幅および反転処
理が行われるとともに、ＬＣＤパネル１６Ｒ，１６Ｇ，
１６Ｂに表示できる形態に処理され、さらにサンプル／
ホールド処理が行われた後、ＬＣＤパネル１６Ｒ，１６
Ｇ，１６Ｂに入力されることにより映像を表示する。こ
こで、特に限定しないが、アナログドライバ１５Ｒ，１
５Ｇ，１５Ｂの出力のチャネル数を６本、ＬＣＤパネル
１６Ｒ，１６Ｇ，１６Ｂの信号線の本数を６本として説
明する。
【００１４】図２は、本発明の特徴とする部分であるド
ライバＩＣ１３の内部の具体的な構成の一例を示すブロ
ック図である。なお、本ドライバＩＣ１３には、先述し
たように、１：２にデマルチプレクスされた８ｂｉｔ×
２のＲ／Ｇ／Ｂの各デジタルデータＲ１ｉｎ，Ｒ２ｉｎ
／Ｇ１ｉｎ，Ｇ２ｉｎ／Ｂ１ｉｎ，Ｂ２ｉｎが入力され
る。
ライバＩＣ１３の内部の具体的な構成の一例を示すブロ
ック図である。なお、本ドライバＩＣ１３には、先述し
たように、１：２にデマルチプレクスされた８ｂｉｔ×
２のＲ／Ｇ／Ｂの各デジタルデータＲ１ｉｎ，Ｒ２ｉｎ
／Ｇ１ｉｎ，Ｇ２ｉｎ／Ｂ１ｉｎ，Ｂ２ｉｎが入力され
る。
【００１５】本ドライバＩＣ１３は特に限定しないが、
演算処理の際に設定するデータを、３線シリアルデータ
ｓｃｔｌ，ｓｄａｔ，ｓｃｌｋとし、これらデータをシ
リアルＩ／Ｆ（インタ−フェ−ス）２１を介して取り込
む方式を用いて説明する。さらに、システム全体のマス
タークロックｍｃｌｋを、Ｄタイプのフリップフロップ
（以下、Ｄ‐ＦＦと称す）２２で１／２分周し、この１
／２分周クロック（１／２ｃｌｋ）を用いて内部の演算
処理を並列処理する構成となっている。
演算処理の際に設定するデータを、３線シリアルデータ
ｓｃｔｌ，ｓｄａｔ，ｓｃｌｋとし、これらデータをシ
リアルＩ／Ｆ（インタ−フェ−ス）２１を介して取り込
む方式を用いて説明する。さらに、システム全体のマス
タークロックｍｃｌｋを、Ｄタイプのフリップフロップ
（以下、Ｄ‐ＦＦと称す）２２で１／２分周し、この１
／２分周クロック（１／２ｃｌｋ）を用いて内部の演算
処理を並列処理する構成となっている。
【００１６】ＲのデジタルデータＲ１ｉｎ，Ｒ２ｉｎ
は、ゲインブロック２３Ｒでゲイン調整され、ブライト
ブロック２４Ｒでブライト調整され、ガンマブロック２
５Ｒでガンマ調整され、リミットブロック２６でリミッ
ト調整された後、黒枠処理ブロック２７Ｒに供給され
る。ＧのデジタルデータＧ１ｉｎ，Ｇ２ｉｎおよびＢの
デジタルデータＢ１ｉｎ，Ｂ２ｉｎについても全く同じ
である。
は、ゲインブロック２３Ｒでゲイン調整され、ブライト
ブロック２４Ｒでブライト調整され、ガンマブロック２
５Ｒでガンマ調整され、リミットブロック２６でリミッ
ト調整された後、黒枠処理ブロック２７Ｒに供給され
る。ＧのデジタルデータＧ１ｉｎ，Ｇ２ｉｎおよびＢの
デジタルデータＢ１ｉｎ，Ｂ２ｉｎについても全く同じ
である。
【００１７】ここで、各演算処理ブロックで用いられる
係数は、ＩＣ外部からシリアルＩ／Ｆ２１を介して入力
されるシリアルデータｓｃｔｌ，ｓｄａｔ，ｓｃｌｋに
基づいて設定される。また、黒枠処理ブロック２７Ｒ，
２７Ｇ，２７Ｂが、ドライバＩＣ１３の内部の信号処理
系の最後段に置かれるのは、黒枠の黒レベルが他のいか
なる信号処理の結果に影響されることなく、常に絶対的
な黒のレベルに固定されていることが望ましいからであ
る。なお、本例では、表示レベルを黒レベルに固定する
としているが、これに限定されるものではなく、他の表
示レベルであっても良い。
係数は、ＩＣ外部からシリアルＩ／Ｆ２１を介して入力
されるシリアルデータｓｃｔｌ，ｓｄａｔ，ｓｃｌｋに
基づいて設定される。また、黒枠処理ブロック２７Ｒ，
２７Ｇ，２７Ｂが、ドライバＩＣ１３の内部の信号処理
系の最後段に置かれるのは、黒枠の黒レベルが他のいか
なる信号処理の結果に影響されることなく、常に絶対的
な黒のレベルに固定されていることが望ましいからであ
る。なお、本例では、表示レベルを黒レベルに固定する
としているが、これに限定されるものではなく、他の表
示レベルであっても良い。
【００１８】タイミングジェネレータ２８には、Ｄ‐Ｆ
Ｆ２２の正相出力Ｑ、即ちマスタークロックｍｃｌｋを
１／２分周したクロック１／２ｃｌｋ、水平同期信号ｈ
ｄおよび垂直同期信号ｖｄが入力されるとともに、シリ
アルＩ／Ｆ２１から黒枠の表示範囲の係数が入力され
る。そして、タイミングジェネレータ２８は、内部カウ
ンタのデコード値と表示範囲の係数から、黒枠の表示範
囲を選択するセレクトパルスを作り出している。このセ
レクトパルスは、黒枠の表示範囲では“１”、映像信号
の表示範囲では“０”となる。
Ｆ２２の正相出力Ｑ、即ちマスタークロックｍｃｌｋを
１／２分周したクロック１／２ｃｌｋ、水平同期信号ｈ
ｄおよび垂直同期信号ｖｄが入力されるとともに、シリ
アルＩ／Ｆ２１から黒枠の表示範囲の係数が入力され
る。そして、タイミングジェネレータ２８は、内部カウ
ンタのデコード値と表示範囲の係数から、黒枠の表示範
囲を選択するセレクトパルスを作り出している。このセ
レクトパルスは、黒枠の表示範囲では“１”、映像信号
の表示範囲では“０”となる。
【００１９】タイミングジェネレータ２８から出力され
たセレクトパルスは、黒枠処理ブロック２７Ｒ，２７
Ｇ，２７Ｂに入力される。黒枠処理ブロック２７Ｒ，２
７Ｇ，２７Ｂでは、映像信号の黒枠と黒レベルの係数
を、セレクトパルスを用いて選択して出力する。その結
果、ドライバＩＣ１３から出力される映像信号のブラン
キング期間のペデスタル信号のレベルは、図３に示すよ
うに、ゲイン調整、ブライト調整、ガンマ調整およびリ
ミット調整等の画質調整の調整レベルに影響されずに、
一定の黒レベルに固定される。
たセレクトパルスは、黒枠処理ブロック２７Ｒ，２７
Ｇ，２７Ｂに入力される。黒枠処理ブロック２７Ｒ，２
７Ｇ，２７Ｂでは、映像信号の黒枠と黒レベルの係数
を、セレクトパルスを用いて選択して出力する。その結
果、ドライバＩＣ１３から出力される映像信号のブラン
キング期間のペデスタル信号のレベルは、図３に示すよ
うに、ゲイン調整、ブライト調整、ガンマ調整およびリ
ミット調整等の画質調整の調整レベルに影響されずに、
一定の黒レベルに固定される。
【００２０】続いて、黒枠処理ブロック２７Ｒ，２７
Ｇ，２７Ｂおよびタイミングジェネレータ２８の具体例
について説明する。黒枠処理ブロック２７Ｒ，２７Ｇ，
２７Ｂでは、タイミングジェネレータ２８で生成された
セレクトパルスにより、入力データ（映像信号）と黒枠
の黒レベルのデータ（係数ｆｂ）とを切り替えるによっ
て黒枠処理が行われる。
Ｇ，２７Ｂおよびタイミングジェネレータ２８の具体例
について説明する。黒枠処理ブロック２７Ｒ，２７Ｇ，
２７Ｂでは、タイミングジェネレータ２８で生成された
セレクトパルスにより、入力データ（映像信号）と黒枠
の黒レベルのデータ（係数ｆｂ）とを切り替えるによっ
て黒枠処理が行われる。
【００２１】黒枠の表示範囲は、タイミングジェネレー
タ２８に与えられる係数ｈ１，ｈ２および係数ｖ１，ｖ
２に基づいて設定される。なお、これらの係数の関係
は、ｈ１＜ｈ２、ｖ１＜ｖ２とし、図４の波形図に示す
ように、水平同期信号ｈｄおよび垂直同期信号ｖｄの最
初のエッジ、つまり負極性入力のときは立ち下がりエッ
ジ、正極性入力のときは立ち上がりエッジを基準に設定
するものとする。
タ２８に与えられる係数ｈ１，ｈ２および係数ｖ１，ｖ
２に基づいて設定される。なお、これらの係数の関係
は、ｈ１＜ｈ２、ｖ１＜ｖ２とし、図４の波形図に示す
ように、水平同期信号ｈｄおよび垂直同期信号ｖｄの最
初のエッジ、つまり負極性入力のときは立ち下がりエッ
ジ、正極性入力のときは立ち上がりエッジを基準に設定
するものとする。
【００２２】図５は、黒枠処理ブロックの構成の一例を
示すブロック図である。ここでは、Ｒの黒枠処理ブロッ
ク２７Ｒを例に採って説明するが、Ｇ／Ｂの黒枠処理ブ
ロック２７Ｇ／２７Ｂについても全く同じ構成となって
いる。
示すブロック図である。ここでは、Ｒの黒枠処理ブロッ
ク２７Ｒを例に採って説明するが、Ｇ／Ｂの黒枠処理ブ
ロック２７Ｇ／２７Ｂについても全く同じ構成となって
いる。
【００２３】黒枠処理ブロック２７Ｒには、図５から明
らかなように、偶数ドット処理系と奇数ドット処理系の
２つの処理ブロック２７Ｒｅ，２７Ｒｏが設けられてい
る。そして、これらの処理ブロック２７Ｒｅ，２７Ｒｏ
は、タイミングジェネレータ２８から供給されるセレク
トパルスにより、入力データ（映像信号）と黒枠の黒レ
ベルのデータ（係数ｆｂ）とを切り替えるセレクタ２９
ｅ，２９ｏと、これらセレクタ２９ｅ，２９ｏで選択さ
れたデータをラッチする１０ｂｉｔのフリップフロップ
（ＦＦ）３０ｅ，３０ｏとから構成されている。
らかなように、偶数ドット処理系と奇数ドット処理系の
２つの処理ブロック２７Ｒｅ，２７Ｒｏが設けられてい
る。そして、これらの処理ブロック２７Ｒｅ，２７Ｒｏ
は、タイミングジェネレータ２８から供給されるセレク
トパルスにより、入力データ（映像信号）と黒枠の黒レ
ベルのデータ（係数ｆｂ）とを切り替えるセレクタ２９
ｅ，２９ｏと、これらセレクタ２９ｅ，２９ｏで選択さ
れたデータをラッチする１０ｂｉｔのフリップフロップ
（ＦＦ）３０ｅ，３０ｏとから構成されている。
【００２４】タイミングジェネレータ２８は、その具体
的な構成については後で詳細に説明するが、偶数ドット
の処理系統と奇数ドットの処理系統で別々のセレクトパ
ルス（偶数セレクトパルス／奇数セレクトパルス）を生
成する。そして、セレクタ２９ｅ，２９ｏは、これらの
セレクトパルスが“０”（“Ｌ”レベル）のときは、入
力データ（映像信号）を選択して出力し、“１”
（“Ｈ”レベル）のときは、黒枠の黒レベルのデータ
（係数ｆｂ）を選択して出力する。
的な構成については後で詳細に説明するが、偶数ドット
の処理系統と奇数ドットの処理系統で別々のセレクトパ
ルス（偶数セレクトパルス／奇数セレクトパルス）を生
成する。そして、セレクタ２９ｅ，２９ｏは、これらの
セレクトパルスが“０”（“Ｌ”レベル）のときは、入
力データ（映像信号）を選択して出力し、“１”
（“Ｈ”レベル）のときは、黒枠の黒レベルのデータ
（係数ｆｂ）を選択して出力する。
【００２５】図６は、タイミングジェネレータ２８の構
成の一例を示すブロック図である。なお、係数やカウン
タのビット数は特に限定しないが、ここでは、係数を１
１ｂｉｔ、Ｈカウンタを１０ｂｉｔ、Ｖカウンタを１１
ｂｉｔとして説明するものとする。このタイミングジェ
ネレータ２８では、Ｈカウンタ３１とＶカウンタ３２の
カウント値をデコードすることにより、黒枠の表示範囲
を切り替えるセレクトパルス（偶数セレクトパルス／奇
数セレクトパルス）の生成が行われる。
成の一例を示すブロック図である。なお、係数やカウン
タのビット数は特に限定しないが、ここでは、係数を１
１ｂｉｔ、Ｈカウンタを１０ｂｉｔ、Ｖカウンタを１１
ｂｉｔとして説明するものとする。このタイミングジェ
ネレータ２８では、Ｈカウンタ３１とＶカウンタ３２の
カウント値をデコードすることにより、黒枠の表示範囲
を切り替えるセレクトパルス（偶数セレクトパルス／奇
数セレクトパルス）の生成が行われる。
【００２６】図６において、Ｈカウンタ３１は、水平同
期信号ｈｄをリセットパルスとして１／２ｃｌｋでカウ
ントする。ここに、１／２ｃｌｋは、図７のタイミング
チャートから明らかなように、マスタークロックｍｃｌ
ｋの１／２分周クロックに相当する。これにより、Ｈカ
ウンタ３１は、映像信号を２ドット単位でカウントして
いることになる。そこで、１ドット単位で黒枠の表示範
囲を制御するために、先述したように、黒枠処理ブロッ
ク２７Ｒにおける偶数ドットの処理ブロック２７Ｒｅと
奇数ドットの処理ブロック２７Ｒｅとで別々のセレクト
パルス（偶数セレクトパルス／奇数セレクトパルス）を
生成するようにしている。
期信号ｈｄをリセットパルスとして１／２ｃｌｋでカウ
ントする。ここに、１／２ｃｌｋは、図７のタイミング
チャートから明らかなように、マスタークロックｍｃｌ
ｋの１／２分周クロックに相当する。これにより、Ｈカ
ウンタ３１は、映像信号を２ドット単位でカウントして
いることになる。そこで、１ドット単位で黒枠の表示範
囲を制御するために、先述したように、黒枠処理ブロッ
ク２７Ｒにおける偶数ドットの処理ブロック２７Ｒｅと
奇数ドットの処理ブロック２７Ｒｅとで別々のセレクト
パルス（偶数セレクトパルス／奇数セレクトパルス）を
生成するようにしている。
【００２７】具体的には、先ず、コンパレータ３３，３
４でＨカウンタ３１のカウント値と係数（ｈ１またはｈ
２）の上位１０ビットとを比較する。このとき、コンパ
レータ３３，３４は、両者の値が同じなら“１”
（“Ｈ”レベル）を出力し、それ以外のときは“０”
（“Ｌ”レベル）を出力する。これらコンパレータ３
３，３４の比較結果は、Ｄ‐ＦＦ３５，３６にラッチさ
れる。
４でＨカウンタ３１のカウント値と係数（ｈ１またはｈ
２）の上位１０ビットとを比較する。このとき、コンパ
レータ３３，３４は、両者の値が同じなら“１”
（“Ｈ”レベル）を出力し、それ以外のときは“０”
（“Ｌ”レベル）を出力する。これらコンパレータ３
３，３４の比較結果は、Ｄ‐ＦＦ３５，３６にラッチさ
れる。
【００２８】ここから、偶数ドット用のセレクトパルス
を生成するには、係数ｈ１側については、Ｄ‐ＦＦ３５
の出力ａをＤ‐ＦＦ３７で１クロック分だけ遅延し、そ
の遅延出力ｂをさらにＤ‐ＦＦ３８で１クロック分だけ
遅延して遅延出力ｃを得る。このときのタイミング関係
を図８のタイミングチャートに示す。
を生成するには、係数ｈ１側については、Ｄ‐ＦＦ３５
の出力ａをＤ‐ＦＦ３７で１クロック分だけ遅延し、そ
の遅延出力ｂをさらにＤ‐ＦＦ３８で１クロック分だけ
遅延して遅延出力ｃを得る。このときのタイミング関係
を図８のタイミングチャートに示す。
【００２９】なお、以下に説明する図８〜図１２の各タ
イミングチャートにおいて、波形ａ〜ｋは、図６の各部
ａ〜ｋの各波形をそれぞれ対応関係を持って示してい
る。係数ｈ２側についても同様に、Ｄ‐ＦＦ３６の出力
を、２段縦続接続されたＤ‐ＦＦ３９，４０でそれぞれ
１クロック分ずつ遅延して計２クロック分の遅延出力ｅ
を得る。
イミングチャートにおいて、波形ａ〜ｋは、図６の各部
ａ〜ｋの各波形をそれぞれ対応関係を持って示してい
る。係数ｈ２側についても同様に、Ｄ‐ＦＦ３６の出力
を、２段縦続接続されたＤ‐ＦＦ３９，４０でそれぞれ
１クロック分ずつ遅延して計２クロック分の遅延出力ｅ
を得る。
【００３０】一方、奇数ドット用のセレクトパルスを生
成するには、セレクタ４１にＤ‐ＦＦ３５の出力ａとＤ
‐ＦＦ３７の出力ｂとを入力し、この２入力をＤ‐ＦＦ
４２を介して供給される係数ｈ１のＬＳＢの論理に基づ
いて選択する。そして、セレクタ４１において、係数ｈ
１のＬＳＢの論理が“０”、つまり設定値が偶数ならＤ
‐ＦＦ３５の出力ａを選択し、Ｄ‐ＦＦ４３を介して選
択出力ｄとし、ＬＳＢの論理が“１”、つまり係数が奇
数ならＤ‐ＦＦ３７の出力ｂを選択し、Ｄ‐ＦＦ４３を
介して選択出力ｄ′とする。
成するには、セレクタ４１にＤ‐ＦＦ３５の出力ａとＤ
‐ＦＦ３７の出力ｂとを入力し、この２入力をＤ‐ＦＦ
４２を介して供給される係数ｈ１のＬＳＢの論理に基づ
いて選択する。そして、セレクタ４１において、係数ｈ
１のＬＳＢの論理が“０”、つまり設定値が偶数ならＤ
‐ＦＦ３５の出力ａを選択し、Ｄ‐ＦＦ４３を介して選
択出力ｄとし、ＬＳＢの論理が“１”、つまり係数が奇
数ならＤ‐ＦＦ３７の出力ｂを選択し、Ｄ‐ＦＦ４３を
介して選択出力ｄ′とする。
【００３１】係数ｈ２側についても同様に、Ｄ‐ＦＦ３
６，３９の各出力をセレクタ４４の２入力とし、この２
入力をＤ‐ＦＦ４５を介して供給される係数ｈ２のＬＳ
Ｂの論理に基づいて選択し、係数ｈ２のＬＳＢの論理が
“０”のときはＤ‐ＦＦ３６の出力を選択してＤ‐ＦＦ
４６を介して選択出力ｆとし、ＬＳＢの論理が“１”の
ときはＤ‐ＦＦ３９の出力を選択してＤ‐ＦＦ４６を介
して選択出力とする。
６，３９の各出力をセレクタ４４の２入力とし、この２
入力をＤ‐ＦＦ４５を介して供給される係数ｈ２のＬＳ
Ｂの論理に基づいて選択し、係数ｈ２のＬＳＢの論理が
“０”のときはＤ‐ＦＦ３６の出力を選択してＤ‐ＦＦ
４６を介して選択出力ｆとし、ＬＳＢの論理が“１”の
ときはＤ‐ＦＦ３９の出力を選択してＤ‐ＦＦ４６を介
して選択出力とする。
【００３２】そして、Ｄ‐ＦＦ３８の出力ｃがＪＫ‐Ｆ
Ｆ４７のＪ入力、Ｄ‐ＦＦ４０の出力ｅがＪＫ‐ＦＦ４
７のＫ入力となり、ＪＫ‐ＦＦ４７の正相出力Ｑがセレ
クトパルスｇとなる。また、Ｄ‐ＦＦ４３の出力ｄがＪ
Ｋ‐ＦＦ４８のＪ入力、Ｄ‐ＦＦ４６の出力ｆがＪＫ‐
ＦＦ４８のＫ入力となり、ＪＫ‐ＦＦ４８の正相出力Ｑ
がセレクトパルスｈとなる。
Ｆ４７のＪ入力、Ｄ‐ＦＦ４０の出力ｅがＪＫ‐ＦＦ４
７のＫ入力となり、ＪＫ‐ＦＦ４７の正相出力Ｑがセレ
クトパルスｇとなる。また、Ｄ‐ＦＦ４３の出力ｄがＪ
Ｋ‐ＦＦ４８のＪ入力、Ｄ‐ＦＦ４６の出力ｆがＪＫ‐
ＦＦ４８のＫ入力となり、ＪＫ‐ＦＦ４８の正相出力Ｑ
がセレクトパルスｈとなる。
【００３３】こうすることにより、例えばＲの黒枠処理
ブロック２７Ｒにおける奇数ドット系統の処理ブロック
２７Ｒｏでは、係数が偶数と奇数の場合で、セレクトパ
ルスに１／２ｃｌｋ段分のオフセットが付くことにな
る。その結果、係数ｈ１と係数ｈ２に偶数が設定された
ときは、セレクトパルスｇとセレクトパルスｈは、１／
２ｃｌｋ段分のオフセットが付き、映像信号Ｒ１，Ｒ２
とセレクトパルスの関係は、図９のタイミングチャート
に示すようになる。また、係数ｈ１と係数ｈ２に奇数が
設定されたときは、図１０のタイミングチャートに示す
ようになる。
ブロック２７Ｒにおける奇数ドット系統の処理ブロック
２７Ｒｏでは、係数が偶数と奇数の場合で、セレクトパ
ルスに１／２ｃｌｋ段分のオフセットが付くことにな
る。その結果、係数ｈ１と係数ｈ２に偶数が設定された
ときは、セレクトパルスｇとセレクトパルスｈは、１／
２ｃｌｋ段分のオフセットが付き、映像信号Ｒ１，Ｒ２
とセレクトパルスの関係は、図９のタイミングチャート
に示すようになる。また、係数ｈ１と係数ｈ２に奇数が
設定されたときは、図１０のタイミングチャートに示す
ようになる。
【００３４】Ｖカウンタ３２は、垂直同期信号ｖｄをリ
セットパルスとし、水平同期信号ｈｄをクロックとして
動作している。具体的には、Ｈ方向の処理と同様に、コ
ンパレータ４９，５０でＶカウンタ３２のカウント値と
係数（ｖ１またはｖ２）を比較する。このとき、コンパ
レータ４９，５０は、両者の値が同じなら“１”を出力
し、それ以外のときは“０”を出力する。
セットパルスとし、水平同期信号ｈｄをクロックとして
動作している。具体的には、Ｈ方向の処理と同様に、コ
ンパレータ４９，５０でＶカウンタ３２のカウント値と
係数（ｖ１またはｖ２）を比較する。このとき、コンパ
レータ４９，５０は、両者の値が同じなら“１”を出力
し、それ以外のときは“０”を出力する。
【００３５】これらコンパレータ４９，５０の比較結果
は、Ｄ‐ＦＦ５１，５２にラッチされる。これらＤ‐Ｆ
Ｆ５１，５２の各出力ｉ，ｊは、ＪＫ‐ＦＦ５３のＪ，
Ｋ入力となる。そして、ＪＫ‐ＦＦ５３の正相出力Ｑ
は、Ｖ方向の黒枠表示範囲のセレクトパルスｋとなる。
このＶ方向のセレクトパルスｋのタイミング関係を図１
１のタイミングチャートに示す。
は、Ｄ‐ＦＦ５１，５２にラッチされる。これらＤ‐Ｆ
Ｆ５１，５２の各出力ｉ，ｊは、ＪＫ‐ＦＦ５３のＪ，
Ｋ入力となる。そして、ＪＫ‐ＦＦ５３の正相出力Ｑ
は、Ｖ方向の黒枠表示範囲のセレクトパルスｋとなる。
このＶ方向のセレクトパルスｋのタイミング関係を図１
１のタイミングチャートに示す。
【００３６】このようにして生成されたＨ方向のセレク
トパルスｇ，ｈは、デコーダ５４，５５に別々に入力さ
れ、Ｖ方向のセレクトパルスｋはデコーダ５４，５５に
共通に入力される。デコーダ５４は、図１２のタイミン
グチャートに示すように、Ｈ方向のセレクトパルスｇお
よびＶ方向のセレクトパルスｋが共に“１”のときは
“０”を出力し、何れかが“０”のときは“１”を出力
する。すなわち、ＮＡＮＤゲートの動作をする。デコー
ダ５５についても同様である。
トパルスｇ，ｈは、デコーダ５４，５５に別々に入力さ
れ、Ｖ方向のセレクトパルスｋはデコーダ５４，５５に
共通に入力される。デコーダ５４は、図１２のタイミン
グチャートに示すように、Ｈ方向のセレクトパルスｇお
よびＶ方向のセレクトパルスｋが共に“１”のときは
“０”を出力し、何れかが“０”のときは“１”を出力
する。すなわち、ＮＡＮＤゲートの動作をする。デコー
ダ５５についても同様である。
【００３７】デコーダ５４のデコード出力は、Ｄ‐ＦＦ
５６を経て偶数ドット用のセレクトパルスとなる。デコ
ーダ５５のデコード出力は、Ｄ‐ＦＦ５７を経て奇数ド
ット用のセレクトパルスとなる。この偶数／奇数ドット
用セレクトパルスは、図５に示すセレクタ２９ｅ，２９
ｏに入力されて、入力データ（映像信号）と黒枠の黒レ
ベルのデータ（係数ｆｂ）の選択を行う。
５６を経て偶数ドット用のセレクトパルスとなる。デコ
ーダ５５のデコード出力は、Ｄ‐ＦＦ５７を経て奇数ド
ット用のセレクトパルスとなる。この偶数／奇数ドット
用セレクトパルスは、図５に示すセレクタ２９ｅ，２９
ｏに入力されて、入力データ（映像信号）と黒枠の黒レ
ベルのデータ（係数ｆｂ）の選択を行う。
【００３８】上述したように、ＬＣＤ表示システムの駆
動系において、ゲイン調整、ブライト調整、ガンマ調整
およびリミット調整等の種々の画質調整を行うドライバ
ＩＣ（信号処理系）１３の最後段に、黒枠処理ブロック
２７Ｒ，２７Ｇ，２７Ｂを置くようにしたことにより、
表示すべき映像信号の有効期間から割り出される画素数
が、ＬＣＤパネルの画素数に満たないとき、ＬＣＤパネ
ルに表示されるブランキング期間の表示レベルを、画質
調整のレベルによらず、常に任意のレベル（本例では、
黒レベル）に固定できる。
動系において、ゲイン調整、ブライト調整、ガンマ調整
およびリミット調整等の種々の画質調整を行うドライバ
ＩＣ（信号処理系）１３の最後段に、黒枠処理ブロック
２７Ｒ，２７Ｇ，２７Ｂを置くようにしたことにより、
表示すべき映像信号の有効期間から割り出される画素数
が、ＬＣＤパネルの画素数に満たないとき、ＬＣＤパネ
ルに表示されるブランキング期間の表示レベルを、画質
調整のレベルによらず、常に任意のレベル（本例では、
黒レベル）に固定できる。
【００３９】また、タイミングジェネレータ２８を用い
て、セレクトパルスを任意のタイミングで出力するよう
にしているため、どのようなフォーマットの映像信号が
入力されても、１ドット単位で黒枠を表示することがで
きる。特に、並列処理システムの場合には、セレクトパ
ルスを並列に存在する黒枠処理ブロック（本例では、偶
数／奇数の２系統）に対して別々に生成することによ
り、並列処理システムでも、１ドット単位、つまりシス
テムのマスター黒の周期で黒枠の表示範囲を制御するこ
とができる。
て、セレクトパルスを任意のタイミングで出力するよう
にしているため、どのようなフォーマットの映像信号が
入力されても、１ドット単位で黒枠を表示することがで
きる。特に、並列処理システムの場合には、セレクトパ
ルスを並列に存在する黒枠処理ブロック（本例では、偶
数／奇数の２系統）に対して別々に生成することによ
り、並列処理システムでも、１ドット単位、つまりシス
テムのマスター黒の周期で黒枠の表示範囲を制御するこ
とができる。
【００４０】さらに、タイミングジェネレータを水平同
期信号ｈｄ、垂直同期信号ｖｄおよびクロックｃｌｋだ
けで動作させているため、特定のシステムに依存しない
信号処理が行える。また、全ての係数を信号処理ブロッ
ク（ドライバＩＣ）の外部から設定する構成としたこと
で、黒枠の表示範囲やその表示レベルをユーザが任意に
設定できる。しかも、黒枠の表示範囲を任意に変えられ
るため、ＮＴＳＣ、ＰＡＬ、ＨＤＴＶ等のテレビジョン
フォーマットの映像信号を表示するときに、真円率を変
えずにオーバースキャンのパーセンテージを変更でき
る。
期信号ｈｄ、垂直同期信号ｖｄおよびクロックｃｌｋだ
けで動作させているため、特定のシステムに依存しない
信号処理が行える。また、全ての係数を信号処理ブロッ
ク（ドライバＩＣ）の外部から設定する構成としたこと
で、黒枠の表示範囲やその表示レベルをユーザが任意に
設定できる。しかも、黒枠の表示範囲を任意に変えられ
るため、ＮＴＳＣ、ＰＡＬ、ＨＤＴＶ等のテレビジョン
フォーマットの映像信号を表示するときに、真円率を変
えずにオーバースキャンのパーセンテージを変更でき
る。
【００４１】なお、上記実施形態では、１：２にデマル
チプレクスされたデジタルデータを処理するＬＣＤ表示
システムに適用した場合について説明したが、その比率
は１：２に限定されるものではない。
チプレクスされたデジタルデータを処理するＬＣＤ表示
システムに適用した場合について説明したが、その比率
は１：２に限定されるものではない。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
入力される映像信号に対して各種の画質調整を行う信号
処理系を有し、この信号処理系を経た映像信号に基づい
てＬＣＤパネルを駆動する駆動回路において、映像信号
の有効期間から割り出される画素数が、ＬＣＤパネルの
画素数に満たないとき、そのＬＣＤパネルに表示される
ブランキング期間の表示レベルを一定レベルに固定する
枠処理ブロックを信号処理系の最後段に配したことによ
り、枠の表示レベルが他のいかなる信号処理の結果にも
影響されないため、枠の表示レベルを常に一定レベルに
固定できることになる。
入力される映像信号に対して各種の画質調整を行う信号
処理系を有し、この信号処理系を経た映像信号に基づい
てＬＣＤパネルを駆動する駆動回路において、映像信号
の有効期間から割り出される画素数が、ＬＣＤパネルの
画素数に満たないとき、そのＬＣＤパネルに表示される
ブランキング期間の表示レベルを一定レベルに固定する
枠処理ブロックを信号処理系の最後段に配したことによ
り、枠の表示レベルが他のいかなる信号処理の結果にも
影響されないため、枠の表示レベルを常に一定レベルに
固定できることになる。
【図１】本発明に係るＬＣＤ表示システムの基本構成を
示すブロック図である。
示すブロック図である。
【図２】本発明に係るドライバＩＣの構成の一例を示す
ブロック図である。
ブロック図である。
【図３】本発明に係る動作説明図である。
【図４】水平同期信号ｖｄおよび垂直同期信号ｖｄと係
数ｈ１，ｈ２，ｖ１，ｖ２の関係を示す波形図である。
数ｈ１，ｈ２，ｖ１，ｖ２の関係を示す波形図である。
【図５】黒枠処理ブロックの構成の一例を示すブロック
図である。
図である。
【図６】タイミングジェネレータの構成の一例を示すブ
ロック図である。
ロック図である。
【図７】クロックとデータの関係を示すタイミングチャ
ートである。
ートである。
【図８】タイミングジェネレータの動作説明のためのタ
イミングチャートである。
イミングチャートである。
【図９】係数ｈ１とｈ２が偶数のときのセレクトパルス
生成の動作説明のためのタイミングチャートである。
生成の動作説明のためのタイミングチャートである。
【図１０】係数ｈ１とｈ２が奇数のときのセレクトパル
ス生成の動作説明のためのタイミングチャートである。
ス生成の動作説明のためのタイミングチャートである。
【図１１】Ｖ方向のセレクトパルス生成の動作説明のた
めのタイミングチャートである。
めのタイミングチャートである。
【図１２】Ｈ，Ｖ全体のセレクトパルス生成の動作説明
のためのタイミングチャートである。
のためのタイミングチャートである。
【図１３】フォーマットの異なるＬＣＤパネルと黒枠表
示領域との関係を示す図である。
示領域との関係を示す図である。
１１，２８…タイミングジェネレータ、１３…ドライバ
ＩＣ、１６Ｒ，１６Ｇ，１６Ｂ…ＬＣＤパネル、２１…
シリアルＩ／Ｆ、２７Ｒ，２７Ｇ，２７Ｂ…黒枠処理ブ
ロック、２９ｅ，２９ｏ，４１，４４…セレクタ、３１
…Ｈカウンタ、３２…Ｖカウンタ、３３，３４，４９，
５０…コンパレータ、５４，５５…デコーダ
ＩＣ、１６Ｒ，１６Ｇ，１６Ｂ…ＬＣＤパネル、２１…
シリアルＩ／Ｆ、２７Ｒ，２７Ｇ，２７Ｂ…黒枠処理ブ
ロック、２９ｅ，２９ｏ，４１，４４…セレクタ、３１
…Ｈカウンタ、３２…Ｖカウンタ、３３，３４，４９，
５０…コンパレータ、５４，５５…デコーダ
Claims (14)
- 【請求項１】 入力される映像信号に対して各種の画質
調整を行う信号処理系を有し、この信号処理系を経た前
記映像信号に基づいて表示部を駆動する液晶表示装置で
あって、 前記映像信号の有効期間から割り出される画素数が、前
記表示部の画素数に満たないとき、前記表示部に表示さ
れるブランキング期間の表示レベルを一定レベルに固定
する枠処理ブロックを前記信号処理系の最後段に有する
ことを特徴とする液晶表示装置。 - 【請求項２】 前記枠処理ブロックは、枠表示範囲デー
タに基づいて生成されるセレクト信号に応じて前記映像
信号と枠表示レベル信号とを切り替えて出力することを
特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記セレクト信号は１ドット単位で生成
されることを特徴とする請求項２記載の液晶表示装置。 - 【請求項４】 前記枠表示範囲データおよび前記枠表示
レベル信号は、駆動回路の外部から設定されることを特
徴とする請求項２記載の液晶表示装置。 - 【請求項５】 入力される映像信号が１：ｎ（ｎは２以
上の整数）にデマルチプレクスされたデータであり、前
記信号処理系がマスタークロックの１／ｎ分周クロック
を用いて並列処理するｎ系統の処理系からなる場合にお
いて、前記枠処理ブロックはｎ系統の処理系ごとに与え
られる前記セレクト信号に応じて切替え処理を行うこと
を特徴とする請求項３記載の液晶表示装置。 - 【請求項６】 前記セレクト信号は、水平同期信号をリ
セットパルスとするＨカウンタおよび垂直同期信号をリ
セットパルスとするＶカウンタの各カウント値のデコー
ド値と前記枠表示範囲を示す係数データとの比較結果に
基づいて生成されることを特徴とする請求項５記載の液
晶表示装置。 - 【請求項７】 前記Ｈカウンタは、マスタークロックの
１／ｎ分周クロックでカウント動作を行い、 前記セレクト信号は、前記Ｈカウンタのカウント値と前
記係数データの上位ビットとの比較結果に、前記係数デ
ータの下位ビットの値によって前記１／ｎ分周クロック
の１段分のオフセットが付されて出力されることを特徴
とする請求項６記載の液晶表示装置。 - 【請求項８】 入力される映像信号に対して各種の画質
調整を行う信号処理系を有し、この信号処理系を経た前
記映像信号に基づいて表示部を駆動する液晶表示装置の
駆動回路であって、 前記映像信号の有効期間から割り出される画素数が、前
記表示部の画素数に満たないとき、前記表示部に表示さ
れるブランキング期間の表示レベルを一定レベルに固定
する枠処理ブロックを前記信号処理系の最後段に有する
ことを特徴とする液晶表示装置の駆動回路。 - 【請求項９】 前記枠処理ブロックは、枠表示範囲デー
タに基づいて生成されるセレクト信号に応じて前記映像
信号と枠表示レベル信号とを切り替えて出力することを
特徴とする請求項８記載の液晶表示装置の駆動回路。 - 【請求項１０】 前記セレクト信号は１ドット単位で生
成されることを特徴とする請求項９記載の液晶表示装置
の駆動回路。 - 【請求項１１】 前記枠表示範囲データおよび前記枠表
示レベル信号は、駆動回路の外部から設定されることを
特徴とする請求項９記載の液晶表示装置の駆動回路。 - 【請求項１２】 入力される映像信号が１：ｎ（ｎは２
以上の整数）にデマルチプレクスされたデータであり、
前記信号処理系がマスタークロックの１／ｎ分周クロッ
クを用いて並列処理するｎ系統の処理系からなる場合に
おいて、 前記枠処理ブロックはｎ系統の処理系ごとに与えられる
前記セレクト信号に応じて切替え処理を行うことを特徴
とする請求項１０記載の液晶表示装置の駆動回路。 - 【請求項１３】 前記セレクト信号は、水平同期信号を
リセットパルスとするＨカウンタおよび垂直同期信号を
リセットパルスとするＶカウンタの各カウント値のデコ
ード値と前記枠表示範囲を示す係数データとの比較結果
に基づいて生成されることを特徴とする請求項１２記載
の液晶表示装置の駆動回路。 - 【請求項１４】 前記Ｈカウンタは、マスタークロック
の１／ｎ分周クロックでカウント動作を行い、 前記セレクト信号は、前記Ｈカウンタのカウント値と前
記係数データの上位ビットとの比較結果に、前記係数デ
ータの下位ビットの値によって前記１／ｎ分周クロック
の１段分のオフセットが付されて出力されることを特徴
とする請求項１３記載の液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00356598A JP3991413B2 (ja) | 1998-01-12 | 1998-01-12 | 液晶表示装置およびその駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00356598A JP3991413B2 (ja) | 1998-01-12 | 1998-01-12 | 液晶表示装置およびその駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11202837A true JPH11202837A (ja) | 1999-07-30 |
| JP3991413B2 JP3991413B2 (ja) | 2007-10-17 |
Family
ID=11560966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00356598A Expired - Fee Related JP3991413B2 (ja) | 1998-01-12 | 1998-01-12 | 液晶表示装置およびその駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3991413B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002099259A (ja) * | 2000-09-26 | 2002-04-05 | Sony Corp | デジタル信号処理回路およびその処理方法、並びに表示装置、液晶表示装置および液晶プロジェクタ |
| JP2003216112A (ja) * | 2002-01-18 | 2003-07-30 | Sanyo Electric Co Ltd | 液晶駆動回路 |
| US8035651B2 (en) | 2004-08-25 | 2011-10-11 | Samsung Electronics Co., Ltd. | Method of adjusting displaying state of display apparatus |
| CN113593474A (zh) * | 2021-07-28 | 2021-11-02 | 昆山国显光电有限公司 | 伽马调试方法、显示驱动芯片以及显示装置 |
-
1998
- 1998-01-12 JP JP00356598A patent/JP3991413B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002099259A (ja) * | 2000-09-26 | 2002-04-05 | Sony Corp | デジタル信号処理回路およびその処理方法、並びに表示装置、液晶表示装置および液晶プロジェクタ |
| JP2003216112A (ja) * | 2002-01-18 | 2003-07-30 | Sanyo Electric Co Ltd | 液晶駆動回路 |
| US8035651B2 (en) | 2004-08-25 | 2011-10-11 | Samsung Electronics Co., Ltd. | Method of adjusting displaying state of display apparatus |
| CN113593474A (zh) * | 2021-07-28 | 2021-11-02 | 昆山国显光电有限公司 | 伽马调试方法、显示驱动芯片以及显示装置 |
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| Publication number | Publication date |
|---|---|
| JP3991413B2 (ja) | 2007-10-17 |
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