KR101106388B1 - 표시 장치 및 투사형 표시 장치 - Google Patents

Abstract

경시 변화 등에 수반하는 회로 소자의 열화에 의해, 각 액정 구동 펄스에 지연이 발생하여 영상 신호와 기입 신호의 위상 관계가 어긋나, 최적의 표시 화상이 얻어지지 않게 된다. 복수 화소(본 예에서는 6 화소) 동시 기입 방식을 채용하는 액정 표시 장치에 있어서, R, G, B의 LCD 패널(11R, 11G, 11B)로부터 출력되는 스캔 펄스 R_SOUT, G_SOUT, B_SOUT를, 이들 패널(11R, 11G, 11B)에 각종 타이밍 신호를 공급하는 구동 IC(21)에 입력하고, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT 각각의 최적 상태로부터의 지연량(지연 시간) GDFT를 측정하여, 영상 신호를 샘플/ 홀드하는 펄스(펄스 폭 제어 클럭 펄스 DCK)에 그 지연량을 반영시키는 피드백 처리를 행한다. 이 때, 마스터 클럭 MCK를 PLL에 의해 임의의 주파수로 생성 가능하게 한다.

LCD 패널, 영상 신호, 스위치 펄스(기입 신호), 펄스 폭 제어 클럭 펄스, 지연량, 타이밍 신호, 병렬화

Description

표시 장치 및 투사형 표시 장치{DISPLAY DEVICE AND PROJECTION TYPE DISPLAY DEVICE}

도 1은 본 발명의 제1 실시 형태에 따른 액정 표시 장치의 시스템 구성을 도시하는 블록도.

도 2는 PLL 회로(17)의 블록도의 일부.

도 3은 LCD 패널의 내부의 구성 예를 도시하는 회로도.

도 4는 스위치 펄스 발생 회로의 구성의 일례를 도시하는 블록도.

도 5는 마스터 클럭 MCK, 수평 스타트 펄스 HST, 수평 클럭 펄스 HCK, HCKX, 시프트 펄스 SFP1, SFP2, …, 펄스 폭 제어 클럭 펄스 DCK1, DCK2 및 스위치 펄스 SPLS1, SPLS2, …의 타이밍 관계를 나타내는 타이밍차트.

도 6은 스캔 펄스 SOUT의 지연량을 구하는 동작을 도시하는 타이밍차트.

도 7은 HCK, DCK 펄스 생성 회로의 구성의 일례를 도시하는 블록도.

도 8은 HCK, DCK 펄스 생성 회로의 회로 동작을 설명하기 위한 타이밍차트.

도 9는 액정 프로젝터의 일례를 도시하는 개략 구성도.

도 10은 본 발명의 제2 실시 형태에 따른 액정 표시 장치의 시스템 구성을 도시하는 블록도.

도 11은 위상 조정 회로의 블록도.

도 12는 위상 조정 회로의 배치의 일례를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

11R, 11G, 11B : LCD 패널

12 : LCD 드라이버

13 : D/A 컨버터

14 : 디지털 시그널 드라이버(DSD)

15 : A/D 컨버터

16 : 타이밍 제너레이터

17 : PLL 회로

18R, 18G, 18B : 디코더

19R, 19G, 19B : 딜레이 카운터

20 : 엣지 검출 회로

21 : 구동 IC(구동 제어 회로)

본 발명은 표시 장치 및 그 제어 방법, 및 투사형 표시 장치에 관한 것으로, 특히 화소가 매트릭스 형상으로 배열된 표시부에 대하여 수평 방향(열 배열 방향)에 있어서 복수 화소씩 병렬로 영상 신호를 기입하는 방식을 채용하는 표시 장치 및 투사형 표시 장치(프로젝터)에 관한 것이다.

표시 장치, 예를 들면 화소의 표시 소자로서 액정 셀을 이용한 액정 표시 장치(LCD; liquid crystal display)에 있어서는, 그 신호 처리계로서 게이트 어레이의 MOS 프로세스로 구성되는 디지털 신호 처리 IC를 이용하는 것이 일반적이다. 이 디지털 신호 처리 IC에서 소정의 신호 처리가 이루어진 디지털 데이터는, D/A(디지털/ 아날로그) 컨버터에서 아날로그 신호로 변환된 후, LCD 드라이버를 개재하여 액정 패널(이하, 「LCD 패널」이라고 함)에 공급된다. LCD 패널에는 액정 셀을 포함하는 화소가 매트릭스 형상으로 배열되어 있다.

LCD 패널의 기입 속도는, 입력되는 영상 신호를 1 도트(화소)씩 순차로 기입하여 갈 수 있을 정도로 빠르지 않기 때문에, 일반적으로, 수평 방향에 있어서 복수 화소씩 병렬로 영상 신호를 기입하는 방식이 채용되고 있다. 이 복수 화소 동시 기입 방식의 액정 표시 장치에서는, 복수 화소에 대하여 병렬로 영상 신호를 기입하기 위해서는 시계열로 순차로 입력되어 오는 영상 신호를 복수 화소분의 병렬 신호로 변환할 필요가 있다.

예를 들면, 수평 방향에 있어서 6 화소씩 병렬로 기입하는 6 화소 동시 기입 방식의 액정 표시 장치의 경우, 시계열로 입력된 영상 신호를 6 화소분씩 동일 타이밍으로 되도록 6 병렬의 영상 신호로 변환하고, 6 화소분의 시간에 6 열의 신호선에 영상 신호를 병렬로 기입하게 된다. 이 병렬화 처리는 LCD 드라이버에 있어서 영상 신호를 샘플/ 홀드 처리할 때에 행해진다.

이 병렬화 처리에 이용되는 샘플/ 홀드 펄스는, 수평 동기 신호에 동기한 타이밍 신호로서 생성된다. 또한, 6 병렬화된 영상 신호를 전송하는 신호선은, 물리 적으로 LCD 패널에 배선으로서 접속되어 있다. 이 때문에 상기 타이밍 신호 및 LCD 패널에의 표시 개시 타이밍 신호에 의해, 영상의 개시 위치는 일의적으로 정해지게 된다.

한편, LCD 패널의 내부에는, 6 화소씩 병렬로 기입하기 위해서, 신호선을 6개씩 병렬로 선택하는 신호선 선택 스위치가 6개의 신호선 단위로 마련되어 있다. 그리고, 이들 신호선 선택 스위치는, 영상 신호에 동기하여 순차로 발생되는 스위치 펄스(기입 신호)에 의해서 순차 선택된다. 신호선 선택 스위치가 순차로 선택됨으로써, 선택된 신호선 선택 스위치를 통해서 6개의 신호선에 영상 신호가 병렬로 기입되게 된다.

여기서, LCD 패널 내부에서는, 스위치 펄스 및 영상 신호가, 이들을 전송하는 신호선의 저항분이나 용량분 등의 영향에 의해서 각각 왜곡되게 되기 때문에, 이 스위치 펄스와 영상 신호의 위상 관계를 조정하지 않으면, 최적의 표시 화상은 얻어지지 않는다. 만약, 최적의 위상 관계로 되어 있지 않은 경우, 본래 있어야 할 위치에 대하여 인접하는 6 화소 앞 또는 뒤에 영상 신호가 누설되어 들어가, 이중의 그림으로 되어 투영되게 된다. 예를 들면, 1개의 종선을 표시하는 경우에는, 이 위상 관계가 어긋나 있으면, 본래 있어야 할 위치로부터 6 화소 앞 또는 뒤에도 종선이 투영되게 된다.

그 때문에, 종래, 동시 기입을 위한 타이밍 신호, 즉 스위치 펄스(기입 신호)와 영상 신호의 위상 관계를, 도트 클럭 정밀도 이상으로 또한 화상의 센터 위치를 바꾸는 일없이 조정 가능하게 한 기술이 제안되어 있다(예를 들면, 특허 문헌1 참조). 이 종래 기술에서는, 스위치 펄스의 발생 기준으로 되는 펄스 신호의 위상을 타이밍 발생 회로에서 조정함으로써, 영상 신호와 스위치 펄스의 위상 관계의 조정을 도트 클럭 정밀도 이상으로, 게다가 화상의 센터 위치를 바꾸는 일없이 행할 수 있도록 하고 있다.

<특허 문헌1>

일본 특허 공개 2002-108299호 공보(특히, 단락 0039∼0049 및 도 7)

그러나, 상술한 종래 기술에서는, 출하 전에 있어서의 액정 표시 장치에 대하여 동시 기입을 위한 기입 신호와 영상 신호의 위상 관계의 조정을 행하는 데에는 유효하지만, 출하 후에 있어서의 양자 사이의 위상 관계의 어긋남에는 대응할 수 없다고 하는 과제가 있었다. 즉, 출하 전에 최적의 위상 조정을 행할 수 있었다고 해도, 온도 변화나 경시 변화에 의해서 회로 소자가 열화하면, 그것에 기인하여 각 액정 구동 펄스에 지연이 발생하기 때문에 해당 위상 관계가 어긋나, 최적의 표시 화상이 얻어지지 않게 된다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는 온도 변화나 경시 변화에 의한 위상 관계의 어긋남을 자동적으로 수복하여 항상 최적의 표시 화상을 얻는 것이 가능한 표시 장치 및 그 제어 방법, 및 투사형 표시 장치를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 본 발명의 제1 관점은, 매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와, 클럭 펄스를 생성하는 클럭 펄스 생성부와, 복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와, 상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와, 최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와, 상기 클럭 펄스 생성부로부터의 클럭 펄스 및 각 표시부를 위한 리셋 카운트를 수신하고, 상기 리셋 카운트와 상기 클럭 펄스에 기초하여 각 표시부를 위한 지연 펄스를 생성하는, 각 표시부를 위한 적어도 하나의 딜레이 카운터부와, 상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고, 상기 기입 펄스는 각 표시부의 상기 복수의 화소의 서브세트에 병렬로 송신되는, 표시 장치이다.

또한, 상기 목적을 달성하기 위해서, 본 발명의 제2 관점은, 매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와, 클럭 펄스를 생성하는 클럭 펄스 생성부와, 복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와, 상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와, 최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와, 상기 클럭 펄스 생성부로부터의 클럭 펄스 및 각 표시부를 위한 리셋 카운트를 수신하고, 상기 리셋 카운트와 상기 클럭 펄스에 기초하여 각 표시부를 위한 지연 펄스를 생성하는, 각 표시부를 위한 적어도 하나의 딜레이 카운터부와, 상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고, 상기 기입 펄스는 상기 표시부들의 각각의 상기 복수의 화소의 서브세트에 병렬로 송신되고, 상기 검출부와 상기 타이밍 조정부는 각 표시부의 기준 펄스 출력 부분들에 근접하여 위치하는, 표시 장치이다.

상기 목적을 달성하기 위해서, 본 발명의 제3 관점은, 광원에 의해 발광되는 광을 투사하여 스크린 상에 표시하기 위한 투사형 표시 장치로서, 매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와, 클럭 펄스를 생성하는 클럭 펄스 생성부와, 복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와, 상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와, 최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와, 상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고, 상기 기입 펄스는 상기 표시부들의 각각의 상기 복수의 화소의 서브세트에 병렬로 송신된다.

본 발명의 제1 관점에 따른 표시 장치에 따르면, 표시부가, 화소가 매트릭스 형상으로 배열되어 구성되고, 클럭 펄스 생성 수단이, 임의의 주파수의 클럭 펄스를 생성하고, 생성된 클럭 펄스에 기초하여, 펄스 생성 수단이, 영상 신호를 복수의 화소를 단위로 하여 병렬화 처리하기 위한 타이밍 신호를, 펄스 폭 및 펄스 주기를 임의로 설정 가능한 펄스 신호로서 생성하고, 위상 어긋남 검출 수단이, 상기 타이밍 신호에 기초하여 생성되고, 상기 복수의 화소씩 병렬로 영상 신호를 기입하기 위한 기입 신호가 상기 표시부를 경유한 후의 위상 어긋남량을 검출하고, 타이밍 조정 수단이, 위상 어긋남 검출 수단에서 검출된 위상 어긋남량에 기초하여, 해당 위상 어긋남량이 소정의 허용 범위에 들어가도록 상기 타이밍 신호의 타이밍 조정을 행한다.

(제1 실시 형태)

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다. 도 1은 본 발명의일 실시 형태에 따른 표시 장치, 예를 들면 화소의 표시 소자로서 액정 셀을 이용한 액정 표시 장치의 시스템 구성을 도시하는 블록도이다.

도 1에 도시한 바와 같이, 본 액정 표시 장치는, R(적), G(녹), B(청)에 대응한 LCD 패널(11R, 11G, 11B), LCD 드라이버(11), D/A 컨버터(13), 디지털 시그널 드라이버(DSD)(14), A/D 컨버터(15), 타이밍 제너레이터(16), PLL(Phase Locked Loop) 회로(17), R, G, B 디코더(18R, 18G, 18B), R, G, B 딜레이 카운터(19R, 19G, 19B) 및 엣지 검출 회로(20)를 갖는 구성으로 되어 있다.

여기서, 디지털 시그널 드라이버(14), 타이밍 제너레이터(16), R, G, B 디코더(18R, 18G, 18B), R, G, B 딜레이 카운터(19R, 19G, 19B) 및 엣지 검출 회로(20)는, LCD 패널(11R, 11G, 11B)을 구동하는 구동 제어 회로(21)를 구성하고 있다. 그리고, 본 실시 형태에서는, 이 구동 제어 회로(21)가 1 칩 상에 IC화되어 있는 것으로 한다. 이 IC화된 구동 제어 회로(21)를 이하 「구동 IC(21)」라고 한다.

A/D 컨버터(15)는 R, G, B의 각 아날로그 영상 신호를 디지털 영상 신호로 변환하여 디지털 시그널 드라이버(14)에 공급한다. 디지털 시그널 드라이버(14)에서는, 화이트 밸런스 조정, 감마 보정 등의 통상의 화질 조정을 행하는 신호 처리가 행하여진다. D/A 컨버터(13)는 디지털 시그널 드라이버(14)에서 각종의 신호 처리가 이루어진 R, G, B의 디지털 영상 신호를 다시 아날로그 영상 신호로 변환하여 LCD 드라이버(12)에 공급한다.

PLL 회로(17)는 입력되는 아날로그 영상 신호로부터 동기 분리되어 공급되는 수평 동기 신호 HSYNC 및 수직 동기 신호 VSYNC를 타이밍 제너레이터(16)에 공급함과 함께, 외부 클럭 CLK에 기초하여, 본 액정 표시 장치에서 이용하는 마스터 클럭 MCK를 생성하여 타이밍 제너레이터(16)에 공급한다.

PLL 회로(17)에서는 도 2에 도시한 바와 같은 PLL의 구성에 의해, 외부 클럭 CLK의 정수배의 주파수의 마스터 클럭 MCK를 생성한다.

마스터 클럭 MCK는, 입력되는 아날로그 영상 신호로부터 동기 분리되어 공급되는 수평 동기 신호 HSYNC 및 수직 동기 신호 VSYNC에 기초하여, 상기 PLL에 의해 임의의 마스터 클럭 MCK를 생성해도 된다.

타이밍 제너레이터(16)는, PLL 회로(17)로부터 공급되는 마스터 클럭 MCK, 수평 동기 신호 HSYNC 및 수직 동기 신호 VSYNC에 기초하여, 마스터 클럭 MCK, 수평 클럭 펄스 HCK 및 수평 스타트 펄스 HST 등의 각종의 타이밍 신호를 생성한다.

타이밍 제너레이터(16)에서 생성된 수평 클럭 펄스 HCK 및 수평 스타트 펄스 HST 및 마스터 클럭 MCK는, R, G, B의 LCD 패널(11R, 11G, 11B)에 공통으로 공급된다. 타이밍 제너레이터(16)에서는 또한, 후술하는 R, G, B마다의 펄스 폭 제어 클럭 펄스 DCK(1, 2)도 생성된다. 이들 펄스 폭 제어 클럭 펄스 DCK는 대응하는 LCD 패널(11R, 11G, 11B)에 따로따로 공급된다.

LCD 드라이버(12)는, D/A 컨버터(13)로부터 공급되는 R, G, B의 각 아날로그 영상 신호에 대하여 증폭 처리, 1H(H는 수평 주사 기간) 반전 처리 및 샘플/ 홀드 처리 등을 행한 후, LCD 패널(11R, 11G, 11B)에 부여하여 표시 구동한다. 여기서, LCD 드라이버(12)에서의 샘플/ 홀드 처리 시에는, LCD 패널(11R, 11G, 11B)에 있어서 복수 화소씩, 예를 들면 6 화소씩 동시에 영상 신호를 기입하기 위해서, 시계열로 순차로 입력되는 아날로그 영상 신호를 6 화소분을 단위로 하여 병렬화하는 처리도 병행하여 행해진다. 또한, 이 병렬화 처리에서는 그 샘플/ 홀드 펄스로서 예를 들면 펄스 폭 제어 클럭 펄스 DCK가 사용된다.

구동 IC(21) 내에 있어서의 디코더(18R, 18G, 18B), 딜레이 카운터(19R, 19G, 19B) 및 엣지 검출 회로(20)의 각 기능, 및 이들에 부수하는 타이밍 제너레이터(16)의 기능이나 내부의 구체적인 구성에 대해서는 후에 상세히 설명한다.

여기서, 디코더(18R, 18G, 18B), 딜레이 카운터(19R, 19G, 19B) 및 엣지 검출 회로(20)는, 화소(31)에 기입되는 영상 신호에 대한 기입 신호, 즉 스위치 펄스 SPLS1, SPLS2, …의 LCD 패널(11R, 11G, 11B)을 경유한 후의 위상 어긋남량(지연량)을 검출하는 위상 어긋남 검출 수단을 구성한다.

또한, 타이밍 제너레이터(16)의 내부 회로의 일부는, 이 검출한 위상 어긋남량에 기초하여 해당 위상 어긋남량이 거의 제로로 되도록 피드백 처리에 의해 스위치 펄스 SPLS1, SPLS2, …의 타이밍 조정, 구체적으로는 스위치 펄스 SPLS1, SPLS2, …를 생성하는 펄스 폭 제어 클럭 펄스 DCK의 타이밍 조정을 행하는 타이밍 조정 수단을 구성한다.

도 3은 LCD 패널(11(11R, 11G, 11G)의 내부의 구성 예를 도시하는 회로도이다. 도 2에 있어서, 표시 에리어(표시부)에는, 화소 트랜지스터인 박막 트랜지스터(Thin Film Transistor) TFT, 액정 셀 LC 및 축적 용량 Cs를 갖는 단위 화소(31) 가 매트릭스 형상으로 배열되어 있다. 그리고, 이 매트릭스 형상의 화소 배열에 대하여, 화소 행마다 수직 주사선(32-1, 32-2, …)이 배선되고, 화소 열마다 신호선(33-1, 33-2.33-3, …)이 배선되어 있다.

이 화소 구조에 있어서, 박막 트랜지스터 TFT는, 게이트 전극이 수직 주사선(32-1, 32-2, …)에 접속되고, 소스 전극이 신호선(33-1, 33-2, 33-3, …)에 접속되어 있다. 액정 셀 LC는, 화소 전극이 박막 트랜지스터 TFT의 드레인 전극에 접속되고, 대향 전극이 공통선(34-1, 34-2, …)에 접속되어 있다. 여기서 액정 셀 LC는, 박막 트랜지스터 TFT에서 형성되는 화소 전극과 이에 대향하여 형성되는 대향 전극의 사이에서 발생하는 용량을 의미한다. 축적 용량 Cs는 박막 트랜지스터 TFT의 드레인 전극과 공통선(34-1, 34-2, …)의 사이에 접속되어 있다.

본 실시 형태에 따른 액정 표시 장치에서는, 일례로서, 6 화소씩 동시에 영상 신호의 기입을 행하는 6 화소 동시 기입 방식을 채용하고 있기 때문에, 신호선(33-1, 33-2, 33-3, …)에 대하여, 6개의 신호선마다 신호선 선택 스위치(35-1, 35-2, …)가 배치되어 있다. 그리고, 이들 신호선 선택 스위치(35-1, 35-2, …)의 각 6개의 출력단이 신호선(33-1, 33-2, 33-3, …)의 각 일단에 접속되어 있다.

또한, 신호선 선택 스위치(35-1, 35-2, …)의 각 6개의 입력단은, 6개의 데이터선(36-1∼36-6)에 각각 접속되어 있다. 그리고, 이들 데이터선(36-1∼36-6)을 통해서, 전술한 바와 같이, LCD 드라이버(12)에서의 샘플/ 홀드 처리 시에 6 화소분 병렬화된 영상 신호 ch1∼ch6이 신호선 선택 스위치(35-1, 35-2, …)의 각 6개의 입력단에 입력되도록 되어 있다.

신호선 선택 스위치(35-1, 35-2, …)에는, 스위치 펄스 발생 회로(37)로부터 스위치 펄스 SPLS1, SPLS2, …가, 화소(31)에 영상 신호를 기입하기 위한 기입 신호로서 공급된다. 이에 의해, 데이터선(36-1∼36-6)을 통해서 입력되는 6 병렬화된 영상 신호 ch1∼ch6이, 신호선 선택 스위치(35-1, 35-2, …)를 개재하여 신호선(33-1, 33-2, …)에 각각 기입된다. 그리고, 게이트 선택 펄스(수직 주사 펄스) Gate1, Gate2, …에 의해서 선택 구동되는 행의 수직 주사선(32-1, 32-2, …)에 접속되어 있는 화소(31)의 액정 셀 LC 및 축적 용량 Cs에 대하여, 6 화소 단위로 영상 신호가 동시에 기입되어 간다.

도 4는 스위치 펄스 발생 회로(37)의 구성의 일례를 도시하는 블록도이다. 도 4로부터 분명한 바와 같이, 스위치 펄스 발생 회로(37)는, 시프트 레지스터(371) 및 AND 게이트군(372)을 갖는 구성으로 되어 있다. 이 스위치 펄스 발생 회로(37)에는, 전술한 타이밍 제너레이터(16)(도 1 참조)에서 생성되는 수평 스타트 펄스 HST, 수평 클럭 펄스 HCK 및 그 반전 펄스 HCKX, 펄스 폭 제어 클럭 펄스 DCK1, 2가 공급된다.

또한, 여기서는, 도면의 간략화를 위해서, 시프트 레지스터(371)로서 전송단이 7단(제1 시프트단(371-1) 내지 제7 시프트단(371-7))인 경우를 예로 들어 도시하고 있지만, 실제로는, 화소(31)가 매트릭스 형상으로 배열된 표시 에리어의 수평 방향의 화소 수에 대응한 단 수의 것이 이용되게 된다. 즉, 수평 방향의 화소 수를 m으로 한 경우, 시프트 레지스터(371)로서 전송단이 m 단의 것이 이용된다.

이 스위치 펄스 발생 회로(37)에 있어서, 시프트 레지스터(371)에는 수평 스 타트 펄스 HST가 입력됨과 함께, 수평 클럭 펄스 HCK, HCKX가 각 전송단에 대하여 1단 걸러서 공급된다. 시프트 레지스터(371)는 수평 스타트 펄스 HST가 입력되면 시프트 동작을 개시하고, 수평 클럭 펄스 HCK, HCKX에 동기하여 수평 스타트 펄스 HST를 순차로 시프트하여, 각 전송단으로부터 시프트 펄스 SFP1, SFP2, …로서 출력한다.

이들 시프트 펄스 SFP1, SFP2, …는, AND 게이트군(372)의 각 AND 게이트(372-1, 372-2, …)의 한쪽의 입력으로 된다. 이들 AND 게이트(372-1, 372-2, …)의 각 다른 쪽의 입력으로서, 펄스 폭 제어 클럭 펄스 DCK1, 2가 교대로 공급된다. AND 게이트(372-1, 372-2, …)는 시프트 펄스 SFP1, SFP2, …와 펄스 폭 제어 클럭 펄스 DCK1, 2의 논리곱을 취함으로써 스위치 펄스 SPLS1, SPLS2, …를 생성하고, 도 2의 신호선 선택 스위치(35-1, 35-2, …)에 공급한다.

도 5는 스위치 펄스 발생 회로(37)의 동작을 도시하는 타이밍차트이며, (A)는 마스터 클럭 MCK를, (B)는 수평 스타트 펄스 HST를, (C)는 수평 클럭 펄스 HCK를, (D)는 HCKX를, (E)∼(K)는 각각 시프트 펄스 SFP1∼7을, (L)은 펄스 폭 제어 클럭 펄스 DCK1을, (M)은 펄스 폭 제어 클럭 펄스 DCK2를, (N)∼(T)는 각각 스위치 펄스 SPLS1∼7을 나타낸다.

이하에, 도 4에서 도시하는 스위치 펄스 발생 회로(37)와 관련시키면서, 도 5에 도시하는 타이밍차트를 설명한다.

우선, 수평 스타트 펄스 HST가 제1 시프트단(371-1)에 공급되면, 수평 클럭 펄스 HCK에 동기하여, 도 5(E)에 도시한 바와 같이, 수평 클럭 펄스 HCK의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 SFP1이 AND 게이트(372-1)에 출력된다. 그리고, 도 5(N)에 도시하는 대로, 그 출력과 펄스 폭 제어 클럭 펄스 DCK1의 AND 출력인 스위치 펄스 SPLS1이 논리 "0"으로 된다.

다음에, 제2 시프트단(371-2)에 시프트 펄스 SFP1이 시프트 인되고, 수평 클럭 펄스 HCKX에 동기하여, 도 5(F)에 도시한 바와 같이, 시프트 펄스 SFP1의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 SFP2가 AND 게이트(372-2)에 출력된다. 그리고, 도 5(N)에 도시하는 대로, 그 출력과 펄스 폭 제어 클럭 펄스 DCK2의 AND 출력인 스위치 펄스 SPLS12가 논리 "0"으로 된다.

제2 시프트단(371-2)이 AND 게이트(372-2)에 시프트 펄스 SFP2를 출력하는 타이밍에 있어서, 제1 시프트단(371-1)은, 펄스 폭 제어 클럭 펄스 DCK1이 「H」 레벨로 되기 때문에, 스위치 펄스 SPLS1은 논리 "1"로 된다.

제3 시프트단(371-3) 이후에 대해서도 마찬가지로 동작하는 결과, 도 5(N)∼(T)에 도시하는 대로, 펄스 폭 제어 클럭 펄스 DCK1, 2와 펄스 폭을 갖는 스위치 펄스 SPLS1∼7이 순차로 출력되어 간다.

이 타이밍차트로부터 분명한 바와 같이, 펄스 폭 제어 클럭 펄스 DCK1, DCK2는, 1/2 주기만큼 위상이 어긋나고 또한 1/2 주기보다도 좁은 펄스 폭을 갖는 펄스 신호이고, 스위치 펄스 SPLS1, SPLS2, …를 생성할 때에, 앞의 펄스의 하강 엣지와 뒤의 펄스의 상승 엣지의 사이에 적당한 간격을 갖게 함으로써, 스위치 펄스 SPLS1, SPLS2, …가 서로 중첩하지 않도록 이들 스위치 펄스 SPLS1, SPLS2, …의 펄스 폭을 제어하는 작용을 한다.

LCD 패널(11R, 11G, 11B)에 있어서, 각 시프트 레지스터(371)의 최종 전송단 m으로부터 출력되는 시프트 펄스 SFPm(본 예에서는 시프트 펄스 SFP7)은, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT로서 각 LCD 패널(11R, 11G, 11B)로부터 출력된다. 이들 스캔 펄스 R_SOUT, G_SOUT, B_SOUT는, 구동 IC(20) 내의 엣지 검출 회로(20)(도 1 참조)에 공급된다.

여기서, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT는, 온도 변화나 경시 변화에 의해서 시프트 레지스터(371)를 구성하는 트랜지스터 등의 회로 소자가 열화하면, 이에 기인하여 시프트 레지스터(371)의 최종 전송단 m으로부터 출력되는 타이밍에 지연이 발생한다. 회로 소자의 열화에 대해서는 LCD 패널(11R, 11G, 11B)마다 변동이 있기 때문에, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT의 지연량은 LCD 패널(11R, 11G, 11B)마다 서로 다른 값을 갖게 된다.

재차 도 1에 있어서, 엣지 검출 회로(20)는, 화소에의 영상 신호의 기입 신호인 스위치 펄스 SPLS1, SPLS2, …의 기준으로 되는 펄스 신호, 즉 스캔 펄스 R_SOUT, G_SOUT, B_SOUT 각각에 대하여, 그 상승 엣지 및 하강 엣지의 적어도 한쪽의 엣지를 검출한다. 본 예에 관한 엣지 검출 회로(20)에서는, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT의 상승 엣지 및 하강 엣지의 양방의 검출이 행하여지는 것으로 한다.

도 6은 스캔 펄스의 지연량을 구하는 동작을 도시하는 타이밍차트이며, (A)는 마스터 클럭 MCK를, (B)는 후술하는 수평 포지션 데이터 HPC_OUT를, (C)는 초기 상태의 스캔 펄스 SOUT(0)를, (D)는 상승 검출(DFT_MODE=0)로 했을 때의 검출 펄스 를, (E)는 하강 검출(DFT_MODE=1)로 했을 때의 검출 펄스를, (F)는 상승 기준(DFT_MODE=0)으로 했을 때의 딜레이 카운터를, (G)는 하강 기준(DFT_MODE=1)으로 했을 때의 딜레이 카운터를, (H)는 경시 열화 등에 의한 어긋남이 발생한 경우의 스캔 펄스 SOUT(t)를, (I)는 스캔 펄스 SOUT(t)에 기초하여, 상승 검출한 경우의 검출 펄스를, (J)는 스캔 펄스 SOUT(t)에 기초하여, 하강 검출한 경우의 검출 펄스를 나타낸다. 또한, 도 6에서는 각 스캔 펄스 R_SOUT, G_SOUT, B_SOUT를, 스캔 펄스 SOUT(0), SOUT(t)로서 나타내고 있다.

도 6(D) 및 (E)에 도시한 바와 같이, 엣지 검출 회로(20)는, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT의 상승 엣지 및 하강 엣지를 검출함으로써, 마스터 클럭 MCK의 예를 들면 1 주기분의 펄스 폭의 검출 펄스를 발생한다. 단, 엣지 검출 회로(20)는 항상 양방의 검출 펄스를 출력하는 것이 아니라, 예를 들면 본 시스템 전체의 제어를 담당하는 CPU(도시하지 않음)로부터 공급되는 모드 신호 DFT_MODE에 응답하여, 해당 모드 신호가 예를 들면 논리 "0"일 때는 상승의 검출 펄스를, 논리 "1"일 때는 하강의 검출 펄스를 각각 출력한다.

즉, 엣지 검출 회로(20)는 스캔 펄스 R_SOUT, G_SOUT, B-SOUT 각각에 대하여, 모드 신호 DFT_MODE에 응답하여 상승 엣지 및 하강 엣지의 어느 한쪽을 선택하고, 그 한쪽의 엣지를 검출했을 때에 검출 펄스를 출력하는 구성으로 되어 있다. 이 검출 펄스는 딜레이 카운터(19R, 19G, 19B)의 카운트치를 디코드하는 디코더(18R, 18G, 18B)에 대하여 그 디코드를 명령하는 디코드 펄스로서 공급된다.

딜레이 카운터(19R, 19G, 19B)는, 전술한 스캔 펄스 R_SOUT, G_SOUT, B_SOUT 의 늦어짐량(지연량)을 구하기 위해서 마련된 것이다. 구체적으로는, 딜레이 카운터(19R, 19G, 19B)는 타이밍 제너레이터(16)로부터 출력되는 후술하는 수평 포지션 데이터 HPC_OUT를 카운트함으로써 지연량을 구한다.

여기서, 도 6으로부터 분명한 바와 같이, 상기 지연량은 마스터 클럭 MCK의 정밀도에 의해 산출되기 때문에, 도 2에 도시한 PLL 회로(17)의 설정에 의해 PLL 회로(17)가 타이밍 제너레이터(16)에 공급하는 마스터 클럭 MCK의 주파수를 증가시키면, 상기 지연량의 정밀도를 향상시킬 수 있다. 따라서, 본 실시 형태에 있어서의 액정 표시 장치의 처리 능력 및 정밀도 목표치에 응답하여, 유연하게 마스터 클럭 MCK의 주파수를 설정하도록 구성할 수 있다.

딜레이 카운터(19R, 19G, 19B)에는, 해당 카운터의 리셋 위치(타이밍)를 설정하는 리셋 데이터 HPC_DAT가 예를 들면 전술한 CPU로부터 R, G, B마다 공급된다. 따라서, 리셋 데이터 HPC_DAT의 값을 바꿈으로써, 딜레이 카운터(19R, 19G, 19B)의 리셋 위치를 임의로 설정할 수 있다. 예를 들면, 도 6(F) 및 (G)에 도시한 바와 같이, 초기 상태에 있어서의 디코더(18R, 18G, 18B)의 디코드 펄스 위치를, 딜레이 카운터(19R, 19G, 19B)의 리셋 위치로 설정함으로써, 해당 딜레이 카운터(19R, 19G, 19B)의 카운트치가 그대로 지연량으로 된다.

여기서, PLL 회로(17)가 타이밍 제너레이터(16)에 공급하는 마스터 클럭 MCK의 주파수를 증가시킨 경우에는, 딜레이 카운터(19R, 19G, 19B)에 공급되는 리셋 데이터 HPC_DAT의 정밀도(분해능)를 증가시킨 마스터 클럭 MCK의 주파수에 대응시킬 필요가 있다.

딜레이 카운터(19R, 19G, 19B)의 카운트치는, 전술한 바와 같이, 디코더(18R, 18G, 18B)에서 R, G, B의 각 지연량 GDFT(R_GDFT, G_GDFT, B_GDFT)으로 디코드되어, 타이밍 제너레이터(16)에 공급된다. 타이밍 제너레이터(16)에서는, 전술한 바와 같이, 다양한 타이밍 신호의 생성이 행하여지지만, 여기서는, 수평 클럭 펄스 HCK 및 펄스 폭 제어 클럭 펄스 DCK를 생성하는 구체적인 회로 구성에 대하여 설명한다.

도 7은 수평 클럭 펄스 HCK 및 펄스 폭 제어 클럭 펄스 DCK를 생성하기 위한 회로(이하, 단순히 「HCK, DCK 펄스 생성 회로」라고 함)의 구성 일례를 도시하는 블록도이다. 이 HCK, DCK 펄스 생성 회로는, 구동 IC(20)에서 검출된 지연량(위상 어긋남량) GDFT에 기초하여 해당 지연량이 거의 제로로 되도록 피드백 처리에 의해 펄스 폭 제어 클럭 펄스 DCK의 타이밍 조정을 행하는 제어 수단을 구성하고, R, G, B의 LCD 패널(11R, 11G, 11B)(도 1 참조)에 각각 대응하여 마련되게 된다.

도 7로부터 분명한 바와 같이, HCK, DCK 펄스 생성 회로는, H(수평 방향) 포지션 카운터(41), HCK 카운터(42), DCK 카운터(43), 디코더(44, 45), 플립플롭(F/F)(46, 47) 및 피드백 량 처리 블록(48)을 갖는 구성으로 되어 있다.

H 포지션 카운터(41)는 수평 동기 신호 HSYNC에서 리셋된 후, 카운트치가 마스터 클럭 MCK에 동기하여 인크리먼트됨으로써, 그 카운트치를 수평 방향의 위치를 나타내는 수평 포지션 데이터 HPC_OUT로서 1H(H는 수평 주사 기간)마다 출력한다. 이 수평 포지션 데이터 HPC_OUT는 HCK 카운터(42), DCK 카운터(43) 및 디코더(44, 45)에 공급된다.

디코더(44)는 수평 포지션 데이터 HPC_OUT의 값이 레지스터치 SHP일 때만 고 레벨(이하, 「"H" 레벨」이라고 함)로 되는 리셋 펄스 HCK_RS를 생성한다. 여기서, 레지스터치 SHP는 1H 내에 있어서의 수평 클럭 펄스 HCK의 스타트 위치를 정하기 위한 것이다. 리셋 펄스 HCK_RS는 HCK 카운터(42)에 공급된다.

HCK 카운터(42)는 리셋 펄스 HCK_RS에서 리셋된 후, 카운트치가 마스터 클럭 MCK에 동기하여 인크리먼트되고, 그 카운트치 HCKC_OUT가 레지스터치 HCKC일 때에 재차 리셋이 가해진다. 여기서, 레지스터치 HCKC는 수평 클럭 펄스 HCK의 주기를 설정하기 위한 것이다. HCK 카운터(42)의 카운트치 HCKC_OUT는 플립플롭(46)에 공급된다.

플립플롭(46)은 극성 설정치 HCKPOL에 의해 설정되는 극성을 출력하지만, 반주기 {(HCKC+1)/2}마다 극성 설정치 HCKPOL의 극성을 반전시킴으로써, 듀티 50%의 펄스를 생성한다. 이에 의해, 플립플롭(46)의 출력 펄스인 수평 클럭 펄스 HCK는, 디코더(44)에서 생성된 리셋 펄스 HCKRS의 위치를 기준으로 하여, 주기 (HCKC+1)로 듀티 50%의 클럭 펄스로 된다.

디코더(45)는 H 포지션 카운터(41)의 출력인 수평 포지션 데이터 HPC_OUT의 값을 디코드함으로써, DCK 카운터(43)의 리셋 펄스 DCK_RS를 생성한다. DCK 카운터(43)는 리셋 펄스 DCK_RS에서 리셋된 후, 카운트치가 마스터 클럭 MCK에 동기하여 인크리먼트되고, 그 카운트치 DCKC_OUT가 레지스터치 DCKC일 때에 재차 리셋이 가해진다. 여기서, 레지스터치 DCKC는 펄스 폭 제어 클럭 펄스 DCK의 주기를 설정하기 위한 것이다. DCK 카운터(43)의 카운트치 DCKC_OUT는 플립플롭(47)에 공급된 다.

플립플롭(47)은 극성 설정치 DCKPOL에 의해 설정되는 극성을 출력하지만, 카운트치 DCKC_OUT가 레지스터치 DCKW일 때에 극성 설정치 DCKPOL의 극성을 반전시켜 그 값을 유지하고, 그 후 카운트치 DCKC_OUT가 레지스터치 DCKW일 때에 재차 극성 설정치 DCKPOL이 설정됨으로써, 펄스 폭 (DCKW+1), 주기 (DCKC+1)의 펄스를 생성한다. 이 때, DCKW<DCKC의 관계를 유지하도록 한다. 이에 의해, 플립플롭(47)의 출력 펄스인 펄스 폭 제어 클럭 펄스 DCK는, 디코더(45)에서 생성된 리셋 펄스 DCK_RS의 위치를 기준으로 하여, 주기 (DCKC+1)로 펄스 폭(DCKW+1)의 클럭 펄스로 된다.

디코더(45)에는 후술하는 드리프트 처리의 ON/OFF를 설정하는 레지스터치 DFTON과, 후술하는 오프셋치를 나타내는 레지스터치 OFST가 공급된다. 여기서, 레지스터치 DFT_ON이 논리 "0"일 때에 드리프트 처리를 OFF, 논리 "1"일 때에 드리프트 처리를 ON으로 한다. 디코더(45)는 드리프트 처리가 OFF일 때에는, 수평 포지션 데이터 HPC_OUT의 값이 (SHP+DCKF)일 때에만, "H" 레벨로 되는 리셋 펄스 DCK_RS를 생성한다. 여기서, 레지스터치 DCKF는, 수평 클럭 펄스 HCK에 대한 펄스 폭 제어 클럭 펄스 DCK의 위상차를 설정하기 위한 것이다.

디코더(45)는, 드리프트 처리가 ON일 때에는, 수평 포지션 데이터 HPC_OUT의 값이 (SHP+DCKF-DCKF_DEC+OFST)일 때에만, "H" 레벨로 되는 리셋 펄스 DCK_RS를 생성한다. 여기서, DCKF_DEC는 피드백 량 처리 블록(48)의 출력치이다. 또한, 레지스터치 OFST는, 레지스터치 DFTON이 논리 "1"일 때, 즉 드리프트 처리가 ON일 때에 만 유효로 된다.

이것은 후술하는 피드백 처리에서 리셋 위치가 수평 포지션 데이터 HPC_OUT의 값 000h보다도 이전 값을 취하지 않도록, 레지스터치 OFST로 주어지는 오프셋치를 부여하기 때문이다. 이와 같이, 피드백 처리를 행할 때에, 피드백시키는 펄스 폭 제어 클럭 펄스 DCK의 리셋 위치에 미리 오프셋을 붙여 놓음으로써, 반드시 리셋이 가해지도록 할 수 있다.

계속해서, 피드백 량 처리 블록(48)에 대하여 설명한다. 도 7로부터 분명한 바와 같이, 피드백 량 처리 블록(48)은 플립플롭(481) 및 가산기(482)를 갖는 구성으로 되어 있다. 이 피드백 량 처리 블록(48)에는 R, G, B의 디코더(11R, 11G, 11B)(도 1 참조)로부터 지연량 GDFT(R_GDFT, GGDFT, B_GDFT)이 입력된다.

그런데, LCD 패널(11R, 11G, 11B)로부터 출력되는 스캔 펄스 GDFT(R_GDFT, G_GDFT, B_GDFT)에 대해서는, 피드백 처리에 수반하여 시간축 상의 위치가 전방향으로 움직이지 않는 경우와 전방향으로 움직이는 경우가 있다. 따라서, 피드백 량 처리 블록(48)은, 스캔 펄스 GDFT가 시간축 상에서 전방향으로 움직이지 않는 경우와 전방향으로 움직이는 경우에서 서로 다른 처리를 행한다. 여기서, 피드백 처리란, 스캔 펄스 GDFT에 기초하여 얻어지는 지연량 GDFT를 DCK 카운터(43)의 리셋 위치에 반영시키는 것을 말한다.

스캔 펄스 GDFT가 전방향으로 움직이지 않는 경우에는, LCD 패널(11R, 11G, 11B) 내의 시프트 레지스터(37)(도 4 참조)가, 본 실시 형태에 관한 액정 표시 장치의 경우와 같이, 수평 클럭 펄스 HCK에 동기하여 시프트 동작을 행하는 사양의 경우이고, 레지스터치 GDFT_SEL을 논리 "0"으로 설정한다. 이 사양의 LCD 패널의 경우, 상술한 점에서 분명한 바와 같이, 펄스 폭 제어 클럭 펄스 DCK도 사용한다. 한편, 스캔 펄스 GDFT가 전방향으로 움직이는 경우에는, 시프트 레지스터(37)가 펄스 폭 제어 클럭 펄스 DCK에 동기하여 시프트 동작을 행하는 사양의 경우이며, 레지스터치 GDFT_SEL을 논리 "1"로 설정한다. 이 사양의 LCD 패널의 경우, 수평 클럭 펄스 HCK는 사용하지 않는다.

스캔 펄스 GDFT가 전방향으로 움직이지 않는 경우에는, 디코더(11R, 11G, 11B)에서 디코드한 값이 그대로 지연량으로 되기 때문에, 플립플롭(481)은 논리 "0"의 레지스터치 GDFT_SEL이 공급됨으로써, 디코더(11R, 11G, 11B)로부터 공급되는 지연량 GDFT를 그대로 피드백 량 처리 블록(48)의 출력치 DCKF_DEC로 한다.

여기서, 디코더(11R, 11G, 11B)에서 최초로 디코드한 후, 그 지연량 GDFT에 기초하여 피드백 처리를 행하면, 다음에 디코더(11R, 11G, 11B)에서 디코드되는 값이 "0"으로 되고, 스캔 펄스 GDFT가 전방향으로 움직이지 않는 경우와 마찬가지의 처리를 행하면, 피드백 처리를 행한 후, 또는 피드백 처리전의 상태로 되돌아가 버린다.

따라서, 스캔 펄스 GDFT가 전방향으로 움직이는 경우에는, 디코더(11R, 11G, 11B)에서 최초로 디코드하여 얻어지는 지연량 GDFT를 플립플롭(481)에 유지하고, 이 유지한 지연량 GDFT를 다음의 지연량과 가산기(482)에서 가산하여 감으로써, 초기 단계로부터의 지연량 GDFT1을 구하고, 이 지연량 GDFT1을 피드백 량 처리 블록(48)의 출력치 DCKF_DEC로 한다.

이상 설명한 피드백 량 처리 블록(48)의 기능을 요약하면 다음과 같다. 즉, 피드백 처리에 의해 스캔 펄스 SOUT 자신에 피드백이 가해지지 않는 경우에는, 딜레이 카운터(19R, 19G, 19B)의 카운트치를 디코더(18R, 18G, 18B)에서 디코드한 값 GDFT를 그대로 피드백 량으로 하고, 스캔 펄스 SOUT 자신에 피드백이 가해지는 경우에는, 해당 디코드치 GDFT를 다음의 디코드치와 가산한 값을 피드백 량으로 한다.

도 8은 HCK, DCK 펄스 생성 회로의 회로 동작을 설명하기 위한 타이밍차트이며, (A)는 마스터 클럭 MCK를, (B)는 DCK 카운터(43)의 초기 상태의 카운트치 DCKC_OUT(0)를, (C)는 초기 상태의 펄스 폭 제어 클럭 펄스 DCK(0)를, (D)는 경시 변화 등으로 어긋남이 발생한 경우의 DCK 카운터(43)의 카운트치 DCKC_OUT(t)를, (E)는 경시 변화 등으로 어긋남이 발생한 경우의 펄스 폭 제어 클럭 펄스 DCK(t)를, (F)는 딜레이 카운터를, (G)는 피드백 처리(F/B 처리)전의 디코드 펄스를, (H)는 스캔 펄스 SOUT 자신에 F/B 처리가 가해지지 않는 경우에 있어서의 F/B 처리 후의 디코드 펄스를, (I)는 스캔 펄스 SOUT 자신에 F/B 처리가 가해지는 경우에 있어서의 F/B 처리 후의 디코드 펄스를 나타낸다.

도 8(A) 내지 (E)에 도시한 바와 같이, 예를 들면, 초기 상태에 있어서 엣지 검출 회로(20)에서 생성하는 디코드 펄스(검출 펄스)가 딜레이 카운터(19R, 19G, 19B)의 000h를 취하도록 설정하고, 온도 변화나 경시 변화에 의해서 펄스 폭 제어 클럭 펄스 DCK에 마스터 클럭 MCK의 2 클럭(2 CLK)분의 지연이 발생했다고 한다.

스캔 펄스 SOUT 자신에 피드백 처리가 가해지지 않는 경우에는, 피드백 처리 가 행하여지더라도 디코드 펄스의 위치는, 도 8(H)에 도시한 바와 같이, 딜레이 카운터(19R, 19G, 19B)의 002h의 위치로 설정되기 때문에, 리셋 위치로부터 카운트치 분만큼 이전으로 시프트하도록 한다.

스캔 펄스 SOUT 자신이 피드백 처리되는 경우에는, 피드백 처리가 행하여지면, 도 8(I)에 도시한 바와 같이, 디코드 펄스는 딜레이 카운터(19R, 19G, 19B)의 000h를 디코드하도록 되기 때문에, 초기 상태로부터 디코드한 카운트치를 가산하여, 그 값을 리셋 위치로부터 이전으로 시프트하도록 한다.

또한, HCK, DCK 펄스 생성 회로에 공급되는 레지스터치 SHP, HCKC, DCKC, DCKW, DFT_ON, OFST나 극성 설정치 HCKPOL, DCKPOL 등의 정보는, 본 시스템 전체의 제어를 담당하는 CPU(도시하지 않음)에서 설정된다.

다음에, 상기 구성의 본 실시 형태에 따른 액정 표시 장치에 있어서, 피드백 처리에 의해 복수 화소 동시 기입을 위한 타이밍 신호의 위상을 자동적으로 조정할 때의 동작에 대하여 설명한다.

R, G, B의 LCD 패널(11R, 11G, 11B)을 구동할 때에, 스위치 펄스 발생 회로(37) 내의 시프트 레지스터(371)를 경유하여 각 패널(11R, 11G, 11B)로부터 출력되는 스캔 펄스 R_SOUT, G_SOUT, B_SOUT가 구동 IC(21)에 입력한다. 이후의 처리에서는, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT에 대하여 각각 따로따로 처리가 행해지게 되지만, 간단히 하기 위해서 이들을 대표하여 스캔 펄스 SOUT로서 설명하는 것으로 한다.

구동 IC(21)에 있어서, 엣지 검출 회로(20)는 도 6의 타이밍차트에 도시한 바와 같이, 스캔 펄스 SOUT의 상승 및 하강의 엣지를 검출하고, 그 검출 타이밍에서 "H" 레벨로 되는 검출 펄스를 디코드 펄스로 하여 출력한다. 한편, R, G, B의 딜레이 카운터(19R, 19G, 19B)는, 타이밍 제네레이터(16) 내의 H 포지션 카운터(41)(도 7 참조)로부터 공급되는 수평 포지션 데이터 HPC_OUT를 카운트한다. 이들 딜레이 카운터(19R, 19G, 19B)의 리셋 타이밍에 대해서는, R, G, B의 리셋 데이터 HPC_DAT에 의해서 임의로 설정할 수 있게 되어 있다.

그리고, 딜레이 카운터(19R, 19G, 19B)의 각 카운트치는, 엣지 검출 회로(20)로부터 공급되는 R, G, B의 각 검출 펄스를 트리거로서, R, G, B의 디코더(18R, 18G, 18B)에 의해서 디코드된다. 이들 디코더(18R, 18G, 18B)의 각 디코드치는, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT 각각의 최적 상태로부터의 지연량(지연 시간) GDFT(R_GDFT, G_GDFT, B_GDFT)이고, 타이밍 제너레이터(16) 내의 피드백 량 처리 블록(48)(도 7 참조)에 공급된다.

여기서, 최적 상태란, 예를 들면, 액정 표시 장치를 출하하기 전의 조정 단계에서, 동시 기입을 위한 타이밍 신호와 영상 신호의 위상 관계를 최적으로 조정했을 때의 상태를 말한다. 이 위상 관계는 전술한 바와 같이, 액정 표시 장치의 출하 후에 있어서, 온도 변화나 경시 변화에 의해서 트랜지스터 등의 회로 소자가 열화하면, 그에 따라 어긋나게 된다.

또한, 지연량 GDFT(R_GDFT, G_GDFT, B_GDFT)를 구함에 있어서, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT의 상승 엣지를 기준으로 할지, 하강 엣지를 기준으로 할지에 대해서는, 엣지 검출 회로(20)에 공급하는 모드 신호 DFT_MODE에 의해서 임의로 전환 가능하게 되어 있다. 어느 것을 설정할지에 대해서는, LCD 패널(11R, 11G, 11B)의 상태에 따라서 최적의 쪽을 선택하도록 하면 된다.

도 7의 HCK, DCK 펄스 생성 회로에서는, 상술한 바와 같이하여 산출된 지연량 GDFT(R_GDFT, G_GDFT, B_GDFT)를, DCK 카운터(43)의 리셋 위치(타이밍)에 반영시키는 피드백 처리가 행하여진다. 구체적으로는, 디코더(45)에 있어서, 지연량 GDFT를 기준으로 하여 수평 포지션 데이터 HPC_OUT를 디코드함으로써, DCK 카운터(43)의 리셋 펄스 DCK_RS를 생성하고, 해당 DCK 카운터(43)를 리셋한다. 이 DCK 카운터(43)의 카운트치에 기초하여 생성되는 펄스 폭 제어 클럭 펄스 DCK는, 전술한 바와 같이, LCD 드라이버(12)에 있어서의 병렬화 처리 시의 샘플/ 홀드 펄스로서 사용된다.

상술한 바와 같이, 복수 화소(본 예에서는 6 화소) 동시 기입 방식을 채용하는 액정 표시 장치에 있어서, R, G, B의 LCD 패널(11R, 11G, 11B)로부터 출력되는 스캔 펄스 R_SOUT, G_SOUT, B_SOUT를, 이들 패널(11R, 11G, 11B)에 각종의 타이밍 신호를 공급하는 구동 IC(21)에 입력하고, 스캔 펄스 R_SOUT, G_SOUT, B_SOUT 각각의 최적 상태로부터의 지연량(지연 시간) GDFT를 측정하여, 영상 신호를 샘플/ 홀드하는 펄스, 예를 들면 펄스 폭 제어 클럭 펄스 DCK에 그 지연량을 반영시키는 피드백 처리를 행함으로써, LCD 패널(11R, 11G, 11B)을 구동하는 각종의 타이밍 신호와 영상 신호의 위상 관계를 최적의 상태로 자동적으로 조정할 수 있다.

이에 의해, LCD 패널(11R, 11G, 11B) 내에서의 온도 변화나 경시 변화에 의한 트랜지스터 등의 회로 소자의 열화로부터 구동 펄스, 특히 복수 화소 동시 기입 을 위한 스위치 펄스 SPLS1, SPLS2, …에 지연이 생기는 것에 기인하여 발생하는 영상 신호와의 위상 관계의 어긋남을 자동적으로 수복하여 영상 신호의 혼란을 방지할 수 있기 때문에, 온도 변화나 경시 변화의 영향을 받지 않고, 항상 최적의 표시 화상을 얻는 것이 가능하게 된다.

특히, 본 실시 형태에 있어서는, PLL 회로(17)에 있어서 임의의 주파수의 마스터 클럭 MCK를 생성 가능하도록 구성되어 있기 때문에, 장치의 능력 범위 내에서 극력 마스터 클럭 MCK의 주파수를 증가시킴으로써, 지연량을 정밀도 있게 반영시키는 피드백 처리를 행하는 것이 가능하게 된다.

또한, 상기 실시 형태에서는, 펄스 폭 제어 클럭 펄스 DCK1, 2를 패널 외부로부터 취득하는 타입의 액정 표시 장치를 전제로 하여 설명했지만, 도 7에 도시하는 HCK, DCK 펄스 생성 회로에서는, 레지스터치 DCKC, DCKW, DCKF에 의해서 펄스 폭 제어 클럭 펄스 DCK의 펄스 주기, 펄스 폭 및 화소(31)에의 영상 신호의 기입 타이밍을 정하는 클럭 펄스, 즉 수평 클럭 펄스 HCK에 대한 위상차를 임의로 설정 가능한 구성으로 되어 있기 때문에, 수평 클럭 펄스 HCK, HCKX를 이용하여 패널 내부에서 펄스 폭 제어 클럭 펄스 DCK1, 2를 생성하는 타입의 액정 표시 장치에 있어서도, 수평 클럭 펄스 HCK, HCKX로서 펄스 폭 제어 클럭 펄스 DCK1, 2를 입력함으로써, 마찬가지로 피드백 처리를 행할 수 있다.

또한, 상기 실시 형태에서는, 복수 화소 동시 기입 방식의 액정 표시 장치를 예로 들어 설명했지만, 본 발명은 복수 화소 동시 기입 방식의 것에의 적용에 한정되는 것이 아니라, LCD 패널을 구동하는 타이밍 신호, 특히 영상 신호의 기입을 행 하는 타이밍 신호와 해당 영상 신호의 위상 관계의 자동 조정에 관한 것이라는 점에서, 화소 단위로 기입하는 방식의 것에도 마찬가지로 적용 가능하다.

또한 상기 실시 형태에서는, R, G, B의 LCD 패널(11R, 11G, 11B)을 갖는 컬러 방식의 액정 표시 장치에 적용한 경우를 예로 들었지만, 본 발명은 컬러 방식의 것에의 적용에 한정되는 것이 아니라, 모노크롬 방식의 액정 표시 장치에도 마찬가지로 적용 가능하고, 나아가서는 액정 표시 장치에의 적용에 한하지 않고, 표시 디바이스로서 CRT(음극선관)나 EL(electro luminescence) 소자 등을 이용한 표시 장치 등, 특히 복수 화소씩 동시에 영상 신호를 기입하는 방식을 채용하는 표시 장치전반에 적용 가능하다.

[응용 예]

또한, 전술한 구동 IC(20)를 포함하는 신호 처리계는, 투사형 표시 장치, 예를 들면 액정 프로젝터의 신호 처리계로서 이용하는 것도 가능하다. 도 8에 액정 프로젝터의 구성의 개략을 도시한다.

도 8에 있어서, 광원(51)으로부터 발생하는 백색 광은, 제1 빔분할기(52)에서 특정의 색 성분, 예를 들면 가장 파장이 짧은 B(청)의 광 성분만이 투과하고, 남은 색의 광 성분은 반사된다. 제1 빔분할기(52)를 투과한 B의 광 성분은, 미러(53)에서 광로가 변경되어, 렌즈(54)를 통해서 B의 LCD 패널(11B)에 조사된다.

제1 빔분할기(52)에서 반사된 광 성분에 대해서는, 제2 빔분할기(55)에서 예를 들면 G(녹)의 광 성분이 반사되고, R(적)의 광 성분이 투과한다. 제2 빔분할기(55)에서 반사된 G의 광 성분은, 렌즈(56)를 통해서 G의 LCD 패널(11G)에 조사된 다. 제2 빔분할기(55)를 투과한 R의 광 성분은, 미러(57, 58)에서 광로가 변경되어, 렌즈(59)를 통해서 R의 LCD 패널(11R)에 조사된다.

LCD 패널(11R, 11G, 11B)을 경유한 R, G, B의 각 광은, 크로스 프리즘(60)에서 광 합성된다. 그리고, 이 크로스 프리즘(60)으로부터 출사되는 합성 광은, 투사 프리즘(61)에 의해서 스크린(62)에 투사된다.

상기 구성의 액정 프로젝터에 있어서, LCD 패널(11R, 11G, 11B)에는, 도 1에 도시하는 신호 처리계에서 R, G, B마다 병렬로 신호 처리된 아날로그 영상 신호가, LCD 드라이버(12)에서의 샘플/ 홀드 처리 시에, 복수 화소, 예를 들면 6 화소분을 단위로 하여 병렬화 처리되어 입력된다.

또한, LCD 패널(11R, 11G, 11B)에는, 구동 제어 회로(63)로부터 각종 구동 펄스가 입력된다. 이 구동 제어 회로(63)로서, 전술한 구동 IC(20)를 이용함으로써, LCD 패널(11R, 11G, 11B) 내에서의 온도 변화나 경시 변화에 의한 트랜지스터 등의 회로 소자의 열화로부터 구동 펄스, 특히 복수 화소 동시 기입을 위한 스위치 펄스에 지연이 생기는 것에 기인하여 발생하는 영상 신호와의 위상 관계의 어긋남을 자동적으로 수복하여 영상 신호의 혼란을 방지할 수 있기 때문에, 온도 변화나 경시 변화의 영향을 받지 않고, 항상 최적의 표시 화상을 얻는 것이 가능하게 된다.

또한, 여기서는, 컬러 방식의 액정 프로젝터에 적용한 경우를 예로 들어 설명했지만, 모노크롬 방식의 액정 프로젝터에도 마찬가지로 적용 가능하다. 이 때는 당연한 것이지만, 신호 처리계는 1 채널분이면 되게 된다.

(제2 실시 형태)

이하, 제2 실시 형태에 대하여 설명한다.

도 10은 본 실시 형태에 있어서의 액정 표시 장치의 시스템 구성을 도시하는 블록도이다. 도 10에 있어서, 도 1에 도시한 제1 실시 형태에서의 액정 표시 장치와 동일한 부호가 붙여진 구성 부분은, 도 1과 공통된다. 따라서, LCD 드라이버(12)와 DSD(14)와 타이밍 제너레이터(16)는, 도 1에 도시하는 동일한 구성 부분과 공통된다.

도 10에서는 마스터 클럭 MCK를 생성하는 PLL 회로(17)를 생략하고 있지만, 제1 실시 형태에 있어서의 액정 표시 장치와 마찬가지로 구성하여, 임의의 주파수의 마스터 클럭 MCK를 생성하여 지연량의 정밀도를 향상시킬 수 있다.

본 실시 형태의 특징은 LCD 패널(70R, 70G, 70B)에 있고, 각 LCD 패널은 각각 위상 조정 회로(71R, 71G, 71B)를 내장하고 있는 점에 있다.

위상 조정 회로(71R, 71G, 71B)는, 제1 실시 형태에서 도 1에 도시한 엣지 검출 회로(20)와, 딜레이 카운터(19R, 19G, 19B)와, 디코더(18R, 18G, 18B)를, 각각 독립적으로 각 LCD 패널(70R, 70G, 70B)에 배치하도록 구성함으로써 실현할 수 있다.

구체적으로는, 상술한 회로군을 스캔 펄스 SOUT의 출력단 근처에 내장, 실장함으로써, 스캔 펄스 SOUT로부터 위상 조정 회로(71R, 71G, 71B)에의 배선이 최소 거리로 되어, 배선의 부가 용량에 의한 스캔 펄스의 왜곡 및 외부로부터의 노이즈의 영향을 최소한으로 억제하는 것이 가능하게 된다.

(제3 실시 형태)

이하, 제3 실시 형태에 대하여 설명한다.

본 실시 형태에서의 액정 표시 장치의 블록도는, 제2 실시 형태에서의 액정 표시 장치와 동일하고, 각 위상 조정 회로(71R, 71G, 71B)를 도 11에 도시하는 블록도에 의해 구성한다.

본 실시 형태에서의 각 위상 조정 회로는, 인버터(711)와, 위상 검파부(PD)(712)와, 저역 통과 필터(LPF)(713), 전압 제어 발진부(VCO)(714), 위상 처리부(715)를 갖고, 위상 검파부(712)와 저역 통과 필터(713)와 전압 제어 발진부(714)가 위상 검출부를 구성한다.

각 위상 조정 회로(71R, 71G, 71B)에서는, 영상 표시부로부터의 SOUT 신호(각각 R_SOUT, G_SOUT, B_SOUT)의 위상을 위상 검파부(712)로부터 검출하고, 온도 변화나 경시 변화에 의해 어긋난 위상을 위상 처리부에서 펄스 폭 제어 클럭 펄스 DCK1, 2에 반영시킴으로써 스위치 펄스의 타이밍을 조정한다.

예를 들면, 영상 표시부(72R, 72G, 72B)를 경유한 스캔 펄스가 SOUT1, SOUT2, SOUT3…이라는 식으로 서서히 변화하는 경우, 위상 검출부에서는, SOUT2와 SOUT1의 위상의 어긋남량이 펄스로서 검출되어, 위상 처리부(715)에 입력된다. 또한, SOUT3과 SOUT2의 위상 어긋남량 및, 그 이후의 스캔 펄스에 관해서도 상기와 마찬가지의 수순으로 위상 검출이 행하여지고, 순차로 위상 처리부(715)에 입력된다.

위상 처리부(715)에는, 미리 제조 시에 설정된 스캔 펄스 SOUT와 펄스 폭 제 어 클럭 펄스 DCK1, 2의 초기치로서의 위상차가 설정되어 있다. 그리고, 이 초기치로서의 위상차와 위상 검출부로부터 취득한 위상 어긋남량을 비교하여, 그 차분을 마스터 클럭 MCK 단위로 펄스 폭 제어 클럭 펄스 DCK1, 2에 반영시킨다.

도 11에 있어서, DCK1_IN과 DCK2_IN은, 차분이 반영되기 전의 위상 처리부(715)가 입력한 펄스 폭 제어 클럭 펄스 DCK1, 2이고, DCK1_OUT와 DCK2_OUT는, 차분이 반영된 후의 위상 처리부(715)가 출력하는 펄스 폭 제어 클럭 펄스 DCK1, 2이다.

도 12는 상술한 위상 조정 회로(71)를 LCD 패널의 글래스 상에 실장한 일례를 도시하는 도면이다.

도 12에 도시한 바와 같이, 위상 조정 회로(71)를 스캔 펄스 SOUT(R_SOUT, G_SOUT, B_SOUT)의 출력단 근처에 내장, 실장한 경우에는, 스캔 펄스 SOUT 펄스로부터 위상 조정 회로(71)에의 배선이 최소 거리로 된다. 이에 의해, 배선의 부가 용량에 의한 스캔 펄스의 왜곡, 및 외부로부터의 노이즈의 영향을 최소한으로 억제할 수 있다.

이상 설명한 바와 같이, 본 실시 형태에서의 액정 표시 장치에 따르면, R, G, B의 각 액정 표시부에 위상 조정 회로를 각 스캔 펄스 R_SOUT, G_SOUT, B_SOUT의 출력단 근처에 내장·실장하고, 위상 조정 회로는, 위상 검출부에 의해 서서히 변화하는 표시부를 경유한 스캔 펄스 SOUT(R_SOUT, G_SOUT, B_SOUT)의 위상 어긋남량을 순차 산출하고, 그 위상 어긋남량과 미리 제조 시에 설정된 스캔 펄스 SOUT와 펄스 폭 제어 클럭 펄스 DCK1, 2의 초기치로서의 위상차를 비교하여, 그 차분을 마 스터 클럭 MCK 단위로 펄스 폭 제어 클럭 펄스 DCK1, 2에 반영시키도록 구성했기 때문에, 이하의 효과를 얻을 수 있다.

즉, 경시 변화에 의한 스위치 펄스의 지연으로부터 발생하는 영상 신호의 혼란을 자동적으로 제거할 수 있다. 또한, 타이밍 조정의 기준으로 되는 스캔 펄스의 혼란을 없애, 필요한 신호를 LCD 패널에 넣는 것만으로 자동적으로 타이밍 조정을 행할 수 있다. 또한, 배선의 부가 용량에 의한 스캔 펄스의 왜곡, 및 외부로부터의 노이즈의 영향을 최소한으로 억제하는 것이 가능하게 된다.

본 발명에 따르면, 화소가 매트릭스 형상으로 배열된 표시부를 갖는 표시 장치에 있어서, 영상 신호와의 위상 관계의 어긋남을 자동적으로 수복할 수 있기 때문에, 온도 변화나 경시 변화의 영향을 받지 않고, 항상 최적의 표시 화상을 얻는 것이 가능하게 된다.

Claims (10)

1. 매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와,

   클럭 펄스를 생성하는 클럭 펄스 생성부와,

   복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와,

   상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와,

   최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와,

   상기 클럭 펄스 생성부로부터의 클럭 펄스 및 각 표시부를 위한 리셋 카운트를 수신하고, 상기 리셋 카운트와 상기 클럭 펄스에 기초하여 각 표시부를 위한 지연 펄스를 생성하는, 각 표시부를 위한 적어도 하나의 딜레이 카운터부와,

   상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고,

   상기 기입 펄스는 각 표시부의 상기 복수의 화소의 서브세트에 병렬로 송신되는, 표시 장치.
2. 제1항에 있어서,

   상기 펄스 생성부는 상기 클럭 펄스에 대한 상기 타이밍 펄스의 위상차를 설정함으로써 상기 기입 펄스의 위상을 가변하도록 구성된, 표시 장치.
3. 제1항에 있어서,

   상기 검출부는 기준 펄스의 상승 엣지 또는 하강 엣지를 검출하는 엣지 검출부를 포함하는, 표시 장치.
4. 제3항에 있어서,

   상기 엣지 검출부는 상기 기준 신호의 상승 엣지와 하강 엣지 모두를 검출하는, 표시 장치.
5. 제1항에 있어서,

   상기 검출부는

   기준 펄스 지연을 결정하는 카운터와,

   상기 엣지 검출부의 검출 결과를 수신함으로써 상기 카운터의 카운트를 디코딩하는 디코더를 더 포함하고,

   상기 카운터의 리셋 시간을 원하는 값으로 설정하는, 표시 장치.
6. 삭제
7. 제5항에 있어서,

   상기 타이밍 조정부는 상기 기준 펄스를 위한 피드백 처리의 ON/OFF 위치를 선택하고, ON이 선택되는 경우 상기 리셋 시간을 오프셋하는, 표시 장치.
8. 매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와,

   클럭 펄스를 생성하는 클럭 펄스 생성부와,

   복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와,

   상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와,

   최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와,

   상기 클럭 펄스 생성부로부터의 클럭 펄스 및 각 표시부를 위한 리셋 카운트를 수신하고, 상기 리셋 카운트와 상기 클럭 펄스에 기초하여 각 표시부를 위한 지연 펄스를 생성하는, 각 표시부를 위한 적어도 하나의 딜레이 카운터부와,

   상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고,

   상기 기입 펄스는 상기 표시부들의 각각의 상기 복수의 화소의 서브세트에 병렬로 송신되고, 상기 검출부와 상기 타이밍 조정부는 각 표시부의 기준 펄스 출력 부분들에 근접하여 위치하는, 표시 장치.
9. 광원에 의해 발광되는 광을 투사하여 스크린 상에 표시하기 위한 투사형 표시 장치로서,

   매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와,

   클럭 펄스를 생성하는 클럭 펄스 생성부와,

   복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와,

   상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와,

   최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와,

   상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고,

   상기 기입 펄스는 상기 표시부들의 각각의 상기 복수의 화소의 서브세트에 병렬로 송신되는, 투사형 표시 장치.
10. 광원에 의해 발광되는 광을 투사하여 스크린 상에 표시하기 위한 투사형 표시 장치로서,

    매트릭스 형상으로 배열된 복수의 화소를 각각 갖는 적어도 두 개의 표시부와,

    원하는 주파수의 클럭 펄스를 생성하는 클럭 펄스 생성부와,

    복수의 시프트 레지스터부를 포함하는 펄스 생성부 - 상기 복수의 시프트 레지스터부의 각각은 상기 클럭 펄스에 기초하여 각 표시부의 화소들의 그룹들을 위한 별도의 타이밍 펄스를 생성함 - 와,

    상기 타이밍 펄스에 기초하여 각 표시부의 상기 복수의 화소에 기입 펄스를 동시에 생성하는 기입 펄스 생성부와,

    최종 시프트 레지스터에 의해 생성되는 타이밍 펄스의 상승 엣지와 하강 엣지를 검출하여 각 표시부의 클럭 신호를 처리하며 검출 펄스를 계산 및 생성하는 검출부와,

    상기 클럭 펄스 생성부로부터의 클럭 펄스 및 각 표시부를 위한 리셋 카운트를 수신하고, 상기 리셋 카운트와 상기 클럭 펄스에 기초하여 각 표시부를 위한 지연 펄스를 생성하는, 각 표시부를 위한 적어도 하나의 딜레이 카운터부와,

    상기 검출부로부터의 각 표시부를 위한 검출 펄스 및 상기 각 표시부를 위한 지연 펄스를 수신하고, 상기 검출 펄스에 기초하여 상기 지연 펄스를 디코딩함으로써 각 표시부를 위한 타이밍 펄스를 별도로 조정하여 타이밍 지연량을 최소화하는 타이밍 조정부를 포함하고,

    상기 기입 펄스는 상기 표시부들의 각각의 상기 복수의 화소의 서브세트에 병렬로 송신되고, 상기 검출부와 상기 타이밍 조정부는 각 표시부의 기준 펄스 출력 부분들에 근접하여 위치하는, 투사형 표시 장치.

Images