JP3771982B2 - 表示用半導体装置 - Google Patents
表示用半導体装置 Download PDFInfo
- Publication number
- JP3771982B2 JP3771982B2 JP33756496A JP33756496A JP3771982B2 JP 3771982 B2 JP3771982 B2 JP 3771982B2 JP 33756496 A JP33756496 A JP 33756496A JP 33756496 A JP33756496 A JP 33756496A JP 3771982 B2 JP3771982 B2 JP 3771982B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- input
- wirings
- thin film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の属する技術分野】
本発明はアクティブマトリクス型の液晶ディスプレイ等に用いられる表示用半導体装置に関する。詳しくは、複数画素同時サンプリング方式を採用した表示用半導体装置に於ける配線の低抵抗化技術に関する。
【0002】
【従来の技術】
図5を参照して従来の表示用半導体装置を簡潔に説明する。図示するように、表示用半導体装置は行状のゲート配線X1,X2,X3,X3,…と、列状の信号配線Y0,Y1,Y2,Y3,Y4,…とを備えており、両者の交差部に画素0,1,2,3,4,…が設けられている。各画素は対応する薄膜トランジスタによりスイッチング駆動される。薄膜トランジスタのゲート電極は対応するゲート配線Xに接続され、ソース電極は対応する信号配線Yに接続され、ドレイン電極は対応する画素に接続されている。この表示用半導体装置は例えば6本の入力配線(ビデオライン)100を備えており、外部のデコーダ/ドライバから供給される合計6個の画像信号sig1,sig2,…,sig6を夫々受け入れる。個々の信号配線Yは6本を一単位(例えば、Y1〜Y6)として水平スイッチHSWを介して所定の入力配線100に接続されている。以上の構成に加え、表示用半導体装置は垂直走査回路101と水平走査回路102を内蔵している。垂直走査回路101は外部のタイミングジェネレータから供給される垂直クロック信号VCK等に応答して動作し、選択パルスV1,V2,V3,V4を出力しゲート配線Xを1本ずつ順次走査して画素を行毎に選択する。一方、水平走査回路102は同じくタイミングジェネレータから供給される水平クロック信号HCK等に応答して動作し、順次駆動パルスDP0,DP1,DP2,DP3,…を出力し対応する水平スイッチHSW0,HSW1,HSW2,HSW3,…を開閉制御して、6本の信号配線Yを一単位として纏め駆動する。即ち、6系統の画像信号sig1,…,sig6を夫々対応する信号配線Y(例えば、Y1〜Y6)に一斉にサンプリングする。尚、水平スイッチHSWを介して各入力配線100を信号配線Yに結線する為、接続配線103が各水平スイッチHSW毎に設けられている。図示するように、この接続配線103は入力配線100と交差している。
【0003】
かかる複数画素同時サンプリング駆動を行なう際、6系統の画像信号sig1〜sig6に予め画素ピッチに対応する遅延量を相対的に与える為、サンプルホールド回路がデコーダ/ドライバに設けられている。6系統の画像信号を逐次サンプルホールドして画素ピッチに対応する遅延量を相対的に与えるとともに、水平スイッチHSWを6本の信号配線Yの組を単位として同時に開閉制御することにより、この水平スイッチHSWを駆動する水平走査回路102に含まれるシフトレジスタの段数を削減して構成を簡単にするとともに、消費電力も削減して、良好な画像表示が得られるようにしている。各水平スイッチHSWはシフトレジスタから出力される駆動パルスDPで開閉制御される構成になっているので、水平走査回路102のシフトレジスタの段数は1/6になる。又、タイミングジェネレータから供給される水平クロック信号HCKの周波数も1/6になる。尚、複数画素同時サンプリング駆動を行なう時、一単位として纏められる信号配線Yの本数はこの従来例のように6本に限られるものではない。例えば、パーソナルコンピュータのモニターに用いられるアクティブマトリクス型の液晶ディスプレイでは、XGA規格のように高精細化された場合には12本の信号配線を一単位として同時サンプリング駆動を行なうこともできる。或いは、カラー液晶ディスプレイでは6本ではなく18本を一単位として同時サンプリング駆動を行なうことも可能である。
【0004】
【発明が解決しようとする課題】
図4はビデオライン周りの配線パタンを模式的に表わしたものである。図示するように、複数本の入力配線100は接続配線103を介して負荷(容量Cで表わされている)に結線されている。入力配線100は行状に配列し、接続配線103は列状に配列している。この結果、両者は互いに交差することになる。この為、同一層に属する導体膜を両配線100,103に用いることはできない。一般に、入力配線100は比較的低抵抗(RL)のアルミニウム等で形成されている。一方、接続配線103は比較的高抵抗(RH)の多結晶シリコン等で形成されている。不純物を多量に拡散した多結晶シリコンは低抵抗化されているにも係わらず、その抵抗値はアルミニウムに比べ、三桁ほど高い。この為、負荷容量Cに至るビデオラインが全体的に高抵抗化し、ビデオラインの周波数特性が悪化するという課題がある。入力配線100と接続配線103の直列接続からなるビデオラインの時定数は(RL+RH)・Cで与えられるが、接続配線103の抵抗値RHが比較的高い為、ビデオラインの時定数が大きくなってしまい、周波数特性の悪化に繋がる。
【0005】
【課題を解決するための手段】
上述した従来の技術の課題を解決する為に以下の手段を講じた。即ち、本発明にかかる表示用半導体装置は基本的な構成として、行状に配列したゲート配線と、列状に配列した信号配線と、両配線の交差部に各々形成された薄膜トランジスタと、各薄膜トランジスタに接続した画素電極と、各薄膜トランジスタを外光から遮閉するようにパタニング形成された金属遮光膜と、行状に並列され画像信号を入力する複数本の入力配線と、該入力配線と該信号配線を互いに結線する接続配線とを備えた基板からなる。前記接続配線は該基板に列状に配列しており該行状に並列した複数本の入力配線に交差している。特徴事項として、前記接続配線は該基板にパタニング形成された該金属遮光膜と同一層で同時にパタニング形成されており、該入力配線と該接続配線の直列接続からなるビデオラインを低抵抗化しもってビデオラインの周波数特性の改善を図る。具体的には、前記信号配線及び入力配線は比較的低抵抗の金属材料(例えばアルミニウム)からなり、前記ゲート配線は比較的高抵抗の導体材料(例えば不純物多結晶シリコン)からなり、前記接続配線は該ゲート配線より抵抗が低く且つ該信号配線とは異なる金属材料(例えばチタン)を用いる。尚、かかる構成を有する表示用半導体装置はアクティブマトリクス型の液晶表示装置等に応用できる。
【0006】
従来、入力配線と信号配線を互いに結線する為の接続配線を形成する際、特に入力配線と交差する部分では例えば高濃度不純物多結晶シリコンを配線材料として用いなければならず、ビデオラインの周波数特性を悪化させていた。この点に鑑み、本発明では薄膜トランジスタの外光遮閉用として必須な金属遮光膜と同一層で接続配線を形成することにより、ビデオラインの低抵抗化を図り周波数特性の悪化を防いでいる。このように、金属遮光膜を接続配線として利用することにより、追加の成膜工程を何ら要することなくビデオラインの低抵抗化が可能になる。例えば、金属遮光膜としてはチタンが用いられる。このチタンはシート抵抗が3Ω/□程度であり、不純物を高濃度に拡散して低抵抗化した多結晶シリコンのシート抵抗(30Ω/□程度)より一桁低い。この為、ビデオラインの時定数も一桁短くなる。
【0007】
【発明の実施の形態】
以下図面を参照して本発明の最良な実施形態を詳細に説明する。図1は、本発明にかかる表示用半導体装置の一実施形態を示す模式的な平面図である。図示するように、本表示用半導体装置は行状に配列したゲート配線1と、列状に配列した信号配線2とを備えている。両配線1,2の交差部には薄膜トランジスタ3と画素電極4と金属遮光膜5とが形成されている。薄膜トランジスタ3のゲート電極は対応するゲート配線1に接続し、ソース電極は対応する信号配線2に接続し、ドレイン電極は対応する画素電極4に接続している。又、金属遮光膜5は薄膜トランジスタ3を外光から遮閉するようにパタニング形成されており、光電流リーク等を抑制する。表示用半導体装置を例えばプロジェクタに組み込む場合等、薄膜トランジスタ3の光電流リークを抑制する為金属遮光膜5は必須の構成要素である。本表示用半導体装置は更に入力配線6と接続配線7を備えている。入力配線6は行状に配され外部から供給された画像信号を入力する。又、接続配線7は入力配線6と信号配線2を互いに結線する為に設けられている。本実施形態では、図5に示した従来例と同様複数画素同時サンプリング方式を採用しており、各信号配線2は水平スイッチHSWを介して対応する接続配線7に結線されている。図から明らかなように、接続配線7は列状に配列しており、行状に配列した複数本の入力配線6に交差している。本発明の特徴事項として、接続配線7は金属遮光膜5と同一層でパタニング形成されている。具体的には、信号配線2及び入力配線6は比較的低抵抗の金属材料(例えばアルミニウム)からなる。ゲート配線1は比較的高抵抗の導体材料(例えば高濃度多結晶シリコン)からなる。この多結晶シリコンのシート抵抗はアルミニウムに比べ三桁ほど高い。これに対し、接続配線7はゲート配線1より抵抗が低く且つ信号配線2及び入力配線6とは異なる金属材料(例えばチタン)を用いるている。このチタンは金属遮光膜5を構成するものである。チタンのシート抵抗は高濃度不純物多結晶シリコンより一桁低く、アルミニウムよりは二桁ほど高い。
【0008】
入力配線6のパタン幅は例えば50μm程度である。これを例えば12本並列した場合、全体の幅は600μmを超える。従って、接続配線7のうち最も長いものは寸法が600μmを超える為、この部分の低抵抗化は極めて重要である。この点に鑑み、本発明ではゲート配線1を構成する低抵抗化多結晶シリコンより抵抗値の低い金属遮光膜5を用いて接続配線7を形成している。接続配線7を低抵抗化できる為、従来よりその線幅を縮小することもできる。この場合、接続配線7と入力配線6のオーバーラップ面積が縮小化でき、その分寄生容量の低減化が可能である。
【0009】
図2は、図1に示した表示用半導体装置の具体的な構成例を示す模式的な部分断面図であり、特に薄膜トランジスタ周りの構成を表わしている。図示するように、薄膜トランジスタ3はガラス等からなる絶縁基板0の上に形成されている。薄膜トランジスタ3は多結晶シリコン等からなる半導体薄膜8とゲート絶縁膜9とゲート電極1aを下から順に重ねたトップゲート構造を有する。ゲート電極1aは図1に示したゲート配線1に接続している。かかる構成を有する薄膜トランジスタ3はPSG等からなる第1層間絶縁膜10により被覆されている。第1層間絶縁膜10の上にはアルミニウム等からなる信号配線2がパタニング形成されており、コンタクトホールを介して薄膜トランジスタ3のソース領域Sに電気接続している。又、他の金属配線2aも同時にパタニング形成されており、コンタクトホールを介して薄膜トランジスタ3のドレイン領域Dに接続している。信号配線2及び他の配線2aはPSG等からなる第2層間絶縁膜11により被覆されている。更に、その上にはP−SiN等からなる絶縁膜12が成膜されている。その上にはチタン等からなる金属遮光膜5がパタニング形成されている。この金属遮光膜5は薄膜トランジスタ3を外光から遮閉して光電流リーク等を抑制する。同じくチタン等で中間電極5aも形成されている。この中間電極5aはコンタクトホールを介して下層の金属配線2aと面接触している。これらの金属遮光膜5及び中間電極5aはアクリル樹脂等からなる平坦化膜13により被覆されている。その上にはITO等の透明導電膜からなる画素電極4がパタニング形成されている。この画素電極4は平坦化膜13に開口したコンタクトホールを介して中間電極5aに接触し、薄膜トランジスタ3のドレイン領域Dに電気接続する。かかる構成を有する表示用半導体装置を用いてアクティブマトリクス型の表示装置を組み立てる場合には、ガラス等からなる別の絶縁基板14を所定の間隙を介して絶縁基板0に接合する。絶縁基板14の内表面には予め対向電極15が形成されている。両絶縁基板0,14の間隙に液晶等からなる電気光学物質16を封入するとアクティブマトリクス型の液晶表示装置が完成する。
【0010】
最後に図3は、図2に示した表示用半導体装置のパタン形状を表わす部分平面図である。図示するように、互いに直交するゲート配線1及び信号配線2の交差部には薄膜トランジスタ3が形成されている。薄膜トランジスタ3の素子領域を構成する半導体薄膜8にはゲート絶縁膜を介してゲート電極1aが重ねられている。このゲート電極1aは例えば不純物を高濃度で注入した多結晶シリコンからなり、ゲート配線1から延設されている。薄膜トランジスタ3のソース領域Sはコンタクトホールを介して信号配線2に接続し、ドレイン領域Dは同じくコンタクトホールを介して画素電極4に電気接続している。前述したように、画素電極4とドレイン領域Dの間には中間電極5aが介在している。かかる構成を有する薄膜トランジスタ3は金属遮光膜5により覆われている。尚、図示しないが、この金属遮光膜5をパタニング形成する際、同時に図1に示した接続配線7も形成する。
【0011】
【発明の効果】
以上説明したように、本発明によれば、行状に配列したゲート配線と、列状に配列した信号配線と、行状に配列され画像信号を入力する複数本の入力配線と該入力配線と信号配線を互いに接続する接続配線とを備えた表示用半導体装置において、接続配線は列状に配列しており行状に並列した複数本の入力配線に交差するとともに、薄膜トランジスタを外光から遮閉する金属遮光膜と同一層でパタニング形成されている。このように、表示用半導体装置に接続配線を形成する際、金属遮光膜と同一層の導体材料を用いている為、従来よりもビデオラインを低抵抗化することが可能になり、その周波数特性を改善することができた。
【図面の簡単な説明】
【図1】本発明にかかる表示用半導体装置の実施形態を示す模式的な平面図である。
【図2】図1に示した表示用半導体装置の具体的な構成例を示す部分断面図である。
【図3】同じく図1に示した表示用半導体装置の具体的な構成例を示す模式的な部分平面図である。
【図4】従来の表示用半導体装置の課題説明に供する模式図である。
【図5】従来の表示用半導体装置の一例を示す回路図である。
【符号の説明】
0…絶縁基板、1…ゲート配線、2…信号配線、3…薄膜トランジスタ、4…画素電極、5…金属遮光膜、6…入力配線、7…接続配線、8…半導体薄膜、14…絶縁基板、15…対向電極、16…電気光学物質
Claims (3)
- 行状に配列したゲート配線と、列状に配列した信号配線と、両配線の交差部に各々形成された薄膜トランジスタと、各薄膜トランジスタに接続した画素電極と、各薄膜トランジスタを外光から遮閉するようにパタニング形成された金属遮光膜と、行状に並列され画像信号を入力する複数本の入力配線と、該入力配線と該信号配線を互いに結線する接続配線とを備えた基板からなる表示用半導体装置であって、
前記接続配線は該基板に列状に配列しており該行状に並列した複数本の入力配線に交差するとともに、該基板にパタニング形成された該金属遮光膜と同一層で同時にパタニング形成されており、該入力配線と該接続配線の直列接続からなるビデオラインを低抵抗化しもってビデオラインの周波数特性の改善を図ることを特徴とする表示用半導体装置。 - 前記信号配線及び入力配線は比較的低抵抗の金属材料からなり、前記ゲート配線は比較的高抵抗の導体材料からなり、前記接続配線は該ゲート配線より抵抗が低く且つ該信号配線とは異なる金属材料を用いることを特徴とする請求項1記載の表示用半導体装置。
- 行状に配列したゲート配線、列状に配列した信号配線、両配線の交差部に各々形成された薄膜トランジスタ、各薄膜トランジスタに接続した画素電極、各薄膜トランジスタを外光から遮閉するようにパタニング形成された金属遮光膜、行状に並列され画像信号を入力する複数本の入力配線、及び該入力配線と該信号配線を互いに結線する接続配線を備えた一方の基板と、
少くとも対向電極を備え所定の間隙を介して該一方の基板に接合した他方の基板と、
該間隙に保持された電気光学物質とからなる表示装置であって、
前記接続配線は該一方の基板に列状に配列しており該行状に並列した複数本の入力配線に交差するとともに、該一方の基板にパタニング形成された該金属遮光膜と同一層で同時にパタニング形成されており、該入力配線と該接続配線の直列接続からなるビデオラインを低抵抗化しもってビデオラインの周波数特性の改善を図ることを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33756496A JP3771982B2 (ja) | 1996-12-03 | 1996-12-03 | 表示用半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33756496A JP3771982B2 (ja) | 1996-12-03 | 1996-12-03 | 表示用半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10161157A JPH10161157A (ja) | 1998-06-19 |
JP3771982B2 true JP3771982B2 (ja) | 2006-05-10 |
Family
ID=18309838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33756496A Expired - Fee Related JP3771982B2 (ja) | 1996-12-03 | 1996-12-03 | 表示用半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3771982B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6433841B1 (en) | 1997-12-19 | 2002-08-13 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
TW430552B (en) | 1998-06-09 | 2001-04-21 | Nippon Oxygen Co Ltd | A transparent insulated container and its manufacture method |
JP2000206562A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 液晶表示装置 |
TW468269B (en) * | 1999-01-28 | 2001-12-11 | Semiconductor Energy Lab | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
JP2002040486A (ja) | 2000-05-19 | 2002-02-06 | Seiko Epson Corp | 電気光学装置、その製造方法および電子機器 |
CN100432759C (zh) * | 2005-01-07 | 2008-11-12 | 友达光电股份有限公司 | 具有相同信号延迟的平面显示面板及其信号线结构 |
KR100810475B1 (ko) | 2005-08-05 | 2008-03-07 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치, 및 이것을 구비한 전자 기기 |
JP4992347B2 (ja) * | 2006-09-05 | 2012-08-08 | ソニー株式会社 | 映像信号供給回路及び表示装置、並びに映像表示装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06230211A (ja) * | 1991-03-29 | 1994-08-19 | Idemitsu Kosan Co Ltd | カラーフィルタ及びその製造方法並びに該カラーフィルタを用いたカラー液晶ディスプレイ及びその駆動方法 |
JPH0572560A (ja) * | 1991-09-17 | 1993-03-26 | Sanyo Electric Co Ltd | 液晶表示装置 |
JPH05249478A (ja) * | 1991-12-25 | 1993-09-28 | Toshiba Corp | 液晶表示装置 |
JP3120200B2 (ja) * | 1992-10-12 | 2000-12-25 | セイコーインスツルメンツ株式会社 | 光弁装置、立体画像表示装置および画像プロジェクタ |
JP3244552B2 (ja) * | 1992-12-09 | 2002-01-07 | セイコーエプソン株式会社 | アクティブ・マトリックス型表示装置及びその製造方法 |
JP3476885B2 (ja) * | 1992-12-24 | 2003-12-10 | 株式会社東芝 | 表示装置 |
JP3489184B2 (ja) * | 1994-04-22 | 2004-01-19 | セイコーエプソン株式会社 | 薄膜トランジスタ回路およびそれを用いた液晶表示装置 |
-
1996
- 1996-12-03 JP JP33756496A patent/JP3771982B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10161157A (ja) | 1998-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4202927B2 (ja) | 液晶表示装置 | |
US6249326B1 (en) | Active matrix type LCD in which a pixel electrodes width along a scanning line is three times its data line side width | |
JP3291249B2 (ja) | アクティブマトリクス型液晶表示装置およびそれに用いる基板 | |
KR101969952B1 (ko) | 표시 장치 | |
JP3069930B2 (ja) | 液晶表示装置 | |
JP3948883B2 (ja) | 液晶表示装置 | |
JPH05188395A (ja) | 液晶表示素子 | |
JPH08179351A (ja) | 表示装置用アレイ基板 | |
JPH0514915B2 (ja) | ||
KR101046927B1 (ko) | 박막 트랜지스터 표시판 | |
JP3771982B2 (ja) | 表示用半導体装置 | |
JPH1048595A (ja) | 液晶表示装置 | |
JPH0333724A (ja) | 液晶表示装置 | |
JPH0614154B2 (ja) | 液晶マトリクスパネル | |
JP3645667B2 (ja) | 液晶表示装置 | |
JP2000081638A (ja) | 液晶表示装置およびその製造方法 | |
JP4198485B2 (ja) | 表示装置用電極基板 | |
JPH11352520A (ja) | アクティブ駆動装置 | |
KR100877479B1 (ko) | 액정표시패널 및 그 제조 방법 | |
KR100816338B1 (ko) | 액정 표시 장치 | |
US6670936B1 (en) | Liquid crystal display | |
EP1570311B1 (en) | Active matrix display devices | |
JP2523587B2 (ja) | アクテイブマトリツクス型液晶表示素子 | |
JP3158587B2 (ja) | 薄膜トランジスタパネル | |
JP2541446B2 (ja) | アクティブマトリックスパネル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060213 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140217 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |