JP2002175055A - 平面表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動回路内蔵の平面表示装置において、パネ
ル実装に必要な部品点数を削減する。 【解決手段】 ＦＰＣ２１、２２に形成された信号線と
外部駆動基板２００の信号線とを電気的に接続するイン
ターフェース部１９、２０の端子配列を、画素数の異な
る複数の液晶表示パネル１００の信号数に対応するよう
に設定することで、ＦＰＣ２１、２２と外部駆動基板２
００を共通化できるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置な
どの平面表示装置に関し、詳しくは同一基板上に画素部
と周辺駆動回路とを一体的に形成した駆動回路内蔵のア
クティブマトリクス型液晶表示装置に関する。

【０００２】

【従来の技術】平面表示装置の中でも、光変調層として
液晶層が用いられた液晶表示装置は薄型、軽量であるこ
とに加えて低消費電力であることから、各種機器の表示
装置として採用されている。とりわけ、各画素毎にスイ
ッチ素子を設けたアクティブマトリクス型液晶表示装置
は、パソコンなどＯＡ機器のディスプレイ装置として普
及しつつあり、とくに駆動素子としてｐ−ｓｉ（ポリシ
リコン）ＴＦＴを用いたものは、ＴＦＴの小型化により
アレイ基板上に画素部と周辺駆動回路とを一体的に形成
することができるため、高精細でありながらコンパクト
な外形と軽量化を実現している。

【０００３】こうした駆動回路内蔵のアクティブマトリ
クス型液晶表示装置では、画面の高精細化に伴ってデー
タ書き込み速度の高速化が求められている。これに対応
するものとして、一水平走査期間に駆動すべき画素を幾
つかのブロックに分割すると共に、さらに一つのブロッ
ク内で同時に映像信号を伝送する画素を幾つかのサブブ
ロックに分け、一水平走査期間に各ブロック毎にサブブ
ロックを順に同時駆動する方式が考えられている。通
常、１サブブロックで同時に駆動できる画素数は画面サ
イズで異なり、例えばＸＧＡ（１０２４×７６８）の画
面を４ブロックに分け、その１ブロックをさらに３２の
サブブロックに分けて駆動する場合は、各ブロックの１
サブブロックでは８画素（２４サブ画素）が同時に駆動
されるため、４ブロック合計では３２画素に対して同時
に映像信号を供給する。またＳＶＧＡ（８００×６０
０）で上記と同じブロック分割をした場合は、各ブロッ
クの１サブブロックでは６画素（１８サブ画素）が同時
に駆動されるため、４ブロック合計では２４画素に対し
て同時に映像信号を供給する。このように、駆動すべき
画素を複数のブロックに分け、各ブロック毎にサブブロ
ックを順に駆動するようにした場合は、全ての画素を一
つの信号線駆動回路で駆動する場合に比べて、各ブロッ
クを駆動する信号線駆動回路における映像信号のサンプ
リング時間を長くすることができるため、良好な表示画
像を実現することができる。

【０００４】このようなアレイ基板上の周辺駆動回路に
は、外部駆動基板上に形成された外部駆動回路から映像
信号やタイミング制御信号などが供給されている。この
外部駆動回路は、タイミングコントローラ（コントロー
ラＩＣ）、Ｄ／Ａコンバータ、電源回路などで構成され
ており、アレイ基板上の周辺駆動回路と外部駆動回路と
の間は、ＦＰＣ（フレキシブル配線基板）により電気的
に接続されている。

【０００５】

【発明が解決しようとする課題】上記Ｄ／Ａコンバータ
は出力本数の切り替え機能を備えていて、例えばＸＧＡ
では正極性、負極性の２個のＤ／Ａコンバータを使用し
て、それぞれ出力本数を４８と設定することにより、合
計９６出力を実現している。またＳＶＧＡでは同じく正
負２個のＤ／Ａコンバータを使用して、それぞれ出力本
数を３６と設定することにより、合計７２出力を実現し
ている。したがって、Ｄ／Ａコンバータは画素数が変わ
っても同じものを使用することができる。

【０００６】しかし、Ｄ／Ａコンバータ出力とアレイ基
板上の信号線駆動回路との電気的な接点となるインター
フェース部では、Ｄ／Ａコンバータの出力ピンの配置と
ＦＰＣに形成された信号線の本数が画素数に応じた配置
となっているため、従来は画素数に合わせて専用の外部
駆動基板とＦＰＣを用意しなければならなかった。同様
に、タイミングコントローラについても画素数に合わせ
て専用のものを用意していた。

【０００７】このように、従来の駆動回路内蔵のアクテ
ィブマトリクス型液晶表示装置では、画素数に合わせて
専用の部品を用意しなければならないことから、パネル
実装に必要な部品点数が多くなり、このため、生産性の
向上や低コストを達成することが難しいという問題点が
あった。また、Ｄ／Ａコンバータの出力数設定は、Ｄ／
Ａコンバータのインターフェース部分に出力数設定端子
を設け、出力数設定端子をハイ又はローの電位に固定す
ることで出力数設定を行っていた。このように、画素数
ごとに外部駆動基板で設定を変更していたことが、外部
駆動基板の共通化への障害となっていた。これはタイミ
ングコントローラの出力数設定についても同様である。

【０００８】この発明の目的は、部品の共通化を図るこ
とで部品点数の削減を可能とし、生産性の向上や低コス
トを達成した平面表示装置を提供することにある。

【０００９】また、この発明の他の目的は、上記目的に
加えて、Ｄ／Ａコンバータやタイミングコントローラの
出力数設定を容易に行うことができる平面表示装置を提
供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、駆動回路を内蔵したアクティブ
マトリクス駆動の平面表示パネルと、前記平面表示パネ
ルの画素数に応じた所定数の信号を前記駆動回路に供給
する外部駆動基板とを備え、前記平面表示パネルと前記
外部駆動基板とが接続用配線基板を介して電気的に接続
された平面表示装置において、前記接続用配線基板の信
号線と前記外部駆動基板の信号線とを電気的に接続する
インターフェース部の端子配列が、画素数の異なる複数
の前記平面表示パネルの信号数に対応するように設定さ
れていることを特徴とする。

【００１１】請求項２の発明は、請求項１において、前
記外部駆動基板は、前記駆動回路に供給する映像信号の
形式をデジタルからアナログに変換するＤ／Ａコンバー
タと、前記Ｄ／Ａコンバータにデジタルの映像信号を供
給するタイミングコントローラとを含む外部駆動回路を
備えることを特徴とする。

【００１２】請求項３の発明は、請求項２において、前
記平面表示パネルは、前記Ｄ／Ａコンバータの出力信号
数を設定するための設定回路を有することを特徴とす
る。

【００１３】請求項４の発明は、請求項２において、前
記平面表示パネルは、前記タイミングコントローラの出
力信号数を設定するための設定回路を有することを特徴
とする。

【００１４】

【発明の実施の形態】以下、この発明に係わる平面表示
装置を駆動回路内蔵のアクティブマトリクス型液晶表示
装置に適用した場合の実施形態について説明する。

【００１５】図１は、この実施形態に係わる液晶表示装
置１０の全体構成を示すブロック図である。液晶表示装
置１０は、駆動回路が内蔵された液晶表示パネル１００
と、この液晶表示パネル１００に映像信号及びタイミン
グ制御信号を供給する外部駆動基板２００と、これらを
電気的に接続するＦＰＣ２１及び２２とから構成されて
いる。

【００１６】液晶表示パネル１００は、４つのブロック
に分割された画素部１１と、この画素部１１の各領域を
駆動する４分割された第１Ｘドライバ回路１２−１，第
２Ｘドライバ回路１２−２，第３Ｘドライバ回路１２−
３，第４Ｘドライバ回路１２−４（以下、適宜にＸドラ
イバ回路１２と総称する）と、１つのＹドライバ回路１
３とを備えている。画素部１１は、図示しない複数の走
査線と複数の信号線がマトリクス状に配置されると共
に、両線の各交差部分にはスイッチ素子を介して接続さ
れた複数の図示しない液晶画素が形成されている。前記
複数の信号線の一端はＸドライバ回路１２に接続され、
このＸドライバ回路１２には後述するタイミングコント
ローラ１４からアナログの映像信号と水平方向のタイミ
ング制御信号が供給されている。また前記複数の走査線
の一端はＹドライバ回路１３に接続され、このＹドライ
バ回路１３にはタイミングコントローラ１４から垂直方
向のタイミング制御信号が供給されている。これらの各
回路は、アレイ基板１０１上に配置されている。

【００１７】外部駆動基板２００は、外部駆動回路とし
て、タイミングコントローラ１４、レベルシフト回路１
５、Ｄ／Ａコンバータ１６、Ｄ／Ａコンバータ１７及び
Ｖｃｏｍ回路１８を備えている。タイミングコントロー
ラ１４は、外部（例えばＰＣ本体のプロセッサ）から入
力された基準タイミング信号に基づいて水平及び垂直の
タイミング制御信号を生成し、また前記基準タイミング
信号と共に入力されたデジタルの映像信号を４並列化し
て出力する。レベルシフト回路１５は、タイミングコン
トローラ１４から出力されたタイミング制御信号を所定
の電位まで昇圧して出力する。Ｄ／Ａコンバータ１６
（正極性用）及びＤ／Ａコンバータ１７（負極性用）
は、タイミングコントローラ１４で４並列化されたデジ
タルの映像信号をアナログの映像信号に変換する。Ｖｃ
ｏｍ回路１８は、画素部１１の図示しない対向電極に所
定の対向電位を供給する。なお、図１には示していない
が、外部駆動基板２００にはＶｃｏｍ回路１８以外にも
電源回路が配置されており、上記外部駆動回路及び液晶
表示パネル１００の各ドライバ回路に所定の電源電圧を
供給している。

【００１８】また、外部駆動基板２００上には、液晶表
示パネル１００との電気的な接続を得るためのインター
フェース部１９、２０が配置されている。先に説明した
タイミングコントローラ１４、レベルシフト回路１５、
Ｄ／Ａコンバータ１６、Ｄ／Ａコンバータ１７及びＶｃ
ｏｍ回路１８からの出力は、このインターフェース部１
９、２０を通じてアレイ基板１０１側に供給されてい
る。そして、このためにインターフェース部１９、２０
には、後述するような配列で接続ピン（端子）が設定さ
れている。

【００１９】液晶表示パネル１００と外部駆動基板２０
０との間は、ＦＰＣ２１及びＦＰＣ２２により電気的に
接続されている。ＦＰＣ２１及びＦＰＣ２２には図示し
ない複数の信号線（配線）が形成されており、その一端
はインターフェース部１９、２０の図示しない接続ピン
に接続され、また他端はアレイ基板１０１の図示しない
インターフェース部に接続されている。先に述べたアナ
ログの映像信号及び水平及び垂直のタイミング制御信号
は、ＦＰＣ２１及びＦＰＣ２２を通じてアレイ基板１０
１側の各ドライバ回路に供給されている。

【００２０】ここで、外部駆動基板２００にＸＧＡサイ
ズの画素部１１をもつ液晶表示パネル１００が接続され
るとすると、Ｄ／Ａコンバータ１６からは各Ｘドライバ
回路１２に対し正極性のアナログの映像信号が１２本出
力され、Ｄ／Ａコンバータ１７からは各Ｘドライバ回路
１２に対し負極性のアナログの映像信号が１２本出力さ
れる。したがって、Ｄ／Ａコンバータ１個あたりの出力
数は１２×４＝４８本となる。ＸＧＡサイズでのインタ
ーフェース部１９、２０の接続ピン配列をそれぞれ図２
（ａ）、（ｂ）に示す。またＤ／Ａコンバータ１６、１
７の出力ピン配列をそれぞれ図３（ａ）、（ｂ）に示
す。なお、図２及び図３において、Ｌ＊Ｐ＊やＲ＊Ｎ＊
などの記号は、タイミングコントローラ１４で４並列化
（並び替え）されたデジタルの映像信号を表している。
すなわち、Ｌ１，Ｌ２，Ｒ１，Ｒ２は４分割された画素
部１１の各ブロックを表し、Ｐ，Ｎは映像信号の極性
（Ｐは正極性、Ｎは負極性）を表している。またＰ，Ｎ
に続く１〜１２の数字は各ブロックに対応したＸドライ
バ回路１２に配線されたビデオバスラインの番号を表し
ている。したがって、例えばＬ１Ｎ１２は、ブロックＬ
１に対応するＸドライバ回路２−１の１２番目のビデオ
バスラインに供給される負極性の映像信号を表してい
る。なお、その他の同期信号については説明を省略す
る。

【００２１】一方、外部駆動基板２００にＳＶＧＡ（＜
ＸＧＡ）サイズの画素部１１をもつ液晶表示パネル１０
０が接続されるとすると、Ｄ／Ａコンバータ１６からは
各Ｘドライバ回路１２に対し正極性のアナログの映像信
号が９本出力され、Ｄ／Ａコンバータ１７からは各Ｘド
ライバ回路１２に対し負極性のアナログの映像信号が９
本出力されることになり、Ｄ／Ａコンバータ１個あたり
の出力数は９×４＝３６本となる。ＳＶＧＡサイズでの
インターフェース部１９、２０の接続ピン配列をそれぞ
れ図４（ａ）、（ｂ）に示す。またＤ／Ａコンバータ１
６、１７の出力ピン配列をそれぞれ図５（ａ）、（ｂ）
に示す。

【００２２】図４及び図５に示すように、この場合の各
Ｘドライバ回路１２への出力信号数は、ＸＧＡのときに
必要であった１２本から９本に削減することになり、全
体では２４本の削減となる。ちなみに、削減させる信号
は、Ｄ／Ａコンバータ、Ｘドライバ回路及びインターフ
ェース部において同一の信号とすることは言うまでもな
い。また、ＳＶＧＡのときの出力信号数は、後述するよ
うにＤ／Ａコンバータ１６、１７の出力数設定を４８か
ら３６に切り替えることにより削減することができる。
この実施形態の外部駆動基板２００では、インターフェ
ース部１９、２０の接続ピン配列がＸＧＡとそれより少
ない画素数の画面に対応するように設定されているた
め、接続する液晶表示パネル１００の画素数がＸＧＡ又
はＳＶＧＡ（あるいはさらに少ない画素数）のいずれで
あっても、Ｄ／Ａコンバータ１６、１７の出力数設定の
切り替えとタイミングコントローラ１４の変更だけで対
応させることができる。

【００２３】なお、出力数の切り替え機能を備えたタイ
ミングコントローラを外部駆動基板２００上に配置して
おき、接続する液晶表示パネル１００の画素数に応じて
内部的に切り替えるようにしてもよい。この場合は、画
素数に応じて外部駆動基板２００上のタイミングコント
ローラを付け替える必要がないので、外部駆動回路を含
む外部駆動基板２００とＦＰＣ２１及び２２を共通化す
ることができる。なお、画素数に応じてタイミングコン
トローラの出力数を切り替える構成については後に詳し
く説明する。

【００２４】また、外部駆動基板２００にＶＧＡ（＜Ｓ
ＶＧＡ）サイズの画素部１１をもつ液晶表示パネル１０
０を接続する場合、Ｘドライバ回路は１つとなり、画面
の分割は行わない場合がある。このときはＤ／Ａコンバ
ータ１６、１７からの出力数はそれぞれ２４本となり、
ＸＧＡのときの信号配列から削除する信号線は、Ｌ１＊
＊、Ｌ２＊＊の４８本となる。図６は、ＶＧＡサイズの
液晶表示装置の全体構成を示すブロック図であり、図１
と同等部分を同一符号で示している。ＶＧＡの場合は、
インターフェース部１９を全て未接続とし、インターフ
ェース部２０のみを接続に使用する。このＶＧＡサイズ
でのインターフェース部２０の接続ピン配列をそれぞれ
図７（ａ）、（ｂ）に示す。またＤ／Ａコンバータ１
６、１７の出力ピン配列をそれぞれ図８（ａ）、（ｂ）
に示す。

【００２５】同様に、外部駆動基板２００にハーフＶＧ
Ａ（＜ＶＧＡ）サイズの画素部１１をもつ液晶表示パネ
ル１００を接続する場合も、Ｘドライバ回路は１つとな
り、画面の分割は行わない場合がある。このときはＤ／
Ａコンバータ１６、１７からの出力数はそれぞれ１２本
となり、ＶＧＡのときの信号配列から削除する信号線は
２４本となる。ハーフＶＧＡの場合も、図６と同じくイ
ンターフェース部１９を全て未接続とし、インターフェ
ース部２０のみを接続に使用する。このハーフＶＧＡサ
イズでのインターフェース部２０の接続ピン配列をそれ
ぞれ図９（ａ）、（ｂ）に示す。またＤ／Ａコンバータ
１６、１７の出力ピン配列をそれぞれ図１０（ａ）、
（ｂ）に示す。

【００２６】このように、ＶＧＡ及びハーフＶＧＡのよ
うなＸＧＡやＳＶＧＡよりもさらに少ない画素数の液晶
表示パネル１００と接続する場合においても、Ｄ／Ａコ
ンバータ１６、１７の出力数設定の切り替えとタイミン
グコントローラ１４の変更だけで対応させることができ
る。なお、ＶＧＡ及びハーフＶＧＡの場合も、Ｄ／Ａコ
ンバータ１６、１７の出力数設定を４８から２４又は１
２に切り替えることにより出力信号数を削減することが
できる。

【００２７】ここで、Ｄ／Ａコンバータ１６、１７の出
力数設定について説明する。図１１は、Ｄ／Ａコンバー
タの出力数設定を行う回路の説明図である。Ｄ／Ａコン
バータ１６、１７の外部（又は内部）には、Ｄ／Ａコン
バータのＶＤＤ電圧に設定されたプルアップ抵抗２５が
接続されている。また、インターフェース部１９、２０
とＦＰＣ２１、２２には出力数設定のための設定端子２
６、２７が用意され、そのうちの１つはＤ／Ａコンバー
タの出力数設定端子２８に、もう１つはＤ／Ａコンバー
タのＶＳＳ電圧に接続されている。一方、アレイ基板１
０１側では、図中Ａ部分において、この２本の設定端子
２６、２７につながる２つの信号線をオープン／ショー
トできるように構成されている。この例では、Ａ部分を
レーザで切断すると２本の信号線の接続はオープンにな
り、そのままにしておけば接続はショートとなるように
構成されている。ただし、２つの信号線をオープン／シ
ョートする構成はこの例に限定されるものではなく、同
等に機能し得る構成に置き換え可能である。

【００２８】組み立て時には、Ｄ／Ａコンバータの出力
数に応じて、あらかじめアレイ基板１０１側のＡ部分を
オープン又はショートに設定しておき、液晶表示パネル
１００と外部駆動基板２００とをＦＰＣ２１、２２で接
続する。これにより、Ｄ／Ａコンバータの出力数設定端
子には、液晶表示パネル１００のＡ部分で設定したオー
プン／ショートに応じたハイ又はローの信号が入力され
るため、従来のようにＤ／Ａコンバータの外部にプルア
ップ抵抗とプルダウン抵抗を設け、これら２つの抵抗を
画素数に応じて手作業により接続／非接続としなくて
も、パネルと基板とを接続するだけでＤ／Ａコンバータ
の出力数設定を完了させることができる。なお、Ｄ／Ａ
コンバータの出力数の種類が３個以上ある場合は、設定
端子をさらに複数設けることで対応することができる。

【００２９】次に、出力数の切り替え機能を備えたタイ
ミングコントローラにおいて、画素数に応じて出力数を
切り替える構成について説明する。図１２は、タイミン
グコントローラの切り替えを行う回路の説明図である。
タイミングコントローラ１４の外部（又は内部）には、
タイミングコントローラのＶＤＤ電圧に設定されたプル
アップ抵抗２９が接続されている。また、インターフェ
ース部１９、２０とＦＰＣ２１、２２には出力数設定の
ための設定端子３１、３２が用意され、そのうちの１つ
はタイミングコントローラの出力数設定端子３３に、も
う１つはタイミングコントローラのＶＳＳ電圧に接続さ
れている。一方、アレイ基板１０１側では、図中Ｂ部分
において、この２本の設定端子３１、３２につながる２
つの信号線をオープン／ショートできるように構成され
ている。この例では、Ｂ部分をレーザで切断すると２本
の信号線の接続はオープンになり、そのままにしておけ
ば接続はショートとなるように構成されている。ただ
し、２つの信号線をオープン／ショートする構成はこの
例に限定されるものではなく、同等に機能し得る構成に
置き換え可能である。

【００３０】組み立て時には、タイミングコントローラ
の出力数に応じて、あらかじめアレイ基板１０１側のＢ
部分をオープン又はショートに設定しておき、液晶表示
パネル１００と外部駆動基板２００とをＦＰＣ２１、２
２で接続する。これにより、タイミングコントローラの
出力数設定端子には、アレイ基板１０１のＢ部分で設定
したオープン／ショートに応じたハイ又はローの信号が
入力されるため、従来のようにタイミングコントローラ
の外部にプルアップ抵抗とプルダウン抵抗を設け、これ
ら２つの抵抗を画素数に応じて手作業により接続／非接
続としなくても、パネルと基板とを接続するだけでタイ
ミングコントローラの出力数設定を完了させることがで
きる。なお、タイミングコントローラの出力数の種類が
３個以上ある場合は、設定端子をさらに複数設けること
で対応することができる。

【００３１】

【発明の効果】以上説明したように、この発明に係わる
平面表示装置によれば、画素数に合わせて専用の部品を
用意する必要がなく、部品の共通化による部品点数の削
減が可能となるため、生産性の向上や開発費の削減によ
り低コストを達成することができる。

【００３２】また、Ｄ／Ａコンバータやタイミングコン
トローラの出力数をあらかじめ設定する設定回路を設け
た場合は、パネルと基板とを接続するだけで出力数設定
を行うことができるため、さらに作業効率の向上を図る
ことができる。

【図面の簡単な説明】

【図１】実施形態に係わる液晶表示装置の全体構成を示
すブロック図。

【図２】ＸＧＡサイズでのインターフェース部の接続ピ
ン配列を示す説明図。

【図３】ＸＧＡサイズでのＤ／Ａコンバータの出力ピン
配列を示す説明図。

【図４】ＳＶＧＡサイズでのインターフェース部の接続
ピン配列を示す説明図。

【図５】ＳＶＧＡサイズでのＤ／Ａコンバータの出力ピ
ン配列を示す説明図。

【図６】他の実施形態に係わるＶＧＡサイズの液晶表示
装置の全体構成を示すブロック図。

【図７】ＶＧＡサイズでのインターフェース部の接続ピ
ン配列を示す説明図。

【図８】ＶＧＡサイズでのＤ／Ａコンバータの出力ピン
配列を示す説明図。

【図９】ハーフＶＧＡサイズでのインターフェース部の
接続ピン配列を示す説明図。

【図１０】ハーフＶＧＡサイズでのＤ／Ａコンバータの
出力ピン配列を示す説明図。

【図１１】Ｄ／Ａコンバータの出力数設定を行う回路の
説明図。

【図１２】タイミングコントローラの切り替えを行う回
路の説明図。

【符号の説明】

１０…液晶表示装置、１１…画素部、１２−１〜１２−
４…第１Ｘドライバ回路〜第４ドライバ回路、１３…Ｙ
ドライバ回路、１４…タイミングコントローラ、１６，
１７…Ｄ／Ａコンバータ、１９，２０…インターフェー
ス部、２１，２２…ＦＰＣ、１００…液晶表示パネル、
１０１…アレイ基板、２００…外部駆動基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１１ Ｇ０９Ｇ 3/20 ６１１Ｆ ６２１ ６２１Ｍ ６８０ ６８０Ｇ Ｆターム(参考） 2H092 GA45 GA46 JB22 JB31 NA27 2H093 NC11 NC16 ND49 ND50 ND54 ND55 5C006 AF83 BB15 BC03 BC12 BC20 BC22 BC23 FA41 FA51 5C080 AA10 BB05 DD22 DD27 FF11 JJ02 JJ06 5G435 AA00 AA17 BB12 EE33 EE36 EE37 EE41 EE47

Claims (4)

【特許請求の範囲】
1. 【請求項１】 駆動回路を内蔵したアクティブマトリク
   ス駆動の平面表示パネルと、前記平面表示パネルの画素
   数に応じた所定数の信号を前記駆動回路に供給する外部
   駆動基板とを備え、前記平面表示パネルと前記外部駆動
   基板とが接続用配線基板を介して電気的に接続された平
   面表示装置において、 前記接続用配線基板の信号線と前記外部駆動基板の信号
   線とを電気的に接続するインターフェース部の端子配列
   が、画素数の異なる複数の前記平面表示パネルの信号数
   に対応するように設定されていることを特徴とする平面
   表示装置。
2. 【請求項２】 前記外部駆動基板は、前記駆動回路に供
   給する映像信号の形式をデジタルからアナログに変換す
   るＤ／Ａコンバータと、前記Ｄ／Ａコンバータにデジタ
   ルの映像信号を供給するタイミングコントローラとを含
   む外部駆動回路を備えることを特徴とする請求項１に記
   載の平面表示装置。
3. 【請求項３】 前記平面表示パネルは、前記Ｄ／Ａコン
   バータの出力信号数を設定するための設定回路を有する
   ことを特徴とする請求項２に記載の平面表示装置。
4. 【請求項４】 前記平面表示パネルは、前記タイミング
   コントローラの出力信号数を設定するための設定回路を
   有することを特徴とする請求項２に記載の平面表示装
   置。