JP3130829B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、各画素電極に薄膜
電界効果型トランジスタが設けられ、これら薄膜電界効
果型トランジスタを介して液晶が駆動される液晶表示装
置に関する。
電界効果型トランジスタが設けられ、これら薄膜電界効
果型トランジスタを介して液晶が駆動される液晶表示装
置に関する。
【０００２】
【従来の技術】従来、この種の液晶表示装置としては、
例えば図４に示すような構成のものが知られている。図
４は従来の液晶表示装置の能動素子が形成された基板の
一部を示す平面図である。同図において、ゲートバスラ
イン１０１とデータバスライン１０２〜１０４はそれぞ
れ直交してマトリクス状に配置され、これらバスライン
の各交差部近傍には、データバスラインからマトリクス
状に配置された各画素電極１０５〜１０７に印加される
電圧をゲートバスラインの信号に基づいて制御する薄膜
電界効果型トランジスタ（以下、ＴＦＴ：Thin Film Tr
ansistorと略す）１０８〜１１０が配置されている。こ
の液晶表示装置では、各画素電極１０５〜１０７に印加
される電圧に応じて液晶の透過率が制御される。一般に
はこの基板を駆動するために、各バスラインの終端部に
外部から信号を印加するためのドライバ回路が接続され
る。例えば、６４０×４８０×ＲＧＢドットのパソコン
用カラー液晶表示装置を作製する場合には、６４０×３
＝１９２０個のデータドライバ回路と、４８０個のゲー
トドライバ回路が接続される。
例えば図４に示すような構成のものが知られている。図
４は従来の液晶表示装置の能動素子が形成された基板の
一部を示す平面図である。同図において、ゲートバスラ
イン１０１とデータバスライン１０２〜１０４はそれぞ
れ直交してマトリクス状に配置され、これらバスライン
の各交差部近傍には、データバスラインからマトリクス
状に配置された各画素電極１０５〜１０７に印加される
電圧をゲートバスラインの信号に基づいて制御する薄膜
電界効果型トランジスタ（以下、ＴＦＴ：Thin Film Tr
ansistorと略す）１０８〜１１０が配置されている。こ
の液晶表示装置では、各画素電極１０５〜１０７に印加
される電圧に応じて液晶の透過率が制御される。一般に
はこの基板を駆動するために、各バスラインの終端部に
外部から信号を印加するためのドライバ回路が接続され
る。例えば、６４０×４８０×ＲＧＢドットのパソコン
用カラー液晶表示装置を作製する場合には、６４０×３
＝１９２０個のデータドライバ回路と、４８０個のゲー
トドライバ回路が接続される。
【０００３】一般的に、データドライバ回路はゲートド
ライバ回路に比較して構造が複雑であるのと、動作速度
が早いことから、データドライバ回路の数の増加は液晶
表示装置の消費電力の増加やコストの上昇を招いてしま
う。そこで、特開平5-313604号公報に開示されているよ
うな液晶表示装置が提案されている。その公報に開示さ
れた液晶表示装置の基板の構造を図５に示す。
ライバ回路に比較して構造が複雑であるのと、動作速度
が早いことから、データドライバ回路の数の増加は液晶
表示装置の消費電力の増加やコストの上昇を招いてしま
う。そこで、特開平5-313604号公報に開示されているよ
うな液晶表示装置が提案されている。その公報に開示さ
れた液晶表示装置の基板の構造を図５に示す。
【０００４】図５に示す基板は、図４に示した基板のデ
ータバスラインとゲートバスラインの位置が入れ替わっ
た構造になっている。すなわち、データバスライン１２
０が各ＴＴＦＴ１０８〜１１０と共通に接続され、ゲー
トバスライン１２１〜１２３が各ＴＴＦＴ１０８〜１２
０と個々に接続された構造になっている。この構造で
は、バスラインの本数の少ない側にデータドライバ回路
が設けられるので、データドライバ回路の数は図４に示
したものより減少し、これに伴って消費電力の低下およ
びコストの低減を図ることができる。例えば、６４０×
４８０×ＲＧＢドットのパソコン用カラー液晶表示装置
を作製する場合には、データドライバ回路は４８０個で
済むことになる。
ータバスラインとゲートバスラインの位置が入れ替わっ
た構造になっている。すなわち、データバスライン１２
０が各ＴＴＦＴ１０８〜１１０と共通に接続され、ゲー
トバスライン１２１〜１２３が各ＴＴＦＴ１０８〜１２
０と個々に接続された構造になっている。この構造で
は、バスラインの本数の少ない側にデータドライバ回路
が設けられるので、データドライバ回路の数は図４に示
したものより減少し、これに伴って消費電力の低下およ
びコストの低減を図ることができる。例えば、６４０×
４８０×ＲＧＢドットのパソコン用カラー液晶表示装置
を作製する場合には、データドライバ回路は４８０個で
済むことになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の液晶表示装置には、以下のような問題がある。
た従来の液晶表示装置には、以下のような問題がある。
【０００６】図４に示した基板構造のものにおいては、
その構造上、データドライバ回路の数が多くなってしま
うことから、液晶表示装置の消費電力の増加やコストの
上昇を招いてしまう。
その構造上、データドライバ回路の数が多くなってしま
うことから、液晶表示装置の消費電力の増加やコストの
上昇を招いてしまう。
【０００７】図５に示した基板構造のものにおいては、
６４０×４８０×ＲＧＢドットの液晶表示装置をＣＲＴ
と同等の６０Ｈｚのノンインタレース駆動をさせると、
ゲートドライバＩＣの出力数は６４０×３＝１９２０本
となり、ゲートバスドライバ１本あたりの選択時間は、 １÷６０÷６４０÷３＝８．７×１０-6（ｓｅｃ） となる。これは、通常の方法で約１９００本のゲートバ
スラインを持つ液晶表示装置を駆動するのと同じことと
なる。しかし、実際は配線での信号の遅延、スイッチン
グ素子であるＴＦＴの性能等により、僅か９μｓ以下の
期間に画素電極に正常な電圧を印加することは非常に困
難であり、電圧の印加不足により画質の劣化は避けられ
ない。
６４０×４８０×ＲＧＢドットの液晶表示装置をＣＲＴ
と同等の６０Ｈｚのノンインタレース駆動をさせると、
ゲートドライバＩＣの出力数は６４０×３＝１９２０本
となり、ゲートバスドライバ１本あたりの選択時間は、 １÷６０÷６４０÷３＝８．７×１０-6（ｓｅｃ） となる。これは、通常の方法で約１９００本のゲートバ
スラインを持つ液晶表示装置を駆動するのと同じことと
なる。しかし、実際は配線での信号の遅延、スイッチン
グ素子であるＴＦＴの性能等により、僅か９μｓ以下の
期間に画素電極に正常な電圧を印加することは非常に困
難であり、電圧の印加不足により画質の劣化は避けられ
ない。
【０００８】本発明の目的は、データドライバ回路の数
をより少ないものにでき、かつ、ゲートドライバ回路が
接続された側のバスラインの本数が増加するような場合
でも画素電極への信号の書き込み時間を確保することの
できる、高精度の液晶表示装置を提供することにある。
をより少ないものにでき、かつ、ゲートドライバ回路が
接続された側のバスラインの本数が増加するような場合
でも画素電極への信号の書き込み時間を確保することの
できる、高精度の液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、ｍ行×ｎ列（ｍ＜ｎ）の画素を有
し、各画素電極に薄膜電界効果型トランジスタが設けら
れ、前記薄膜電界効果型トランジスタのソース電極また
はドレイン電極に接続されるデータバスラインと前記薄
膜電界効果型トランジスタのゲート電極に接続されるゲ
ートバスラインが配設される液晶表示装置において、行
方向に連続して並ぶ複数個の画素により１つの絵素が構
成され、前記データバスラインとして複数のデータバス
ラインを備え、各データバスラインは絵素を構成する各
画素の薄膜電界効果型トランジスタ毎に個別に設けられ
るとともに行方向に並ぶ絵素間で同じ並びの画素の薄膜
電界効果型トランジスタに対して共通に接続されてお
り、それぞれのデータバスラインに前記画素電極へ信号
電圧を印加するデータドライバ回路が設けられ、前記ゲ
ートバスラインとして列方向に配設された少なくとも１
つのゲートバスラインを備え、該ゲートバスラインによ
って列方向に並ぶ各絵素の画素の薄膜電界効果型トラン
ジスタが共通に接続された構造とし、絵素列単位に前記
薄膜電界効果型トランジスタを駆動するゲートドライバ
回路が設けられたことを特徴とする。
め、第１の発明は、ｍ行×ｎ列（ｍ＜ｎ）の画素を有
し、各画素電極に薄膜電界効果型トランジスタが設けら
れ、前記薄膜電界効果型トランジスタのソース電極また
はドレイン電極に接続されるデータバスラインと前記薄
膜電界効果型トランジスタのゲート電極に接続されるゲ
ートバスラインが配設される液晶表示装置において、行
方向に連続して並ぶ複数個の画素により１つの絵素が構
成され、前記データバスラインとして複数のデータバス
ラインを備え、各データバスラインは絵素を構成する各
画素の薄膜電界効果型トランジスタ毎に個別に設けられ
るとともに行方向に並ぶ絵素間で同じ並びの画素の薄膜
電界効果型トランジスタに対して共通に接続されてお
り、それぞれのデータバスラインに前記画素電極へ信号
電圧を印加するデータドライバ回路が設けられ、前記ゲ
ートバスラインとして列方向に配設された少なくとも１
つのゲートバスラインを備え、該ゲートバスラインによ
って列方向に並ぶ各絵素の画素の薄膜電界効果型トラン
ジスタが共通に接続された構造とし、絵素列単位に前記
薄膜電界効果型トランジスタを駆動するゲートドライバ
回路が設けられたことを特徴とする。
【００１０】上記の場合、ゲートバスラインは、列方向
に配設された１つのゲートバスラインを備え、該ゲート
バスラインから行方向に、列方向に連続して並ぶ各絵素
の薄膜電界効果型トランジスタと接続される複数のバス
ラインが分岐された構成としてもよい。また、ゲートバ
スラインは、絵素を構成する各画素の薄膜電界効果型ト
ランジスタ毎に個別に設けられるとともに列方向に並ぶ
絵素間で同じ並びの画素の薄膜電界効果型トランジスタ
に対して共通に接続された複数のゲートバスラインを備
え、各ゲートバスラインが１つのゲートドライバ回路に
共通に接続された構成としてもよい。
に配設された１つのゲートバスラインを備え、該ゲート
バスラインから行方向に、列方向に連続して並ぶ各絵素
の薄膜電界効果型トランジスタと接続される複数のバス
ラインが分岐された構成としてもよい。また、ゲートバ
スラインは、絵素を構成する各画素の薄膜電界効果型ト
ランジスタ毎に個別に設けられるとともに列方向に並ぶ
絵素間で同じ並びの画素の薄膜電界効果型トランジスタ
に対して共通に接続された複数のゲートバスラインを備
え、各ゲートバスラインが１つのゲートドライバ回路に
共通に接続された構成としてもよい。
【００１１】第２の発明は、ｍ行×ｎ列（ｍ＞ｎ）の画
素を有し、各画素電極に薄膜電界効果型トランジスタが
設けられ、前記薄膜電界効果型トランジスタのソース電
極またはドレイン電極に接続されるデータバスラインと
前記薄膜電界効果型トランジスタのゲート電極に接続さ
れるゲートバスラインがマトリクス状に配設される液晶
表示装置において、列方向に連続して並ぶ複数個の画素
により１つの絵素が構成され、前記データバスラインと
して複数のデータバスラインを備え、各データバスライ
ンは絵素を構成する各画素の薄膜電界効果型トランジス
タ毎に個別に設けられるとともに列方向に並ぶ絵素間で
同じ並びの画素の薄膜電界効果型トランジスタに対して
共通に接続されており、それぞれのデータバスラインに
前記画素電極へ信号電圧を印加するデータドライバ回路
が設けられ、前記ゲートバスラインとして行方向に配設
された少なくとも１つのゲートバスラインを備え、該ゲ
ートバスラインによって行方向に並ぶ各絵素の画素の薄
膜電界効果型トランジスタが共通に接続された構造と
し、絵素列単位に前記薄膜電界効果型トランジスタを駆
動するゲートドライバ回路が設けられたことを特徴とす
る。
素を有し、各画素電極に薄膜電界効果型トランジスタが
設けられ、前記薄膜電界効果型トランジスタのソース電
極またはドレイン電極に接続されるデータバスラインと
前記薄膜電界効果型トランジスタのゲート電極に接続さ
れるゲートバスラインがマトリクス状に配設される液晶
表示装置において、列方向に連続して並ぶ複数個の画素
により１つの絵素が構成され、前記データバスラインと
して複数のデータバスラインを備え、各データバスライ
ンは絵素を構成する各画素の薄膜電界効果型トランジス
タ毎に個別に設けられるとともに列方向に並ぶ絵素間で
同じ並びの画素の薄膜電界効果型トランジスタに対して
共通に接続されており、それぞれのデータバスラインに
前記画素電極へ信号電圧を印加するデータドライバ回路
が設けられ、前記ゲートバスラインとして行方向に配設
された少なくとも１つのゲートバスラインを備え、該ゲ
ートバスラインによって行方向に並ぶ各絵素の画素の薄
膜電界効果型トランジスタが共通に接続された構造と
し、絵素列単位に前記薄膜電界効果型トランジスタを駆
動するゲートドライバ回路が設けられたことを特徴とす
る。
【００１２】上記の場合、ゲートバスラインは、行方向
に配設された１つのゲートバスラインを備え、該ゲート
バスラインから列方向に、行方向に連続して並ぶ各絵素
の薄膜電界効果型トランジスタと接続される複数のバス
ラインが分岐された構成としてもよい。また、ゲートバ
スラインは、絵素を構成する各画素の薄膜電界効果型ト
ランジスタ毎に個別に設けられるとともに行方向に並ぶ
絵素間で同じ並びの画素の薄膜電界効果型トランジスタ
に対して共通に接続された複数のゲートバスラインを備
え、各ゲートバスラインが１つのゲートドライバ回路に
共通に接続された構成としてもよい。
に配設された１つのゲートバスラインを備え、該ゲート
バスラインから列方向に、行方向に連続して並ぶ各絵素
の薄膜電界効果型トランジスタと接続される複数のバス
ラインが分岐された構成としてもよい。また、ゲートバ
スラインは、絵素を構成する各画素の薄膜電界効果型ト
ランジスタ毎に個別に設けられるとともに行方向に並ぶ
絵素間で同じ並びの画素の薄膜電界効果型トランジスタ
に対して共通に接続された複数のゲートバスラインを備
え、各ゲートバスラインが１つのゲートドライバ回路に
共通に接続された構成としてもよい。
【００１３】上述のいずれの発明においても、絵素を構
成する各画素毎にカラーフィルタが設けられた構成とし
てもよい。
成する各画素毎にカラーフィルタが設けられた構成とし
てもよい。
【００１４】上述した第１および第２の本発明によれ
ば、複数の画素により１つの絵素が構成され、ゲートバ
スラインが列方向または行方向に並ぶ各絵素の画素の薄
膜電界効果型トランジスタに対して共通に接続され、ゲ
ートドライバ回路による画素の制御が絵素列単位に行わ
れるようになっているので、従来のもの（図４および図
５の基板）に比べてゲートドライバ回路の数を少なくで
き、ゲートバスライン１本あたりの選択時間を長くとる
ことが可能となる。したがって、従来のように配線での
信号の遅延、スイッチング素子であるＴＦＴの性能等に
よって、液晶に印加される電圧が不足して画質が劣化す
るということは生じない。
ば、複数の画素により１つの絵素が構成され、ゲートバ
スラインが列方向または行方向に並ぶ各絵素の画素の薄
膜電界効果型トランジスタに対して共通に接続され、ゲ
ートドライバ回路による画素の制御が絵素列単位に行わ
れるようになっているので、従来のもの（図４および図
５の基板）に比べてゲートドライバ回路の数を少なくで
き、ゲートバスライン１本あたりの選択時間を長くとる
ことが可能となる。したがって、従来のように配線での
信号の遅延、スイッチング素子であるＴＦＴの性能等に
よって、液晶に印加される電圧が不足して画質が劣化す
るということは生じない。
【００１５】さらに本発明では、データバスラインは、
ｍ行×ｎ列（ｍ＜ｎ）の画素の場合は列に沿って設けら
れ、ｍ行×ｎ列（ｍ＞ｎ）の画素の場合は行に沿って設
けられるようになっているので、データドライバ回路を
より少ない数で構成できるようになっている。
ｍ行×ｎ列（ｍ＜ｎ）の画素の場合は列に沿って設けら
れ、ｍ行×ｎ列（ｍ＞ｎ）の画素の場合は行に沿って設
けられるようになっているので、データドライバ回路を
より少ない数で構成できるようになっている。
【００１６】絵素を構成する各画素毎にカラーフィルタ
が設けられたものにおいては、例えば１つの絵素を構成
する色の異なる複数の画素を１組として信号処理を行え
るので、従来のもの（図４および図５の基板）でカラー
表示を行う場合と比べて信号処理は簡単になる。
が設けられたものにおいては、例えば１つの絵素を構成
する色の異なる複数の画素を１組として信号処理を行え
るので、従来のもの（図４および図５の基板）でカラー
表示を行う場合と比べて信号処理は簡単になる。
【００１７】
【発明の実施の形態】次に、本発明の液晶表示装置の実
施形態について説明する。
施形態について説明する。
【００１８】本形態の液晶表示装置は、ｍ行×ｎ列の画
素のそれぞれの電極にＴＦＴが設けられ、これらＴＦＴ
を介して液晶が駆動されるもので、ｋ個の画素により１
つの絵素が構成され、ＴＦＴのソース電極またはドレイ
ン電極と接続されるデータバスラインとＴＦＴのゲート
電極と接続されるゲートラインが以下のように配設され
る。ただし、ｍ，ｎ，ｋは２以上の整数である。
素のそれぞれの電極にＴＦＴが設けられ、これらＴＦＴ
を介して液晶が駆動されるもので、ｋ個の画素により１
つの絵素が構成され、ＴＦＴのソース電極またはドレイ
ン電極と接続されるデータバスラインとＴＦＴのゲート
電極と接続されるゲートラインが以下のように配設され
る。ただし、ｍ，ｎ，ｋは２以上の整数である。
【００１９】ｍ（行）＜ｎ（列）の場合は、行方向に並
ぶｋ個の画素により１つの絵素が構成され、データバス
ラインが行方向に沿って配設され、ゲートバスラインが
列方向に沿って配設される。データバスラインは絵素を
構成する各画素のＴＦＴ毎に個別に設けられ、行方向に
並ぶ絵素に対して共通に接続される。各データバスライ
ンのそれぞれには、個々にデータドライバ回路が接続さ
れる。ゲートバスラインは、列方向に並ぶ各絵素の画素
のＴＦＴを共通に接続するように設けられ、絵素単位に
ゲートドライバ回路が接続される。
ぶｋ個の画素により１つの絵素が構成され、データバス
ラインが行方向に沿って配設され、ゲートバスラインが
列方向に沿って配設される。データバスラインは絵素を
構成する各画素のＴＦＴ毎に個別に設けられ、行方向に
並ぶ絵素に対して共通に接続される。各データバスライ
ンのそれぞれには、個々にデータドライバ回路が接続さ
れる。ゲートバスラインは、列方向に並ぶ各絵素の画素
のＴＦＴを共通に接続するように設けられ、絵素単位に
ゲートドライバ回路が接続される。
【００２０】上記の構成では、ゲートドライバ回路は絵
素単位に設けられるので、その個数はｎ／ｋ個となる。
この場合、一度にゲートドライバ回路から出力される信
号によって制御される画素の数はｍ×ｋ個となる。単に
画素列単位にゲートドライバ回路を設けた場合、ｎ個の
ドライバ回路が必要とされていたのに対し、ゲートドラ
イバ回路の数を１／ｋ個に減少することができ、書き込
み時間（ＴＦＴをチャージする時間）を長くとることが
できる。これにより、液晶への電圧の印加を十分にとれ
るようになる。また、データバスラインは行方向に並ぶ
絵素に対して共通に接続されるようになっているので、
データドライバ回路の数はｍ×ｋ個となる。これは、デ
ータバスラインを列方向に並ぶ絵素に対して共通に接続
した場合（ｎ×ｋ個）と比べると、ｍ／ｎに減少したこ
とになる。
素単位に設けられるので、その個数はｎ／ｋ個となる。
この場合、一度にゲートドライバ回路から出力される信
号によって制御される画素の数はｍ×ｋ個となる。単に
画素列単位にゲートドライバ回路を設けた場合、ｎ個の
ドライバ回路が必要とされていたのに対し、ゲートドラ
イバ回路の数を１／ｋ個に減少することができ、書き込
み時間（ＴＦＴをチャージする時間）を長くとることが
できる。これにより、液晶への電圧の印加を十分にとれ
るようになる。また、データバスラインは行方向に並ぶ
絵素に対して共通に接続されるようになっているので、
データドライバ回路の数はｍ×ｋ個となる。これは、デ
ータバスラインを列方向に並ぶ絵素に対して共通に接続
した場合（ｎ×ｋ個）と比べると、ｍ／ｎに減少したこ
とになる。
【００２１】ｍ（行）＞ｎ（列）の場合は、列方向に並
ぶｋ個の画素により１つの絵素が構成され、データバス
ラインが列方向に沿って配設され、ゲートバスラインが
行方向に沿って配設される。データバスラインは絵素を
構成する各画素のＴＦＴ毎に個別に設けられ、列方向に
並ぶ絵素に対して共通に接続される。各データバスライ
ンのそれぞれには、個々にデータドライバ回路が接続さ
れる。ゲートバスラインは、行方向に並ぶ絵素の各画素
のＴＦＴを共通に接続するように設けられ、絵素単位に
ゲートドライバ回路が接続される。この構成において
も、上記のｍ（行）＜ｎ（列）の場合と同様、データド
ライバ回路の数をより少ないものにできるとともに、ゲ
ートドライバ回路の接続がバスラインの本数が増加する
ような配置の場合でも画素電極への信号の書き込み時間
を確保することができる。
ぶｋ個の画素により１つの絵素が構成され、データバス
ラインが列方向に沿って配設され、ゲートバスラインが
行方向に沿って配設される。データバスラインは絵素を
構成する各画素のＴＦＴ毎に個別に設けられ、列方向に
並ぶ絵素に対して共通に接続される。各データバスライ
ンのそれぞれには、個々にデータドライバ回路が接続さ
れる。ゲートバスラインは、行方向に並ぶ絵素の各画素
のＴＦＴを共通に接続するように設けられ、絵素単位に
ゲートドライバ回路が接続される。この構成において
も、上記のｍ（行）＜ｎ（列）の場合と同様、データド
ライバ回路の数をより少ないものにできるとともに、ゲ
ートドライバ回路の接続がバスラインの本数が増加する
ような配置の場合でも画素電極への信号の書き込み時間
を確保することができる。
【００２２】次に、本発明の液晶表示装置の能動素子が
形成された基板の具体的な構成について説明する。
形成された基板の具体的な構成について説明する。
【００２３】＜実施形態１＞図１は、本発明の第１の実
施形態の液晶表示装置の能動素子が形成された基板の一
部を示す平面図である。この基板は、ｍ行×ｎ列（ｍ＜
ｎ）の画素の液晶表示パネルを構成するもので、３つの
画素電極１〜３を１組として１つの絵素が構成されてい
る。
施形態の液晶表示装置の能動素子が形成された基板の一
部を示す平面図である。この基板は、ｍ行×ｎ列（ｍ＜
ｎ）の画素の液晶表示パネルを構成するもので、３つの
画素電極１〜３を１組として１つの絵素が構成されてい
る。
【００２４】各画素電極１〜３にはそれぞれＴＦＴ４〜
６が設けられており、ＴＦＴを介して画素電極に印加さ
れる電圧に応じて、画素電極と対向電極との間に挟持さ
れている液晶の透過率が制御される。ゲートバスライン
７は列方向に沿って配設され、各ＴＦＴ４〜６のゲート
電極と接続されるように行方向にバスラインが分岐され
ている。このゲートバスライン７は、列方向に並ぶ絵素
の各画素のＴＦＴのゲート電極を共通に接続するように
設けられており、一端がゲートドライバ回路に接続され
る。データバスライン８〜９は行方向に沿って配設さ
れ、ＴＦＴ４〜６のソース電極と個別に接続されてい
る。これらデータバスライン８〜１０は、行方向に並ぶ
絵素に対して共通に接続され、それぞれのバスラインの
一端には個々にデータドライバ回路が接続される。
６が設けられており、ＴＦＴを介して画素電極に印加さ
れる電圧に応じて、画素電極と対向電極との間に挟持さ
れている液晶の透過率が制御される。ゲートバスライン
７は列方向に沿って配設され、各ＴＦＴ４〜６のゲート
電極と接続されるように行方向にバスラインが分岐され
ている。このゲートバスライン７は、列方向に並ぶ絵素
の各画素のＴＦＴのゲート電極を共通に接続するように
設けられており、一端がゲートドライバ回路に接続され
る。データバスライン８〜９は行方向に沿って配設さ
れ、ＴＦＴ４〜６のソース電極と個別に接続されてい
る。これらデータバスライン８〜１０は、行方向に並ぶ
絵素に対して共通に接続され、それぞれのバスラインの
一端には個々にデータドライバ回路が接続される。
【００２５】本形態の基板では、ゲートバスラインは絵
素列毎に設けられているので、その本数はｎ／３本とな
り、これらゲートバスラインに接続されるゲートドライ
バ回路の個数もｎ／３個となる。単に画素列毎にゲート
ドライバ回路を設けた場合と比べると、ゲートドライバ
回路の数は１／３に減る。また、データバスラインは行
方向に並ぶ絵素に対して共通に接続されるようになって
いるので、データドライバ回路の数はｍ×３個となる。
これは、データバスラインを列方向に並ぶ絵素に対して
共通に接続した場合（ｎ×ｋ個）と比べると、ｍ／ｎに
減少したことになる。ゆえに、本形態では、データドラ
イバ回路の数をより少ないものにできるとともに、画素
電極への信号の書き込み時間を確保することができる。
素列毎に設けられているので、その本数はｎ／３本とな
り、これらゲートバスラインに接続されるゲートドライ
バ回路の個数もｎ／３個となる。単に画素列毎にゲート
ドライバ回路を設けた場合と比べると、ゲートドライバ
回路の数は１／３に減る。また、データバスラインは行
方向に並ぶ絵素に対して共通に接続されるようになって
いるので、データドライバ回路の数はｍ×３個となる。
これは、データバスラインを列方向に並ぶ絵素に対して
共通に接続した場合（ｎ×ｋ個）と比べると、ｍ／ｎに
減少したことになる。ゆえに、本形態では、データドラ
イバ回路の数をより少ないものにできるとともに、画素
電極への信号の書き込み時間を確保することができる。
【００２６】＜実施形態２＞図２は、本発明の第２の実
施形態の液晶表示装置の能動素子が形成された基板の一
部を示す平面図である。この基板は、図１に示したもの
とゲートバスラインの構成が異なる以外は同様の構成の
ものとなっている。図中、同じ構成には同じ符号を付し
てある。
施形態の液晶表示装置の能動素子が形成された基板の一
部を示す平面図である。この基板は、図１に示したもの
とゲートバスラインの構成が異なる以外は同様の構成の
ものとなっている。図中、同じ構成には同じ符号を付し
てある。
【００２７】ゲートバスライン７ａ〜７ｃは行方向に沿
って配設され、ＴＦＴ４〜６のソース電極と個々に接続
されている。これらゲートバスライン７ａ〜７ｃは、列
方向に並ぶ絵素に対して共通に接続され、それぞれのバ
スラインの一端が共通に接続されてゲートドライバ回路
に接続される。
って配設され、ＴＦＴ４〜６のソース電極と個々に接続
されている。これらゲートバスライン７ａ〜７ｃは、列
方向に並ぶ絵素に対して共通に接続され、それぞれのバ
スラインの一端が共通に接続されてゲートドライバ回路
に接続される。
【００２８】本形態の基板では、ゲートバスライン７ａ
〜７ｃと接続されるＴＦＴ４〜６は１つのゲートドライ
バ回路の出力によって制御される。したがって、ゲート
ドライバ回路の個数は上述した第１の実施形態の場合と
同様にｎ／３個となり、単に画素列毎にゲートドライバ
回路を設けた場合と比べると、ゲートドライバ回路の数
は１／３に減る。ゆえに、本形態においても、データド
ライバ回路の数をより少ないものにできるとともに、画
素電極への信号の書き込み時間を確保することができ
る。
〜７ｃと接続されるＴＦＴ４〜６は１つのゲートドライ
バ回路の出力によって制御される。したがって、ゲート
ドライバ回路の個数は上述した第１の実施形態の場合と
同様にｎ／３個となり、単に画素列毎にゲートドライバ
回路を設けた場合と比べると、ゲートドライバ回路の数
は１／３に減る。ゆえに、本形態においても、データド
ライバ回路の数をより少ないものにできるとともに、画
素電極への信号の書き込み時間を確保することができ
る。
【００２９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３０】図３は、本発明の一実施例の液晶表示装置
の液晶パネルの構成を示すブロック図である。
の液晶パネルの構成を示すブロック図である。
【００３１】この液晶パネルは、縦が２４０ドット、横
が６４０×ＲＧＢドットの７型ハーフＶＧＡパネル１１
と、ゲートドライバ回路群１２と、データドライバ回路
群１３とを備え、上述の図１また図２に示した基板と同
様の構成となっている。絵素を構成する３つの画素に
は、Ｒ、Ｇ、Ｂのカラーフィルタが配置されている。こ
こでは、画素電極１に対してＲフィルタ、画素電極２に
対してＧフィルタ、画素電極３に対してＢフィルタが配
置されている。このようなカラーフィルタの配置とする
ことにより、画素配列が縦ストライプの通常のアクティ
ブマトリクス液晶表示と同様の表示が行えるようにな
る。
が６４０×ＲＧＢドットの７型ハーフＶＧＡパネル１１
と、ゲートドライバ回路群１２と、データドライバ回路
群１３とを備え、上述の図１また図２に示した基板と同
様の構成となっている。絵素を構成する３つの画素に
は、Ｒ、Ｇ、Ｂのカラーフィルタが配置されている。こ
こでは、画素電極１に対してＲフィルタ、画素電極２に
対してＧフィルタ、画素電極３に対してＢフィルタが配
置されている。このようなカラーフィルタの配置とする
ことにより、画素配列が縦ストライプの通常のアクティ
ブマトリクス液晶表示と同様の表示が行えるようにな
る。
【００３２】７型ハーフＶＧＡパネル１１の画面の横方
向のドット数は６４０×３＝１９２０、縦方向のドット
数は２４０であり、前述の実施形態にて説明したように
ゲートドライバ回路の数を減少するために、ゲートドラ
イバ回路群１２が横方向に配置され、データドライバ回
路群１３が縦方向に配置されている。ゲートドライバ回
路群１２は６４０個のゲートドライバ回路からなり、デ
ータドライバ回路群１３は２４０×３＝７２０個のデー
タドライバ回路からなる。
向のドット数は６４０×３＝１９２０、縦方向のドット
数は２４０であり、前述の実施形態にて説明したように
ゲートドライバ回路の数を減少するために、ゲートドラ
イバ回路群１２が横方向に配置され、データドライバ回
路群１３が縦方向に配置されている。ゲートドライバ回
路群１２は６４０個のゲートドライバ回路からなり、デ
ータドライバ回路群１３は２４０×３＝７２０個のデー
タドライバ回路からなる。
【００３３】上記のように構成される液晶パネルを６０
Ｈｚのインターレースで駆動すると、ゲートドライバ回
路群１２のうちのゲートバスドライバ１本あたりの選択
時間は、 １÷６０÷６４０＝２６×１０-6（ｓｅｃ） となり、従来の方式によるＳＶＧＡのパネルを駆動する
場合とほぼ同等の書き込み時間（ＴＦＴをチャージする
時間）を得られる。本実施例におけるドライバ回路の消
費電力は、ゲートドライバ回路が２７ｍＷ、データドラ
イバ回路が７５ｍＷで、合計１０２ｍＷになる。
Ｈｚのインターレースで駆動すると、ゲートドライバ回
路群１２のうちのゲートバスドライバ１本あたりの選択
時間は、 １÷６０÷６４０＝２６×１０-6（ｓｅｃ） となり、従来の方式によるＳＶＧＡのパネルを駆動する
場合とほぼ同等の書き込み時間（ＴＦＴをチャージする
時間）を得られる。本実施例におけるドライバ回路の消
費電力は、ゲートドライバ回路が２７ｍＷ、データドラ
イバ回路が７５ｍＷで、合計１０２ｍＷになる。
【００３４】＜比較例１＞図４に示した従来のパネル構
成では、データドライバ出力数が６４０×３、ゲートド
ライバ出力数が２４０となり、この場合の消費電力は、
データドライバ回路が２００ｍＷ、ゲートドライバ回路
が１０ｍＷで、合計２１０ｍＷとなる。これは、本実施
例の液晶パネルの消費電力の２倍にあたる。
成では、データドライバ出力数が６４０×３、ゲートド
ライバ出力数が２４０となり、この場合の消費電力は、
データドライバ回路が２００ｍＷ、ゲートドライバ回路
が１０ｍＷで、合計２１０ｍＷとなる。これは、本実施
例の液晶パネルの消費電力の２倍にあたる。
【００３５】＜比較例２＞図５に示した従来のパネル構
成では、データドライバ出力数が２４０本、ゲートドラ
イバ出力数が１９２０本となり、この場合の消費電力
は、データドライバ回路が８０ｍＷ、ゲートドライバ回
路が２５ｍＷで、合計１０５ｍＷとなる。これは、本実
施例の液晶パネルの消費電力と同等の値である。しか
し、書き込み時間が １÷６０÷１９２０＝８．６×１０-6（ｓｅｃ） と非常に短いので、配線の遅延、ＴＦＴの性能等を考慮
すると、この期間内に画素電極に正常な電圧を印加する
ことが困難になる可能性がある。
成では、データドライバ出力数が２４０本、ゲートドラ
イバ出力数が１９２０本となり、この場合の消費電力
は、データドライバ回路が８０ｍＷ、ゲートドライバ回
路が２５ｍＷで、合計１０５ｍＷとなる。これは、本実
施例の液晶パネルの消費電力と同等の値である。しか
し、書き込み時間が １÷６０÷１９２０＝８．６×１０-6（ｓｅｃ） と非常に短いので、配線の遅延、ＴＦＴの性能等を考慮
すると、この期間内に画素電極に正常な電圧を印加する
ことが困難になる可能性がある。
【００３６】以上の比較結果から分かるように、本実施
例の液晶パネルは比較例１のパネルのものと比べて消費
電力が少なく、また、比較例２のパネルのものと比べて
は消費電力がほぼ同等であるが、書き込み時間を長くと
ることができる。
例の液晶パネルは比較例１のパネルのものと比べて消費
電力が少なく、また、比較例２のパネルのものと比べて
は消費電力がほぼ同等であるが、書き込み時間を長くと
ることができる。
【００３７】
【発明の効果】以上説明したように構成される本発明に
よれば、消費電力を増加させる原因となっていたデータ
ドライバ回路の数をより少ないものとすることができる
ので、装置全体としての消費電力を低減することができ
る。加えて、ゲートバスラインの本数が増加するような
配置の場合でも、従来例に比較してゲートバスライン１
本あたりの選択時間を長くとることができるので、液晶
に正確な電圧を印加することができ、画質の劣化を防止
することができる。
よれば、消費電力を増加させる原因となっていたデータ
ドライバ回路の数をより少ないものとすることができる
ので、装置全体としての消費電力を低減することができ
る。加えて、ゲートバスラインの本数が増加するような
配置の場合でも、従来例に比較してゲートバスライン１
本あたりの選択時間を長くとることができるので、液晶
に正確な電圧を印加することができ、画質の劣化を防止
することができる。
【図１】本発明の第１の実施形態の液晶表示装置の能動
素子が形成された基板の一部を示す平面図である。
素子が形成された基板の一部を示す平面図である。
【図２】本発明の第２の実施形態の液晶表示装置の能動
素子が形成された基板の一部を示す平面図である。
素子が形成された基板の一部を示す平面図である。
【図３】本発明の一実施例の液晶表示装置の液晶パネル
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来の液晶表示装置の能動素子が形成された基
板の一部を示す平面図である。
板の一部を示す平面図である。
【図５】特開平5-313604号公報に開示された液晶表示装
置の基板の一部を示す平面図である。
置の基板の一部を示す平面図である。
【符号の説明】 １〜３，１０５〜１０７ 画素電極 ４〜６，１０８〜１１０ ＴＦＴ ７，７ａ〜７ｃ，１０１，１２１〜１２３ ゲートバス
ライン ８〜１０，１０２〜１０４，１２０ データバスライン １１ ハーフＶＧＡパネル １２ ゲートドライバ回路群 １３ データドライバ回路群
ライン ８〜１０，１０２〜１０４，１２０ データバスライン １１ ハーフＶＧＡパネル １２ ゲートドライバ回路群 １３ データドライバ回路群
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133
Claims (7)
- 【請求項１】 ｍ行×ｎ列（ｍ＜ｎ）の画素を有し、各
画素電極に薄膜電界効果型トランジスタが設けられ、前
記薄膜電界効果型トランジスタのソース電極またはドレ
イン電極に接続されるデータバスラインと前記薄膜電界
効果型トランジスタのゲート電極に接続されるゲートバ
スラインが配設される液晶表示装置において、 行方向に連続して並ぶ複数個の画素により１つの絵素が
構成され、 前記データバスラインとして複数のデータバスラインを
備え、各データバスラインは絵素を構成する各画素の薄
膜電界効果型トランジスタ毎に個別に設けられるととも
に行方向に並ぶ絵素間で同じ並びの画素の薄膜電界効果
型トランジスタに対して共通に接続されており、それぞ
れのデータバスラインに前記画素電極へ信号電圧を印加
するデータドライバ回路が設けられ、 前記ゲートバスラインとして列方向に配設された少なく
とも１つのゲートバスラインを備え、該ゲートバスライ
ンによって列方向に並ぶ各絵素の画素の薄膜電界効果型
トランジスタが共通に接続された構造とし、絵素列単位
に前記薄膜電界効果型トランジスタを駆動するゲートド
ライバ回路が設けられたことを特徴とする液晶表示装
置。 - 【請求項２】 請求項１に記載の液晶表示装置におい
て、 ゲートバスラインは、列方向に配設された１つのゲート
バスラインを備え、該ゲートバスラインから行方向に、
列方向に連続して並ぶ各絵素の薄膜電界効果型トランジ
スタと接続される複数のバスラインが分岐されているこ
とを特徴とする液晶表示装置。 - 【請求項３】 請求項１に記載の液晶表示装置におい
て、 ゲートバスラインは、絵素を構成する各画素の薄膜電界
効果型トランジスタ毎に個別に設けられるとともに列方
向に並ぶ絵素間で同じ並びの画素の薄膜電界効果型トラ
ンジスタに対して共通に接続された複数のゲートバスラ
インを備え、各ゲートバスラインが１つのゲートドライ
バ回路に共通に接続されていることを特徴とする液晶表
示装置。 - 【請求項４】 ｍ行×ｎ列（ｍ＞ｎ）の画素を有し、各
画素電極に薄膜電界効果型トランジスタが設けられ、前
記薄膜電界効果型トランジスタのソース電極またはドレ
イン電極に接続されるデータバスラインと前記薄膜電界
効果型トランジスタのゲート電極に接続されるゲートバ
スラインがマトリクス状に配設される液晶表示装置にお
いて、 列方向に連続して並ぶ複数個の画素により１つの絵素が
構成され、 前記データバスラインとして複数のデータバスラインを
備え、各データバスラインは絵素を構成する各画素の薄
膜電界効果型トランジスタ毎に個別に設けられるととも
に列方向に並ぶ絵素間で同じ並びの画素の薄膜電界効果
型トランジスタに対して共通に接続されており、それぞ
れのデータバスラインに前記画素電極へ信号電圧を印加
するデータドライバ回路が設けられ、 前記ゲートバスラインとして行方向に配設された少なく
とも１つのゲートバスラインを備え、該ゲートバスライ
ンによって行方向に並ぶ各絵素の画素の薄膜電界効果型
トランジスタが共通に接続された構造とし、絵素列単位
に前記薄膜電界効果型トランジスタを駆動するゲートド
ライバ回路が設けられたことを特徴とする液晶表示装
置。 - 【請求項５】 請求項４に記載の液晶表示装置におい
て、 ゲートバスラインは、行方向に配設された１つのゲート
バスラインを備え、該ゲートバスラインから列方向に、
行方向に連続して並ぶ各絵素の薄膜電界効果型トランジ
スタと接続される複数のバスラインが分岐されているこ
とを特徴とする液晶表示装置。 - 【請求項６】 請求項４に記載の液晶表示装置におい
て、 ゲートバスラインは、絵素を構成する各画素の薄膜電界
効果型トランジスタ毎に個別に設けられるとともに行方
向に並ぶ絵素間で同じ並びの画素の薄膜電界効果型トラ
ンジスタに対して共通に接続された複数のゲートバスラ
インを備え、各ゲートバスラインが１つのゲートドライ
バ回路に共通に接続されていることを特徴とする液晶表
示装置。 - 【請求項７】 請求項１または請求項４に記載の液晶表
示装置において、 絵素を構成する各画素毎にカラーフィルタが設けられた
ことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09111182A JP3130829B2 (ja) | 1997-04-28 | 1997-04-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09111182A JP3130829B2 (ja) | 1997-04-28 | 1997-04-28 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301088A JPH10301088A (ja) | 1998-11-13 |
| JP3130829B2 true JP3130829B2 (ja) | 2001-01-31 |
Family
ID=14554581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09111182A Expired - Lifetime JP3130829B2 (ja) | 1997-04-28 | 1997-04-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101786814B1 (ko) * | 2017-02-20 | 2017-10-18 | 주식회사 오르다 | 엘이디로 유인하여 살충시키는 휴대용 저소음 전격 살충기 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012141391A (ja) | 2010-12-28 | 2012-07-26 | Funai Electric Co Ltd | 映像表示装置 |
-
1997
- 1997-04-28 JP JP09111182A patent/JP3130829B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101786814B1 (ko) * | 2017-02-20 | 2017-10-18 | 주식회사 오르다 | 엘이디로 유인하여 살충시키는 휴대용 저소음 전격 살충기 |
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| Publication number | Publication date |
|---|---|
| JPH10301088A (ja) | 1998-11-13 |
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