JP2937129B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関
し、特にアクティブマトリクス型液晶表示装置に関す
る。
し、特にアクティブマトリクス型液晶表示装置に関す
る。
【０００２】
【従来の技術】従来の一般的なアクティブマトリクス型
液晶表示装置では、図７に示されるように行方向に延設
される複数本の走査線１と、これに直交する列方向に延
設される複数本の信号線２と、これら走査線１と信号線
２の交点にスイッチングを行う薄膜トランジスタ（ＴＦ
Ｔ）８に接続された画素電極５が配置されていた。この
ため、例えば、ＲＧＢの三原色の各ドットを含む６４０
×３（ＲＧＢ）×４８０ドットのＶＧＡ型カラー液晶表
示装置の場合には、各走査線を走査するための４８０個
の走査側ドライバ（Ｖドライバ）と、各信号線を走査す
るための１９２０個の信号ドライバ（Ｈドライバ）が必
要となる。一般に、信号側ドライバＬＳＩはデータレジ
スタ、ラッチ、Ｄ／Ａコンバータ等を内蔵する必要があ
るため、シフトレジスタのみで構成される走査側ドライ
バＬＳＩのコストより数倍高く、アクティブマトリクス
液晶表示装置のコストが増大する問題を有していた。
液晶表示装置では、図７に示されるように行方向に延設
される複数本の走査線１と、これに直交する列方向に延
設される複数本の信号線２と、これら走査線１と信号線
２の交点にスイッチングを行う薄膜トランジスタ（ＴＦ
Ｔ）８に接続された画素電極５が配置されていた。この
ため、例えば、ＲＧＢの三原色の各ドットを含む６４０
×３（ＲＧＢ）×４８０ドットのＶＧＡ型カラー液晶表
示装置の場合には、各走査線を走査するための４８０個
の走査側ドライバ（Ｖドライバ）と、各信号線を走査す
るための１９２０個の信号ドライバ（Ｈドライバ）が必
要となる。一般に、信号側ドライバＬＳＩはデータレジ
スタ、ラッチ、Ｄ／Ａコンバータ等を内蔵する必要があ
るため、シフトレジスタのみで構成される走査側ドライ
バＬＳＩのコストより数倍高く、アクティブマトリクス
液晶表示装置のコストが増大する問題を有していた。
【０００３】このような問題点を解決するために、特開
平３−３８６８９号公報や特開平４−３６０１２７号公
報では走査線数を２倍に、信号線数を１／２倍にしてＨ
ドライバ数を半減する方法が開示されている。すなわ
ち、図８に示すように、信号線２の１本につき左右２個
の画素５，６が接続され、かつ信号線２の左に接続した
画素５と、右に接続した画素６の走査線を１Ａ，１Ｂに
分けることにより、画素５，６に書き込む信号を選択し
ている。そのため、例えばＶＧＡ型液晶表示装置では走
査線は４８０×２＝９６０本、信号線は１９２０／２＝
９６０本となる。このような回路構成では、従来の構成
に比べコストの高いＨドライバ数が半減するので、Ｖド
ライバの数が増すにもかかわらずアクティブマトリクス
液晶表示装置のコスト低減が可能となる。
平３−３８６８９号公報や特開平４−３６０１２７号公
報では走査線数を２倍に、信号線数を１／２倍にしてＨ
ドライバ数を半減する方法が開示されている。すなわ
ち、図８に示すように、信号線２の１本につき左右２個
の画素５，６が接続され、かつ信号線２の左に接続した
画素５と、右に接続した画素６の走査線を１Ａ，１Ｂに
分けることにより、画素５，６に書き込む信号を選択し
ている。そのため、例えばＶＧＡ型液晶表示装置では走
査線は４８０×２＝９６０本、信号線は１９２０／２＝
９６０本となる。このような回路構成では、従来の構成
に比べコストの高いＨドライバ数が半減するので、Ｖド
ライバの数が増すにもかかわらずアクティブマトリクス
液晶表示装置のコスト低減が可能となる。
【０００４】また、特開平４−２６９７９１号公報では
信号ラインに容量をつけ、ライン容量に信号を書き込み
時分割する手法により、走査線１を増やすことなく、Ｈ
ドライバ数を低減させる技術が提案されている。これ
は、図９（ａ）に示すように、走査側の引き出し電極で
あるゲート電圧端子ＶＧ１〜ＶＧ４８０の任意のものが
選択され、１本の走査ラインが選択されているものとす
る。この１本の走査ラインが選択されている間、選択信
号端子φ１〜φ４８に順次選択信号が与えられ、１つの
選択信号端子φ１が選択されている間に４０列分の表示
信号が表示信号端子ＶＤ１〜ＶＤ４０に与えられ、コン
デンサＣＬに書き込まれた後、さらに駆動用のＴＦＴを
介して各液晶ＬＣが駆動される。そして、この動作が４
８回にわたって行われた時、１ライン分の表示部である
液晶ＬＣの全てに表示データが書き込まれる。これによ
り、信号側ドライバの数を減少させて低コストとするこ
とができる。
信号ラインに容量をつけ、ライン容量に信号を書き込み
時分割する手法により、走査線１を増やすことなく、Ｈ
ドライバ数を低減させる技術が提案されている。これ
は、図９（ａ）に示すように、走査側の引き出し電極で
あるゲート電圧端子ＶＧ１〜ＶＧ４８０の任意のものが
選択され、１本の走査ラインが選択されているものとす
る。この１本の走査ラインが選択されている間、選択信
号端子φ１〜φ４８に順次選択信号が与えられ、１つの
選択信号端子φ１が選択されている間に４０列分の表示
信号が表示信号端子ＶＤ１〜ＶＤ４０に与えられ、コン
デンサＣＬに書き込まれた後、さらに駆動用のＴＦＴを
介して各液晶ＬＣが駆動される。そして、この動作が４
８回にわたって行われた時、１ライン分の表示部である
液晶ＬＣの全てに表示データが書き込まれる。これによ
り、信号側ドライバの数を減少させて低コストとするこ
とができる。
【０００５】また、その実施例においては、図９（ｂ）
に示すように、画素内に選択信号Ｐを印加するイネーブ
ル線３’をゲートＧ７とし、ドレインＤ７が走査線１に
接続され、ソースＳ７が駆動用ＴＦＴ８のゲートＧ８に
接続されたトランスファーゲートＴＦＴ７を設ける。こ
のことにより、１行の画素群を２本の走査線で選択しな
くても、トランスファーゲートＴＦＴ７がオンしている
画素のみゲート信号が選択されるようにする。すなわ
ち、トランスファーゲートＴＦＴ７がオンの時は、スイ
ッチング素子ＴＦＴ８を介して液晶ＣLCに信号が書き込
まれるが、トランスファーゲートＴＦＴ７がオフの時
は、ゲート信号がオンしても画素には信号が書き込まれ
ない。この回路構成によりＶドライバの数を増やすこと
なくＨドライバの数を半減できる。
に示すように、画素内に選択信号Ｐを印加するイネーブ
ル線３’をゲートＧ７とし、ドレインＤ７が走査線１に
接続され、ソースＳ７が駆動用ＴＦＴ８のゲートＧ８に
接続されたトランスファーゲートＴＦＴ７を設ける。こ
のことにより、１行の画素群を２本の走査線で選択しな
くても、トランスファーゲートＴＦＴ７がオンしている
画素のみゲート信号が選択されるようにする。すなわ
ち、トランスファーゲートＴＦＴ７がオンの時は、スイ
ッチング素子ＴＦＴ８を介して液晶ＣLCに信号が書き込
まれるが、トランスファーゲートＴＦＴ７がオフの時
は、ゲート信号がオンしても画素には信号が書き込まれ
ない。この回路構成によりＶドライバの数を増やすこと
なくＨドライバの数を半減できる。
【０００６】
【発明が解決しようとする課題】前記したように、特開
平３−３８６８９号公報や特開平４−３６０１２７号公
報で開示されている技術は、コストの高いＨドライバを
半減することができ、コストの低減は可能とされるが、
その一方でＶドライバ数は２倍になるので、その分のコ
ストは高くなり、結果として大幅なコスト低減は期待で
きないという問題がある。これに対し、特開平４−２６
９７９１号公報で開示されている技術は、Ｖドライバ数
を変えることなく、Ｈドライバ数を半減でき、コスト低
減には有効である。しかし、トランスファーゲートＴＦ
Ｔを介してゲート信号をスイッチング素子ＴＦＴのゲー
トに伝えているため、トランスファーゲートＴＦＴのオ
ン抵抗をゲートライン抵抗なみに小さくする必要があ
る。この要求を満たすためには、トランスファーゲート
ＴＦＴには多結晶シリコンＴＦＴ等の高性能なスイッチ
ング素子を用いる必要があり、実際にこの種のスイッチ
ング素子を形成するためには、非晶質シリコンＴＦＴに
レーザアニール等を行って多結晶化する等の複雑なプロ
セスを必要とし、製造コストが増大するという問題が生
じる。
平３−３８６８９号公報や特開平４−３６０１２７号公
報で開示されている技術は、コストの高いＨドライバを
半減することができ、コストの低減は可能とされるが、
その一方でＶドライバ数は２倍になるので、その分のコ
ストは高くなり、結果として大幅なコスト低減は期待で
きないという問題がある。これに対し、特開平４−２６
９７９１号公報で開示されている技術は、Ｖドライバ数
を変えることなく、Ｈドライバ数を半減でき、コスト低
減には有効である。しかし、トランスファーゲートＴＦ
Ｔを介してゲート信号をスイッチング素子ＴＦＴのゲー
トに伝えているため、トランスファーゲートＴＦＴのオ
ン抵抗をゲートライン抵抗なみに小さくする必要があ
る。この要求を満たすためには、トランスファーゲート
ＴＦＴには多結晶シリコンＴＦＴ等の高性能なスイッチ
ング素子を用いる必要があり、実際にこの種のスイッチ
ング素子を形成するためには、非晶質シリコンＴＦＴに
レーザアニール等を行って多結晶化する等の複雑なプロ
セスを必要とし、製造コストが増大するという問題が生
じる。
【０００７】本発明の目的は、低コストに構成、製造す
ることが可能なアクティブマトリクス液晶表示装置を提
供することである。
ることが可能なアクティブマトリクス液晶表示装置を提
供することである。
【０００８】
【課題を解決するための手段】本発明は、複数の走査線
と、これに直交される複数の信号線と、前記走査線と信
号線の交点に配置されて駆動用ＴＦＴを備える画素電極
とからなるアクティブマトリクス液晶表示装置におい
て、前記各信号線には各信号線を挟む２列分の画素電極
が配置され、かつ各画素電極に対応して対をなすイネー
ブル線が前記信号線と平行に延設され、前記画素電極に
は前記２列分の画素から１列分の画素を選択するための
第１の薄膜トランジスタと、前記走査線に供給される信
号に基づいて前記選択された画素を前記信号線に接続す
るための第２の薄膜トランジスタとを備え、前記各画素
電極の各第１の薄膜トランジスタのゲートは前記それぞ
れのイネーブル線に接続され、前記各画素電極の各第２
の薄膜トランジスタのゲートは前記走査線に接続され、
前記各薄膜トランジスタのソース・ドレインは縦続接続
されて各画素電極と前記信号線との間に接続され、前記
各画素電極の各第１の薄膜トランジスタは同一極性のト
ランジスタとして構成され、前記各画素電極の各第２の
薄膜トランジスタは同一極性のトランジスタとして構成
され、かつ前記２列の各画素電極のそれぞれのイネーブ
ル線には前記第１の薄膜トランジスタをオン、オフする
ための信号が交互に反転した状態で入力される構成とす
る。
と、これに直交される複数の信号線と、前記走査線と信
号線の交点に配置されて駆動用ＴＦＴを備える画素電極
とからなるアクティブマトリクス液晶表示装置におい
て、前記各信号線には各信号線を挟む２列分の画素電極
が配置され、かつ各画素電極に対応して対をなすイネー
ブル線が前記信号線と平行に延設され、前記画素電極に
は前記２列分の画素から１列分の画素を選択するための
第１の薄膜トランジスタと、前記走査線に供給される信
号に基づいて前記選択された画素を前記信号線に接続す
るための第２の薄膜トランジスタとを備え、前記各画素
電極の各第１の薄膜トランジスタのゲートは前記それぞ
れのイネーブル線に接続され、前記各画素電極の各第２
の薄膜トランジスタのゲートは前記走査線に接続され、
前記各薄膜トランジスタのソース・ドレインは縦続接続
されて各画素電極と前記信号線との間に接続され、前記
各画素電極の各第１の薄膜トランジスタは同一極性のト
ランジスタとして構成され、前記各画素電極の各第２の
薄膜トランジスタは同一極性のトランジスタとして構成
され、かつ前記２列の各画素電極のそれぞれのイネーブ
ル線には前記第１の薄膜トランジスタをオン、オフする
ための信号が交互に反転した状態で入力される構成とす
る。
【０００９】ここで、第１の薄膜トランジスタが画素電
極側に、第２の薄膜トランジスタが信号線側に接続され
る構成とされる。あるいは、第１の薄膜トランジスタが
信号線側に、第２の薄膜トランジスタが画素電極側に接
続されることが好ましい。
極側に、第２の薄膜トランジスタが信号線側に接続され
る構成とされる。あるいは、第１の薄膜トランジスタが
信号線側に、第２の薄膜トランジスタが画素電極側に接
続されることが好ましい。
【００１０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１（ａ），（ｂ）は本発明
の第１の実施形態の全体構成とそのＡ部を示す図であ
り、ここでは液晶表示装置として、６４０×３（ＲＧ
Ｂ）×４８０ドットを備えたＶＧＡ型液晶表示装置の例
を示している。同図において、Ｇ１〜Ｇ４８０は行方向
に延設された４８０本の走査線１、Ｄ１〜Ｄ９６０はこ
れに直交して列方向に延設された９６０本の信号線２で
ある。そして、１本の信号線２には、１本の走査線１に
対して左右両側に２つの画素５，６が接続されている。
また、１本の信号線２には後述するトランスファーゲー
トＴＦＴ７を選択するための互いに対をなすイネーブル
線３，４が、各信号線２を挟んで列方向に延長されてお
り、これらのイネーブル線３，４は各信号線２について
共通化されている。この結果、ここでは４８０本の走査
線１と、９６０本の信号線２と、２本のイネーブル線
３，４によって構成されている。
図面を参照して説明する。図１（ａ），（ｂ）は本発明
の第１の実施形態の全体構成とそのＡ部を示す図であ
り、ここでは液晶表示装置として、６４０×３（ＲＧ
Ｂ）×４８０ドットを備えたＶＧＡ型液晶表示装置の例
を示している。同図において、Ｇ１〜Ｇ４８０は行方向
に延設された４８０本の走査線１、Ｄ１〜Ｄ９６０はこ
れに直交して列方向に延設された９６０本の信号線２で
ある。そして、１本の信号線２には、１本の走査線１に
対して左右両側に２つの画素５，６が接続されている。
また、１本の信号線２には後述するトランスファーゲー
トＴＦＴ７を選択するための互いに対をなすイネーブル
線３，４が、各信号線２を挟んで列方向に延長されてお
り、これらのイネーブル線３，４は各信号線２について
共通化されている。この結果、ここでは４８０本の走査
線１と、９６０本の信号線２と、２本のイネーブル線
３，４によって構成されている。
【００１１】前記各画素５，６においては、１つの画素
内には左右どちらの画素に書き込むかの選択信号を印加
するイネーブル線３，４をゲートとするトランスファー
ゲートＴＦＴ７と、信号を書き込む行の選択信号を印加
する走査線１をゲートとするスイッチング素子ＴＦＴ８
が備えられており、トランスファーゲートＴＦＴ７のド
レインに画素電極５，６が接続され、ソースはスイッチ
ング素子ＴＦＴ８のドレインに接続される。また、この
スイッチング素子ＴＦＴ８のソースは信号線２に接続さ
れている。図２は画素子５，６における平面パターンを
示したものであり、１１はＣｒで構成されるゲート電極
層、１２は非晶質シリコンで構成される半導体層、１３
はＣｒで構成されるドレイン電極層、１４はＩＴＯから
なる画素電極層である。
内には左右どちらの画素に書き込むかの選択信号を印加
するイネーブル線３，４をゲートとするトランスファー
ゲートＴＦＴ７と、信号を書き込む行の選択信号を印加
する走査線１をゲートとするスイッチング素子ＴＦＴ８
が備えられており、トランスファーゲートＴＦＴ７のド
レインに画素電極５，６が接続され、ソースはスイッチ
ング素子ＴＦＴ８のドレインに接続される。また、この
スイッチング素子ＴＦＴ８のソースは信号線２に接続さ
れている。図２は画素子５，６における平面パターンを
示したものであり、１１はＣｒで構成されるゲート電極
層、１２は非晶質シリコンで構成される半導体層、１３
はＣｒで構成されるドレイン電極層、１４はＩＴＯから
なる画素電極層である。
【００１２】図３は前記液晶表示装置の動作を説明する
ためのタイミングチャートである。イネーブル線３，４
に供給されるイネーブル信号Ｐ，Ｐ＊は５０Ｈｚのフレ
ーム周波数で反転しており、かつＰ，Ｐ＊は互いに逆特
性の信号が入っている。Ｇｍはｍ番目の走査線１に供給
されるゲート信号であり、Ｄｎはｎ番目の信号線２に供
給される信号である。ＳＬはｎ番目の信号線につながる
ｍ行目の画素のうち、イネーブル線３にトランスファー
ゲートＴＦＴ７を持つ画素５の電圧であり、ＳＲは同じ
くイネーブル線４にトランスファーゲートＴＦＴ７を持
つ画素６の電圧である。
ためのタイミングチャートである。イネーブル線３，４
に供給されるイネーブル信号Ｐ，Ｐ＊は５０Ｈｚのフレ
ーム周波数で反転しており、かつＰ，Ｐ＊は互いに逆特
性の信号が入っている。Ｇｍはｍ番目の走査線１に供給
されるゲート信号であり、Ｄｎはｎ番目の信号線２に供
給される信号である。ＳＬはｎ番目の信号線につながる
ｍ行目の画素のうち、イネーブル線３にトランスファー
ゲートＴＦＴ７を持つ画素５の電圧であり、ＳＲは同じ
くイネーブル線４にトランスファーゲートＴＦＴ７を持
つ画素６の電圧である。
【００１３】画素への信号の書き込みは以下にして行わ
れる。イネーブル信号Ｐがオンする１，３，５…フレー
ムにはイネーブル線３をゲートにもつトランスファーゲ
ートＴＦＴ７を備えた画素５に走査線１をスキャンに従
って信号が書き込まれ、またイネーブル信号Ｐ＊がオン
する２，４，６…フレームにはイネーブル線４をゲート
にもつトランスファーゲートＴＦＴ７を備えた画素６に
信号が書き込まれる。すなわち、イネーブル信号Ｐ，Ｐ
＊によりフレーム毎に信号の左右に接続された画素５，
６の書き込みのタイミングを制御することができ、信号
を画素５，６に振り分けることができる。これより走査
線１を増やすことなく、イネーブル線３，４の２本を増
やすだけで、信号線２を半分にでき、Ｖドライバの数を
増やすことなくＨドライバの数を半減することができ
る。
れる。イネーブル信号Ｐがオンする１，３，５…フレー
ムにはイネーブル線３をゲートにもつトランスファーゲ
ートＴＦＴ７を備えた画素５に走査線１をスキャンに従
って信号が書き込まれ、またイネーブル信号Ｐ＊がオン
する２，４，６…フレームにはイネーブル線４をゲート
にもつトランスファーゲートＴＦＴ７を備えた画素６に
信号が書き込まれる。すなわち、イネーブル信号Ｐ，Ｐ
＊によりフレーム毎に信号の左右に接続された画素５，
６の書き込みのタイミングを制御することができ、信号
を画素５，６に振り分けることができる。これより走査
線１を増やすことなく、イネーブル線３，４の２本を増
やすだけで、信号線２を半分にでき、Ｖドライバの数を
増やすことなくＨドライバの数を半減することができ
る。
【００１４】図４（ａ），（ｂ）は本発明の第２の実施
形態の全体構成とＢ部を示したものである。第１の実施
形態の場合、信号はスイッチングＴＦＴ８、トランスフ
ァーゲートＴＦＴ７の順に画素電極５に接続している。
このため図５に示すとおり、イネーブル信号が反転する
時に、トランスファーゲートＴＦＴ７のゲート・ソース
間寄生容量Ｃｇｓを介して画素電圧が変動ΔＶを受け、
液晶表示装置の表示品質が劣化する場合がある。そこ
で、第２の実施形態では、図４のように信号はトランス
ファーゲートＴＦＴ７、スイッチングＴＦＴ８の順に画
素電極５に接続している。図６は図５に示した回路構成
の平面パターンである。同図において、１１〜１４は図
２と同様の各層を示している。
形態の全体構成とＢ部を示したものである。第１の実施
形態の場合、信号はスイッチングＴＦＴ８、トランスフ
ァーゲートＴＦＴ７の順に画素電極５に接続している。
このため図５に示すとおり、イネーブル信号が反転する
時に、トランスファーゲートＴＦＴ７のゲート・ソース
間寄生容量Ｃｇｓを介して画素電圧が変動ΔＶを受け、
液晶表示装置の表示品質が劣化する場合がある。そこ
で、第２の実施形態では、図４のように信号はトランス
ファーゲートＴＦＴ７、スイッチングＴＦＴ８の順に画
素電極５に接続している。図６は図５に示した回路構成
の平面パターンである。同図において、１１〜１４は図
２と同様の各層を示している。
【００１５】この第２の実施形態においても、信号の駆
動方法は第１の実施形態と同様である。したがって、走
査線１を増やすことなく、イネーブル線３，４の２本を
増やすだけで、信号線２を半分にでき、Ｖドライバの数
を増やすことなくＨドライバの数を半減することができ
る。また、この実施形態では前記したように画素電極５
に直接接続しているのは、スイッチングＴＦＴ８である
ので、イネーブル信号反転時の影響を画素電極５が受け
ることなく、液晶表示装置の表示品質が向上する。
動方法は第１の実施形態と同様である。したがって、走
査線１を増やすことなく、イネーブル線３，４の２本を
増やすだけで、信号線２を半分にでき、Ｖドライバの数
を増やすことなくＨドライバの数を半減することができ
る。また、この実施形態では前記したように画素電極５
に直接接続しているのは、スイッチングＴＦＴ８である
ので、イネーブル信号反転時の影響を画素電極５が受け
ることなく、液晶表示装置の表示品質が向上する。
【００１６】
【発明の効果】以上説明したように本発明によれば、複
数本の信号線にはそれぞれ信号線を挟む２列分の画素電
極が配置され、かつ各画素電極に対応して対をなすイネ
ーブル線が前記信号線と平行に延設され、前記画素電極
にはこれら２列分の画素から１列分の画素を選択するた
めの第１の薄膜トランジスタと、選択された画素を走査
線に供給される信号に基づいて信号線に接続するための
第２の薄膜トランジスタとを備えており、前記各画素電
極の各第１の薄膜トランジスタは同一極性のトランジス
タとして構成され、前記各画素電極の各第２の薄膜トラ
ンジスタは同一極性のトランジスタとして構成され、か
つ前記２列の各画素電極のそれぞれのイネーブル線には
前記第１の薄膜トランジスタをオン、オフするための信
号が交互に反転した状態で入力、第２の薄膜トランジス
タのゲートは走査線に接続され、各薄膜トランジスタの
ソース・ドレインは縦続接続されて画素電極と信号線と
の間に接続されているので、アクティブマトリクス液晶
表示装置の信号側ドライバ数を従来構成より半減でき、
かつ低抵抗なスイッチング素子を必要とすることなくそ
の駆動が実現できるため、構造の簡易化とともに低コス
ト化を実現することが可能となる。
数本の信号線にはそれぞれ信号線を挟む２列分の画素電
極が配置され、かつ各画素電極に対応して対をなすイネ
ーブル線が前記信号線と平行に延設され、前記画素電極
にはこれら２列分の画素から１列分の画素を選択するた
めの第１の薄膜トランジスタと、選択された画素を走査
線に供給される信号に基づいて信号線に接続するための
第２の薄膜トランジスタとを備えており、前記各画素電
極の各第１の薄膜トランジスタは同一極性のトランジス
タとして構成され、前記各画素電極の各第２の薄膜トラ
ンジスタは同一極性のトランジスタとして構成され、か
つ前記２列の各画素電極のそれぞれのイネーブル線には
前記第１の薄膜トランジスタをオン、オフするための信
号が交互に反転した状態で入力、第２の薄膜トランジス
タのゲートは走査線に接続され、各薄膜トランジスタの
ソース・ドレインは縦続接続されて画素電極と信号線と
の間に接続されているので、アクティブマトリクス液晶
表示装置の信号側ドライバ数を従来構成より半減でき、
かつ低抵抗なスイッチング素子を必要とすることなくそ
の駆動が実現できるため、構造の簡易化とともに低コス
ト化を実現することが可能となる。
【図１】本発明の第１の実施形態の回路構成図である。
【図２】第１の実施形態の単位画素の平面パターン図で
ある。
ある。
【図３】第１の実施形態の動作を説明するための信号タ
イミング図である。
イミング図である。
【図４】本発明の第２の実施形態の回路構成図である。
【図５】第１の実施形態における画素変動を説明するた
めの図である。
めの図である。
【図６】第２の実施形態の単位画素の平面パターン図で
ある。
ある。
【図７】従来の液晶表示装置の回路構成図である。
【図８】従来の他の例の回路構成図である。
【図９】従来のさらに他の例の回路構成図である。
１ 走査線 ２ 信号線 ３，４ イネーブル線 ５，６ 表示電極 ７，８ ＴＦＴ（薄膜トランジスタ）
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/133 G02F 1/1343 G09F 9/30 G09G 3/36
Claims (4)
- 【請求項１】 複数の走査線と、これに直交される複数
の信号線と、前記走査線と信号線の交点に配置されて駆
動用ＴＦＴを備える画素電極とからなるアクティブマト
リクス液晶表示装置において、前記各信号線には各信号
線を挟む２列分の画素電極が配置され、かつ各画素電極
に対応して対をなすイネーブル線が前記信号線と平行に
延設され、前記画素電極には前記２列分の画素から１列
分の画素を選択するための第１の薄膜トランジスタと、
前記走査線に供給される信号に基づいて前記選択された
画素を前記信号線に接続するための第２の薄膜トランジ
スタとを備え、前記各画素電極の各第１の薄膜トランジ
スタのゲートは前記それぞれのイネーブル線に接続さ
れ、前記各画素電極の各第２の薄膜トランジスタのゲー
トは前記走査線に接続され、前記各薄膜トランジスタの
ソース・ドレインは縦続接続されて各画素電極と前記信
号線との間に接続され、前記各画素電極の各第１の薄膜
トランジスタは同一極性のトランジスタとして構成さ
れ、前記各画素電極の各第２の薄膜トランジスタは同一
極性のトランジスタとして構成され、かつ前記２列の各
画素電極のそれぞれのイネーブル線には前記第１の薄膜
トランジスタをオン、オフするための信号が交互に反転
した状態で入力されることを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項２】 前記対をなすイネーブル線のそれぞれに
は、フレーム毎に反転する信号が入力される請求項１に
記載のアクティブマトリクス型液晶表示装置。 - 【請求項３】 前記第１の薄膜トランジスタが画素電極
側に、前記第２の薄膜トランジスタが信号線側に接続さ
れてなる請求項１または２に記載のアクティブマトリク
ス型液晶表示装置。 - 【請求項４】 前記第１の薄膜トランジスタが信号線側
に、前記第２の薄膜トランジスタが画素電極側に接続さ
れてなる請求項１または２に記載のアクティブマトリク
ス型液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23059496A JP2937129B2 (ja) | 1996-08-30 | 1996-08-30 | アクティブマトリクス型液晶表示装置 |
| US08/920,904 US5805248A (en) | 1996-08-30 | 1997-08-29 | Active matrix liquid crystal display |
| KR1019970044774A KR100268818B1 (ko) | 1996-08-30 | 1997-08-30 | 액티브매트릭스액정디스플레이 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23059496A JP2937129B2 (ja) | 1996-08-30 | 1996-08-30 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1073842A JPH1073842A (ja) | 1998-03-17 |
| JP2937129B2 true JP2937129B2 (ja) | 1999-08-23 |
Family
ID=16910195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23059496A Expired - Lifetime JP2937129B2 (ja) | 1996-08-30 | 1996-08-30 | アクティブマトリクス型液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5805248A (ja) |
| JP (1) | JP2937129B2 (ja) |
| KR (1) | KR100268818B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285360B1 (en) * | 1998-05-08 | 2001-09-04 | Aurora Systems, Inc. | Redundant row decoder |
| JP3291249B2 (ja) * | 1998-07-16 | 2002-06-10 | アルプス電気株式会社 | アクティブマトリクス型液晶表示装置およびそれに用いる基板 |
| KR100654217B1 (ko) * | 1999-03-18 | 2006-12-05 | 삼성전자주식회사 | 엘씨디 패널 및 이를 갖는 액정표시장치 |
| US8853696B1 (en) * | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| KR20010011850A (ko) * | 1999-07-30 | 2001-02-15 | 김영환 | 고개구율 및 고투과율 액정 표시 장치 |
| JP4963145B2 (ja) * | 2000-05-18 | 2012-06-27 | 株式会社半導体エネルギー研究所 | 電子装置及び電子機器 |
| TW521256B (en) * | 2000-05-18 | 2003-02-21 | Semiconductor Energy Lab | Electronic device and method of driving the same |
| KR100848099B1 (ko) * | 2002-05-27 | 2008-07-24 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| KR100713882B1 (ko) * | 2000-12-01 | 2007-05-07 | 비오이 하이디스 테크놀로지 주식회사 | Ｆｆｓ 모드 박막트랜지스터 액정표시장치 |
| JP4588203B2 (ja) * | 2000-12-14 | 2010-11-24 | レノボ シンガポール プライヴェート リミテッド | 表示装置 |
| JP3725458B2 (ja) * | 2001-09-25 | 2005-12-14 | シャープ株式会社 | アクティブマトリクス表示パネル、およびそれを備えた画像表示装置 |
| WO2003060868A1 (fr) * | 2002-01-17 | 2003-07-24 | International Business Machines Corporation | Dispositif d'affichage, circuit d'attaque a ligne de balayage |
| TWI247162B (en) * | 2002-05-15 | 2006-01-11 | Toppoly Optoelectronics Corp | Circuit structure of thin film transistor |
| KR100485003B1 (ko) * | 2002-07-19 | 2005-04-27 | 매그나칩 반도체 유한회사 | 엘시디 패널 |
| KR101200939B1 (ko) * | 2006-01-19 | 2012-11-13 | 삼성디스플레이 주식회사 | 어레이 기판 |
| TWI326068B (en) * | 2006-03-31 | 2010-06-11 | Au Optronics Corp | Pixel drive method and flat panel display |
| TWI352868B (en) * | 2006-11-03 | 2011-11-21 | Au Optronics Corp | Liquid crystal display pannel and active device ar |
| TWI341505B (en) * | 2006-11-27 | 2011-05-01 | Chimei Innolux Corp | Liquid crystal panel and driving method thereof |
| CN101644863B (zh) | 2008-08-06 | 2011-08-31 | 北京京东方光电科技有限公司 | Tft-lcd像素结构及其制造方法 |
| US11333935B2 (en) * | 2019-02-27 | 2022-05-17 | Panasonic Liquid Crystal Display Co., Ltd. | Liquid crystal display panel |
| JP6888039B2 (ja) | 2019-02-27 | 2021-06-16 | パナソニック液晶ディスプレイ株式会社 | 液晶表示パネル |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144888A (ja) * | 1982-02-23 | 1983-08-29 | セイコーインスツルメンツ株式会社 | 行列形液晶表示装置 |
| JPS61204681A (ja) * | 1985-03-07 | 1986-09-10 | キヤノン株式会社 | 液晶パネル |
| JPS6473324A (en) * | 1987-09-14 | 1989-03-17 | Matsushita Electric Ind Co Ltd | Display device and its driving method |
| JPH01147434A (ja) * | 1987-12-02 | 1989-06-09 | Fujitsu Ltd | アクティブマトリクス型液晶表示装置 |
| US5194974A (en) * | 1989-08-21 | 1993-03-16 | Sharp Kabushiki Kaisha | Non-flicker liquid crystal display with capacitive charge storage |
| KR960004150B1 (ko) * | 1991-02-16 | 1996-03-27 | 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 | 표시장치 |
| JP2775040B2 (ja) * | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| JPH07120722A (ja) * | 1993-06-30 | 1995-05-12 | Sharp Corp | 液晶表示素子およびその駆動方法 |
| US5701166A (en) * | 1994-09-26 | 1997-12-23 | Lg Electronics Inc. | Active matrix liquid crystal display having first and second display electrodes capacitively couple to second and first data buses, respectively |
| JPH07255026A (ja) * | 1994-12-20 | 1995-10-03 | Toshiba Corp | テレビジョン信号表示装置 |
-
1996
- 1996-08-30 JP JP23059496A patent/JP2937129B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-29 US US08/920,904 patent/US5805248A/en not_active Expired - Lifetime
- 1997-08-30 KR KR1019970044774A patent/KR100268818B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100268818B1 (ko) | 2000-10-16 |
| KR19980019207A (ko) | 1998-06-05 |
| JPH1073842A (ja) | 1998-03-17 |
| US5805248A (en) | 1998-09-08 |
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