JP2003345266A - 表示装置用電極基板 - Google Patents
表示装置用電極基板Info
- Publication number
- JP2003345266A JP2003345266A JP2002156093A JP2002156093A JP2003345266A JP 2003345266 A JP2003345266 A JP 2003345266A JP 2002156093 A JP2002156093 A JP 2002156093A JP 2002156093 A JP2002156093 A JP 2002156093A JP 2003345266 A JP2003345266 A JP 2003345266A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal line
- control signal
- lines
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13452—Conductors connecting driver circuitry and terminals of panels
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 複数のブロックに分けられた信号線を信号線
選択方式で駆動する液晶表示装置において、ブロックの
境界線付近での表示ムラを解消する。 【解決手段】 各ブロックの隣り合うＡＳＷ制御信号線
１０７を結合配線Ｃ１により接続し、同じく隣り合うＡ
ＳＷ制御信号線１０８を結合配線Ｃ２により接続するこ
とにより、分割された各ブロックのＡＳＷ制御信号線１
０７，１０８を、それぞれ同一のＡＳＷ制御信号線毎に
総て共通に接続する。
選択方式で駆動する液晶表示装置において、ブロックの
境界線付近での表示ムラを解消する。 【解決手段】 各ブロックの隣り合うＡＳＷ制御信号線
１０７を結合配線Ｃ１により接続し、同じく隣り合うＡ
ＳＷ制御信号線１０８を結合配線Ｃ２により接続するこ
とにより、分割された各ブロックのＡＳＷ制御信号線１
０７，１０８を、それぞれ同一のＡＳＷ制御信号線毎に
総て共通に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、おもに液晶表示
装置に用いられる表示装置用電極基板に関し、詳しくは
信号線駆動用ＩＣと信号線切替回路とを複数組備え、信
号線選択方式により駆動される液晶表示装置の表示装置
用電極基板に関する。
装置に用いられる表示装置用電極基板に関し、詳しくは
信号線駆動用ＩＣと信号線切替回路とを複数組備え、信
号線選択方式により駆動される液晶表示装置の表示装置
用電極基板に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
には、データ信号の書き込みを制御する画素トランジス
タ（以下、画素ＴＦＴ）が各画素毎に形成されている。
この画素ＴＦＴとしてアモルファスシリコンＴＦＴを用
いた液晶表示装置では、画素の駆動回路として、信号線
駆動用ＩＣ及び走査線駆動用ＩＣをフレキシブル配線基
板上に実装して構成したテープ・キャリア・パッケージ
（以下、ＴＣＰ）が用いられている。このＴＣＰを、画
素ＴＦＴがマトリクス状に配置されたアレイ基板の外部
接続端子に電気的に接続することによって、信号線駆動
用ＩＣ及び走査線駆動用ＩＣがアレイ基板上の各画素Ｔ
ＦＴに対応して設けられた各画素電極にそれぞれ接続さ
れ、画素ＴＦＴを駆動するように構成されている。
には、データ信号の書き込みを制御する画素トランジス
タ（以下、画素ＴＦＴ）が各画素毎に形成されている。
この画素ＴＦＴとしてアモルファスシリコンＴＦＴを用
いた液晶表示装置では、画素の駆動回路として、信号線
駆動用ＩＣ及び走査線駆動用ＩＣをフレキシブル配線基
板上に実装して構成したテープ・キャリア・パッケージ
（以下、ＴＣＰ）が用いられている。このＴＣＰを、画
素ＴＦＴがマトリクス状に配置されたアレイ基板の外部
接続端子に電気的に接続することによって、信号線駆動
用ＩＣ及び走査線駆動用ＩＣがアレイ基板上の各画素Ｔ
ＦＴに対応して設けられた各画素電極にそれぞれ接続さ
れ、画素ＴＦＴを駆動するように構成されている。
【０００３】
【発明が解決しようとする課題】図６は、従来例におけ
るアモルファスシリコンＴＦＴを用いた液晶表示装置の
回路構成図である。また図７は、その概略構成図であ
り、とくに分割された表示エリアと信号線制御回路部と
の関係を示している。
るアモルファスシリコンＴＦＴを用いた液晶表示装置の
回路構成図である。また図７は、その概略構成図であ
り、とくに分割された表示エリアと信号線制御回路部と
の関係を示している。
【０００４】図６において、アレイ基板１００上には、
表示エリア１０１が設けられている。この表示エリア１
０１内には、走査線Ｇ１，Ｇ２，…Ｇｎと信号線Ｓ１，
Ｓ２，Ｓ３，…Ｓｎ（以下、総称Ｓ）がマトリクス状に
配置されており、そのマトリクスの各格子毎に画素ＴＦ
Ｔ１０２と画素電極１０３が配置されている。画素電極
１０３と相対して配置される共通電極１０４は、図示し
ない対向基板上に形成され、画素電極１０３と対向電極
１０４との間には液晶層１０５が保持されている。ま
た、画素電極１０３には補助容量１０６が並列に接続さ
れ、図示しない補助容量線を介して所定の補助容量電圧
が与えられている。
表示エリア１０１が設けられている。この表示エリア１
０１内には、走査線Ｇ１，Ｇ２，…Ｇｎと信号線Ｓ１，
Ｓ２，Ｓ３，…Ｓｎ（以下、総称Ｓ）がマトリクス状に
配置されており、そのマトリクスの各格子毎に画素ＴＦ
Ｔ１０２と画素電極１０３が配置されている。画素電極
１０３と相対して配置される共通電極１０４は、図示し
ない対向基板上に形成され、画素電極１０３と対向電極
１０４との間には液晶層１０５が保持されている。ま
た、画素電極１０３には補助容量１０６が並列に接続さ
れ、図示しない補助容量線を介して所定の補助容量電圧
が与えられている。
【０００５】表示エリア１０１の上端部には信号線制御
回路部１１１が配置され、左端部には走査線駆動用ＩＣ
１１５が接続されている。表示エリア１０１は、図７に
示すように４つのブロックＬＬ，ＬＲ，ＲＬ，ＲＲに分
割されており、信号線Ｓは各ブロック毎に所定数の信号
線群に区分され、それぞれのブロック毎に配置された同
一構成の信号線制御回路部１１１からデータ信号が供給
される。なお、図７では、信号線制御回路部１１１のう
ち、信号線駆動用ＩＣ１１２と後述するＡＳＷ制御信号
線１０７，１０８のみを示している。
回路部１１１が配置され、左端部には走査線駆動用ＩＣ
１１５が接続されている。表示エリア１０１は、図７に
示すように４つのブロックＬＬ，ＬＲ，ＲＬ，ＲＲに分
割されており、信号線Ｓは各ブロック毎に所定数の信号
線群に区分され、それぞれのブロック毎に配置された同
一構成の信号線制御回路部１１１からデータ信号が供給
される。なお、図７では、信号線制御回路部１１１のう
ち、信号線駆動用ＩＣ１１２と後述するＡＳＷ制御信号
線１０７，１０８のみを示している。
【０００６】信号線制御回路部１１１は、データ信号を
各信号線毎に分けてシリアルに供給する信号線駆動用Ｉ
Ｃ１１２と、各信号線群へ供給されるデータ信号を１水
平走査期間内で各信号線群における総ての信号線に切り
替えて出力する信号線切替回路１１３とで構成されてい
る。このうち、信号線駆動用ＩＣ１１２は、ＴＣＰ１２
０−１〜１２０−４に実装され、信号線切替回路１１３
は、アレイ基板１００上に形成されている。ＴＣＰ１２
０−１〜１２０−４は、その一方の側辺がアレイ基板１
００の一辺に形成された外部接続端子に接続され、他方
の側辺が外部回路基板２００に接続されている。
各信号線毎に分けてシリアルに供給する信号線駆動用Ｉ
Ｃ１１２と、各信号線群へ供給されるデータ信号を１水
平走査期間内で各信号線群における総ての信号線に切り
替えて出力する信号線切替回路１１３とで構成されてい
る。このうち、信号線駆動用ＩＣ１１２は、ＴＣＰ１２
０−１〜１２０−４に実装され、信号線切替回路１１３
は、アレイ基板１００上に形成されている。ＴＣＰ１２
０−１〜１２０−４は、その一方の側辺がアレイ基板１
００の一辺に形成された外部接続端子に接続され、他方
の側辺が外部回路基板２００に接続されている。
【０００７】一方、走査線駆動用ＩＣ１１５は、画素Ｔ
ＦＴ１０２を導通させ、信号線Ｓからデータ信号を書き
込ませる走査信号を、走査線Ｇ１，Ｇ２，…Ｇｎに順次
出力する。走査線駆動用ＩＣ１１５は、ＴＣＰ１３０−
１，１３０−２に実装されている。ＴＣＰ１３０−１，
１３０−２は、その一方の側辺がアレイ基板１００の一
辺に形成された外部接続端子に接続され、他方の側辺が
外部回路基板３００に接続されている。
ＦＴ１０２を導通させ、信号線Ｓからデータ信号を書き
込ませる走査信号を、走査線Ｇ１，Ｇ２，…Ｇｎに順次
出力する。走査線駆動用ＩＣ１１５は、ＴＣＰ１３０−
１，１３０−２に実装されている。ＴＣＰ１３０−１，
１３０−２は、その一方の側辺がアレイ基板１００の一
辺に形成された外部接続端子に接続され、他方の側辺が
外部回路基板３００に接続されている。
【０００８】外部回路基板２００には、外部から入力さ
れるクロック信号、タイミング信号、デジタルのデータ
信号等に基づいて、各種タイミングの制御信号及びこれ
ら制御信号に同期したデータ信号を出力するコントロー
ルＩＣ２０１、及び図示しない電源回路やインターフェ
ース回路等が実装されている。なお、コントロールＩＣ
２０１から出力される各種タイミングの制御信号、及び
図示しない電源回路からの電源電圧等は、図示しない配
線を介して走査線駆動用ＩＣ１１５にも供給されてい
る。
れるクロック信号、タイミング信号、デジタルのデータ
信号等に基づいて、各種タイミングの制御信号及びこれ
ら制御信号に同期したデータ信号を出力するコントロー
ルＩＣ２０１、及び図示しない電源回路やインターフェ
ース回路等が実装されている。なお、コントロールＩＣ
２０１から出力される各種タイミングの制御信号、及び
図示しない電源回路からの電源電圧等は、図示しない配
線を介して走査線駆動用ＩＣ１１５にも供給されてい
る。
【０００９】上記のようなアレイ基板１００を備えた液
晶表示装置は、アレイ基板１００と図示しない対向基板
とを所定間隔をもって対向配置し、その周囲をシール材
で貼り合わせ、基板間に液晶層１０５を封入することで
完成する。
晶表示装置は、アレイ基板１００と図示しない対向基板
とを所定間隔をもって対向配置し、その周囲をシール材
で貼り合わせ、基板間に液晶層１０５を封入することで
完成する。
【００１０】図８は、１ブロック分の信号線切替回路１
１１の回路構成図である。信号線Ｓ１，Ｓ２，Ｓ３，Ｓ
４，…Ｓｎ−１，Ｓｎは、隣接する２本の信号線が信号
線駆動用ＩＣ１０３からのデータ信号を伝送する信号配
線Ｄ１，Ｄ２，…Ｄｍ（以下、総称Ｄ）にそれぞれ共通
に接続されている。また、各信号線Ｓには、信号配線Ｄ
との導通を制御するためのＡＳＷ（アナログスイッチ）
１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４，…ＡＳＷｎ−１、
ＡＳＷｎ（以下、総称ＡＳＷ）が接続されている。この
ＡＳＷは、外部回路基板２００上に配置されたコントロ
ールＩＣ２０１から信号線駆動用ＩＣ１１２を介して供
給されるＡＳＷ制御信号（ＡＳＷ１Ｕ，ＡＳＷ２Ｕ）に
よりオン・オフが制御され、オン時に信号線Ｓと信号配
線Ｄとの間を導通させて、信号配線Ｄに供給されたデー
タ信号を信号線Ｓに供給するスイッチ手段である。信号
線Ｓは、図示しない画素ＴＦＴを介して画素電極ＰＩＸ
１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４，…ＰＩＸＮ−１，
ＰＩＸＮに接続されている。ただし、ＰＩＸは図６の符
号１０３に対応する。
１１の回路構成図である。信号線Ｓ１，Ｓ２，Ｓ３，Ｓ
４，…Ｓｎ−１，Ｓｎは、隣接する２本の信号線が信号
線駆動用ＩＣ１０３からのデータ信号を伝送する信号配
線Ｄ１，Ｄ２，…Ｄｍ（以下、総称Ｄ）にそれぞれ共通
に接続されている。また、各信号線Ｓには、信号配線Ｄ
との導通を制御するためのＡＳＷ（アナログスイッチ）
１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４，…ＡＳＷｎ−１、
ＡＳＷｎ（以下、総称ＡＳＷ）が接続されている。この
ＡＳＷは、外部回路基板２００上に配置されたコントロ
ールＩＣ２０１から信号線駆動用ＩＣ１１２を介して供
給されるＡＳＷ制御信号（ＡＳＷ１Ｕ，ＡＳＷ２Ｕ）に
よりオン・オフが制御され、オン時に信号線Ｓと信号配
線Ｄとの間を導通させて、信号配線Ｄに供給されたデー
タ信号を信号線Ｓに供給するスイッチ手段である。信号
線Ｓは、図示しない画素ＴＦＴを介して画素電極ＰＩＸ
１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４，…ＰＩＸＮ−１，
ＰＩＸＮに接続されている。ただし、ＰＩＸは図６の符
号１０３に対応する。
【００１１】ＡＳＷ１，ＡＳＷ３，…ＡＳＷｎ−１の制
御電極はＡＳＷ制御信号線１０８に共通に接続され、Ａ
ＳＷ２，ＡＳＷ４，…ＡＳＷｎの制御電極はＡＳＷの制
御信号線１０７に共通に接続されている。各ＡＳＷの導
通は、それぞれ接続するＡＳＷ制御信号線に供給された
ＡＳＷ制御信号により制御される。
御電極はＡＳＷ制御信号線１０８に共通に接続され、Ａ
ＳＷ２，ＡＳＷ４，…ＡＳＷｎの制御電極はＡＳＷの制
御信号線１０７に共通に接続されている。各ＡＳＷの導
通は、それぞれ接続するＡＳＷ制御信号線に供給された
ＡＳＷ制御信号により制御される。
【００１２】図９は、１ブロック分の信号線切替回路１
０４を駆動する場合のタイミングチャートである。１水
平走査期間のうち、前半の書き込み期間ではＡＳＷ制御
信号ＡＳＷ１Ｕがオンレベルとなり、ＡＳＷ２，ＡＳＷ
４，…ＡＳＷｎに接続する画素電極ＰＩＸ２，ＰＩＸ
４，…ＰＩＸＮにデータ信号（ｄａｔａ１）が書き込ま
れる。また、後半の書き込み期間では、ＡＳＷ制御信号
ＡＳＷ２Ｕがオンレベルとなり、ＰＩＸ１，ＰＩＸ３，
…ＰＩＸＮ−１にデータ信号（ｄａｔａ２）が書き込ま
れる。この様な駆動方式は信号線選択方式と呼ばれ、外
部からアレイ基板１００に接続する信号配線Ｄの実装本
数を削減することができる。なお、この例では２本の信
号線を交互に選択する２選択の構成について示したが、
３選択以上の構成としてもよい。
０４を駆動する場合のタイミングチャートである。１水
平走査期間のうち、前半の書き込み期間ではＡＳＷ制御
信号ＡＳＷ１Ｕがオンレベルとなり、ＡＳＷ２，ＡＳＷ
４，…ＡＳＷｎに接続する画素電極ＰＩＸ２，ＰＩＸ
４，…ＰＩＸＮにデータ信号（ｄａｔａ１）が書き込ま
れる。また、後半の書き込み期間では、ＡＳＷ制御信号
ＡＳＷ２Ｕがオンレベルとなり、ＰＩＸ１，ＰＩＸ３，
…ＰＩＸＮ−１にデータ信号（ｄａｔａ２）が書き込ま
れる。この様な駆動方式は信号線選択方式と呼ばれ、外
部からアレイ基板１００に接続する信号配線Ｄの実装本
数を削減することができる。なお、この例では２本の信
号線を交互に選択する２選択の構成について示したが、
３選択以上の構成としてもよい。
【００１３】ところで、ＡＳＷ制御信号は、外部回路基
板２００に実装されたコントロールＩＣ２０１からの長
い配線により伝送されているため、図７のように、各ブ
ロックの端部からＡＳＷ制御信号が入力されると、Ａ地
点とＢ地点ではＡＳＷ制御信号線の負荷が大きく異な
り、ＡＳＷ制御信号の波形に生じるなまりにも違いが生
じることになる。この結果、例えば図７のＡ地点では負
荷が軽く、Ｂ地点では負荷が重くなり、ブロックＬＬと
ＬＲとの境界線付近の画素ではＡＳＷの導通状態に差が
生じてしまう。この結果、負荷が重くなる側ではデータ
信号の書き込み不足が生じ、これが境界線付近での表示
ムラとして認識されてしまうという問題点があった。
板２００に実装されたコントロールＩＣ２０１からの長
い配線により伝送されているため、図７のように、各ブ
ロックの端部からＡＳＷ制御信号が入力されると、Ａ地
点とＢ地点ではＡＳＷ制御信号線の負荷が大きく異な
り、ＡＳＷ制御信号の波形に生じるなまりにも違いが生
じることになる。この結果、例えば図７のＡ地点では負
荷が軽く、Ｂ地点では負荷が重くなり、ブロックＬＬと
ＬＲとの境界線付近の画素ではＡＳＷの導通状態に差が
生じてしまう。この結果、負荷が重くなる側ではデータ
信号の書き込み不足が生じ、これが境界線付近での表示
ムラとして認識されてしまうという問題点があった。
【００１４】この発明は、複数のブロックに分けられた
信号線を信号線選択方式で駆動する液晶表示装置におい
て、ブロックの境界線付近での表示ムラを解消すること
ができる表示装置用電極基板を提供することにある。
信号線を信号線選択方式で駆動する液晶表示装置におい
て、ブロックの境界線付近での表示ムラを解消すること
ができる表示装置用電極基板を提供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明は、少なくとも、マトリクス状に配
線された複数の走査線と複数の信号線と、このマトリク
スの各格子毎に配置された複数の画素トランジスタと、
前記各画素トランジスタに対応して配置された複数の画
素電極とが主面上が形成され、前記各信号線に対応する
データ信号について、前記信号線を所定数の信号線から
なる信号線群に区分したときの各信号線群毎に分けてシ
リアルに前記データ信号を供給する信号線駆動用ＩＣ
と、前記信号線駆動用ＩＣから各信号線群へ供給される
データ信号を１水平走査期間内で各信号線群における総
ての信号線に切り替えて出力する信号線切替回路とを、
複数組設けた表示装置用電極基板であって、前記各信号
線群は、ｎ本の信号線が前記信号線駆動用ＩＣからのデ
ータ信号を伝送する１本の信号配線に接続され、前記信
号線切替回路は、前記外部から供給されるスイッチ制御
信号によりオン・オフが制御され、オン時に前記信号線
と前記信号配線との間を導通させて、前記信号配線に供
給されたデータ信号を前記信号線に出力するスイッチ手
段と、前記スイッチ手段とｎ−１個おきに共通に接続さ
れて、各々接続する前記スイッチ手段にスイッチ制御信
号を供給するｎ本の制御信号線とを備え、前記ｎ本の制
御信号線は、各同一制御信号線毎に総て共通に接続され
ていることを特徴とする。
め、請求項１の発明は、少なくとも、マトリクス状に配
線された複数の走査線と複数の信号線と、このマトリク
スの各格子毎に配置された複数の画素トランジスタと、
前記各画素トランジスタに対応して配置された複数の画
素電極とが主面上が形成され、前記各信号線に対応する
データ信号について、前記信号線を所定数の信号線から
なる信号線群に区分したときの各信号線群毎に分けてシ
リアルに前記データ信号を供給する信号線駆動用ＩＣ
と、前記信号線駆動用ＩＣから各信号線群へ供給される
データ信号を１水平走査期間内で各信号線群における総
ての信号線に切り替えて出力する信号線切替回路とを、
複数組設けた表示装置用電極基板であって、前記各信号
線群は、ｎ本の信号線が前記信号線駆動用ＩＣからのデ
ータ信号を伝送する１本の信号配線に接続され、前記信
号線切替回路は、前記外部から供給されるスイッチ制御
信号によりオン・オフが制御され、オン時に前記信号線
と前記信号配線との間を導通させて、前記信号配線に供
給されたデータ信号を前記信号線に出力するスイッチ手
段と、前記スイッチ手段とｎ−１個おきに共通に接続さ
れて、各々接続する前記スイッチ手段にスイッチ制御信
号を供給するｎ本の制御信号線とを備え、前記ｎ本の制
御信号線は、各同一制御信号線毎に総て共通に接続され
ていることを特徴とする。
【００１６】好ましい形態として、前記ｎ本の制御信号
線を、数ブロック単位で共通に接続するように構成す
る。
線を、数ブロック単位で共通に接続するように構成す
る。
【００１７】請求項２の発明は、請求項１において、各
組毎に、前記ｎ本の制御信号線の中央部から前記スイッ
チ制御信号が供給されることを特徴とする。
組毎に、前記ｎ本の制御信号線の中央部から前記スイッ
チ制御信号が供給されることを特徴とする。
【００１８】請求項３の発明は、請求項１において、各
組の前記ｎ本の制御信号線に供給される前記スイッチ制
御信号は、１つの前記信号線駆動用ＩＣから供給される
ことを特徴とする。
組の前記ｎ本の制御信号線に供給される前記スイッチ制
御信号は、１つの前記信号線駆動用ＩＣから供給される
ことを特徴とする。
【００１９】好ましい形態として、前記スイッチ制御信
号は、基板上の左端、右端又は中央部に配置された１つ
の前記信号線駆動用ＩＣから供給されるように構成す
る。
号は、基板上の左端、右端又は中央部に配置された１つ
の前記信号線駆動用ＩＣから供給されるように構成す
る。
【００２０】また、上記課題を解決するため、請求項４
の発明は、少なくとも、マトリクス状に配線された複数
の走査線と複数の信号線と、このマトリクスの各格子毎
に配置された画素トランジスタとが主面上が形成され、
前記各信号線に対応するデータ信号について、前記信号
線を所定数の信号線からなる信号線群に区分したときの
各信号線群毎に分けてシリアルに前記データ信号を供給
する信号線駆動用ＩＣと、前記信号線駆動用ＩＣから各
信号線群へ供給されるデータ信号を１水平走査期間内で
各信号線群における総ての信号線に切り替えて出力する
信号線切替回路とを、複数組設けた表示装置用電極基板
であって、前記各信号線群は、ｎ本の信号線が前記信号
線駆動用ＩＣからのデータ信号を伝達する１本の信号配
線に接続され、前記信号線切替回路は、前記外部から供
給されるスイッチ制御信号によりオン・オフが制御さ
れ、オン時に前記信号線と前記信号配線との間を導通さ
せて、前記信号配線に供給されたデータ信号を前記信号
線に出力するスイッチ手段と、前記スイッチ手段とｎ−
１個おきに共通に接続されて、各々接続する前記スイッ
チ手段にスイッチ制御信号を供給するｎ本の制御信号線
とを備え、各組の前記ｎ本の制御信号線の中央部から前
記スイッチ制御信号が供給されることを特徴とする。
の発明は、少なくとも、マトリクス状に配線された複数
の走査線と複数の信号線と、このマトリクスの各格子毎
に配置された画素トランジスタとが主面上が形成され、
前記各信号線に対応するデータ信号について、前記信号
線を所定数の信号線からなる信号線群に区分したときの
各信号線群毎に分けてシリアルに前記データ信号を供給
する信号線駆動用ＩＣと、前記信号線駆動用ＩＣから各
信号線群へ供給されるデータ信号を１水平走査期間内で
各信号線群における総ての信号線に切り替えて出力する
信号線切替回路とを、複数組設けた表示装置用電極基板
であって、前記各信号線群は、ｎ本の信号線が前記信号
線駆動用ＩＣからのデータ信号を伝達する１本の信号配
線に接続され、前記信号線切替回路は、前記外部から供
給されるスイッチ制御信号によりオン・オフが制御さ
れ、オン時に前記信号線と前記信号配線との間を導通さ
せて、前記信号配線に供給されたデータ信号を前記信号
線に出力するスイッチ手段と、前記スイッチ手段とｎ−
１個おきに共通に接続されて、各々接続する前記スイッ
チ手段にスイッチ制御信号を供給するｎ本の制御信号線
とを備え、各組の前記ｎ本の制御信号線の中央部から前
記スイッチ制御信号が供給されることを特徴とする。
【００２１】
【発明の実施の形態】以下、本発明に係わる表示装置用
電極基板の実施形態について図面を参照しながら説明す
る。
電極基板の実施形態について図面を参照しながら説明す
る。
【００２２】なお、本実施形態に係わる表示装置用電極
基板の基本構成は図６と同じであるため説明を省略す
る。ここでは、本実施形態に特徴的な構成を、図７に対
応する図１〜図４及び図５を用いて説明するものとし、
図６及び図７と同等部分を同一符号で説明する。また、
図１〜図４についても、信号線制御回路部１１１のう
ち、信号線駆動用ＩＣ１１２とＡＳＷ制御信号線１０
７，１０８のみを示している。
基板の基本構成は図６と同じであるため説明を省略す
る。ここでは、本実施形態に特徴的な構成を、図７に対
応する図１〜図４及び図５を用いて説明するものとし、
図６及び図７と同等部分を同一符号で説明する。また、
図１〜図４についても、信号線制御回路部１１１のう
ち、信号線駆動用ＩＣ１１２とＡＳＷ制御信号線１０
７，１０８のみを示している。
【００２３】実施形態１
図１は、実施形態１に係わる液晶表示装置の概略構成図
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
【００２４】本実施形態において、各ブロックのＡＳＷ
制御信号線１０７，１０８は、それぞれ同一のＡＳＷ制
御信号線毎に総て共通に接続されている。すなわち、各
ブロックの隣り合うＡＳＷ制御信号線１０７は結合配線
Ｃ１により接続され、同じく隣り合うＡＳＷ制御信号線
１０８は結合配線Ｃ２により接続されている。
制御信号線１０７，１０８は、それぞれ同一のＡＳＷ制
御信号線毎に総て共通に接続されている。すなわち、各
ブロックの隣り合うＡＳＷ制御信号線１０７は結合配線
Ｃ１により接続され、同じく隣り合うＡＳＷ制御信号線
１０８は結合配線Ｃ２により接続されている。
【００２５】上記構成によれば、各ブロックの境界線付
近にあるＡ地点とＢ地点において、隣接するＡＳＷ制御
信号線１０７，１０８の負荷が急激に変動することがな
く、Ａ地点とＢ地点における負荷の大きさをほぼ同等と
することができる。これにより、ＡＳＷ制御信号の波形
に生じるなまりにも極端な差を生じることがなくるた
め、隣接するブロックとの境界線付近では、ＡＳＷの導
通状態に差が生じなくなる。したがって、ブロックの境
界線付近にあるＡ地点又はＢ地点の一方の側で信号線へ
のデータ信号の書き込み不足を生じることがなくなり、
ブロックの境界線付近での表示ムラを解消することがで
きる。
近にあるＡ地点とＢ地点において、隣接するＡＳＷ制御
信号線１０７，１０８の負荷が急激に変動することがな
く、Ａ地点とＢ地点における負荷の大きさをほぼ同等と
することができる。これにより、ＡＳＷ制御信号の波形
に生じるなまりにも極端な差を生じることがなくるた
め、隣接するブロックとの境界線付近では、ＡＳＷの導
通状態に差が生じなくなる。したがって、ブロックの境
界線付近にあるＡ地点又はＢ地点の一方の側で信号線へ
のデータ信号の書き込み不足を生じることがなくなり、
ブロックの境界線付近での表示ムラを解消することがで
きる。
【００２６】なお、図１では、全ブロックのＡＳＷ制御
信号線１０７，１０８をアレイ基板１０１上で共通に接
続しているが、画面サイズが大きく、ブロックの分割数
が多い場合には、数ブロック単位で共通に接続するよう
に構成してもほぼ同等の効果を得ることができる。
信号線１０７，１０８をアレイ基板１０１上で共通に接
続しているが、画面サイズが大きく、ブロックの分割数
が多い場合には、数ブロック単位で共通に接続するよう
に構成してもほぼ同等の効果を得ることができる。
【００２７】実施形態２
図２は、実施形態２に係わる液晶表示装置の概略構成図
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
【００２８】本実施形態では、各ブロックのＡＳＷ制御
信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信
号線毎に総て共通に接続されると共に、ＡＳＷ制御信号
線１０７，１０８にＡＳＷ制御信号を供給する配線１０
７ａ，１０８ａが、それぞれＡＳＷ制御信号線１０７，
１０８の中央部に接続され、ＡＳＷ制御信号線１０７，
１０８の中央部からＡＳＷ制御信号が供給されるように
構成されている。
信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信
号線毎に総て共通に接続されると共に、ＡＳＷ制御信号
線１０７，１０８にＡＳＷ制御信号を供給する配線１０
７ａ，１０８ａが、それぞれＡＳＷ制御信号線１０７，
１０８の中央部に接続され、ＡＳＷ制御信号線１０７，
１０８の中央部からＡＳＷ制御信号が供給されるように
構成されている。
【００２９】上記構成においても、各ブロックの境界線
付近において、隣接するＡＳＷ制御信号線１０７，１０
８の負荷の大きさが急激に変動しないため、隣接するブ
ロックとの境界線付近では、ＡＳＷの導通状態に差が生
じなくなる。したがって、ブロックの境界線付近におい
て、一方の側で信号線へのデータ信号の書き込み不足を
生じることがなくなり、ブロックの境界線付近での表示
ムラを解消することができる。
付近において、隣接するＡＳＷ制御信号線１０７，１０
８の負荷の大きさが急激に変動しないため、隣接するブ
ロックとの境界線付近では、ＡＳＷの導通状態に差が生
じなくなる。したがって、ブロックの境界線付近におい
て、一方の側で信号線へのデータ信号の書き込み不足を
生じることがなくなり、ブロックの境界線付近での表示
ムラを解消することができる。
【００３０】実施形態３
図３は、実施形態３に係わる液晶表示装置の概略構成図
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
【００３１】本実施形態では、各ブロックのＡＳＷ制御
信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信
号線毎に総て共通に接続されると共に、ＡＳＷ制御信号
線１０７，１０８にＡＳＷ制御信号を供給する配線１０
７ａ，１０８ａが、左端にある信号線駆動用ＩＣ１０２
に接続され、ＡＳＷ制御信号線１０７，１０８の左端か
らＡＳＷ制御信号が供給されるように構成されている。
信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信
号線毎に総て共通に接続されると共に、ＡＳＷ制御信号
線１０７，１０８にＡＳＷ制御信号を供給する配線１０
７ａ，１０８ａが、左端にある信号線駆動用ＩＣ１０２
に接続され、ＡＳＷ制御信号線１０７，１０８の左端か
らＡＳＷ制御信号が供給されるように構成されている。
【００３２】上記構成において、ＡＳＷ制御信号線１０
７，１０８のＡ地点とＢ地点とはで負荷の大きさが異な
るため、画面の左端と右端とではＡＳＷの導通状態に差
が生じることになり、画面全体として見た場合には画面
の左右で表示ムラを生じることになる。しかし、隣接す
るブロックとの境界線付近においては負荷の大きさが急
激に変動することがなく、ブロックの境界線付近での表
示ムラを解消することができるため、従来例のように画
面上に一定間隔で表示ムラが生じる場合に比べて、良好
な表示品位を得ることができる。
７，１０８のＡ地点とＢ地点とはで負荷の大きさが異な
るため、画面の左端と右端とではＡＳＷの導通状態に差
が生じることになり、画面全体として見た場合には画面
の左右で表示ムラを生じることになる。しかし、隣接す
るブロックとの境界線付近においては負荷の大きさが急
激に変動することがなく、ブロックの境界線付近での表
示ムラを解消することができるため、従来例のように画
面上に一定間隔で表示ムラが生じる場合に比べて、良好
な表示品位を得ることができる。
【００３３】なお、図３では、ＡＳＷ制御信号線１０
７，１０８の左端からＡＳＷ制御信号がＡＳＷ制御信号
を供給するようにしているが、ＡＳＷ制御信号は、ＡＳ
Ｗ制御信号線１０７，１０８の右端、又は中央部から供
給するように構成しても同等の効果を得ることができ
る。
７，１０８の左端からＡＳＷ制御信号がＡＳＷ制御信号
を供給するようにしているが、ＡＳＷ制御信号は、ＡＳ
Ｗ制御信号線１０７，１０８の右端、又は中央部から供
給するように構成しても同等の効果を得ることができ
る。
【００３４】実施形態４
図４は、実施形態４に係わる液晶表示装置の概略構成図
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
であり、分割された表示エリアと信号線制御回路部との
関係を示している。
【００３５】本実施形態では、各ブロックのＡＳＷ制御
信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信
号線毎に総て共通に接続されておらず、ＡＳＷ制御信号
線１０７，１０８にＡＳＷ制御信号を供給する配線１０
７ａ，１０８ａが、ＡＳＷ制御信号線１０７，１０８の
中央部に接続され、それぞれのブロックのＡＳＷ制御信
号線１０７，１０８の中央部からＡＳＷ制御信号が供給
されるように構成されている。
信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信
号線毎に総て共通に接続されておらず、ＡＳＷ制御信号
線１０７，１０８にＡＳＷ制御信号を供給する配線１０
７ａ，１０８ａが、ＡＳＷ制御信号線１０７，１０８の
中央部に接続され、それぞれのブロックのＡＳＷ制御信
号線１０７，１０８の中央部からＡＳＷ制御信号が供給
されるように構成されている。
【００３６】上記構成においては、各ブロックの境界線
付近において、隣接するＡＳＷ制御信号線１０７，１０
８の負荷の大きさが急激に変動することがなく、Ａ地点
とＢ地点における負荷の大きさをほぼ同等とすることが
できるため、隣接するブロックとの境界線付近では、Ａ
ＳＷの導通状態に差が生じなくなる。したがって、ブロ
ックの境界線付近にあるＡ地点又はＢ地点の一方の側で
信号線へのデータ信号の書き込み不足を生じることがな
くなり、ブロックの境界線付近での表示ムラを解消する
ことができる。
付近において、隣接するＡＳＷ制御信号線１０７，１０
８の負荷の大きさが急激に変動することがなく、Ａ地点
とＢ地点における負荷の大きさをほぼ同等とすることが
できるため、隣接するブロックとの境界線付近では、Ａ
ＳＷの導通状態に差が生じなくなる。したがって、ブロ
ックの境界線付近にあるＡ地点又はＢ地点の一方の側で
信号線へのデータ信号の書き込み不足を生じることがな
くなり、ブロックの境界線付近での表示ムラを解消する
ことができる。
【００３７】次に、ＡＳＷ制御信号線１０７，１０８を
共通に接続する場合の構成例について説明する。図５
は、アレイ基板１００の部分断面図であり、ここでは実
施形態１の例について示している。
共通に接続する場合の構成例について説明する。図５
は、アレイ基板１００の部分断面図であり、ここでは実
施形態１の例について示している。
【００３８】図５に示すように、ブロックの境界線付近
では、アレイ基板１００上の絶縁膜１０９上にＡＳＷ制
御信号線１０７が形成されている。この隣接する２つの
ＡＳＷ制御信号線１０７は、コンタクトホール１１０を
介して接続された結合配線Ｃ１により電気的に導通して
いる。この結合配線Ｃ１は、図６に示す走査線Ｇと同層
にあるため、走査線Ｇと同一のプロセスで形成すること
ができる。なお、図５では、ＡＳＷ制御信号線１０７に
ついて示したが、ブロックの境界線付近にあるＡＳＷ制
御信号線１０８についても同様の構造により共通化する
ことができる。
では、アレイ基板１００上の絶縁膜１０９上にＡＳＷ制
御信号線１０７が形成されている。この隣接する２つの
ＡＳＷ制御信号線１０７は、コンタクトホール１１０を
介して接続された結合配線Ｃ１により電気的に導通して
いる。この結合配線Ｃ１は、図６に示す走査線Ｇと同層
にあるため、走査線Ｇと同一のプロセスで形成すること
ができる。なお、図５では、ＡＳＷ制御信号線１０７に
ついて示したが、ブロックの境界線付近にあるＡＳＷ制
御信号線１０８についても同様の構造により共通化する
ことができる。
【００３９】
【発明の効果】以上説明したように、本発明に係わる表
示装置用電極基板においては、各ブロックの境界線付近
において、隣接するＡＳＷ制御信号線の負荷が急激に変
動することがないため、ブロックの境界線付近で一方の
側に信号線へのデータ信号の書き込み不足を生じること
がなくなり、ブロックの境界線付近での表示ムラを解消
することができる。
示装置用電極基板においては、各ブロックの境界線付近
において、隣接するＡＳＷ制御信号線の負荷が急激に変
動することがないため、ブロックの境界線付近で一方の
側に信号線へのデータ信号の書き込み不足を生じること
がなくなり、ブロックの境界線付近での表示ムラを解消
することができる。
【図１】実施形態１に係わる液晶表示装置の概略構成
図。
図。
【図２】実施形態２に係わる液晶表示装置の概略構成
図。
図。
【図３】実施形態３に係わる液晶表示装置の概略構成
図。
図。
【図４】実施形態４に係わる液晶表示装置の概略構成
図。
図。
【図５】アレイ基板の部分断面図。
【図６】従来例におけるアモルファスシリコンＴＦＴを
用いた液晶表示装置の回路構成図。
用いた液晶表示装置の回路構成図。
【図７】従来例における液晶表示装置の概略構成図。
【図８】１ブロック分の信号線切替回路の回路構成図。
【図９】１ブロック分の信号線切替回路を駆動する場合
のタイミングチャート。
のタイミングチャート。
【符号の説明】
１００…アレイ基板、１０１…表示エリア、１０２…画
素ＴＦＴ、１１１…信号線制御回路部、１１２…信号線
駆動用ＩＣ、１１３…信号線切替回路、１２０，１３０
…ＴＣＰ、１０７，１０８…ＡＳＷ制御信号線、Ｓ…信
号線、Ｇ…走査線、Ｄ…信号配線、Ｃ１，Ｃ２…結合配
線、ＡＳＷ…アナログスイッチ
素ＴＦＴ、１１１…信号線制御回路部、１１２…信号線
駆動用ＩＣ、１１３…信号線切替回路、１２０，１３０
…ＴＣＰ、１０７，１０８…ＡＳＷ制御信号線、Ｓ…信
号線、Ｇ…走査線、Ｄ…信号配線、Ｃ１，Ｃ２…結合配
線、ＡＳＷ…アナログスイッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森田 哲生
埼玉県深谷市幡羅町一丁目９番地２ 株式
会社東芝深谷工場内
(72)発明者 芝 康一
埼玉県深谷市幡羅町一丁目９番地２ 株式
会社東芝深谷工場内
Ｆターム(参考） 2H093 NA22 NA45 NC11 NC12 NC16
NC90 ND01 ND05 ND09 NH06
5C006 AA01 AF50 BB16 BC11 BC20
BC23 BF31 EB05 FA22 FA37
5C080 AA10 BB05 DD05 DD25 FF11
JJ02 JJ04 JJ06
5C094 AA03 AA53 BA03 BA43 CA19
DA09 DB05
Claims (4)
- 【請求項１】 少なくとも、マトリクス状に配線された
複数の走査線と複数の信号線と、このマトリクスの各格
子毎に配置された複数の画素トランジスタと、前記各画
素トランジスタに対応して配置された複数の画素電極と
が主面上が形成され、 前記各信号線に対応するデータ信号について、前記信号
線を所定数の信号線からなる信号線群に区分したときの
各信号線群毎に分けてシリアルに前記データ信号を供給
する信号線駆動用ＩＣと、前記信号線駆動用ＩＣから各
信号線群へ供給されるデータ信号を１水平走査期間内で
各信号線群における総ての信号線に切り替えて出力する
信号線切替回路とを、複数組設けた表示装置用電極基板
であって、 前記各信号線群は、ｎ本の信号線が前記信号線駆動用Ｉ
Ｃからのデータ信号を伝送する１本の信号配線に接続さ
れ、 前記信号線切替回路は、前記外部から供給されるスイッ
チ制御信号によりオン・オフが制御され、オン時に前記
信号線と前記信号配線との間を導通させて、前記信号配
線に供給されたデータ信号を前記信号線に出力するスイ
ッチ手段と、前記スイッチ手段とｎ−１個おきに共通に
接続されて、各々接続する前記スイッチ手段にスイッチ
制御信号を供給するｎ本の制御信号線とを備え、 前記ｎ本の制御信号線は、各同一制御信号線毎に総て共
通に接続されていることを特徴とする表示装置用電極基
板。 - 【請求項２】 各組毎に、前記ｎ本の制御信号線の中央
部から前記スイッチ制御信号が供給されることを特徴と
する請求項１に記載の表示装置用電極基板。 - 【請求項３】 各組の前記ｎ本の制御信号線に供給され
る前記スイッチ制御信号は、１つの前記信号線駆動用Ｉ
Ｃから供給されることを特徴とする請求項１に記載の表
示装置用電極基板。 - 【請求項４】 少なくとも、マトリクス状に配線された
複数の走査線と複数の信号線と、このマトリクスの各格
子毎に配置された画素トランジスタとが主面上が形成さ
れ、 前記各信号線に対応するデータ信号について、前記信号
線を所定数の信号線からなる信号線群に区分したときの
各信号線群毎に分けてシリアルに前記データ信号を供給
する信号線駆動用ＩＣと、前記信号線駆動用ＩＣから各
信号線群へ供給されるデータ信号を１水平走査期間内で
各信号線群における総ての信号線に切り替えて出力する
信号線切替回路とを、複数組設けた表示装置用電極基板
であって、 前記各信号線群は、ｎ本の信号線が前記信号線駆動用Ｉ
Ｃからのデータ信号を伝達する１本の信号配線に接続さ
れ、 前記信号線切替回路は、前記外部から供給されるスイッ
チ制御信号によりオン・オフが制御され、オン時に前記
信号線と前記信号配線との間を導通させて、前記信号配
線に供給されたデータ信号を前記信号線に出力するスイ
ッチ手段と、前記スイッチ手段とｎ−１個おきに共通に
接続されて、各々接続する前記スイッチ手段にスイッチ
制御信号を供給するｎ本の制御信号線とを備え、 各組の前記ｎ本の制御信号線の中央部から前記スイッチ
制御信号が供給されることを特徴とする表示装置用電極
基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156093A JP4112283B2 (ja) | 2002-05-29 | 2002-05-29 | 表示装置用電極基板 |
| US10/440,167 US6839119B2 (en) | 2002-05-29 | 2003-05-19 | Display device |
| KR1020030033397A KR100591726B1 (ko) | 2002-05-29 | 2003-05-26 | 표시장치 |
| TW092114606A TW591598B (en) | 2002-05-29 | 2003-05-29 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156093A JP4112283B2 (ja) | 2002-05-29 | 2002-05-29 | 表示装置用電極基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003345266A true JP2003345266A (ja) | 2003-12-03 |
| JP4112283B2 JP4112283B2 (ja) | 2008-07-02 |
Family
ID=29727506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156093A Expired - Fee Related JP4112283B2 (ja) | 2002-05-29 | 2002-05-29 | 表示装置用電極基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6839119B2 (ja) |
| JP (1) | JP4112283B2 (ja) |
| KR (1) | KR100591726B1 (ja) |
| TW (1) | TW591598B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025053A1 (ja) * | 2007-08-23 | 2009-02-26 | Pioneer Corporation | 表示装置 |
| JP2014134685A (ja) * | 2013-01-10 | 2014-07-24 | Japan Display Inc | 液晶表示装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4932415B2 (ja) | 2006-09-29 | 2012-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR101996653B1 (ko) * | 2012-10-30 | 2019-07-05 | 삼성디스플레이 주식회사 | 평판표시장치 |
| KR20140094918A (ko) * | 2013-01-23 | 2014-07-31 | 삼성디스플레이 주식회사 | 평판표시장치 |
| JP2017058430A (ja) * | 2015-09-15 | 2017-03-23 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06313876A (ja) * | 1993-04-28 | 1994-11-08 | Canon Inc | 液晶表示装置の駆動方法 |
| JP3956572B2 (ja) * | 2000-03-13 | 2007-08-08 | セイコーエプソン株式会社 | 液晶装置用基板の製造方法 |
| KR100847812B1 (ko) * | 2001-12-20 | 2008-07-23 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시패널 |
-
2002
- 2002-05-29 JP JP2002156093A patent/JP4112283B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-19 US US10/440,167 patent/US6839119B2/en not_active Expired - Lifetime
- 2003-05-26 KR KR1020030033397A patent/KR100591726B1/ko active IP Right Grant
- 2003-05-29 TW TW092114606A patent/TW591598B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025053A1 (ja) * | 2007-08-23 | 2009-02-26 | Pioneer Corporation | 表示装置 |
| JP4939608B2 (ja) * | 2007-08-23 | 2012-05-30 | パイオニア株式会社 | 表示装置 |
| JP2014134685A (ja) * | 2013-01-10 | 2014-07-24 | Japan Display Inc | 液晶表示装置 |
| US9437153B2 (en) | 2013-01-10 | 2016-09-06 | Japan Display Inc. | Liquid crystal display device |
| US10380960B2 (en) | 2013-01-10 | 2019-08-13 | Japan Display Inc. | Liquid crystal display device |
| US10854157B2 (en) | 2013-01-10 | 2020-12-01 | Japan Display Inc. | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW591598B (en) | 2004-06-11 |
| JP4112283B2 (ja) | 2008-07-02 |
| US6839119B2 (en) | 2005-01-04 |
| KR20030093102A (ko) | 2003-12-06 |
| US20030234902A1 (en) | 2003-12-25 |
| TW200307244A (en) | 2003-12-01 |
| KR100591726B1 (ko) | 2006-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4027691B2 (ja) | 液晶表示装置 | |
| US7034797B2 (en) | Drive circuit, electro-optical device and driving method thereof | |
| TWI396159B (zh) | 光電裝置及驅動電路 | |
| US7088328B2 (en) | Liquid crystal display device having a circuit for controlling polarity of video signal for each pixel | |
| JP3465886B2 (ja) | 液晶表示装置およびその駆動回路 | |
| EP0767449A3 (en) | Method and circuit for driving active matrix liquid crystal panel with control of the average driving voltage | |
| JP2003015106A (ja) | 液晶表示装置及びその駆動方法 | |
| US20020093494A1 (en) | Flat display unit | |
| JP2001109435A (ja) | 表示装置 | |
| JP2003345266A (ja) | 表示装置用電極基板 | |
| JP4664466B2 (ja) | 表示装置 | |
| JP2001312255A (ja) | 表示装置 | |
| JP4061701B2 (ja) | 液晶表示装置 | |
| JP2004094169A (ja) | コモン回路及びコモン電圧調整方法 | |
| EP1239444A1 (en) | Liquid crystal display device and method for driving the same | |
| WO2004107030A1 (ja) | 平面表示装置用アレイ基板 | |
| JP2001318391A (ja) | アクテイブマトリクス型液晶表示装置 | |
| JP2007279590A (ja) | 電気光学装置および電子機器 | |
| JP2002175055A (ja) | 平面表示装置 | |
| JP2000122616A (ja) | スイッチ回路を備えた液晶表示装置 | |
| JP3400082B2 (ja) | 液晶表示装置 | |
| JPH10197898A (ja) | 液晶表示装置 | |
| KR101225425B1 (ko) | 액정표시장치 | |
| JP2002099257A (ja) | 液晶表示装置 | |
| JPS62124531A (ja) | 液晶駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050526 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070419 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080409 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4112283 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |